JP2023155622A - 半導体装置 - Google Patents

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Abstract

【課題】トレンチ内にゲート電極およびフィールドプレート電極を含むダブルゲート構造を有するメインＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴを備えた半導体装置の性能を向上させる。【解決手段】センスＭＯＳＦＥＴ１ＳＱを、平面視において、メインＭＯＳＦＥＴ１ＭＱと、メインＭＯＳＦＥＴ１ＭＱのソース領域に接続されたソースパッドＳＰとに囲まれた位置に形成する。センスＭＯＳＦＥＴ１ＳＱのソース領域に対しては、平面視においてソースパッドＳＰに囲まれた配線ＳＳＷ、トレンチＤ２内にゲート電極と共に形成されたフィールドプレート電極、および、ソースパッドＳＰの外側に形成された配線ＳＷ１、ＳＷ２を介してソース電位を供給する。【選択図】図１

Description

本発明は、半導体装置に関し、例えば、メインのＭＯＳＦＥＴと、電流検出用の小規模なＭＯＳＦＥＴとを備えた半導体装置に適用して有効な技術に関するものである。
高い耐圧が求められるパワーＭＯＳＦＥＴでは、内部状態の監視または制御などを目的として、素子に流れる電流値を高精度にモニタリングできることが要求される場合がある。半導体チップに搭載されたメインＭＯＳＦＥＴの電流値を測定するための構造として、半導体チップ（以下、単にチップと呼ぶ場合がある）に電流検出用の小規模なセンスＭＯＳＦＥＴを搭載することが知られている。
また、特許文献１（特開２０１３－１２６６９号公報）には、センスＭＯＳＦＥＴをチップの中央に配置し、センスＭＯＳＦＥＴのソース電極をチップの表面に形成された配線により引き出す構造が記載されている。
また、特許文献２（特開２０２０－９２１７６号公報）には、センスＭＯＳＦＥＴをチップの中央に配置し、センスＭＯＳＦＥＴのソース電極を、多層配線を有するパッケージ内部で引き回しを行って電気的に外部へ取り出す構造が記載されている。
特開２０１３－１２６６９号公報 特開２０２０－９２１７６号公報
半導体チップに熱負荷をかける信頼性試験では、ダイボンドクラックがチップの外周部から進行していくため、チップの外周部近傍にセンスＭＯＳＦＥＴがあると、クラックがセンスＭＯＳＦＥＴの直下まで進展し、電流センス比（以下、単にセンス比と呼ぶ場合がある）が大きく変動する虞がある。そのため、センスＭＯＳＦＥＴはチップの中央部に配置されていることが望ましい。
そこで、センスＭＯＳＦＥＴはチップの中央部に配置し、半導体基板上の多層配線を用いてセンスＭＯＳＦＥＴのソースパッドをメインＭＯＳＦＥＴのソースパッドとは異なる位置に引き出すことが考えられる。しかし、この場合半導体装置の製造工程とパターニング用のマスクの増加を要するため、半導体装置の製造コストが増大する。
また、特許文献１ではメインＭＯＳＦＥＴのソースパッド（表面電極、ソース電極）はセンスＭＯＳＦＥＴの引き出し領域において分断されるため、メインＭＯＳＦＥＴのソースパッドの形状が歪になり、ソースパッドの面積は削減される。そのため、メインＭＯＳＦＥＴのチップ性能の低下、および、ボンディングレイアウトの制約の発生などの問題がある。
また、特許文献２においてはメインＭＯＳＦＥＴのソース電極の形状、面積に関する上記問題点が改善されている。しかし、多層配線基板を用いる必要があるため、パッケージ関連の製造、材料コストが上昇する問題がある。また、多層配線基板を用いることで、半導体装置のサイズが大きくなる問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、センスＭＯＳＦＥＴを、平面視において、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴのソース領域に接続されたソースパッドとに囲まれた位置に形成するものである。ここで、センスＭＯＳＦＥＴのソース領域に対しては、平面視においてソースパッドに囲まれた配線、トレンチ内にゲート電極と共に形成されたフィールドプレート電極、および、ソースパッドの外側に形成された配線を介してソース電位を供給する。
一実施の形態によれば、半導体装置の性能を向上できる。
実施の形態１である半導体装置を示す平面レイアウトである。 図１のＡ－Ａ線における断面図である。 図１のＢ－Ｂ線における断面図である。 図１のＣ－Ｃ線における断面図である。 実施の形態１である半導体装置の一部を示す拡大平面レイアウトである。 実施の形態１である半導体装置を示す等価回路図である。 実施の形態１の変形例１である半導体装置を示す平面レイアウトである。 実施の形態１の変形例１である半導体装置の一部を示す拡大平面レイアウトである。 図８のＤ－Ｄ線における断面図である。 図８のＥ－Ｅ線における断面図である。 実施の形態１の変形例１である半導体装置を示す等価回路図である。 実施の形態１の変形例２である半導体装置を示す平面レイアウトである。 実施の形態２である半導体装置を示す平面レイアウトである。 実施の形態２である半導体装置を示す平面レイアウトである。 実施の形態２である半導体装置を示す平面レイアウトである。 実施の形態３である半導体装置を示す平面レイアウトである。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
以下の説明で用いる各平面図（平面レイアウト）では、図を分かり易くするため、コンタクトプラグにハッチングを付している。
ここでは、本願の半導体装置としてパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）を例に説明する。パワーＭＯＳＦＥＴは、数ワット以上の電力を扱える半導体デバイスである。本願の半導体装置は、パワーＭＯＳＦＥＴのうちの、トレンチゲートパワーＭＯＳＦＥＴを有する。トレンチゲートパワーＭＯＳＦＥＴは、半導体基板の上面（第１主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコンなどからなるゲート電極を有し、半導体基板の厚さ方向にチャネルが形成されるものである。この場合、通常、半導体基板の上面側がソースとなり、下面（裏面、第２主面）側がドレインとなる。
また、本願の半導体装置は、トレンチゲートパワーＭＯＳＦＥＴのうちの、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴを有する。トレンチ内ダブルゲート型パワーＭＯＳＦＥＴは、トレンチ内において、ゲート電極（真性ゲート電極）の下方にフィールドプレート電極を有するものである。フィールドプレート電極は、ゲート電極のドレイン側端部近傍に集中する急峻な電位勾配を分散させ、電界を一定に保つ働きを有する電極であり、ソース電極に電気的に接続されている。フィールドプレート電極の近傍の電界が一定に保たれることにより、素子の耐圧が確保できる。
（実施の形態１）
＜半導体装置の構造＞
以下に、図１～図６を用いて、本実施の形態の半導体装置について説明する。
図１に示すように、本実施の形態の半導体装置は、半導体基板を備えた半導体チップＣＨＰ１であり、半導体チップＣＨＰ１は、メインＭＯＳＦＥＴ１ＭＱと、センスＭＯＳＦＥＴ１ＳＱとを有している。図２には、図１のＡ－Ａ線における断面図を示している。図３には、図１のＢ－Ｂ線における断面図を示している。図４には、図１のＣ－Ｃ線における断面図を示している。半導体基板は、上面（第１主面）と、当該上面の反対側の下面（第２主面）とを有している。図１では、半導体基板の上面上に形成された配線の下の構造を透過して示しており、半導体基板上の層間絶縁膜およびパッシベーション膜などの絶縁膜の図示を省略している。
図２に示すように、本実施の形態の半導体装置を構成する半導体基板は、例えば単結晶Ｓｉ（シリコン）などからなる基板ＳＢと、基板ＳＢ上にエピタキシャル成長法などにより形成された半導体層であるドリフト層ＤＦとを有している。基板ＳＢは、ｎ＋型のドレイン領域ＤＲを構成している。図示していないが、基板ＳＢの下面は、例えばＡｕ（金ア）などを含むドレイン電極により覆われており、ドレイン領域ＤＲはドレイン電極に接続されている。ドリフト層ＤＦは、ｎ－型の半導体層である。
図１に示すように、半導体基板の上面には、Ｙ方向に延在するトレンチＤ２とトレンチＤ１とのそれぞれがＸ方向に複数並んで形成されている。具体的には、Ｘ方向に複数並ぶトレンチＤ１群がＸ方向に並んで２つ形成されており、それら２つのトレンチＤ１群同士の間において、トレンチＤ２がＸ方向に複数並んで形成されている。トレンチＤ１の近傍には、メインＭＯＳＦＥＴ１ＭＱが形成されている。トレンチＤ２の近傍には、Ｙ方向に順に並ぶメインＭＯＳＦＥＴ１ＭＱ、センスＭＯＳＦＥＴ１ＳＱおよびメインＭＯＳＦＥＴ１ＭＱが形成されている。
つまり、センスＭＯＳＦＥＴ１ＳＱの周囲にはメインＭＯＳＦＥＴが形成されている。すなわち、センスＭＯＳＦＥＴ１ＳＱは、平面視において半導体チップＣＨＰ１の中央部に位置している。Ｙ方向およびＸ方向は、それぞれ半導体基板の上面に沿う方向であり、平面視において互いに直交する方向である。また、Ｙ方向およびＸ方向のそれぞれに対し直交するＺ方向は、半導体基板の上面に対して垂直な高さ方向（厚さ方向、垂直方向、縦方向）である。
また、半導体基板の上面には、センスＭＯＳＦＥＴ１ＳＱおよびメインＭＯＳＦＥＴ１ＭＱが形成されているアクティブ領域の周囲を平面視で囲むトレンチＤ３が形成されている。図４に示すように、トレンチＤ３内には、絶縁膜ＩＦ１を介して導電膜ＣＬが埋め込まれており、このトレンチＤ１、絶縁膜ＩＦ１および導電膜ＣＬは、ターミネーションリングＴＲを構成している。アクティブ領域の周囲は、平面視において環状のターミネーションリングＴＲにより囲まれている（図１参照）。ここでは図示していないが、半導体チップＣＨＰ１の周縁部の半導体基板の上面には、ターミネーションリングＴＲと同様の構造のシールリングが、ターミネーションリングＴＲの周囲を囲むように半導体チップＣＨＰ１の周縁部近傍に形成されていてもよい。アクティブ領域は、メインＭＯＳＦＥＴが形成された、平面視において、環状形状を有する領域１Ａと、環状の領域１Ａに囲まれ、センスＭＯＳＦＥＴ１ＳＱが形成された領域１Ｂとを含んでいる。平面視において、トレンチＤ３は領域１Ａ、１Ｂ、トレンチＤ１およびＤ２を囲んでいる。
図２～図４に示すように、トレンチＤ１およびトレンチＤ２のそれぞれの内側には、絶縁膜ＩＦ１を介して、ゲート配線ＧＷと、ゲート配線ＧＷの下のフィールドプレート電極ＦＰとが埋め込まれている。このように、トレンチ内に２つの電極が形成されている構造を、ここではダブルゲート構造（ダブルゲート型）と呼ぶ。アクティブ領域において、半導体基板の上面（ドリフト層ＤＦの上面）には、ｐ型の半導体層であるボディ層ＰＢが、トレンチＤ１、Ｄ２のそれぞれの側面に接して形成されている。ボディ層ＰＢの深さは、例えばトレンチＤ１、Ｄ２およびゲート電極ＧＥのいずれの深さよりも浅い。
また、アクティブ領域である領域１Ａ、１Ｂのそれぞれにおいて、半導体基板の上面（ドリフト層ＤＦの上面）には、ｎ＋型の半導体領域（ｎ＋拡散層）であるソース領域ＳＲが、トレンチＤ１、Ｄ２のそれぞれの側面に接して形成されている。つまり、ソース領域ＳＲは半導体基板の上面に接している。ソース領域ＳＲの深さは、ボディ層ＰＢおよびゲート電極ＧＥのいずれの深さよりも浅い。ソース領域ＳＲの下面はボディ層ＰＢに接しており、ボディ層ＰＢの下面はドリフト層ＤＦに接している。
領域１Ａのソース領域ＳＲ、ドレイン領域ＤＲ、ボディ層ＰＢおよびゲート電極ＧＥは、縦型のＭＯＳＦＥＴであるｎ型のメインＭＯＳＦＥＴ１ＭＱを構成している。領域１Ｂのソース領域ＳＲ、ドレイン領域ＤＲ、ボディ層ＰＢおよびゲート電極ＧＥは、縦型のＭＯＳＦＥＴであるｎ型のセンスＭＯＳＦＥＴ１ＳＱを構成している。なお、トレンチＤ２内のゲート電極ＧＥのうち、Ｙ方向において領域１Ｂの外の領域１Ａに位置するゲート電極ＧＥは、センスＭＯＳＦＥＴ１ＳＱではなくメインＭＯＳＦＥＴ１ＭＱを構成している。
図５は、センスＭＯＳＦＥＴ１ＳＱの形成領域近傍を拡大して示す平面レイアウトである。図５では、センスＭＯＳＦＥＴ１ＳＱのソース領域ＳＲが形成される範囲の領域を、ハッチングを付して示し、半導体基板上のパッドおよび配線の図示を省略している。図５に示すように、センスＭＯＳＦＥＴ１ＳＱを構成するソース領域ＳＲの形成領域は、平面視においてボディ層ＰＢの形成領域により囲まれている。すなわち、Ｘ方向において隣り合うトレンチＤ２同士の間に形成されたセンスＭＯＳＦＥＴ１ＳＱのソース領域ＳＲは、Ｙ方向における両側の側面と底面とをボディ層ＰＢにより連続的に覆われている。また、センスＭＯＳＦＥＴ１ＳＱのソース領域ＳＲのＸ方向の側面は、トレンチＤ２内の絶縁膜ＩＦ１またはコンタクトプラグＣ４により覆われている。したがって、センスＭＯＳＦＥＴ１ＳＱを構成するソース領域ＳＲと、メインＭＯＳＦＥＴ１ＭＱを構成するソース領域ＳＲ（図示しない）とは、ボディ層ＰＢにより互いに分離されている。
図１～図４に示すように、半導体基板、ゲート電極ＧＥ、絶縁膜ＩＦ１および導電膜ＣＬのそれぞれの上には、層間絶縁膜ＩＬを介して、ソースパッドＳＰを構成する金属膜（導電膜、ソース配線）、配線ＳＳＷ、ＳＷ１、ＳＷ２およびゲート配線ＧＷが形成されている。層間絶縁膜ＩＬは、例えば主に酸化シリコンからなる。ソースパッドＳＰを構成する金属膜（導電膜、ソース配線）、配線ＳＳＷ、ＳＷ１、ＳＷ２およびゲート配線ＧＷは、例えばＡｌ（アルミニウム）からなり、同じ高さに位置し、互いに離間している。
層間絶縁膜ＩＬには複数の開口部（貫通孔）が形成されている。それらの開口部内には、ソースパッドＳＰを構成する金属膜（ソース配線）、配線ＳＳＷ、ＳＷ１、ＳＷ２またはゲート配線ＧＷと一体となっているコンタクトプラグ（導電性接続部）が形成されている。各コンタクトプラグは、トレンチＤ１、Ｄ２の延在方向（Ｙ方向）に沿って延在している。以下では、ソースパッドＳＰは、厳密には金属膜（ソース配線）の上面のうち、パッシベーション膜などの絶縁膜（図示しない）から露出する部分を指すが、以下では当該金属膜をソースパッドＳＰと呼ぶ。
具体的には、ソースパッドＳＰは、領域１Ａに形成されており、平面視において環状構造を有している。ソースパッドＳＰは、コンタクトプラグＣ１を介してソース領域ＳＲおよびボディ層ＰＢに電気的に接続されている。コンタクトプラグＣ１はソース領域ＳＲよりも深い位置であるボディ層ＰＢの途中深さに達しており、ソース領域ＳＲに接してる。コンタクトプラグＣ１とボディ層ＰＢとの接続抵抗を低減するため、それらの間の半導体基板内にはボディ層ＰＢよりも高濃度のｐ型半導体領域が形成されていてもよい。
ゲート配線ＧＷは、Ｙ方向においてソースパッドＳＰの外側に隣り合って形成され、Ｘ方向に延在している。ゲート配線ＧＷの一部と他の一部とは、Ｙ方向においてソースパッドＳＰを挟むように配置されている。ゲート配線ＧＷは、コンタクトプラグＣ２を介して、トレンチＤ１、Ｄ２のそれぞれの内部のゲート電極ＧＥに電気的に接続されている。ゲート配線ＧＷの上面の一部はゲートパッドＧＰを構成しており、ゲート電極ＧＥにはゲートパッドＧＰ、ゲート配線ＧＷおよびコンタクトプラグＣ２を介してゲート電位が供給される。
ソースパッドＳＰは、コンタクトプラグＣ３を介して、トレンチＤ１内のフィールドプレート電極ＦＰに電気的に接続されている。つまり、平面視において領域１Ｂから離間するトレンチＤ１内のフィールドプレート電極ＦＰは、ソースパッドＳＰに電気的に接続されている。コンタクトプラグＣ３は、Ｙ方向において半導体チップＣＨＰ１の中心に位置し、Ｘ方向に延在する領域１Ｃに形成されている。領域１Ｃは、領域１Ａおよび１Ｂと平面視において重なる領域である。領域１Ｃにおいて、トレンチＤ１、Ｄ２のそれぞれの内部にゲート電極ＧＥは形成されていない。つまり、領域１ＣのトレンチＤ１、Ｄ２のそれぞれの内部には、トレンチＤ１、Ｄ２のそれぞれの下端近傍から上端近傍に亘ってフィールドプレート電極ＦＰが埋め込まれている。また、ソースパッドＳＰは、コンタクトプラグＣ３を介して、ターミネーションリングＴＲを構成する導電膜ＣＬに電気的に接続されている。
配線（センスソース配線）ＳＳＷは、領域１Ｂに形成されている。つまり、配線ＳＳＷは、平面視においてソースパッドＳＰに囲まれている。配線ＳＳＷは、コンタクトプラグＣ４を介してソース領域ＳＲおよびボディ層ＰＢに電気的に接続されている。コンタクトプラグＣ４はソース領域ＳＲよりも深い位置であるボディ層ＰＢの途中深さに達しており、ソース領域ＳＲに接してる。コンタクトプラグＣ４とボディ層ＰＢとの接続抵抗を低減するため、それらの間の半導体基板内にはボディ層ＰＢよりも高濃度のｐ型半導体領域が形成されていてもよい。
また、配線ＳＳＷは、コンタクトプラグＣ５を介して、トレンチＤ２内のフィールドプレート電極ＦＰに電気的に接続されている。コンタクトプラグＣ５は、平面視において領域１Ｂと重なる領域１Ｃに形成されている。
配線ＳＷ１、ＳＷ２は、Ｙ方向において領域１Ｂと並び、平面視においてソースパッドＳＰおよびゲート配線ＧＷを挟む２箇所の領域において、それぞれコンタクトプラグＣ６を介してトレンチＤ２内のフィールドプレート電極ＦＰに電気的に接続されている。当該２箇所の領域において、トレンチＤ２内にゲート電極ＧＥは形成されていない。つまり、それらの領域のトレンチＤ２内部には、トレンチＤ２の下端近傍から上端近傍に亘ってフィールドプレート電極ＦＰが埋め込まれている。
配線ＳＷ１は、半導体チップＣＨＰ１の端部まで引き出され、当該端部の配線ＳＷ１の上面の一部は、センスソースパッドＳＳＰを構成している。また、配線ＳＷ２は、半導体チップＣＨＰ１の端部まで引き出され、当該端部の配線ＳＷ２の上面の一部は、センスソースパッドＳＳＫＰを構成している。センスソースパッドＳＳＫＰは、配線ＳＳＷの電位を検出する役割を有するケルビンパッドである。センスＭＯＳＦＥＴ１ＳＱを構成するソース領域ＳＲには、センスソースパッドＳＳＰ、配線ＳＷ１、コンタクトプラグＣ６、トレンチＤ２内のフィールドプレート電極ＦＰ、コンタクトプラグＣ５、配線ＳＳＷ、コンタクトプラグＣ４を介して、ソース電位が供給される。
ここで、各ＭＯＳＦＥＴの動作について説明する。メインＭＯＳＦＥＴ１ＭＱがオン状態のときには、ゲート電極ＧＥが設けられたトレンチＤ２に隣接するボディ層ＰＢにチャネル（反転層）が形成され、電流はドレイン領域ＤＲからドリフト層ＤＦおよびボディ層ＰＢ内の当該チャネルを通ってソース領域ＳＲへ流れる（図２の一点鎖線の矢印参照）。
センスＭＯＳＦＥＴ１ＳＱがオン状態のときには、ゲート電極ＧＥが設けられたトレンチＤ２に隣接するボディ層ＰＢにチャネル（反転層）が形成され、電流はドレイン領域ＤＲからドリフト層ＤＦおよびボディ層ＰＢ内の当該チャネルを通ってソース領域ＳＲへ流れる（図２の破線の矢印参照）。そのようにしてソース領域ＳＲに流れたセンスＭＯＳＦＥＴ１ＳＱの電流の一部は、図２、図３および図４に破線の矢印で示すように、配線ＳＳＷ、トレンチＤ２内のフィールドプレート電極ＦＰ、配線ＳＷ１を介して、センスソースパッドＳＳＰへ流れる。また、ソース領域ＳＲに流れたセンスＭＯＳＦＥＴ１ＳＱの電流の他の一部は、配線ＳＳＷ、トレンチＤ２内のフィールドプレート電極ＦＰ、配線ＳＷ２を介して、センスソースパッドＳＳＫＰへ流れる。
ここでは、半導体チップＣＨＰ１のＹ方向における中央部からセンスＭＯＳＦＥＴ１ＳＱのソース電位を、フィールドプレート電極ＦＰを通してセンスソースパッドＳＳＫＰへ取り出すことができる。したがって、半導体チップＣＨＰ１のＹ方向における中央部のセンスＭＯＳＦＥＴ１ＳＱの電位を検出できるため、より安定した電位の検出が可能となる。
本実施の形態の各ＭＯＳＦＥＴはトレンチ内ダブルゲート型パワーＭＯＳＦＥＴであり、トレンチ内にソース電位が印加されたフィールドプレート電極を有していることにより、ＭＯＳＦＥＴの寄生容量を抑え、ＭＯＳＦＥＴのスイッチング速度を高めることができる。
図６に、本実施の形態の半導体装置の等価回路図を示す。図６に示すように、メインＭＯＳＦＥＴ１ＭＱおよびセンスＭＯＳＦＥＴ１ＳＱは、ドレインＤを共有しており、それぞれ内蔵ダイオードを有している。内蔵ダイオードは、図２に示すコンタクトプラグＣ１またはＣ４に接続されたｐ型層であるボディ層ＰＢと、ドリフト層ＤＦおよびドレイン領域ＤＲからなるｎ型層とのｐｎ接合により構成されている。センスＭＯＳＦＥＴ１ＳＱのソース領域は、ソースＳ（センスソースパッドＳＳＰ）およびソースＳＳＫ（センスソースパッドＳＳＫＰ）に接続されている。
本実施の形態の半導体装置の主な特徴の一つは、センスＭＯＳＦＥＴ１ＳＱが半導体チップＣＨＰ１の中央部に形成されており、センスＭＯＳＦＥＴ１ＳＱは平面視においてソースパッドＳＰにより連続的に囲まれていることにある。
また、本実施の形態の半導体装置の主な特徴の他の一つは、半導体基板上に多層配線層が形成されていない点にある。すなわち、互いに同層の金属膜からなるソースパッドＳＰ、配線ＳＳＷ、ＳＷ１、ＳＷ２およびゲート配線ＧＷのそれぞれと半導体基板との間には、他の配線（配線層）は形成されていない。ここでいう配線は、それらの金属膜と半導体基板、ゲート電極ＧＥ、フィールドプレート電極ＦＰまたは導電膜ＣＬに接続されたコンタクトプラグＣ１～Ｃ６を除き、平面視においてＸ方向またはＹ方向に平面的に延在する配線である。
＜本実施の形態の効果＞
発明が解決しようとする課題にて説明したように、半導体チップに熱負荷をかける信頼性試験では、ダイボンドクラックがチップの外周部から進行していく。このため、チップの外周部近傍にセンスＭＯＳＦＥＴがあると、クラックがセンスＭＯＳＦＥＴの直下まで進展することが考えられる。この場合、センスＭＯＳＦＥＴの抵抗が変化するため、センス比が大きく変動し、センスＭＯＳＦＥＴを用いた電流検出が困難となる。よって、センスＭＯＳＦＥＴはチップの中央部に配置されていることが望ましい。
そこで、本実施の形態では、センスＭＯＳＦＥＴを半導体チップの中央部に形成している。ここでは、トレンチ内のフィールドプレート電極を利用してソース電位をセンスＭＯＳＦＥＴのソース領域に供給している。よって、ここでは、センスＭＯＳＦＥＴが形成されている領域はソースパッドが形成されず切り抜かれているが、特許文献１のように、センスＭＯＳＦＥＴのソース配線を引き出すためにメインＭＯＳＦＥＴのソースパッドを分断する必要がない。すなわち、センスＭＯＳＦＥＴを平面視においてソースパッドＳＰにより連続的に囲むことができる。これにより、ソースパッドの面積は削減によるメインＭＯＳＦＥＴのチップ性能の低下、および、ボンディングレイアウトの制約の発生を防げる。
また、ソース電位を半導体チップの中央のセンスＭＯＳＦＥＴのソース領域に供給するために、半導体基板上に配線層を追加する必要がない。すなわち、センスＭＯＳＦＥＴが半導体チップの端部に配置されている場合に比べて製造工程もパターニング用のマスクも追加する必要がない。したがって、半導体装置の製造コストの増大を防げる。また、多層配線基板を用いる必要がないため、半導体装置のサイズの増大を防げる。
すなわち、本実施の形態によれば、ダイボンドクラックの発生などに起因するセンスＭＯＳＦＥＴの動作不良を防ぎ、これにより半導体装置の信頼性を確保しつつ、半導体装置の性能を向上できる。
＜変形例１＞
上述した構造に加えて、バイパスダイオード（保護ダイオード）およびメインＭＯＳＦＥＴのケルビンパッドを追加した構造を、図７～図１１を用いて説明する。
本変形例では、図１～図６を用いて説明した構造とはことなり、図７、図８および図１０に示すように、半導体チップＣＨＰ２の領域１Ｂ、１Ｃが互いに重なる領域において、Ｘ方向で隣り合うコンタクトプラグＣ５同士の間に、配線ＳＳＷと一体となっているコンタクトプラグＣ８が層間絶縁膜ＩＬを貫通して形成されている。コンタクトプラグＣ８は、互いに隣り合うトレンチＤ２同士の間の半導体基板の上面に形成されたボディ層ＰＢに接続されている。領域１Ｃにはソース領域ＳＲは形成されていないため、コンタクトプラグＣ８はソース領域ＳＲに接していない。言い換えれば、コンタクトプラグＣ８はソース領域ＳＲと離間している。
コンタクトプラグＣ８は、半導体基板内に形成されたバイパスダイオードＢＤに電気的に接続されている。図８では、センスＭＯＳＦＥＴ１ＳＱの形成領域を破線で囲んでおり、バイパスダイオードＢＤの形成領域を一点鎖線で囲んでいる。
バイパスダイオードＢＤは、センスＭＯＳＦＥＴ１ＳＱのソース・ドレイン間に並列に接続されている。バイパスダイオードＢＤは、図１０に示すコンタクトプラグＣ８に接続されたｐ型層であるボディ層ＰＢと、ドリフト層ＤＦおよびドレイン領域ＤＲからなるｎ型層とのｐｎ接合により構成されている。図１１に示すように、バイパスダイオードＢＤは、そのアノードがソースＳに接続され、カソードがドレインＤに接続されている。バイパスダイオードは、半導体装置のＥＳＤ（Electro-Static Discharge）耐性を確保する役割を有している。すなわち、バイパスダイオードＢＤが形成されていれば、例えば静電気が例えば配線ＳＳＷなどに対し放電された際、バイパスダイオードＢＤを介して電流をドレインに流し、高電圧により半導体素子がダメージを受けることを防げる。
また、図７、図９および図１１に示すように、ここでは、メインＭＯＳＦＥＴのソース電位検出用のケルビンパッドであるソースパッドＳＫＰを形成している。一部の上面にソースパッドＳＫＰを有する配線ＳＷ３は、ソースパッドＳＰ、配線ＳＳＷ、ＳＷ１、ＳＷ２およびゲート配線ＧＷと同じ高さに位置する配線である。配線ＳＷ３は、例えば、コンタクトプラグＣ６に接続された箇所の配線ＳＷ１またはＳＷ２と、Ｘ方向において隣り合う位置においてトレンチＤ１の直上に形成されている。配線ＳＷ３は、Ｙ方向におけるソースパッドＳＰおよびゲート配線ＧＷの外側において、コンタクトプラグＣ７を介して、トレンチＤ１内のフィールドプレート電極ＦＰに電気的に接続されている。図１１に示すように、メインＭＯＳＦＥＴ１ＭＱのソース領域は、ソースＳ（ソースパッドＳＰ）およびソースＳＫ（ソースパッドＳＫＰ）に接続されている。
これにより、半導体チップＣＨＰ２のＹ方向における中央部からメインＭＯＳＦＥＴ１ＭＱのソース電位を、フィールドプレート電極ＦＰを通して取り出すことができる。したがって、半導体チップＣＨＰ２のＹ方向における中央部のメインＭＯＳＦＥＴ１ＭＱの電位を検出できるため、より安定した電位の検出が可能となる。
＜変形例２＞
図１２に、半導体チップＣＨＰ３の領域１Ａの全てのメインＭＯＳＦＥＴ１ＭＱに対してバイパスダイオードＢＤを接続した平面レイアウトを示す。図１２に示すように、Ｙ方向におけるソースパッドＳＰおよびゲート配線ＧＷの外側において、互いに隣り合うトレンチＤ１同士、互いに隣り合うトレンチＤ２同士、および、互いに隣り合うトレンチＤ１、Ｄ２同士のそれぞれの間に、半導体基板上にコンタクトプラグＣ９が形成されている。コンタクトプラグＣ９は、コンタクトプラグＣ８と同様に、半導体基板の上面に形成されたボディ層ＰＢに接続されており、当該ボディ層ＰＢは、バイパスダイオードＢＤのアノードを構成している。Ｘ方向に並ぶ複数のコンタクトプラグＣ９は、Ｘ方向に延在する配線ＳＷ２と一体となっている。つまり、それらのバイパスダイオードＢＤは、コンタクトプラグＣ９および配線ＳＷ２を介してセンスソースパッドＳＳＫＰに電気的に接続されている。
本変形例では前記変形例１に比べ、より大面積のバイパスダイオード（保護ダイオード）を形成できるため、面積の小さいセンスＭＯＳＦＥＴでもＥＳＤ耐性を向上できる。
（実施の形態２）
図１３～図１５を用いて、素子分離のためのトレンチを設けた構造について説明する。図１３～図１５のそれぞれは、本実施の形態の半導体装置の一例を示す平面レイアウトである。
図１３に示すように、半導体チップＣＨＰ４において、領域１ＢのトレンチＤ２と、領域１ＡのトレンチＤ１との間に、Ｙ方向に延在するトレンチＤ４を形成している。トレンチＤ４の深さはトレンチＤ１～Ｄ３と同様である。トレンチＤ４は、Ｙ方向における両端において、トレンチＤ３に接続されている。トレンチＤ４内の構造は、トレンチＤ１、Ｄ２内の構造と同様であってもよく、トレンチＤ３内の構造と同様であってもよい。つまり、トレンチＤ４内の電極の数は１つでも２つでもよい。これは、後に説明するトレンチＤ５、Ｄ６も同様である。
図１３では、トレンチＤ４内の導電膜に接続されるコンタクトプラグを示していないが、コンタクトプラグＣ２、Ｃ３、Ｃ５と同様のコンタクトプラグが当該導電膜に接続されていてもよい。これは、後に説明するトレンチＤ５も同様である。
センスＭＯＳＦＥＴ１ＳＱとメインＭＯＳＦＥＴ１ＭＱとのそれぞれのソースパッドＳＰ、センスソースパッドＳＳＰは電気的に独立している必要がある。半導体装置に印加される電圧が高く、高い耐圧性能が要求される場合、センスＭＯＳＦＥＴ１ＳＱとメインＭＯＳＦＥＴ１ＭＱとの間の素子分離を行うため、それらの素子間の距離をある程度大きく確保することが考えられる。しかし、その場合半導体装置の大きさが増大する。
そこで、本実施の形態では、トレンチＤ４を設けている。トレンチＤ４は、センスＭＯＳＦＥＴ１ＳＱとメインＭＯＳＦＥＴ１ＭＱとの間のＸ方向における絶縁性を向上させるために設けられた擬似的なトレンチである。ここでいう擬似的なトレンチとは、トレンチ型ＭＯＳＦＥＴのトレンチを構成しないトレンチであるという意味である。つまり、擬似的なトレンチ内の導電膜は、ＭＯＳＦＥＴのゲート電極として機能しない。ここでは、センスＭＯＳＦＥＴとメインＭＯＳＦＥＴとの間にトレンチを設けずに距離を増大させる場合に比べ、半導体装置の大きさの増大を防ぐことができ、かつ、センスＭＯＳＦＥＴ１ＳＱとメインＭＯＳＦＥＴ１ＭＱとの間のＸ方向における絶縁性を向上できる。
図１４では、半導体チップＣＨＰ５において、平面レイアウトを除き上記トレンチＤ４と同様の構造を有するトレンチＤ５を形成している。すなわち、トレンチＤ５は、トレンチＤ３に接続されていない点で、トレンチＤ４とは異なる。言い換えれば、トレンチＤ５は、トレンチＤ１、Ｄ２と同様に、トレンチＤ３に対して離間している。また、ここでは、Ｙ方向における領域１Ｂと領域１Ａとの間にＸ方向に延在するトレンチＤ６を形成している。トレンチＤ６は、Ｘ方向に並ぶ複数のトレンチＤ２と平面視において交差しており、それらのトレンチＤ２と接続されている。トレンチＤ６は、Ｙ方向において隣り合うコンタクトプラグＣ１とコンタクトプラグＣ４との間に形成されている。トレンチＤ６は、トレンチＤ４、Ｄ５と同じく、素子間の絶縁性向上のために設けられた擬似的なトレンチである。
ここでは、トレンチＤ５を設けることで、Ｘ方向におけるセンスＭＯＳＦＥＴ１ＳＱとメインＭＯＳＦＥＴ１ＭＱとの間の絶縁性を向上させ、かつ、トレンチＤ６を設けることで、Ｙ方向におけるセンスＭＯＳＦＥＴ１ＳＱとメインＭＯＳＦＥＴ１ＭＱとの間の絶縁性を向上させている。
また、図１５に、図１３に示す構造と図１４に示す構造とを組み合わせた構造を示している。すなわち、図１５に示す半導体チップＣＨＰ６は、トレンチＤ４、Ｄ６を有している。トレンチＤ４がトレンチＤ３に接続されていることにより、図１４を用いて説明した半導体チップＣＨＰ５に比べて、Ｘ方向におけるセンスＭＯＳＦＥＴ１ＳＱとメインＭＯＳＦＥＴ１ＭＱとの間の絶縁性を向上できる。
（実施の形態３）
フィールドプレート電極は断面積が小さく、抵抗が大きいため、センスＭＯＳＦＥＴのソース領域へのソース電位の給電を少数のフィールドプレート電極により行うと、配線抵抗の影響が生じる可能性がある。
そこで、本実施の形態の半導体チップＣＨＰ７では、図１６に示すように、トレンチＤ２に対しＸ方向において隣り合う一部のトレンチＤ１を、Ｘ方向に延在するトレンチＤ７によりトレンチＤ２と接続している。トレンチＤ７内には、領域１ＣのトレンチＤ２内と同様に、絶縁膜ＩＦ１およびフィールドプレート電極ＦＰが形成されている。つまり、トレンチＤ２内のフィールドプレート電極ＦＰと、トレンチＤ２と並ぶトレンチＤ１内のトレンチＤ１内のフィールドプレート電極ＦＰとは、トレンチＤ７内のフィールドプレート電極ＦＰを介して電気的に接続されている。トレンチＤ７に接続されたトレンチＤ１は、平面視において領域１Ｂおよび配線ＳＳＷと離間するトレンチである。
このようにしてトレンチＤ２と接続されたトレンチＤ１内のフィールドプレート電極ＦＰは、コンタクトプラグＣ３を介してソースパッドＳＰに接続されていない。つまり、当該トレンチＤ１の直上には、コンタクトプラグＣ３は形成されていない。すなわち、トレンチＤ２と接続されたトレンチＤ１内のフィールドプレート電極ＦＰは、ソースパッドＳＰと絶縁されている。当該トレンチＤ１は、Ｙ方向におけるソースパッドＳＰおよびゲート配線ＧＷの外側において、配線ＳＷ１、ＳＷ２に対し、コンタクトプラグＣ６を介して電気的に接続されている。
本実施の形態では、トレンチをＸ方向に接続することで、センスＭＯＳＦＥＴのソース電極を引き出すフィールドプレート電極の本数を増やしている。これにより、センスＭＯＳＦＥＴのソース領域にソース電位を供給する配線の抵抗を低減できる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１～３に記載した各ＭＯＳＦＥＴの構成部分の極性を入れ替えてもよい。つまり、各ＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであってもよい。
１ＭＱ メインＭＯＳＦＥＴ
１ＳＱ センスＭＯＳＦＥＴ
ＢＤ バイパスダイオード
Ｃ１～Ｃ９ コンタクトプラグ
ＣＨＰ１～ＣＨＰ７ 半導体チップ
Ｄ１～Ｄ７ トレンチ
ＤＦ ドリフト層
ＤＲ ドレイン領域
ＦＰ フィールドプレート電極
ＧＥ ゲート電極
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＰＢ ボディ層
ＳＢ 基板
ＳＫＰ、ＳＰ ソースパッド
ＳＲ ソース領域
ＳＳＫＰ、ＳＳＰ センスソースパッド
ＳＳＷ、ＳＷ１、ＳＷ２、ＳＷ３ 配線
ＴＲ ターミネーションリング

Claims (10)

  1. 第１電界効果トランジスタと電流検出用の第２電界効果トランジスタとを備えた半導体チップを有する半導体装置であって、
    第１主面および前記第１主面の反対側の第２主面を備え、平面視において環状の第１領域および前記第１領域に囲まれた第２領域を有する第１導電型の半導体基板と、
    前記半導体基板の前記第１主面から前記半導体基板の途中深さに達して形成され、前記半導体基板の前記第１主面に沿う第１方向に延在し、平面視において前記第１方向に対し直交する第２方向に複数並ぶ第１トレンチと、
    前記第１トレンチ同士の側面に接して前記半導体基板内に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
    複数の前記第１トレンチのそれぞれの側面、前記半導体基板の前記第１主面および前記第１半導体領域に接し、前記第１導電型のソース領域と、
    前記半導体基板の前記第２主面を含む前記半導体基板内に形成された前記第１導電型のドレイン領域と、
    複数の前記第１トレンチのそれぞれの内側に第１絶縁膜を介して形成され、互いに絶縁されたゲート電極および第１電極と、
    前記半導体基板上に層間絶縁膜を介して形成された、第１配線、第２配線およびソースパッドと、
    を有し、
    前記第１領域の前記ゲート電極、前記ソース領域、前記ドレイン領域および前記第１半導体領域は、前記第１電界効果トランジスタを構成し、
    前記第２領域の前記ゲート電極、前記ソース領域、前記ドレイン領域および前記第１半導体領域は、前記第２電界効果トランジスタを構成し、
    前記第１電界効果トランジスタの前記ソース領域と、平面視において前記第２領域から離間する前記第１トレンチ内の前記第１電極は、前記ソースパッドに電気的に接続され、
    平面視において、前記第２電界効果トランジスタの前記ソース領域は、前記ソースパッドに囲まれた前記第１配線と、前記第２領域、前記第１領域および前記第１領域の外側に亘って延在する前記第１トレンチ内の前記第１電極とを介して、前記ソースパッドの外側に位置する前記第２配線に電気的に接続されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１配線は、前記ソースパッドを構成する金属膜とは、同じ高さに位置する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１配線、前記第２配線および前記ソースパッドを構成する金属膜と、前記半導体基板の前記第１主面との間には、配線層が形成されていない、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２電界効果トランジスタは、平面視において、前記半導体チップの中央部に位置している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２領域の前記第１半導体領域と前記半導体基板との間のｐｎ接合により構成される第１ダイオードをさらに有し、
    前記第１配線は、前記第１ダイオードを構成する前記第１半導体領域に第１導電性接続部を介して接続されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    平面視において前記ソースパッドの外側に位置する前記第１半導体領域と前記半導体基板と間のｐｎ接合により構成される第２ダイオードをさらに有し、
    前記第２配線は、前記第２ダイオードを構成する前記第１半導体領域に第２導電性接続部を介して接続されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    平面視において前記ソースパッドの外側に位置し、前記半導体基板上に層間絶縁膜を介して形成された第３配線をさらに有し、
    前記第１領域または前記第２領域に形成された前記第１トレンチ内の前記第１電極は、前記第３配線に電気的に接続され、
    前記第３配線の一部は、電位検出用の電極パッドを構成している、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第２方向において、前記第１領域の前記第１トレンチと、前記第２領域の前記第１トレンチとの間の前記半導体基板の前記第１主面に形成され、前記第１方向に延在している擬似的な第２トレンチをさらに有する、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記半導体基板の前記第１主面に形成され、前記第１領域、前記第２領域および複数の前記第１トレンチを囲み、平面視において環状の構造を有する第３トレンチをさらに有し、
    前記第２トレンチの両端は、前記第２方向において前記第３トレンチに接続されている、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記半導体基板の前記第１主面に形成され、前記第２方向に延在して、互いに隣り合う前記第２領域の前記第１トレンチと前記第１領域の前記第１トレンチとを互いに接続する第４トレンチをさらに有し、
    前記第４トレンチは、内側に前記第１絶縁膜を介して形成された前記第１電極を有し、
    前記第４トレンチに接続された、前記第１領域の前記第１トレンチ内の前記第１電極は、前記ソースパッドと絶縁され、前記第４トレンチ内の前記第１電極を介して前記第２領域の前記第１トレンチ内の前記第１電極と電気的に接続され、前記ソースパッドの外側に位置する前記第２配線に電気的に接続されている、半導体装置。
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