(本開示の一態様を得るに至った経緯)
近年、例えば、スマートフォン等のモバイル機器において、充電時間の短時間化が競争軸にあり、二次電池に対する充電の大電流化が望まれている。
発明者らは、二次電池に対する大電流充電を実現するためには、大電流充電時に流れる大電流の電流経路の導通状態と非導通状態とを切り替える半導体装置が、その電流経路に効率的に、すなわち通電による発熱をなるべく抑制できるように、電流を流すことができる特徴を有する必要があるとの知見を得た。
発明者らは、この知見に基づいて、鋭意、実験、検討を重ねた。その結果、発明者らは、下記本開示に係る半導体装置等に想到した。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層の内部の第1の半導体層内領域に形成された第1の縦型MOSトランジスタと、前記内部の、前記半導体層の平面視において前記第1の半導体層内領域に隣接した第2の半導体層内領域に形成された第2の縦型MOSトランジスタと、前記半導体層の上面の第1の半導体層上面領域に形成された、前記第1の縦型MOSトランジスタのソース電極に接続された1以上の第1のソースパッド、および、前記第1の縦型MOSトランジスタのゲート電極に接続された第1のゲートパッドと、前記上面の、前記半導体層の平面視において前記第1の半導体層上面領域に隣接した第2の半導体層上面領域に形成された、前記第2の縦型MOSトランジスタのソース電極に接続された1以上の第2のソースパッド、および、前記第2の縦型MOSトランジスタのゲート電極に接続された第2のゲートパッドと、を備え、前記第1の半導体層内領域と前記第2の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記第1の半導体層上面領域と前記第2の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記半導体層は、半導体基板を有し、前記半導体基板は、前記第1の縦型MOSトランジスタおよび前記第2の縦型MOSトランジスタの共通ドレイン領域として機能し、前記半導体層は、前記半導体層の平面視において矩形であり、前記半導体層の平面視において、前記第1のゲートパッドの中心と前記第2のゲートパッドの中心とを結ぶ第1の仮想直線は、前記半導体層の中心を通り、前記半導体層の各辺となす角が45度であり、前記第1の半導体層上面領域と前記第2の半導体層上面領域との境界線である上面境界線の長さは、前記半導体層の長辺の長さよりも長く、前記上面境界線は、前記長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化する。
上記構成の半導体装置によると、実装基板の表面と裏面とに、上記構成の2つの同型の半導体装置のそれぞれをフェイスダウン実装して同時にオンオフを駆動する使い方をする場合、実装基板の平面視において、2つの半導体装置の中心が重なり、かつ、一方の半導体装置に対する他方の半導体装置の向きを、半導体装置の中心を通る、実装基板の平面に垂直な回転軸を中心に90度回転させた向きに実装することで、一方の半導体装置の第1のゲートパッドの位置と他方の半導体装置の第1のゲートパッドの位置とを揃えること、および、一方の半導体装置の第2のゲートパッドの位置と他方の半導体装置の第2のゲートパッドの位置とを揃えることができる。
これにより、これら2つの同型の半導体装置を表面と裏面とのそれぞれに実装する実装基板において、一方の半導体装置の第1のゲートパッドと他方の半導体装置の第1のゲートパッドとの双方の電位を制御する配線、および、一方の半導体装置の第2のゲートパッドと他方の半導体装置の第2のゲートパッドとの双方の電位を制御する配線を、それぞれ共通化することができ、従来は個別に設置しなければならなかった配線(ビア)数を削減することができる。さらに、共通化したそれぞれの配線(ビア)を、主電流の流れを妨げないように、実装基板の端部に引き出すことができる。
このため、実装基板において主電流が流れる電流経路を広く確保することができ、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置によると、実装基板の複雑になりがちな配線を簡素化して基板設計の容易さを高めることができ、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
また、前記半導体層は、前記半導体層の平面視において正方形であるとしてもよい。
また、前記第1のゲートパッドは、前記半導体層の平面視において、前記第1のゲートパッドと、前記半導体層の4つの辺のうち最近接する第1の辺および第2の辺との間に、前記1以上の第1のソースパッドが一部でも挟まれないように配置され、前記第2のゲートパッドは、前記半導体層の平面視において、前記第2のゲートパッドと、前記半導体層の4つの辺のうち最近接する第3の辺および第4の辺との間に、前記1以上の第2のソースパッドが一部でも挟まれないように配置されるとしてもよい。
また、前記上面境界線と前記第1の辺または前記第2の辺との交点を第1の交点とし、前記上面境界線と前記第3の辺または前記第4の辺との交点を第2の交点とする場合において、前記第1の交点と前記第2の交点とを結ぶ第2の仮想直線と前記第1の仮想直線との、前記半導体層の平面視においてなす角は、45度より大きく90度以下であるとしてもよい。
また、前記角は、60度以上90度以下であるとしてもよい。
また、前記上面境界線と前記第1の辺または前記第2の辺との交点を第1の交点とし、前記上面境界線と前記第3の辺または前記第4の辺との交点を第2の交点とする場合において、前記第1の交点と前記第2の交点とを結ぶ第2の仮想直線と前記第1の仮想直線との、前記半導体層の平面視においてなす角は、0度以上45度未満であるとしてもよい。
また、前記角は、0度以上22度未満であるとしてもよい。
また、前記半導体層の平面視において、前記半導体層の4つの辺のうち、前記第1のゲートパッドと最近接する辺であり、かつ、前記上面境界線との交点を有する辺を第1の辺とし、前記第1のゲートパッドと最近接する辺であり、かつ、前記上面境界線との交点を有さない辺を第2の辺とし、前記第2のゲートパッドと最近接する辺であり、かつ、前記上面境界線との交点を有する辺を第3の辺とし、前記第2のゲートパッドと最近接する辺であり、かつ、前記上面境界線との交点を有さない辺を第4の辺とし、前記第1の辺と前記第4の辺とがなす頂点を第1の頂点とし、前記第2の辺と前記第3の辺とがなす頂点を第2の頂点とし、前記上面境界線と前記第1の辺との交点を第1の交点とし、前記上面境界線と前記第3の辺との交点を第2の交点とする場合に、前記第1の頂点と前記第1の交点との距離は、前記半導体層の辺の長さの1/N(Nは、3以上の整数)以上であり、かつ、前記第2のゲートパッドの最大径よりも長く、前記第2の頂点と前記第2の交点との距離は、前記半導体層の辺の長さの1/N以上であり、かつ、前記第1のゲートパッドの最大径よりも長く、前記上面境界線は、前記第2の辺に平行なN-1本の線分と、前記第1の辺に平行なN-2本の線分とが交互に接続されてなるとしてもよい。
また、Nは、3、4、または、5のいずれかであるとしてもよい。
また、前記1以上の第1のソースパッドは複数であり、前記1以上の第1のソースパッドのそれぞれは、前記半導体層の平面視において、前記第1の辺に平行な方向に長手方向を有する長方形または長円形であり、前記第1の辺に平行に縞状に形成され、前記1以上の第2のソースパッドは複数であり、前記1以上の第2のソースパッドのそれぞれは、前記半導体層の平面視において、前記第1の辺に平行な方向に長手方向を有する長方形または長円形であり、前記第1の辺に平行に縞状に形成されるとしてもよい。
また、前記1以上の第1のソースパッドは1つであり、前記第1のゲートパッドの領域を除く前記第1の半導体層上面領域の略全面に配置され、前記1以上の第2のソースパッドは1つであり、前記第2のゲートパッドの領域を除く前記第2の半導体層上面領域の略全面に配置されるとしてもよい。
また、前記1以上の第1のソースパッドは複数であり、前記1以上の第1のソースパッドのそれぞれは、他の第1のソースパッドと対向する辺のそれぞれが、前記上面境界線に直交するまたは平行する辺となる形状であり前記1以上の第2のソースパッドは複数であり、前記1以上の第2のソースパッドのそれぞれは、他の第2のソースパッドと対向する辺のそれぞれが、前記上面境界線に直交するまたは平行する辺となる形状であるとしてもよい。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層の内部の第1の半導体層内領域に形成された第1の縦型MOSトランジスタと、前記内部の、前記半導体層の平面視において前記第1の半導体層内領域に隣接した第2の半導体層内領域に形成された第2の縦型MOSトランジスタと、前記半導体層の上面の第1の半導体層上面領域に形成された、前記第1の縦型MOSトランジスタのソース電極に接続された1以上の第1のソースパッド、および、前記第1の縦型MOSトランジスタのゲート電極に接続された第1のゲートパッドと、前記上面の、前記半導体層の平面視において前記第1の半導体層上面領域に隣接した第2の半導体層上面領域に形成された、前記第2の縦型MOSトランジスタのソース電極に接続された1以上の第2のソースパッド、および、前記第2の縦型MOSトランジスタのゲート電極に接続された第2のゲートパッドと、を備え、前記第1の半導体層内領域と前記第2の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記第1の半導体層上面領域と前記第2の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記半導体層は、半導体基板を有し、前記半導体基板は、前記第1の縦型MOSトランジスタおよび前記第2の縦型MOSトランジスタの共通ドレイン領域として機能し、前記半導体層は、前記半導体層の平面視において矩形であり、前記半導体層の平面視において、前記第1の半導体層内領域と前記第2の半導体層内領域との境界線である内部境界線は、前記半導体層の長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化し、前記内部境界線の一方の第1の終端、および、前記内部境界線の他方の第2の終端を結ぶ仮想直線と、前記半導体層の辺のうちの、前記第1の終端または前記第2の終端を有さない辺とのなす角は16度以上である。
上記構成の半導体装置によると、半導体層の平面視において、内部境界線の長さは、内部境界線が半導体層の長辺方向に直交方向または平行方向に一直線に伸びる構成からなる従来の半導体装置に比べて、長くなる。このため、第1のソースパッドから第2のソースパッドへ、または、第2のソースパッドから第1のソースパッドへと電流が流れる場合において金属層を水平方向に流れる電流の通電断面積が大きくなる。
これにより、第1のソースパッドから第2のソースパッドへ、または、第2のソースパッドから第1のソースパッドへと電流が流れる場合における、半導体装置の抵抗値を、従来よりも低減することができる。
このように、上記構成の半導体装置によると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
また、前記半導体層の平面視において、前記内部境界線の一方の第1の終端は、前記半導体層の一方の第1の長辺上に位置し、前記内部境界線の他方の第2の終端は、前記半導体層の他方の第2の長辺上に位置するとしてもよい。
また、前記角は、26度以上であるとしてもよい。
また、前記半導体層の平面視において、前記内部境界線の一方の第1の終端は、前記半導体層の一方の第1の短辺上に位置し、前記内部境界線の他方の第2の終端は、前記半導体層の他方の第2の短辺上に位置するとしてもよい。
また、前記角は、26度以上であるとしてもよい。
また、前記半導体層の平面視において、前記半導体層は正方形であり、前記内部境界線の一方の第1の終端と、前記第1の終端に最近接する前記半導体層の頂点である第1の頂点との距離は、前記半導体層の辺の長さの1/N(Nは、3以上の整数)以上であり、前記内部境界線の他方の第2の終端と、前記第2の終端に最近接する前記半導体層の頂点である第2の頂点との距離は、前記半導体層の辺の長さの1/N以上であり、前記内部境界線は、前記第1の終端が位置する前記半導体層の辺に直交するN-1本の線分と、前記第1の終端が位置する前記半導体層の辺に平行なN-2本の線分とが交互に接続されてなるとしてもよい。
また、前記半導体層の平面視において、前記第1の半導体層上面領域と前記第2の半導体層上面領域との境界線である上面境界線と前記内部境界線とが一致するとしてもよい。
本開示の一態様に係る半導体モジュールは、上記の第1の半導体装置と、前記第1の半導体装置がフェイスダウン実装された実装基板と、を備え、前記実装基板は、前記第1の半導体装置の前記第1のゲートパッドに電気的に接続される第1の導体を通す第1のビアと、前記第1の半導体装置の前記第2のゲートパッドに電気的に接続される第2の導体を通す第2のビアと、を有する。
上記構成の半導体モジュールによると、実装基板における、第1のゲートパッドの電位を制御する配線と、第2のゲートパッドの電位を制御する配線とを、半導体装置がフェイスダウン実装された面以外の領域に配置することができる。特に、当該配線を実装基板の端部に寄せて配置することができる。
このため、実装基板において主電流が流れる電流経路を、従来より広く確保することができるようになり、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体モジュールによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
また、前記実装基板の平面視において、前記第1のビアの中心と前記第2のビアの中心とは、前記第1の半導体装置の前記第1の仮想直線上に位置するとしてもよい。
また、前記第1の半導体装置は、上記の半導体装置であって、前記実装基板の平面視において、前記第1のビアの中心は、前記第1の半導体装置の、(1)前記第1の仮想直線上、(2)前記第1の辺が伸びる方向に前記第2の辺を超えた、前記第1の半導体装置の外側、かつ、前記第2の辺が伸びる方向において、前記第1のゲートパッドの中心と前記第1の辺との間、または、(3)前記第2の辺が伸びる方向に前記第1の辺を超えた、前記第1の半導体装置の外側、かつ、前記第1の辺が伸びる方向において、前記第1のゲートパッドの中心と前記第2の辺との間のいずれかに位置し、前記第2のビアの中心は、前記第1の半導体装置の、(1)前記第1の仮想直線上、(2)前記第3の辺が伸びる方向に前記第4の辺を超えた、前記第1の半導体装置の外側、かつ、前記第4の辺が伸びる方向において、前記第2のゲートパッドの中心と前記第3の辺との間、または、(3)前記第4の辺が伸びる方向に前記第3の辺を超えた、前記第1の半導体装置の外側、かつ、前記第3の辺が伸びる方向において、前記第2のゲートパッドの中心と前記第4の辺との間のいずれかに位置するとしてもよい。
また、前記第1の半導体装置は、上記の半導体装置であって、前記実装基板の平面視において、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記実装基板の第1の表面に、前記長手方向が伸びる方向に並ぶ、前記第1の半導体装置の前記1以上の第1のソースパッドの全てと接合する第1の金属配線と、前記第1の半導体装置の前記1以上の第2のソースパッドの全てと接合する第2の金属配線とを有し、前記第1の半導体装置は、前記第2の仮想直線と前記長手方向が伸びる方向とのなす角が、15度以上75度以下となる向きに、前記第1の表面に実装されるとしてもよい。
また、さらに、上記の第2の半導体装置を備え、前記実装基板の平面視において、前記第1の半導体装置は、さらに、前記第1の半導体装置の前記第1のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第1の延伸方向側に位置する向きに、前記第1の表面にフェイスダウン実装され、前記第2の半導体装置は、前記第1の半導体装置に対して、前記長手方向が伸びる方向のうちの、前記第1の延伸方向と逆向きの第2の延伸方向に平行移動した位置で、前記第1の半導体装置の前記第2の仮想直線と、前記第2の半導体装置の前記第2の仮想直線とが平行になる向きであり、かつ、前記第2の半導体装置の前記第1のゲートパッドの位置が、前記第1の延伸方向側に位置する向きに、前記第1の表面にフェイスダウン実装され前記実装基板は、さらに、前記第1の表面に、前記第2の金属配線に対して前記第2の延伸方向に並ぶ、前記第2の半導体装置の前記1以上の第2のソースパッドの全てと接合する第3の金属配線を有し、前記第2の金属配線は、さらに、前記第2の半導体装置の前記1以上の第1のソースパッドの全てと接合するとしてもよい。
また、さらに、上記の第2の半導体装置を備え、前記実装基板の平面視において、前記第1の半導体装置は、さらに、前記第1の半導体装置の前記第1のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第1の延伸方向側に位置する向きに、前記第1の表面にフェイスダウン実装され、前記第2の半導体装置は、前記第1の半導体装置に対して、前記長手方向が伸びる方向と直交する方向に平行移動した位置で、前記第1の半導体装置の前記第2の仮想直線と、前記第2の半導体装置の前記第2の仮想直線とが直角になる向きであり、かつ、前記第2の半導体装置の前記第1のゲートパッドの位置が、前記第1の延伸方向側に位置する向きに、前記第1の表面にフェイスダウン実装され前記第1の金属配線は、さらに、前記第2の半導体装置の前記1以上の第1のソースパッドの全てと接合し、前記第2の金属配線は、さらに、前記第2の半導体装置の前記1以上の第2のソースパッドの全てと接合し、前記第2の半導体装置の前記第2のゲートパッドは、前記第2の導体に電気的に接続されるとしてもよい。
また、さらに、上記の第2の半導体装置を備え、前記実装基板の平面視において、前記第1の半導体装置は、さらに、前記第1の半導体装置の前記第1のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第1の延伸方向側に位置する向きに、前記第1の表面にフェイスダウン実装され、前記第2の半導体装置は、前記第1の半導体装置に対して、前記第1の半導体装置の前記第2の仮想直線の伸びる方向に略平行移動した位置で、前記第1の半導体装置の前記第2の仮想直線と、前記第2の半導体装置の前記第2の仮想直線とが一直線上または平行になる向きであり、かつ、前記第2の半導体装置の前記第1のゲートパッドの位置が、前記第1の延伸方向側に位置する向きに、前記第1の表面にフェイスダウン実装され、前記第1の金属配線は、さらに、前記第2の半導体装置の前記1以上の第1のソースパッドの全てと接合し、前記第2の金属配線は、さらに、前記第2の半導体装置の前記1以上の第2のソースパッドの全てと接合するとしてもよい。
また、さらに、上記の第2の半導体装置を備え、前記実装基板の平面視において、前記第1の半導体装置は、さらに、前記第1の半導体装置の前記第1のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第1の延伸方向側に位置する向きに、前記第1の表面にフェイスダウン実装され、前記第2の半導体装置は、前記実装基板の、前記第1の表面に対向する第2の表面に、前記半導体基板の平面視において、前記第1の半導体装置の前記第1の半導体層上面領域と前記第2の半導体装置の前記第1の半導体層上面領域とが50%を上回って重なり、かつ、前記第1の半導体装置の前記第2の半導体層上面領域と前記第2の半導体装置の前記第2の半導体層上面領域とが50%を上回って重なる位置に、前記第2の半導体装置の前記第1のゲートパッドの位置が、前記第1の延伸方向側に位置する向きに、フェイスダウン実装され、前記第2の半導体装置の前記第1のゲートパッドは、前記第1の導体に電気的に接続され、前記第2の半導体装置の前記第2のゲートパッドは、前記第2の導体に電気的に接続されるとしてもよい。
また、前記第1の半導体装置は、上記の半導体装置であって、前記実装基板の平面視において、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記実装基板の第1の表面に、前記長手方向が伸びる方向に並ぶ、前記第1の半導体装置の前記1以上の第1のソースパッドの全てと接合する第1の金属配線と、前記第1の半導体装置の前記1以上の第2のソースパッドの全てと接合する第2の金属配線とを有し、前記第1の半導体装置は、前記第1の半導体装置の各辺と前記長手方向が伸びる方向とのなす角が45度となる向きに、前記実装基板にフェイスダウン実装されるとしてもよい。
また、さらに、上記の第2の半導体装置を備え、前記実装基板の平面視において、前記第1の半導体装置は、さらに、前記第1の半導体装置の前記第1のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第1の延伸方向側に位置する向きに、前記第1の表面にフェイスダウン実装され、前記第2の半導体装置は、前記第1の半導体装置に対して、前記長手方向が伸びる方向と直交する方向に平行移動した位置で、前記第1の半導体装置の前記第2の仮想直線と、前記第2の半導体装置の前記第2の仮想直線とが平行になる向きに、前記第1の表面にフェイスダウン実装され前記第1の金属配線は、さらに、前記第2の半導体装置の前記1以上の第1のソースパッドの全てと接合し、前記第2の金属配線は、さらに、前記第2の半導体装置の前記1以上の第2のソースパッドの全てと接合し、前記半導体基板は、さらに、前記第2の半導体装置の前記第1のゲートパッドに電気的に接続される第3の導体を通す第3のビアと、前記第2の半導体装置の前記第2のゲートパッドに電気的に接続される第4の導体を通す第4のビアと、を有し、前記第1のビアと前記第2のビアと前記第3のビアと前記第4のビアとは、前記実装基板の前記長手方向が伸びる方向において、前記第1の金属配線と前記第2の金属配線との間に位置するとしてもよい。
本開示の一態様に係る半導体モジュールは、上記の第1の半導体装置と、上記の第2の半導体装置と、前記第1の半導体装置と前記第2の半導体装置とが、第1の表面にフェイスダウン実装された実装基板と、を備え、前記実装基板の平面視において、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記第2の半導体装置は、前記第1の半導体装置に対して、前記長手方向が伸びる方向に平行移動した位置に、前記第1の半導体装置と同じ向きに、前記第1の表面にフェイスダウン実装され、前記実装基板は、前記実装基板の第1の表面に、前記長手方向が伸びる方向に順に並ぶ、前記第1の半導体装置の前記1以上の第1のソースパッドの全てと接合する第1の金属配線と、前記第1の半導体装置の前記1以上の第2のソースパッドの全て、および、前記第2の半導体装置の前記1以上の第1のソースパッドの全てと接合する第2の金属配線と、前記第2の半導体装置の前記1以上の第2のソースパッドの全てと接合する第3の金属配線とを有する。
上記構成の半導体モジュールによると、第1の金属配線から第2の金属配線を通って第3の金属配線に流れる電流の電流経路を直線状にすることができる。
このため、実装基板において主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体モジュールによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
本開示の一態様に係る半導体モジュールは、上記の第1の半導体装置と、上記の第2の半導体装置と、前記第1の半導体装置と前記第2の半導体装置とが、第1の表面にフェイスダウン実装された実装基板と、を備え、前記実装基板の平面視において、前記第2の半導体装置は、前記第1の半導体装置に対して、前記仮想直線の伸びる向きに略平行移動した位置に、前記第1の半導体装置と同じ向きに、前記第1の表面にフェイスダウン実装され、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記実装基板の第1の表面に、前記長手方向が伸びる方向に並ぶ、前記第1の半導体装置の前記1以上の第1のソースパッドの全て、および、前記第2の半導体装置の前記1以上の第1のソースパッドの全てと接合する第1の金属配線と、前記第1の半導体装置の前記1以上の第2のソースパッドの全て、および、前記第2の半導体装置の前記1以上の第2のソースパッドの全てと接合する第2の金属配線とを有する。
上記構成の半導体モジュールによると、第1の半導体装置と第2の半導体装置とは、第1の半導体装置の各辺、および、第2の半導体装置の各辺に対して、傾いた位置関係に配置される。
これにより、第1の半導体装置の発熱による第2の半導体装置への影響、および、第2の半導体装置の発熱による第1の半導体装置への影響を低減することができる。
このため、導通電流による発熱が効果的に放熱される。
このように、上記構成の半導体モジュールによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
以下、本開示の一態様に係る半導体装置の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ(工程)およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
(実施の形態1)
[1-1.半導体装置の構造]
以下、実施の形態1に係る半導体装置の構造について説明する。実施の形態1に係る半導体装置は、2つの縦型MOS(Metal Oxide Semiconductor)トランジスタが形成された、フェイスダウン実装が可能なチップサイズパッケージ(Chip Size Package:CSP)型の半導体デバイスである。上記2つの縦型MOSトランジスタは、パワートランジスタであり、いわゆる、トレンチ型MOSFET(Field Effect Transistor)である。
図1は、実施の形態1に係る半導体装置1の構造の一例を示す断面図である。図2は、半導体装置1の構造の一例を示す平面図である。図1は、図2、図3、図4のI-Iにおける切断面を示す。図3は、半導体装置1の構造の一例を示す平面図であって、半導体装置1の上面から、後述の部分13と後述の部分23とよりも上面側の構造物が仮想的に除去されて、部分13と部分23とが仮想的に露わになった状態における平面図である。図4は、半導体装置1の構造の一例を示す平面図であって、半導体装置1の上面から、後述の部分17と後述の部分68と後述の部分27と後述の部分78とよりも上面側の構造物が除去されて、部分17と部分68と部分27と部分78とが仮想的に露わになった状態における平面図である。
図1および図4に示すように、半導体装置1は、半導体層40と、金属層30と、保護層35と、半導体層40内の第1の半導体層内領域A1に形成された第1の縦型MOSトランジスタ10(以下、「トランジスタ10」とも称する。)と、半導体層40内の第2の半導体層内領域A2に形成された第2の縦型MOSトランジスタ20(以下、「トランジスタ20」とも称する。)と、を備える。
ここで、図4に示すように、第1の半導体層内領域A1と第2の半導体層内領域A2とは、半導体層40の平面視において互いに隣接し、半導体層40を面積で二等分する一方と他方である。本明細書では、半導体層内領域において、第1の縦型MOSトランジスタ10を構成するものが備わる範囲を第1の半導体層内領域A1とし、第2の縦型MOSトランジスタ20を構成するものが備わる範囲を第2の半導体層内領域A2とする。
図1~図4に示すように、半導体層40の平面視において、半導体装置1および半導体層40は、矩形である。
以下、半導体層40の平面視において、半導体装置1および半導体層40は、正方形であるとして説明する。しかしながら、後述するように、半導体装置1および半導体層40とは、矩形であればよく、必ずしも正方形である構成に限定される必要はない。
以下、半導体層40の平面視において、第1の半導体層内領域A1と第2の半導体層内領域A2との境界線である内部境界線400は、半導体層40の第1の辺201の中点と、第1の辺201に対向する、半導体層40の第3の辺203の中点とを結ぶ線分であるとして説明する、すなわち、第1の半導体層内領域A1と第2の半導体層内領域A2とは、第1の辺201の中点と、第3の辺203の中点とを結ぶ直線により、半導体層40を面積で二等分する一方と他方であるとして説明する。しかしながら、第1の半導体層内領域A1と第2の半導体層内領域A2とは、半導体層40の平面視において互いに隣接し、半導体層40を面積で二等分する一方と他方であればよく、必ずしも、第1の辺201の中点と、第3の辺203の中点とを結ぶ直線により、半導体層40を面積で二等分する一方と他方である構成に限定される必要はない。内部境界線400は、後述する上面境界線600と、半導体層40の平面視において一致していてもよい。
半導体層40は、半導体基板32と低濃度不純物層33と酸化膜34とが積層されて構成される。
半導体基板32は、半導体層40の下面側に配置され、第1導電型の不純物を含むシリコンからなる。
低濃度不純物層33は、半導体層40の上面側に配置され、半導体基板32に接触して形成され、半導体基板32の第1導電型の不純物の濃度より低い濃度の第1導電型の不純物を含む。低濃度不純物層33は、例えば、エピタキシャル成長により半導体基板32上に形成されてもよい。
酸化膜34は、半導体層40の上面に配置され、低濃度不純物層33に接触して形成される。
絶縁膜36は、後述の第1のソース電極11の部分17と後述の第2のソース電極21の部分23とを絶縁する、および、第2のソース電極21の部分27と第1のソース電極11の部分13とを絶縁する絶縁膜であって、半導体層40の平面視において、第1のソース電極11の部分17と第2のソース電極21の部分23とに重なりが生じている領域全面と、第2のソース電極21の部分27と第1のソース電極11の部分13とに重なりが生じている領域全面とに、部分17と部分23とに挟まれて、および、部分27と部分13とに挟まれて形成される。なお、図1に示す断面図は、半導体層40の平面視において、部分17と部分23とが重なっていない場所の断面図となっているため、絶縁膜36が、部分17と部分23とに挟まれている状態、および、部分27と部分13とに挟まれている状態は図示されていない。
保護層35は、半導体層40の上面に形成され、半導体層40の上面の少なくとも一部を被覆する。
金属層30は、半導体基板32の下面に接触して形成され、銀、銅、ニッケル、または、これらの合金からなる。なお、金属層30には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。金属層30は、例えば、半導体基板32の下面全面に接触されて形成されてもよい。
また、図1および図2に示すように、半導体装置1は、半導体層40の上面の第1の半導体層上面領域S1に、フェイスダウン実装時に実装基板に接合材を介して接合される、1以上(ここでは7つ)の第1のソースパッド111(ここでは、第1のソースパッド111a、111b、111c、111d、111e、111f、および、111g)、および、第1のゲートパッド119を有する。また、半導体装置1は、半導体層40の上面の第2の半導体層上面領域S2に、フェイスダウン実装時に実装基板に接合材を介して接合される、1以上(ここでは7つ)の第2のソースパッド121(ここでは、第2のソースパッド121a、121b、121c、121d、121e、121f、および、121g)、および、第2のゲートパッド129を有する。
第1のソースパッド111のそれぞれ、および、第2のソースパッド121のそれぞれは、半導体層40の平面視において、長方形、長円形、または、正円形である。第1のゲートパッド119および第2のゲートパッド129は、半導体層40の平面視において、正円形である。なお、本明細書において、長方形、長円形の端部形状は、角型(長方形に対応)、半円形(長円形に対応)に限定されず、多角形型であってもよい。
ここで、図2に示すように、第1の半導体層上面領域S1と第2の半導体層上面領域S2とは、半導体層40の平面視において互いに隣接し、半導体層40を面積で二等分する一方と他方である。本明細書では、上面領域において、第1の縦型MOSトランジスタ10を構成するものが備わる範囲を第1の半導体層上面領域S1とし、第2の縦型MOSトランジスタ20を構成するものが備わる範囲を第2の半導体層上面領域S2とする。
図2に示すように、半導体層40の平面視において、第1の半導体層上面領域S1と第2の半導体層上面領域S2との境界線である上面境界線600は、半導体層40の第1の辺201と半導体層40の第4の辺204とがなす第1の頂点501と、半導体層40の第2の辺202と半導体層40の第3の辺203とがなす第2の頂点502とを結ぶ線分である。すなわち、半導体層40の平面視において、第1の半導体層上面領域S1と第2の半導体層上面領域S2とは、第1の頂点501と第2の頂点502とを結ぶ線分により、半導体層40を面積で二等分する一方と他方である。内部境界線400と上面境界線600とは、半導体層40の平面視において一致していても一致していなくてもよい。
図2に示すように、半導体層40の平面視において、第1のゲートパッド119と、第2のゲートパッド129とは、第1のゲートパッド119の中心と第2のゲートパッド129の中心とを結ぶ第1の仮想直線91が、半導体層40の中心を通り、半導体層40の各辺となす角が45度となる位置に配置される。そして、図2に示すように、半導体層40の平面視において、第1のゲートパッド119は、第1のゲートパッド119と第1の辺201および第2の辺202との間に、第1のソースパッド111が一部でも挟まれないように配置され、第2のゲートパッド129は、第2のゲートパッド129と第3の辺203および第4の辺204との間に、第2のソースパッド121が一部でも挟まれないように配置される。
なお、本明細書において、「角」とは、2つの直線がなす角度のうち、小さい方の角度(90度を含む)のことをいう。
ここで、半導体層の平面視におけるゲートパッドの中心とは、半導体層の平面視におけるゲートパッドの形状における重心のことをいう。例えば、ゲートパッドが正円形である場合には、ゲートパッドの中心は、その正円形の中心であり、例えば、ゲートパッドが長方形である場合には、ゲートパッドの中心は、その長方形における2本の対角線の交点であり、例えば、ゲートパッドが長円形である場合には、その長円形における長手方向を二分する線分と、その長円形における幅方向を二分する線分との交点である。
ここで、半導体層の平面視における半導体層の中心とは、半導体層の平面視における半導体層の形状における重心のことをいう。例えば、半導体層が長方形である場合には、半導体層の中心は、その長方形における2本の対角線の交点である。
なお、上述したように、ここでは、半導体層40の平面視において、半導体装置1および半導体層40は、正方形であるとして説明しているため、図2に示すように、第1の仮想直線91は、半導体層40の平面視において、第3の頂点503と第4の頂点504とを結ぶ直線となっている。
なお、1以上の第1のソースパッド111の数、および、1以上の第2のソースパッド121の数は、それぞれ、必ずしも図2に例示された7つに限定される必要はなく、7つ以外の1以上の数であっても構わない。
図1~図4に示すように、低濃度不純物層33の第1の半導体層内領域A1には、第1導電型と異なる第2導電型の不純物を含む第1のボディ領域18が形成されている。第1のボディ領域18には、第1導電型の不純物を含む第1のソース領域14、第1のゲート導体15、および第1のゲート絶縁膜16が形成されている。
第1のソース電極11は、一部が半導体層40内領域に形成された部分17と、半導体層40よりも上面の上面領域に形成された部分12および部分13とからなり、部分12は、部分13と部分17とを介して第1のソース領域14および第1のボディ領域18に接続されている。
第1のソース電極11の部分12は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか1つ以上を含む金属材料で構成されてもよい。部分12の上面には、金などのめっきが施されてもよい。
第1のソース電極11の部分13は、部分12と部分17とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか1つ以上を含む金属材料で構成されてもよい。
第1のソース電極の部分17は、部分13と半導体層40とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか1つ以上を含む金属材料で構成されてもよい。
第1のゲート電極は、一部が半導体層40内に形成された部分68と、上面領域に形成された部分A(不図示)および部分69とからなり、部分Aは、部分69と部分68とを介して、第1のゲート導体15に接続されている。
第1のゲート電極の部分Aは、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか1つ以上を含む金属材料で構成されてもよい。部分Aの上面には、金などのめっきが施されてもよい。
第1のゲート電極の部分69は、部分Aと部分68とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか1つ以上を含む金属材料で構成されてもよい。
第1のゲート電極の部分68は、部分69と第1のゲート導体15と接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか1つ以上を含む金属材料で構成されてもよく、ポリシリコンであってもよい。
低濃度不純物層33の第2の半導体層内領域A2には、第2導電型の不純物を含む第2のボディ領域28が形成されている。第2のボディ領域28には、第1導電型の不純物を含む第2のソース領域24、第2のゲート導体25、および第2のゲート絶縁膜26が形成されている。
第2のソース電極21は、一部が半導体層40内領域に形成された部分27と、上面領域に形成された部分22および部分23とからなり、部分22は、部分23と部分27とを介して第2のソース領域24および第2のボディ領域28に接続されている。
第2のソース電極21の部分22は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか1つ以上を含む金属材料で構成されてもよい。部分22の上面には、金などのめっきが施されてもよい。
第2のソース電極21の部分23は、部分22と部分27とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか1つ以上を含む金属材料で構成されてもよい。
第2のソース電極の部分27は、部分22と半導体層40とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか1つ以上を含む金属材料で構成されてもよい。
第2のゲート電極は、一部が半導体層40内に形成された部分68と、上面領域に形成された部分B(不図示)および部分79とからなり、部分Bは、部分79と部分78とを介して、第2のゲート導体25に接続されている。
第2のゲート電極の部分Bは、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか1つ以上を含む金属材料で構成されてもよい。部分Bの上面には、金などのめっきが施されてもよい。
第2のゲート電極の部分79は、部分Bと部分78とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか1つ以上を含む金属材料で構成されてもよい。
第2のゲート電極の部分78は、部分79と第2のゲート導体25と接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか1つ以上を含む金属材料で構成されてもよく、ポリシリコンであってもよい。
トランジスタ10およびトランジスタ20の上記構成により、低濃度不純物層33と半導体基板32とは、トランジスタ10の第1のドレイン領域およびトランジスタ20の第2のドレイン領域が共通化された、共通ドレイン領域として機能する。
図1に示すように、第1のボディ領域18は、開口を有する酸化膜34で覆われ、酸化膜34の開口を通して、第1のソース領域14に接続される第1のソース電極11の部分13が設けられている。酸化膜34および第1のソース電極11の部分13は、開口を有する保護層35で覆われ、保護層35の開口を通して第1のソース電極11の部分13に接続される部分12が設けられている。
第2のボディ領域28は、開口を有する酸化膜34で覆われ、酸化膜34の開口を通して、第2のソース領域24に接続される第2のソース電極21の部分23が設けられている。酸化膜34および第2のソース電極21の部分23は、開口を有する保護層35で覆われ、保護層35の開口を通して第2のソース電極21の部分23に接続される部分22が設けられている。
従って、1以上の第1のソースパッド111および1以上の第2のソースパッド121は、それぞれ、第1のソース電極11および第2のソース電極21が半導体装置1の上面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、第1のゲートパッド119および第2のゲートパッド129は、それぞれ、第1のゲート電極および第2のゲート電極が半導体装置1の上面に部分的に露出した領域、いわゆる端子の部分を指す。本明細書において、ソースパッドとゲートパッドとを総称して「電極パッド」と称する。
ところで上面境界線600とは、第1の半導体層上面領域S1における第1のソース電極11の部分13と、第2の半導体層上面領域S2における第2のソース電極21の部分23との間隔の中央位置をたどる仮想直線であると捉えてもよいし、当該中央位置に設けられることがあるEQR(EQui potential Ring)と呼ばれる、電流を通す機能を持たない金属配線のことを捉えてもよいし、また、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合でも、肉眼あるいは低倍率での外観では線として認識することができる。
同じように、内部境界線400とは、第1の半導体層内領域A1における第1のソース電極11の部分17と、第2のソース電極21の部分27との間隔の中央位置をたどる仮想直線と捉えてもよいし、当該中央位置に設けられることがあるEQRのことを捉えてもよいし、また、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合でも、肉眼あるいは低倍率での外観では線として認識することができる。
[1-2.半導体装置の動作]
半導体装置1において、例えば、第1導電型をN型、第2導電型をP型として、第1のソース領域14、第2のソース領域24、半導体基板32、および、低濃度不純物層33はN型半導体であり、かつ、第1のボディ領域18および第2のボディ領域28はP型半導体であってもよい。
また、半導体装置1において、例えば、第1導電型をP型、第2導電型をN型として、第1のソース領域14、第2のソース領域24、半導体基板32、および、低濃度不純物層33はP型半導体であり、かつ、第1のボディ領域18および第2のボディ領域28はN型半導体であってもよい。
以下の説明では、トランジスタ10とトランジスタ20とが、第1導電型をN型、第2導電型をP型とした、いわゆるNチャネル型トランジスタの場合として、半導体装置1の導通動作について説明する。
半導体装置1において、第1のソース電極11に高電圧および第2のソース電極21に低電圧を印加し、第2のソース電極21を基準として第2のゲート電極(第2のゲート導体25)にしきい値以上の電圧を印加すると、第2のボディ領域28中の第2のゲート絶縁膜26の近傍に導通チャネルが形成される。その結果、第1のソース電極11-第1のボディ領域18-低濃度不純物層33-半導体基板32-金属層30-半導体基板32-低濃度不純物層33-第2のボディ領域28に形成された導通チャネル-第2のソース領域24-第2のソース電極21という経路で主電流が流れて半導体装置1が導通状態となる。なお、この主電流経路における、第1のボディ領域18と低濃度不純物層33との接触面にはPN接合があり、ボディダイオードとして機能している。また、この主電流は主に金属層30を水平方向に流れるため、金属層30を厚くすることで、主電流経路の断面積が拡大し、半導体装置1のオン抵抗は低減できる。
同様に、半導体装置1において、第2のソース電極21に高電圧および第1のソース電極11に低電圧を印加し、第1のソース電極11を基準として第1のゲート電極(第1のゲート導体15)にしきい値以上の電圧を印加すると、第1のボディ領域18中の第1のゲート絶縁膜16の近傍に導通チャネルが形成される。その結果、第2のソース電極21-第2のボディ領域28-低濃度不純物層33-半導体基板32-金属層30-半導体基板32-低濃度不純物層33-第1のボディ領域18に形成された導通チャネル-第1のソース領域14-第1のソース電極11という経路で主電流が流れて半導体装置1が導通状態となる。なお、この主電流経路における、第2のボディ領域28と低濃度不純物層33との接触面にはPN接合があり、ボディダイオードとして機能している。
[1-3.半導体モジュールの構造]
以下、実施の形態1に係る半導体モジュールの構造について説明する。
図5は、実施の形態1に係る半導体モジュール5の構造の一例を示す平面図である。
図5に示すように、半導体モジュール5は、上述した半導体装置1と、表面に半導体装置1がフェイスダウン実装された実装基板50とを備える。実装基板50は、少なくとも半導体装置1を実装する箇所において一定の幅を持って長手方向に伸びる形状である。図5において、半導体装置1は、実際には視認することができない、半導体装置1の上面の構造、および、実装基板50の表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図5に示すように、半導体装置1は、実装基板50の表面がz軸正の向きに向いている状態において、その上面をz軸負の向きに向けて実装基板50に実装される。
図6は、実装基板50の表面に半導体装置1がフェイスダウン実装される様子を示す模式図である。ここでは、図6を用いてフェイスダウン実装の一例について説明するが、ここでの説明は一例にすぎず、図6を用いて説明する実装例以外の方法であっても、実装基板50の表面がz軸正の向きに向いている状態において、半導体装置1の上面をz軸負の向きに向けて実装することで、フェイスダウン実装することができる。
図6に示すように、図2に図示された向きの状態、すなわち、図6の(a)に図示されているように、上面をz軸正の向きに向けている状態の半導体装置1を、z軸に対して裏返して、図6の(b)に図示されている状態として、さらに、z軸を回転軸の方向として左向きに90度回転させて、図6の(c)に図示されている状態として、実装基板50の表面に実装される。
この際、半導体装置1は、第2の辺202と第4の辺204とが、実装基板50の長手方向が伸びる方向(図6中のx軸方向)に平行で、かつ、第1のゲートパッド119が、実装基板50の長手方向が伸びる方向のうちの第1の延伸方向側(図6のx軸の負の方向)に位置する向きに、実装基板50の表面にフェイスダウン実装される。
再び図5に戻って、半導体モジュール5の説明を続ける。
図5に示すように、実装基板50は、実装基板50の平面視において少なくとも半導体装置1を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50は、第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、第1のゲートパッド119に電気的に接続される金属配線55、または、金属配線55に接続される導体)を通す第1のビア61と、第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、第2のゲートパッド129に電気的に接続される金属配線56、または、金属配線56に接続される導体)を通す第2のビア62とを備える。
実装基板50は、さらに、その表面に、第1の金属配線51と、第2の金属配線52と、金属配線55と、金属配線56とを有する。
第1の金属配線51と第2の金属配線52とは、クリアランス(分離)54を挟んで、実装基板50の長手方向が伸びる方向(図5中のx軸方向)に並んで配置される。
第1の金属配線51は、1以上の第1のソースパッド111の全てに接合される。第1の金属配線51は、例えば、はんだ等による導電性接合材を介して、1以上の第1のソースパッド111の全てに接合される。
第2の金属配線52は、1以上の第2のソースパッド121の全てに接合される。第2の金属配線52は、例えば、はんだ等による導電性接合材を介して、1以上の第2のソースパッド121の全てに接合される。
このため、図5に示すように、半導体装置1は、クリアランス54を挟んで、第1の金属配線51と第2の金属配線52とを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55は、第1のゲートパッド119に接合される。金属配線55は、例えば、はんだ等による導電性接合材を介して、第1のゲートパッド119に接合される。
金属配線56は、第2のゲートパッド129に接合される。金属配線56は、例えば、はんだ等による導電性接合材を介して、第2のゲートパッド129に接合される。
第2のビア62を通る第2の導体を介して第2のゲートパッド129にしきい値電圧以上の電圧を印加すると、第2のトランジスタ20が導通状態となる。このため、第1の金属配線51側の方が、第2の金属配線52側よりも電圧が高い場合において、第2のゲートパッド129にしきい値電圧以上の電圧を印加することで、図5の矢印で示すように、第1の金属配線51側から第2の金属配線52側へと主電流が流れる。ここで、主電流とは、半導体装置1を含む実装基板50のパワーラインを流れる電流のことである。
第1のビア61を通る第1の導体を介して第1のゲートパッド119にしきい値電圧以上の電圧を印加すると、第1のトランジスタ10が導通状態となる。このため、第2の金属配線52側の方が、第1の金属配線51側よりも電圧が高い場合において、第1のゲートパッド119にしきい値電圧以上の電圧を印加することで、図5の矢印と逆向きに、第2の金属配線52側から第1の金属配線51側へと主電流が流れる。
図7は、第1のビア61および第2のビア62の配置位置のバリエーションの一例を図示する平面図である。
図7に示すように、実装基板50の平面視において、第1のビア61の中心は、(1)第1の仮想直線91上の位置(例えば、図7中の第1のビア613の中心位置)、(2)第1の辺201が伸びる方向(図7中のy軸方向)に第2の辺202を超えた、第1の半導体装置1の外側、かつ、第2の辺202が伸びる方向(図7中のx軸方向)において、第1のゲートパッド119の中心と第1の辺201との間(例えば、図7中の第1のビア612の中心)、または、(3)第2の辺202が伸びる方向に第1の辺201を超えた、第1の半導体装置1の外側、かつ、第1の辺201の伸びる方向において、第1のゲートパッド119の中心と第2の辺202との間(例えば、図7中の第1のビア611の中心)のいずれかに位置することが好ましい。
第1のビア61の中心がこのような位置に配置されることにより、金属配線55の長さを比較的短くすることができる。さらに、両面実装でゲートパッドの位置を揃えたとき、配線(ビア)を表裏で共通化できるため、基板配線を簡素化することができる。また、(1)の配置では、半導体装置1の形状が半導体層40の平面視において正方形であっても長方形であっても通用する汎用性の高さを得られる。また、(2)の配置では、ビアが、実装基板と半導体装置とを流れる主電流を妨げないため導通抵抗を低減することができる。また、(3)の配置では、実装基板40の幅を増大させずに済むため、半導体モジュール5の省スペースを実現することができる。
ここで、実装基板の平面視におけるビアの中心とは、実装基板の平面視におけるビアの形状における重心のことをいう。例えば、ビアが正円形である場合には、ビアの中心は、その正円形の中心である。
図7に示すように、実装基板50の平面視において、第2のビア62の中心は、(1)第1の仮想直線91上の位置(例えば、図7中の第2のビア623の中心)、(2)第3の辺203が伸びる方向(図7中のy軸方向)に第4の辺204を超えた、第1の半導体装置1の外側、かつ、第4の辺204が伸びる方向(図7中のx軸方向)において、第2のゲートパッド129の中心と第3の辺203との間(例えば、図7中の第2のビア622の中心)、または、(3)第4の辺204が伸びる方向に第3の辺203を超えた、第1の半導体装置1の外側、かつ、第3の辺203が伸びる方向において、第2のゲートパッド129の中心と第4の辺204との間(例えば、図7中の第2のビア621の中心)のいずれかに位置することが好ましい。
第2のビア62の中心がこのような位置に配置されることにより、金属配線56の長さを比較的短くすることができる。さらに、両面実装でゲートパッドの位置を揃えたとき、配線(ビア)を表裏で共通化できるため、基板配線を簡素化することができる。また、(1)の配置では、半導体装置1の形状が半導体層40の平面視において正方形であっても長方形であっても通用する汎用性の高さを得られる。また、(2)の配置では、ビアが、実装基板と半導体装置とを流れる主電流を妨げないため導通抵抗を低減することができる。また、(3)の配置では、実装基板40の幅を増大させずに済むため、半導体モジュール5の省スペースを実現することができる。
ここで、実装基板の平面視におけるビアの中心とは、実装基板の平面視におけるビアの形状における重心のことをいう。例えば、ビアが正円形である場合には、ビアの中心は、その正円形の中心である。
[1-4.考察]
上記構成の半導体装置1によると、実装基板の表面と裏面とに、2つの同型の半導体装置1のそれぞれをフェイスダウン実装して同時にオンオフを駆動する使い方をする場合、実装基板の平面視において、2つの半導体装置1の中心が重なり、かつ、一方の半導体装置1に対する他方の半導体装置1の向きを、半導体装置1の中心を通る、実装基板の平面に垂直な回転軸を中心に90度回転させた向きに実装することで、すなわち、一方の半導体装置1を図6中の(c)の向きに実装し、他方の半導体装置1を図6中の(a)の向きに実装することで、一方の半導体装置1の第1のゲートパッド119の位置と他方の半導体装置1の第1のゲートパッド119の位置とを揃えること、および、一方の半導体装置1の第2のゲートパッド129の位置と他方の半導体装置1の第2のゲートパッド129の位置とを揃えることができる。
これにより、これら2つの同型の半導体装置1を表面と裏面とのそれぞれに実装する実装基板において、一方の半導体装置1の第1のゲートパッド119と他方の半導体装置1の第1のゲートパッド119との双方の電位を制御する配線、および、一方の半導体装置1の第2のゲートパッド129と他方の半導体装置1の第2のゲートパッド129との双方の電位を制御する配線をそれぞれ共通化できるので、個別に設置する場合と比べて配線(ビア)数は半減する。
このため、実装基板において主電流が流れる電流経路を広く確保することができ、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置1によると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
また、図6中の(a)、および、図6中の(c)からわかるように、実装基板の表面と裏面とに、2つの同型の半導体装置1のそれぞれをフェイスダウン実装する場合において、実装基板の平面視において、2つの半導体装置1の中心が重なり、かつ、一方の半導体装置1に対する他方の半導体装置1の向きを、半導体装置1の中心を通る、実装基板の平面に垂直な回転軸を中心に90度回転させた向きに実装することで、実装基板の平面視において、2つの半導体装置1の第1の半導体層上面領域S1、および、2つの半導体装置1の第2の半導体層上面領域S2を、実装基板を挟んだ表裏で完全に重ね合わせることができる。
これにより、これら2つの半導体装置1を実装する実装基板において、電流経路における導通断面積を最大限に広くすることができ、導通抵抗を低減する効果を得られる。また、第1の半導体層上面領域S1同士、第2の半導体層上面領域S2同士の重なりが多い程、不図示ではあるが、ソースに関するビアも共通に設置することができるため、導通抵抗の低減に有効である。
なお、半導体装置1の中心とは、半導体層40の平面視において、半導体装置1の対角線の交点である。
図8は、半導体装置1と、比較例に係る従来型の半導体装置とについて、半導体装置を実装基板に実装する場合における、実装基板の幅の狭さ、実装基板の配線を含む導通抵抗、ビアの共通化、ゲート配線設計容易性、実装基板の曲げ強度を対象として比較した比較結果を示す一覧図である。
ここで、比較例1は、1以上の第1のソースパッドが配置される領域と、1以上の第2のソースパッドが配置される領域の境界が、半導体装置の第1の辺とそれに対向する第3の辺との向きに直交しており、第1のゲートパッドと第2のゲートパッドとが、半導体装置のコーナに配置される、従来型の半導体装置である。比較例2は、1以上の第1のソースパッドが配置される領域と、1以上の第2のソースパッドが配置される領域の境界が、半導体装置の第1の辺とそれに対向する第3の辺との向きに直交しており、第1のゲートパッドと第2のゲートパッドとが、半導体装置の縦方向中央に配置される、従来型の半導体装置である。比較例3は、1以上の第1のソースパッドが配置される領域と、1以上の第2のソースパッドが配置される領域の境界が、半導体装置の第1の辺とそれに対向する第3の辺との向きに直交しており、第1のゲートパッドと第2のゲートパッドとが、半導体装置の横方向中央に配置される、従来型の半導体装置である。
図8に示すように、半導体装置1は、比較例1、比較例2、および、比較例3のそれぞれに対して、半導体装置を実装基板に実装する場合における、y軸方向への配線引き出し、ゲート配線の設計容易性、x軸方向への配線引き出し、の観点において、少なくとも1つ以上の優れた性能を有している。
ところで、比較例2においては、本開示と同じように両面実装で配線を簡素化できる特徴を有しているものの、本開示では表裏で共通化した配線(ビア)を主電流の妨げにならないように実装基板の端部に寄せることができる(図8のy軸方向への配線引き出しに関して優れた性能を有している)。
図9は、半導体装置1と、比較例1と、比較例2と、比較例3とについて、半導体装置を様々な構成の実装基板に実装した場合における、主電流の流れる幅、ビアの数、ビアの配置位置、実装基板の幅の狭小化を対象として比較した比較結果を示す一覧図である。図9中のL1、L2、L3は、表面側から平面視したときの各層の配線設置を、仮想的に透かして図示したものである。
図9に示すように、半導体装置1は、比較例1、比較例2、および、比較例3に対して、様々な構成の実装基板に実装する場合であっても、主電流の流れる幅、ビアの数、ビアの配置位置、実装基板の幅の狭小化の観点で、特に大電流充電において、多数の優れた性能を有している。
また、半導体装置1は、実装基板のクリアランスが長手方向に対して傾くため、実装基板の曲げ強度についても優位な特徴を有する。
なお、実施の形態1において、1以上の第1のソースパッド111、および、1以上の第2のソースパッド121は、一例として、図2に図示されるように配置されるとして説明したが、1以上の第1のソースパッド111が、第1の半導体層上面領域S1に配置され、1以上の第2のソースパッド121が第2の半導体層上面領域S2に配置されれば、必ずしも図2に図示されるように配置される必要はない。
図10A、10B、10C、10Dは、1以上の第1のソースパッド111と1以上の第2のソースパッド121との他の配置例を例示する平面図である。
図10Aに示すように、1つの第1のソースパッド111hが、第1のゲートパッド119の領域を除く第1の半導体層上面領域S1の略全面に配置され、1つの第2のソースパッド121hが、第2のゲートパッド129の領域を除く第2の半導体層上面領域S2の略全面に配置されてもよいし、図10Bに示すように、複数の第1のソースパッド111i~111kが、第1の半導体層上面領域S1に、上面境界線600に平行に配置され、複数の第2のソースパッド121i~121kが、第2の半導体層上面領域S2に、上面境界線600に平行に配置されてもよいし、図10Cに示すように、複数の第1のソースパッド111l~111qが、第1の半導体層上面領域S1に、上面境界線600に平行に二分割されて配置され、複数の第2のソースパッド121l~121qが、第2の半導体層上面領域S2に、上面境界線600に平行に二分割されて配置されてもよいし、図10Dに示すように、2つの第1のソースパッド111r、111sが、第1のゲートパッド119の領域を除く第1の半導体層上面領域S1の略全面に、対向する辺のそれぞれが上面境界線600に直交するように二分割されて配置され、2つの第2のソースパッド121r、121sが、第2のゲートパッド129の領域を除く第2の半導体層上面領域S2の略全面に、対向する辺のそれぞれが上面境界線600に直交するように二分割されて配置されてもよい。
なお、実施の形態1において、半導体装置1および半導体層40は、半導体層40の平面視において正方形であるとして説明した。しかしながら、必ずしも正方形である構成に限定される必要はない。半導体装置1および半導体層40は、第1のゲートパッド119の中心と第2のゲートパッド129の中心とを結ぶ第1の仮想直線91が、半導体層40の中心を通り、半導体層40の各辺となす角が45度となる位置に、半導体層40の平面視において、第1のゲートパッド119と、第2のゲートパッド129とが配置されていれば、正方形でない長方形でもよい。
図11は、実装基板50の表面に、上記正方形でない長方形の半導体装置1(以下、「長方形型半導体装置」とも称する)がフェイスダウン実装される様子を示す模式図である。ここでは、図11を用いてフェイスダウン実装の一例について説明するが、ここでの説明は一例にすぎず、図11を用いて説明する実装例以外の方法であっても、実装基板50の表面がz軸正の向きに向いている状態において、半導体装置1の上面をz軸負の向きに向けて実装することで、フェイスダウン実装することができる。
図11に示すように、長方形型半導体装置は、図11の(a)に図示されているように、上面をz軸正の向きに向けている状態の長方形型半導体装置を、z軸に対して裏返して、図11の(b)に図示されている状態として、さらに、z軸を回転軸の方向として左向きに90度回転させて、図11の(c)に図示されている状態として、実装基板50の表面に実装される。
このため、長方形型半導体装置によると、実装基板の表面と裏面とに、2つの同型の長方形型半導体装置のそれぞれをフェイスダウン実装する場合において、実装基板の平面視において、2つの長方形型半導体装置の中心が重なり、かつ、一方の長方形型半導体装置に対する他方の長方形型半導体装置の向きを、長方形型半導体装置の中心を通る、実装基板の平面に垂直な回転軸を中心に90度回転させた向きに実装することで、すなわち、一方の長方形型半導体装置を図11中の(c)の向きに実装し、他方の長方形型半導体装置を図11中の(a)の向きに実装することで、一方の長方形型半導体装置の第1のゲートパッド119の位置と他方の長方形型半導体装置の第1のゲートパッド119の位置とを揃えること、および、一方の長方形型半導体装置の第2のゲートパッド129の位置と他方の長方形型半導体装置の第2のゲートパッド129の位置とを揃えることができる。
これにより、これら2つの長方形型半導体装置を実装する実装基板において、一方の長方形型半導体装置の第1のゲートパッド119と他方の長方形型半導体装置の第1のゲートパッド119との双方の電位を制御する配線、および、一方の長方形型半導体装置の第2のゲートパッド129と他方の長方形型半導体装置の第2のゲートパッド129との双方の電位を制御する配線を、比較的簡素な構成にすることができる。
この際、実装基板50の平面視において、第1のビア61の中心、および、第2のビア62の中心は、第1の仮想直線91上の位置であることが好ましい。これにより、金属配線55の長さ、および、金属配線56の長さを比較的短くすることができる。
(実施の形態2)
[2-1.半導体装置の構造]
以下、実施の形態2に係る半導体装置について説明する。実施の形態2に係る半導体装置は、実施の形態1に係る半導体装置1から、一部の構成が変更されて構成される。このため、ここでは、実施の形態2に係る半導体装置について、半導体装置1と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置1との相違点を中心に説明する。
図12は、実施の形態2に係る半導体装置1aの構造の一例を示す平面図である。図13は、半導体装置1aの構造の一例を示す平面図であって、半導体装置1aの上面から、後述の部分13aと後述の部分23aとよりも上面側の構造物が仮想的に除去されて、部分13aと部分23aとが仮想的に露わになった状態における平面図である。
図12および図13に示すように、半導体装置1aは、実施の形態1に係る半導体装置1から、第1の半導体層上面領域S1が第1の半導体層上面領域S1aに変更され、第2の半導体層上面領域S2が第2の半導体層上面領域S2aに変更され、上面境界線600が上面境界線600aに変更され、1以上の第1のソースパッド111が1以上の第1のソースパッド1111(ここでは、第1のソースパッド1111a、1111b、1111c、1111d、1111e、および、1111f)に変更され、1以上の第2のソースパッド121が1以上の第2のソースパッド1121(ここでは、第2のソースパッド1121a、1121b、1121c、1121d、1121e、および、1121f)に変更され、部分13が部分13aに変更され、部分23が部分23aに変更されて構成される。
図12に示すように、半導体層40の平面視において、第1の半導体層上面領域S1aと第2の半導体層上面領域S2aとの境界線である上面境界線600aは、第2の辺202に平行なN-1(Nは、3以上の整数。ここでは、Nは4)本の線分と、第1の辺201に平行なN-2本の線分とが交互に接続されてなり、かつ、第2の辺202の伸びる方向、および、第1の辺201の伸びる方向において単調に変化する。
本明細書において、単調に変化するとは、広義の単調増加する関数であるまたは広義の単調減少する関数であることを意味する。すなわち、広義の単調増加する関数とは、x1<x2の場合にf(x1)≦f(x2)となる関数f(x)のことを言い、広義の単調減少する関数とは、x1<x2の場合にf(x1)≧f(x2)となる関数f(x)のことをいう。
本発明の主旨(両面実装でゲートパッドの位置を揃える、第1の半導体層上面領域S1a同士、第2の半導体層上面領域S2a同士の重複を広げる)を考えれば、上面領域におけるパッドレイアウトおよび上面境界線600aは、半導体装置1aの中心を対称の中心とする、点対称性を持つことが望ましい。上面境界線600cが階段状の場合、厳密な点対称性を有することはできないが、少しでもその乖離の程度を抑えることが本発明では有用となる。半導体装置1aの中心が階段の角に当たるような境界形状は、この対称性を成立させない。階段状の上面境界線600aで点対称性を高めるには、半導体装置1aの中心を通る部分(線分)が、その中心と半導体装置1aの中心とを一致させ、さらに当該線分が伸びる方向には中心から両側の方向に、等しい数の部分(線分)が備わる必要がある。すなわち半導体装置1aの中心を通る線分が伸びる方向には奇数個の線分から成り、それと直交する方向には偶数個の線分から成る階段状となることが望ましい。このためN-1本とN-2本の線分から成る階段状の境界線であり、線分が奇数となる方向において半導体装置1aの中心を通ることが好適となる。
第1の頂点501と、上面境界線600aと第1の辺201との交点である第1の交点601との距離は、第1の辺201の長さの1/N以上であり、かつ、第2のゲートパッド129の最大径よりも長い。
第2の頂点502と、上面境界線600aと第3の辺203との交点である第2の交点602との距離は、第3の辺203の長さの1/N以上であり、かつ、第1のゲートパッド119の最大径よりも長い。
ここで、図12に示すように、第1の半導体層上面領域S1aと第2の半導体層上面領域S2aとは、半導体層40の平面視において互いに隣接し、半導体層40を面積で二等分する一方と他方である。
また、半導体層40の平面視において、第1の交点601と第2の交点602とを結ぶ第2の仮想直線92と、第1の仮想直線91とのなす角θ1は、45度より大きく90度以下である。
図12に示すように、1以上の第1のソースパッド1111は複数であり、第1のソースパッド1111のそれぞれは、半導体層40の平面視において、第1の辺201に平行な方向に長手方向を有する長方形または長円形であり、第1の辺201に平行に縞状に形成される。また、1以上の第2のソースパッド1121は複数であり、第2のソースパッド1121のそれぞれは、半導体層40の平面視において、第3の辺203に平行な方向に長手方向を有する長方形または長円形であり、第3の辺203に平行に縞状に形成される。
また、第1の半導体層上面領域S1aの形状が、実施の形態1に係る第1の半導体層上面領域S1の形状から変更されたこと、および、第2の半導体層上面領域S2aの形状が、実施の形態1に係る第2の半導体層上面領域S2の形状から変更されたことに伴って、図13に示すように、部分13aの形状が、実施の形態1に係る部分13の形状から変更され、部分23aの形状が、実施の形態1に係る部分23の形状から変更されている。
[2-2.半導体モジュールの構造]
以下、実施の形態2に係る半導体モジュールについて説明する。実施の形態2に係る半導体モジュールは、実施の形態1に係る半導体モジュール5から、一部の構成が変更されて構成される。このため、ここでは、実施の形態2に係る半導体モジュールについて、半導体モジュール5と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体モジュール5との相違点を中心に説明する。
図14は、実施の形態2に係る半導体モジュール5aの構造の一例を示す平面図である。
図14に示すように、半導体モジュール5aは、実施の形態1に係る半導体モジュール5から、半導体装置1が半導体装置1aに変更され、実装基板50が実装基板50aに変更されて構成される。図14において、半導体装置1aは、実際には視認することができない、半導体装置1aの上面の構造、および、実装基板50aの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板50aは、実装基板50から、第1の金属配線51が第1の金属配線51aに変更され、第2の金属配線52が第2の金属配線52aに変更されて構成される。
図15は、実装基板50aの表面に半導体装置1aがフェイスダウン実装される様子を示す模式図である。図15の(a)に図示されているように、上面をz軸正の向きに向けている状態の半導体装置1aを、z軸に対して裏返して、図15の(b)に図示されている状態として、さらに、z軸を回転軸の方向として左向きに90度回転させて、図15の(c)に図示されている状態として、実装基板50aの表面に実装される。
この際、半導体装置1aは、第2の辺202と第4の辺204とが、実装基板50aの長手方向が伸びる方向(図15中のx軸方向)に平行で、かつ、第1のゲートパッド119が、実装基板50aの長手方向が伸びる方向のうちの第1の延伸方向側(図15のx軸の負の方向)に位置する向きに、実装基板50aの表面にフェイスダウン実装される。
再び図14に戻って、半導体モジュール5aの説明を続ける。
図14に示すように、第1の金属配線51aと第2の金属配線52aとは、クリアランス54aを挟んで、実装基板50aの長手方向が伸びる方向(図14中のx軸方向)に並んで配置される。
第1の金属配線51aは、複数の第1のソースパッド1111の全てに接合される。第1の金属配線51aは、例えば、はんだ等による導電性接合材を介して、複数の第1のソースパッド1111の全てに接合される。
第2の金属配線52aは、複数の第2のソースパッド1121の全てに接合される。第2の金属配線52aは、例えば、はんだ等による導電性接合材を介して、複数の第2のソースパッド1121の全てに接合される。
このため、図14に示すように、半導体装置1aは、クリアランス54aを挟んで、第1の金属配線51aと第2の金属配線52aとを橋渡しする位置に、フェイスダウン実装されることとなる。
図16は、実施の形態2に係る半導体モジュール5bの構造の一例を示す平面図である。
図16に示すように、半導体モジュール5bは、実施の形態1に係る半導体モジュール5から、半導体装置1が半導体装置1aに変更され、実装基板50が実装基板50bに変更されて構成される。図16において、半導体装置1aは、実際には視認することができない、半導体装置1aの上面の構造、および、実装基板50bの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板50bは、実装基板50から、第1の金属配線51が第1の金属配線51bに変更され、第2の金属配線52が第2の金属配線52bに変更され、第1のビア61が第1のビア61bに変更され、第2のビア62が第2のビア62bに変更され、金属配線55が金属配線55bに変更され、金属配線56が金属配線56bに変更されて構成される。
図17は、実装基板50bの表面に半導体装置1aがフェイスダウン実装される様子を示す模式図である。図17に示すように、図17の(a)に図示されているように、上面をz軸正の向きに向けている状態の半導体装置1aを、z軸に対して裏返して、図17の(b)に図示されている状態として、さらに、z軸を回転軸の方向として90度回転させて、図17の(c)に図示されている状態として、実装基板50bの表面に実装される。
この際、半導体装置1aは、第1の辺201と第3の辺203とが、実装基板50bの長手方向が伸びる方向(図17中のx軸方向)に平行で、かつ、第1のゲートパッド119が、実装基板50bの長手方向が伸びる方向のうちの第1の延伸方向側(図17のx軸の負の方向)に位置する向きに、実装基板50bの表面にフェイスダウン実装される。
再び図16に戻って、半導体モジュール5bの説明を続ける。
図16に示すように、実装基板50bは、第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、第1のゲートパッド119に電気的に接続される金属配線55b、または、金属配線55bに接続される導体)を通す第1のビア61bと、第2のゲートパッド129に電気的接続される第2の導体(ここでは、後述の、第2のゲートパッド129に電気的に接続される金属配線56b、または、金属配線56bに接続される導体)を通す第2のビア62bとを備える。
図16に示すように、第1の金属配線51bと第2の金属配線52bとは、クリアランス54bを挟んで、実装基板50bの長手方向が伸びる方向(図16中のx軸方向)に並んで配置される。
第1の金属配線51bは、複数の第1のソースパッド1111の全てに接合される。第1の金属配線51bは、例えば、はんだ等による導電性接合材を介して、複数の第1のソースパッド1111の全てに接合される。
第2の金属配線52bは、複数の第2のソースパッド1121の全てに接合される。第2の金属配線52bは、例えば、はんだ等による導電性接合材を介して、複数の第2のソースパッド1121の全てに接合される。
金属配線55bは、第1のゲートパッド119に接合される。金属配線55bは、例えば、はんだ等による導電性接合材を介して、第1のゲートパッド119に接合される。
金属配線56bは、第2のゲートパッド129に接合される。金属配線56bは、例えば、はんだ等による導電性接合材を介して、第2のゲートパッド129に接合される。
このため、図16に示すように、半導体装置1aは、クリアランス54bを挟んで、第1の金属配線51bと第2の金属配線52bとを橋渡しする位置に、フェイスダウン実装されることとなる。
[2-3.考察]
上記構成の半導体装置1aによると、実装基板の表面と裏面とに、2つの同型の半導体装置1aのそれぞれをフェイスダウン実装して同時にオンオフを駆動する使い方をする場合において、実装基板の平面視において、2つの半導体装置1aの中心が重なり、かつ、一方の半導体装置1aに対する他方の半導体装置1aの向きを、半導体装置1aの中心を通る、実装基板の平面に垂直な回転軸を中心に90度回転させた向きに実装することで、すなわち、一方の半導体装置1aを図15中の(c)の向きに実装し、他方の半導体装置1aを図15中の(a)の向きに実装すること、または、一方の半導体装置1aを図17中の(c)の向きに実装し、他方の半導体装置1aを図17中の(a)の向きに実装することで、一方の半導体装置1aの第1のゲートパッド119の位置と他方の半導体装置1aの第1のゲートパッド119の位置とを揃えること、および、一方の半導体装置1aの第2のゲートパッド129の位置と他方の半導体装置1aの第2のゲートパッド129の位置とを揃えることができる。
これにより、これら2つの半導体装置1aを実装する実装基板において、一方の半導体装置1aの第1のゲートパッド119と他方の半導体装置1aの第1のゲートパッド119との双方の電位を制御する配線、および、一方の半導体装置1aの第2のゲートパッド129と他方の半導体装置1aの第2のゲートパッド129との双方の電位を制御する配線をそれぞれ共通化できるので、個別に設置する場合と比べて配線(ビア)数は半減する。
このため、実装基板において主電流が流れる電流経路を広く確保することができ、導通抵抗が低減されるように設計することが可能となる。
また、第1のゲートパッド119と第2のゲートパッド129との双方の電位を制御する配線をそれぞれ共通化することができ、従来は個別に設置しなければならなかった配線(ビア)数を削減することができる。したがって、実装基板50a、実装基板50bの複雑になりがちな配線を簡素化し、基板設計の容易さを高めることができる。
このため、実装基板において主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置1aによると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
また、図15中の(a)、および、図15中の(c)、ならびに、図17中の(a)、および、図17中の(c)からわかるように、実装基板の表面と裏面とに、2つの半導体装置1aのそれぞれをフェイスダウン実装する場合において、実装基板の平面視において、2つの半導体装置1aの中心が重なり、かつ、一方の半導体装置1aに対する他方の半導体装置1aの向きを、半導体装置1aの中心を通る、実装基板の平面に垂直な回転軸を中心に90度回転させた向きに実装することで、実装基板の平面視において、2つの半導体装置1aの第1の半導体層上面領域S1a、および、2つの半導体装置1aの第2の半導体層上面領域S2aを重ね合わせることができる。
これにより、これら2つの半導体装置1aを実装する実装基板において、電流経路における導通断面積を比較的広くすることができる。
図18は、(1)半導体層40の平面視における、一方の半導体装置1aの第1の半導体層上面領域S1aと他方の半導体装置1aの第1の半導体層上面領域S1aとの面積が重複する度合(すなわち、一方の半導体装置1aの第2の半導体層上面領域S2aと他方の半導体装置1aの第2の半導体層上面領域S2aとの面積が重複する度合)である整合度(以下、単に「整合度」とも称する)と、(2)図8の比較例1を従来の基準としたとき、基準と比較したときの整合度の改善率(以下、「従来比整合度改善率」とも称する)との関係を示すグラフである。
図18において、横軸は、図8の比較例1における上面境界線の位置を従来の基準として、半導体装置1aの第2の仮想直線92が基準から傾斜する時の角度θであり、左の縦軸は整合度、右の縦軸は従来比整合度改率である。
図18において、従来基準(図8の比較例1)とした上面境界線の配置の仕方(θ=0°)であっても整合度は50%である。θを大きくしていくと整合度は50%から徐々に大きくなり、θ=45°で最大の100%となる。従来比整合度改善率はθ=0°の時を基準(1.0)としたものだが、θ=45°では当然2.0となる。なお、従来比整合度改善率は1.1倍以上であることが好ましい。このため、図18に示すように、角θは、11.3度以上となるように、上面境界線が基準から傾斜することが望ましい。さらに、マージンを考慮すればθは15度以上となるように上面境界線が基準から傾斜することが望ましい。θをθ1と関係付けると、θ1=45度+θであるため、θ1としては60度以上であることが望ましいことになり、θ1は60度以上90度以下であることが好ましい。
角θ1が60度以上90度以下である半導体装置1aを、半導体モジュール5aの実装に利用する場合、第2の仮想直線92と実装基板50aの長手方向が伸びる方向(図15中のx軸方向)とのなす角は、45度以上75度以下となる。また、角θ1が60度以上90度以下である半導体装置1aを、半導体モジュール5bの実装に利用する場合、第2の仮想直線92と実装基板50bの長手方向が伸びる方向(図15中のx軸方向)とのなす角は、15度以上45度以下となる。このように、角θ1が、好ましい角度である60度以上90度以下である半導体装置1aを、半導体モジュール5aまたは半導体モジュール5bに利用する場合、第2の仮想直線92と、実装基板50aまたは実装基板50bの長手方向が伸びる方向とのなす角は、15度以上75度以下となる。
なお、実施の形態2において、1以上の第1のソースパッド1111、および、1以上の第2のソースパッド1121は、一例として、図12に図示されるように配置されるとして説明したが、1以上の第1のソースパッド1111が、第1の半導体層上面領域S1aに配置され、1以上の第2のソースパッド1121が第2の半導体層上面領域S2aに配置されれば、必ずしも図12に図示されるように配置される必要はない。
図19A、19Bは、1以上の第1のソースパッド1111と1以上の第2のソースパッド1121との他の配置例を例示する平面図である。
図19Aに示すように、1つの第1のソースパッド1111gが、第1のゲートパッド119の領域を除く第1の半導体層上面領域S1aの略全面に配置され、1つの第2のソースパッド1121gが、第2のゲートパッド129の領域を除く第2の半導体層上面領域S2aの略全面に配置されてもよいし、図19Bに示すように、2つの第1のソースパッド1111h、1111iが、第1のゲートパッド119の領域を除く第1の半導体層上面領域S1aの略全面に、対向する辺が互いに平行となるように二分割されて配置され、2つの第2のソースパッド1121h、1121iが、第2のゲートパッド129の領域を除く第2の半導体層上面領域S2aの略全面に、対向する辺が互いに平行となるように二分割されて配置されてもよい。
(実施の形態3)
[3-1.半導体装置の構造]
以下、実施の形態3に係る半導体装置について説明する。実施の形態3に係る半導体装置は、実施の形態1に係る半導体装置1から、一部の構成が変更されて構成される。このため、ここでは、実施の形態3に係る半導体装置について、半導体装置1と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置1との相違点を中心に説明する。
図20は、実施の形態3に係る半導体装置1cの構造の一例を示す平面図である。図21は、半導体装置1cの構造の一例を示す平面図であって、半導体装置1cの上面から、後述の部分13cと後述の部分23cとよりも上面側の構造物が仮想的に除去されて、部分13cと部分23cとが仮想的に露わになった状態における平面図である。
図20および図21に示すように、半導体装置1cは、実施の形態1に係る半導体装置1から、第1の半導体層上面領域S1が第1の半導体層上面領域S1cに変更され、第2の半導体層上面領域S2が第2の半導体層上面領域S2cに変更され、上面境界線600が上面境界線600cに変更され、1以上の第1のソースパッド111が1以上の第1のソースパッド2111(ここでは、第1のソースパッド2111a、2111b、2111c、2111d、および、2111e)に変更され、1以上の第2のソースパッド121が1以上の第2のソースパッド2121(ここでは、第2のソースパッド2121a、2121b、2121c、2121d、および、2121e)に変更され、部分13が部分13cに変更され、部分23が部分23cに変更されて構成される。
図20に示すように、半導体層40の平面視において、第1の半導体層上面領域S1cと第2の半導体層上面領域S2cとの境界線である上面境界線600cは、第3の頂点503と第4の頂点504とを結ぶ線分である。すなわち、半導体層40の平面視において、第1の半導体層上面領域S1cと第2の半導体層上面領域S2cとは、第3の頂点503と第4の頂点504とを結ぶ線分により、半導体層40を面積で二等分する一方と他方である。
また、第1の半導体層上面領域S1cの形状が、実施の形態1に係る第1の半導体層上面領域S1の形状から変更されたこと、および、第2の半導体層上面領域S2cの形状が、実施の形態1に係る第2の半導体層上面領域S2の形状から変更されたことに伴って、図21に示すように、部分13cの形状が、実施の形態1に係る部分13の形状から変更され、部分23cの形状が、実施の形態1に係る部分23の形状から変更されている。
[3-2.半導体モジュールの構造]
以下、実施の形態3に係る半導体モジュールについて説明する。実施の形態3に係る半導体モジュールは、実施の形態1に係る半導体モジュール5から、一部の構成が変更されて構成される。このため、ここでは、実施の形態3に係る半導体モジュールについて、半導体モジュール5と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体モジュール5との相違点を中心に説明する。
図22は、実施の形態3に係る半導体モジュール5cの構造の一例を示す平面図である。
図22に示すように、半導体モジュール5cは、実施の形態1に係る半導体モジュール5から、半導体装置1が半導体装置1cに変更され、実装基板50が実装基板50cに変更されて構成される。図22において、半導体装置1cは、実際には視認することができない、半導体装置1cの上面の構造、および、実装基板50cの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板50cは、実装基板50から、第1の金属配線51が第1の金属配線51cに変更され、第2の金属配線52が第2の金属配線52cに変更され、第1のビア61が第1のビア61cに変更され、第2のビア62が第2のビア62cに変更され、金属配線55が金属配線55cに変更され、金属配線56が金属配線56cに変更されて構成される。
図22に示されるように、半導体装置1cは、半導体層40の平面視において、半導体装置1cの各辺と実装基板50cの長手方向が伸びる方向とのなす角が45度となる向きに、実装基板50cの表面にフェイスダウン実装される。
図22に示すように、実装基板50cは、第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、第1のゲートパッド119に電気的に接続される金属配線55c、または、金属配線55cに接続される導体)を通す第1のビア61cと、第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、第2のゲートパッド129に電気的に接続される金属配線56c、または、金属配線56cに接続される導体)を通す第2のビア62cとを備える。
図22に示すように、第1の金属配線51cと第2の金属配線52cとは、クリアランス54cを挟んで、実装基板50cの長手方向が伸びる方向(図22中のx軸方向)に並んで配置される。
第1の金属配線51cは、複数の第1のソースパッド2111の全てに接合される。第1の金属配線51cは、例えば、はんだ等による導電性接合材を介して、複数の第1のソースパッド2111の全てに接合される。
第2の金属配線52cは、複数の第2のソースパッド2121の全てに接合される。第2の金属配線52cは、例えば、はんだ等による導電性接合材を介して、複数の第2のソースパッド2121の全てに接合される。
金属配線55cは、第1のゲートパッド119に接合される。金属配線55cは、例えば、はんだ等による導電性接合材を介して、第1のゲートパッド119に接合される。
第1のビア61cは、クリアランス54c内に配置される。また、第1のゲートパッド119も、クリアランス54c内に配置される。このため、金属配線55cも、クリアランス54c内に配置される。
金属配線56cは、第2のゲートパッド129に接合される。金属配線56cは、例えば、はんだ等による導電性接合材を介して、第2のゲートパッド129に接合される。
第2のビア62cは、クリアランス54c内に配置される。また、第2のゲートパッド129も、クリアランス54c内に配置される。このため、金属配線56cも、クリアランス54c内に配置される。
このため、図22に示すように、半導体装置1cは、クリアランス54cを挟んで、第1の金属配線51cと第2の金属配線52cとを橋渡しする位置に、フェイスダウン実装されることとなる。
[3-3.考察]
上記構成の半導体装置1cによると、図22に例示したように、半導体層40の平面視において、上面境界線600cが、すなわち、第1の仮想直線91が、実装基板50cの長手方向が伸びる方向に直交する向きに半導体装置1cを実装基板の表面にフェイスダウン実装することで、実装基板の幅を最大限に有効活用して、実装基板の金属配線と半導体装置1cのソースパッドとを接合させることができる。また、内部境界線400と上面境界線600cとが半導体層20の平面視において一致する場合、半導体装置1cでは、実施の形態1や実施の形態2と同じ形状、同じ面積の正方形であっても、上面境界線600cの形状と半導体装置1cのゲートパッドの位置に起因して、その内部を導通経路として最大限に幅広で使用できる特徴を備えている。つまり実施形態3は大電流を流すのに適しており、基板配線と半導体装置1cとを含む導通抵抗を低抵抗化できる。さらに言えば、半導体装置1cを図22のように用いる場合、第1の金属配線51cから流入する電流は半導体装置1cの2辺から流入することができ、また、第2の金属配線52cへ流出する電流は半導体装置1cの2辺から流出することができるため、大電流を流すのにたいへん適している。
このため、実装基板において大電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置1cによると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
なお、実施の形態3において、1以上の第1のソースパッド2111、および、1以上の第2のソースパッド2121は、一例として、図20に図示されるように配置されるとして説明したが、1以上の第1のソースパッド2111が、第1の半導体層上面領域S1cに配置され、1以上の第2のソースパッド2121が第2の半導体層上面領域S2cに配置されれば、必ずしも図20に図示されるように配置される必要はない。
図23A、23B、23C、23D、23Eは、1以上の第1のソースパッド2111と1以上の第2のソースパッド2121との他の配置例を例示する平面図である。
図23Aに示すように、1つの第1のソースパッド2111fが、第1のゲートパッド119の領域を除く第1の半導体層上面領域S1cの略全面に配置され、1つの第2のソースパッド2121fが、第2のゲートパッド129の領域を除く第2の半導体層上面領域S2cの略全面に配置されてもよいし、図23Bに示すように、複数の第1のソースパッド2111g~2111hが、第1の半導体層上面領域S1cに、上面境界線600cに平行に配置され、複数の第2のソースパッド2121g~2121hが、第2の半導体層上面領域S2cに、上面境界線600cに平行に配置されてもよいし、図23Cに示すように、複数の第1のソースパッド2111i~2111lが、第1の半導体層上面領域S1cに、上面境界線600cに平行に二分割されて配置され、複数の第2のソースパッド2121i~2121lが、第2の半導体層上面領域S2cに、上面境界線600cに平行に二分割されて配置されてもよいし、図23Dに示すように、2つの第1のソースパッド2111m、2111nが、第1のゲートパッド119の領域を除く第1の半導体層上面領域S1cの略全面に、対向する辺のそれぞれが上面境界線600cに直交するように二分割されて配置され、2つの第2のソースパッド2121m、2121nが、第2のゲートパッド129の領域を除く第2の半導体層上面領域S2cの略全面に、対向する辺のそれぞれが上面境界線600cに直交するように二分割されて配置されてもよいし、図23Eに示すように、半導体装置1cを、半導体層40の平面視において、半導体装置1cの中心を回転軸として、90度回転する毎に、第1のソースパッド2111pと、第1のソースパッド2111qと、第2のソースパッド2121qと、第2のソースパッド2121pとが、重なり、かつ、第1のゲートパッド119と、第1のソースパッド2111oと、第2のゲートパッド129と、第2のソースパッド2121oとが重なる形状となるように、複数の第1のソースパッド2111o~2111qが、第1の半導体層上面領域S1cに配置され、複数の第2のソースパッド2121o~2121qが、第2の半導体層上面領域S2cに配置されてもよい。
(実施の形態4)
[4-1.半導体装置の構造]
以下、実施の形態4に係る半導体装置について説明する。実施の形態4に係る半導体装置は、実施の形態1に係る半導体装置1から、一部の構成が変更されて構成される。このため、ここでは、実施の形態4に係る半導体装置について、半導体装置1と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置1との相違点を中心に説明する。
図24は、実施の形態4に係る半導体装置1dの構造の一例を示す平面図である。図25は、半導体装置1dの構造の一例を示す平面図であって、半導体装置1dの上面から、後述の部分13dと後述の部分23dとよりも上面側の構造物が仮想的に除去されて、部分13dと部分23dとが仮想的に露わになった状態における平面図である。
図24および図25に示すように、半導体装置1dは、実施の形態1に係る半導体装置1から、第1の半導体層上面領域S1が第1の半導体層上面領域S1dに変更され、第2の半導体層上面領域S2が第2の半導体層上面領域S2dに変更され、上面境界線600が上面境界線600dに変更され、1以上の第1のソースパッド111が1以上の第1のソースパッド3111(ここでは、第1のソースパッド3111a、3111b、3111c、3111d、および、3111e)に変更され、1以上の第2のソースパッド121が1以上の第2のソースパッド3121(ここでは、第2のソースパッド3121a、3121b、3121c、3121d、および、3121e)に変更され、部分13が部分13dに変更され、部分23が部分23dに変更されて構成される。
図24に示すように、半導体層40の平面視において、第1の半導体層上面領域S1dと第2の半導体層上面領域S2dとの境界線である上面境界線600dは、第1の辺201に平行なN-1(Nは、3以上の整数。ここでは、Nは4)本の線分と、第2の辺202に平行なN-2本の線分とが交互に接続されてなり、かつ、第2の辺202の伸びる方向、および、第1の辺201の伸びる方向において単調に変化する。
第3の頂点503と、上面境界線600dと第2の辺202との交点である第1の交点601dとの距離は、第2の辺202の長さの1/N以上であり、かつ、第1のゲートパッド119の最大径よりも長い。
第4の頂点504と、上面境界線600dと第4の辺204との交点である第2の交点602dとの距離は、第4の辺204の長さの1/N以上であり、かつ、第2のゲートパッド129の最大径よりも長い。
ここで、図24に示すように、第1の半導体層上面領域S1dと第2の半導体層上面領域S2dとは、半導体層40の平面視において互いに隣接し、半導体層40を面積で二等分する一方と他方である。
また、半導体層40の平面視において、第1の交点601dと第2の交点602dとを結ぶ第2の仮想直線92dと、第1の仮想直線91とのなす角θ2は、0度以上45度未満である。
図24に示すように、1以上の第1のソースパッド3111は複数であり、第1のソースパッド3111のそれぞれは、半導体層40の平面視において、第2の辺202に平行な方向に長手方向を有する長方形または長円形であり、第2の辺202に平行に縞状に形成される。また、1以上の第2のソースパッド3121は複数であり、第2のソースパッド3121のそれぞれは、半導体層40の平面視において、第4の辺204に平行な方向に長手方向を有する長方形または長円形であり、第4の辺204に平行に縞状に形成される。
また、第1の半導体層上面領域S1dの形状が、実施の形態1に係る第1の半導体層上面領域S1の形状から変更されたこと、および、第2の半導体層上面領域S2dの形状が、実施の形態1に係る第2の半導体層上面領域S2の形状から変更されたことに伴って、図25に示すように、部分13dの形状が、実施の形態1に係る部分13の形状から変更され、部分23dの形状が、実施の形態1に係る部分23の形状から変更されている。
[4-2.半導体モジュールの構造]
以下、実施の形態4に係る半導体モジュールについて説明する。実施の形態4に係る半導体モジュールは、実施の形態3に係る半導体モジュール5cから、一部の構成が変更されて構成される。このため、ここでは、実施の形態4に係る半導体モジュールについて、半導体モジュール5cと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体モジュール5cとの相違点を中心に説明する。
図26は、実施の形態4に係る半導体モジュール5dの構造の一例を示す平面図である。
図26に示すように、半導体モジュール5dは、実施の形態3に係る半導体モジュール5cから、半導体装置1cが半導体装置1dに変更され、実装基板50cが実装基板50dに変更されて構成される。図26において、半導体装置1dは、実際には視認することができない、半導体装置1dの上面の構造、および、実装基板50dの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板50dは、実装基板50から、第1の金属配線51が第1の金属配線51dに変更され、第2の金属配線52が第2の金属配線52dに変更されて構成される。
図26に示すように、第1の金属配線51dと第2の金属配線52dとは、クリアランス54dを挟んで、実装基板50dの長手方向が伸びる方向(図26中のx軸方向)に並んで配置される。
第1の金属配線51dは、複数の第1のソースパッド3111の全てに接合される。第1の金属配線51dは、例えば、はんだ等による導電性接合材を介して、複数の第1のソースパッド3111の全てに接合される。
第2の金属配線52dは、複数の第2のソースパッド3121の全てに接合される。第2の金属配線52dは、例えば、はんだ等による導電性接合材を介して、複数の第2のソースパッド3121の全てに接合される。
このため、図26に示すように、半導体装置1dは、クリアランス54dを挟んで、第1の金属配線51dと第2の金属配線52dとを橋渡しする位置に、フェイスダウン実装されることとなる。
[4-3.考察]
上記構成の半導体装置1dによると、図26に例示したように、半導体層40の平面視において、第1の仮想直線91が、実装基板50dの長手方向が伸びる方向に直交する向きに半導体装置1dを実装基板の表面にフェイスダウン実装することで、実装基板の幅を有効活用して、実装基板の金属配線と半導体装置1dのソースパッドとを接合させることができる。また、内部境界線400と上面境界線600dとが半導体層20の平面視において一致する場合、半導体装置1dでは、実施の形態1や2と同じ形状、同じ面積の正方形であっても、上面境界線600dの形状と半導体装置1dのゲートパッドの位置に起因して、その内部を導通経路として最大限に幅広で使用できる特徴を備えている。つまり実施形態4は大電流を流すのに適しており、基板配線と半導体装置1dとを含む導通抵抗を低抵抗化できる。さらに言えば、半導体装置1dを図26のように用いる場合、第1の金属配線51dから流入する電流は半導体装置1dの2辺から流入することができ、また、第2の金属配線52dへ流出する電流は半導体装置1dの2辺から流出することができるため、大電流を流すのにたいへん適している。
このため、実装基板において大電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置1dによると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
以下、角θ2の好ましい範囲について考察する。ここでは、半導体装置1dが、半導体層40の平面視において、正方形であり、上面境界線600dと内部境界線400とが一致する場合について、考察する。
図27は、半導体装置1dの平面図である。
図27において、第1の制御領域71は、第1のゲートパッド119が配置される、各辺の長さがZとなる正方形の領域であり、第2の制御領域72は、第2のゲートパッド129が配置される、各辺の長さがZとなる正方形の領域である。
半導体モジュール5dにおいて、半導体装置1dのオン抵抗をなるべく低減するためには、半導体装置1dの上面における、第2の仮想直線92のうちの、第1の制御領域71および第2の制御領域72を除く部分の線分である対向線分93が、半導体層40の各辺の長さXよりも長くなることが望ましい。
図27中の線分94は、第1の制御領域71の境界と第2の制御領域72の境界とを結ぶ、長さがXとなる仮想的な線分である。
図27に示すように、対向線分93が線分94より長くなるためには、角θ2が、線分94が第1の仮想直線91となす角θ3よりも大きくなる必要がある。
図28は、半導体装置1dの各辺の長さXと、制御領域(第1の制御領域71および第2の制御領域72)の各辺の長さZとの比率Z/X(以下、「比率Z/X」とも称する)と、角θ2および角θ3との関係を示すグラフである。
図28において、横軸はZ/Xであり、第1縦軸は角θ2および角θ3の角度(傾斜角度)であり、第2縦軸は角θ2と角θ3との差の絶対値|θ2-θ3|の縦軸は角度(傾斜角度の差)である。
図28に示すように、比率Z/Xが大きくなると、角θ2と角θ3との差が縮小すると共に、角θ2も角θ3も絶対値が大きくなり、実装基板の幅を有効活用して、実装基板の金属配線と半導体装置1dのソースパッドとを接合させるという効果が希薄になる。
発明者らは、実験、検討を繰り返した結果、図28中の比率Z/Xが0.29より小さくなる領域であれば、上記効果を奏する観点において好ましいとの知見を得た。これは、図28において|θ2-θ3|が2度未満となる領域である。もともと対向線分93とは上面境界線600のことであり、上面境界線600は実質的に、平面視で有限の幅を有する場合がある。半導体装置1dの中心から、半導体装置1dの外周と上面境界線600との交点まで仮想的に線分を引くとき、上面境界線600の有限の幅の分だけ当該仮想線分には2度程度の揺らぎがある。このことに起因して|θ2-θ3|が2度未満であると実質的に対向線分93と線分94との区別がつきにくくなるため、|θ2-θ3|は2度以上であることが好ましい。図28に示すように、比率Z/Xが0.29より小さくなる領域は、θ2が0度以上22度以下の領域である。
このため、角θ2は、0度以上22度以下であることが好ましい。
なお、実施の形態4において、1以上の第1のソースパッド3111、および、1以上の第2のソースパッド3121は、一例として、図24に図示されるように配置されるとして説明したが、1以上の第1のソースパッド3111が、第1の半導体層上面領域S1dに配置され、1以上の第2のソースパッド3121が第2の半導体層上面領域S2dに配置されれば、必ずしも図24に図示されるように配置される必要はない。
図29A、29Bは、1以上の第1のソースパッド3111と1以上の第2のソースパッド3121との他の配置例を例示する平面図である。
図29Aに示すように、1つの第1のソースパッド3111fが、第1のゲートパッド119の領域を除く第1の半導体層上面領域S1dの略全面に配置され、1つの第2のソースパッド3121fが、第2のゲートパッド129の領域を除く第2の半導体層上面領域S2dの略全面に配置されてもよいし、図29Bに示すように、2つの第1のソースパッド3111g、3111hが、第1のゲートパッド119の領域を除く第1の半導体層上面領域S1dの略全面に、対向する辺が互いに平行となるように二分割されて配置され、2つの第2のソースパッド3121g、3121hが、第2のゲートパッド129の領域を除く第2の半導体層上面領域S2dの略全面に、対向する辺が互いに平行となるように二分割されて配置されてもよい。
(実施の形態5)
[5-1.半導体モジュールの構造]
以下、実施の形態5に係る半導体モジュールの構造について説明する。
図30Aは、実施の形態5に係る半導体モジュール5eaの構造の一例を示す平面図である。
図30Aに示すように、半導体モジュール5eaは、2つの半導体装置1(以下、両者を区別するため、一方を半導体装置1ea、他方を半導体装置1ebとも称する)と、表面に半導体装置1eaおよび半導体装置1ebがフェイスダウン実装された実装基板50eaとを備える。図30Aにおいて、半導体装置1eaおよび半導体装置1ebは、実際には視認することができない、半導体装置1eaの上面の構造、半導体装置1ebの上面の構造、および、実装基板50eaの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図30Aに示すように、半導体装置1eaは、実装基板50eaの平面視において、第1のゲートパッド119の位置が、実装基板50eaの長手方向が伸びる方向(図30A中のx軸方向)のうちの第1の延伸方向側に位置する向きに、実装基板50eaの表面にフェイスダウン実装される。そして、半導体装置1ebは、半導体装置1eaに対して、実装基板50eaの長手方向が伸びる方向のうちの、第1の延伸方向と逆向きの第2の延伸方向に平行移動した位置で、半導体装置1eaの上面境界線600と、半導体装置1ebの上面境界線600とが平行になる向きであり、かつ、第1のゲートパッド119の位置が、第1の延伸方向側に位置する向きに、実装基板50eaの表面にフェイスダウン実装される。
図30Aに示すように、実装基板50eaは、実装基板50eaの平面視において少なくとも半導体装置1を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50eaは、半導体装置1eaの第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、半導体装置1eaの第1のゲートパッド119に電気的に接続される金属配線55ea、または、金属配線55eaに接続される導体)を通す第1のビア61eaと、半導体装置1eaの第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、半導体装置1eaの第2のゲートパッド129に電気的に接続される金属配線56ea、または、金属配線56eaに接続される導体)を通す第2のビア62eaと、半導体装置1ebの第1のゲートパッド119に電気的に接続される第3の導体(ここでは、後述の、半導体装置1ebの第1のゲートパッド119に電気的に接続される金属配線57ea、または、金属配線57eaに接続される導体)を通す第3のビア63eaと、半導体装置1ebの第2のゲートパッド129に電気的に接続される第4の導体(ここでは、後述の、半導体装置1ebの第2のゲートパッド129に電気的に接続される金属配線58ea、または、金属配線58eaに接続される導体)を通す第4のビア64eaとを備える。
実装基板50eaは、さらに、その表面に、第1の金属配線51eaと、第2の金属配線52eaと、第3の金属配線53eaと、金属配線55eaと、金属配線56eaと、金属配線57eaと、金属配線58eaとを有する。
第1の金属配線51eaと第2の金属配線52eaとは、クリアランス54eaを挟んで、実装基板50eaの長手方向が伸びる方向(図30A中のx軸方向)に並んで配置される。
第2の金属配線52eaと第3の金属配線53eaとは、クリアランス54ebを挟んで、実装基板50eaの長手方向が伸びる方向に並んで配置される。
第1の金属配線51eaは、半導体装置1eaの1以上の第1のソースパッド111の全てに接合される。第1の金属配線51eaは、例えば、はんだ等による導電性接合材を介して、半導体装置1eaの1以上の第1のソースパッド111の全てに接合される。
第2の金属配線52eaは、半導体装置1eaの1以上の第2のソースパッド121の全て、および、半導体装置1ebの1以上の第1のソースパッド111の全てに接合される。第2の金属配線52eaは、例えば、はんだ等による導電性接合材を介して、半導体装置1eaの1以上の第2のソースパッド121の全て、および、半導体装置1ebの1以上の第1のソースパッド111の全てに接合される。
第3の金属配線53eaは、半導体装置1ebの1以上の第2のソースパッド121の全てに接合される。第3の金属配線53eaは、例えば、はんだ等による導電性接合材を介して、半導体装置1ebの1以上の第2のソースパッド121の全てに接合される。
このため、図30Aに示すように、半導体装置1eaは、クリアランス54eaを挟んで、第1の金属配線51eaと第2の金属配線52eaとを橋渡しする位置に、フェイスダウン実装され、半導体装置1ebは、クリアランス54ebを挟んで、第2の金属配線52eaと第3の金属配線53eaとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55eaは、半導体装置1eaの第1のゲートパッド119に接合される。金属配線55eaは、例えば、はんだ等による導電性接合材を介して、半導体装置1eaの第1のゲートパッド119に接合される。
金属配線56eaは、半導体装置1eaの第2のゲートパッド129に接合される。金属配線56eaは、例えば、はんだ等による導電性接合材を介して、半導体装置1eaの第2のゲートパッド129に接合される。
金属配線57eaは、半導体装置1ebの第1のゲートパッド119に接合される。金属配線57eaは、例えば、はんだ等による導電性接合材を介して、半導体装置1ebの第1のゲートパッド119に接合される。
金属配線58eaは、半導体装置1ebの第2のゲートパッド129に接合される。金属配線58eaは、例えば、はんだ等による導電性接合材を介して、半導体装置1ebの第2のゲートパッド129に接合される。
図30Bは、実施の形態5に係る半導体モジュール5ebの構造の一例を示す平面図である。
図30Bに示すように、半導体モジュール5ebは、半導体モジュール5eaから、2つの半導体装置1(半導体装置1eaおよび半導体装置1eb)が、2つの半導体装置1a(以下、両者を区別するために、一方を半導体装置1aea、他方を半導体装置1aebとも称する)に変更され、実装基板50eaが実装基板50ebに変更されて構成される。図30Bにおいて、半導体装置1aeaおよび半導体装置1aebは、実際には視認することができない、半導体装置1aeaの上面の構造、半導体装置1aebの上面の構造、および、実装基板50ebの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図30Bに示すように、半導体装置1aeaは、実装基板50ebの平面視において、第1のゲートパッド119の位置が、実装基板50ebの長手方向が伸びる方向(図30B中のx軸方向)のうちの第1の延伸方向側に位置する向きに、実装基板50ebの表面にフェイスダウン実装される。そして、半導体装置1aebは、半導体装置1aeaに対して、実装基板50ebの長手方向が伸びる方向のうちの、第1の延伸方向と逆向きの第2の延伸方向に平行移動した位置で、半導体装置1aeaの第2の仮想直線92と、半導体装置1aebの第2の仮想直線92とが平行になる向きであり、かつ、第1のゲートパッド119の位置が、第1の延伸方向側に位置する向きに、実装基板50ebの表面にフェイスダウン実装される。
実装基板50ebは、実装基板50eaから、第1の金属配線51eaが第1の金属配線51ebに変更され、第2の金属配線52eaが第2の金属配線52ebに変更され、第3の金属配線53eaが第3の金属配線53ebに変更されて構成される。
第1の金属配線51ebと第2の金属配線52ebとは、クリアランス54ecを挟んで、実装基板50ebの長手方向が伸びる方向(図30B中のx軸方向)に並んで配置される。
第2の金属配線52ebと第3の金属配線53ebとは、クリアランス54edを挟んで、実装基板50ebの長手方向が伸びる方向に並んで配置される。
第1の金属配線51ebは、半導体装置1aeaの1以上の第1のソースパッド1111の全てに接合される。第1の金属配線51ebは、例えば、はんだ等による導電性接合材を介して、半導体装置1aeaの1以上の第1のソースパッド1111の全てに接合される。
第2の金属配線52ebは、半導体装置1aeaの1以上の第2のソースパッド1121の全て、および、半導体装置1aebの1以上の第1のソースパッド1111の全てに接合される。第2の金属配線52ebは、例えば、はんだ等による導電性接合材を介して、半導体装置1aeaの1以上の第2のソースパッド1121の全て、および、半導体装置1aebの1以上の第1のソースパッド1111の全てに接合される。
第3の金属配線53ebは、半導体装置1aebの1以上の第2のソースパッド1121の全てに接合される。第3の金属配線53ebは、例えば、はんだ等による導電性接合材を介して、半導体装置1aebの1以上の第2のソースパッド1121の全てに接合される。
このため、図30Bに示すように、半導体装置1aeaは、クリアランス54ecを挟んで、第1の金属配線51ebと第2の金属配線52ebとを橋渡しする位置に、フェイスダウン実装され、半導体装置1aebは、クリアランス54edを挟んで、第2の金属配線52ebと第3の金属配線53ebとを橋渡しする位置に、フェイスダウン実装されることとなる。
図30Cは、実施の形態5に係る半導体モジュール5ecの構造の一例を示す平面図である。
図30Cに示すように、半導体モジュール5ecは、2つの半導体装置1a(以下、両者を区別するため、一方を半導体装置1aec、他方を半導体装置1aedとも称する)と、表面に半導体装置1aecおよび半導体装置1aedがフェイスダウン実装された実装基板50ecとを備える。図30Cにおいて、半導体装置1aecおよび半導体装置1aedは、実際には視認することができない、半導体装置1aecの上面の構造、半導体装置1aedの上面の構造、および、実装基板50ecの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図30Cに示すように、実装基板50ecは、実装基板50ecの平面視において少なくとも半導体装置1aを実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50ecは、半導体装置1aecの第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、半導体装置1aecの第1のゲートパッド119に電気的に接続される金属配線55ec、または、金属配線55ecに接続される導体)を通す第1のビア61ecと、半導体装置1aecの第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、半導体装置1aecの第2のゲートパッド129に電気的に接続される金属配線56ec、または、金属配線56ecに接続される導体)を通す第2のビア62ecと、半導体装置1aedの第1のゲートパッド119に電気的に接続される第3の導体(ここでは、後述の、半導体装置1aedの第1のゲートパッド119に電気的に接続される金属配線57ec、または、金属配線57ecに接続される導体)を通す第3のビア63ecと、半導体装置1aedの第2のゲートパッド129に電気的に接続される第4の導体(ここでは、後述の、半導体装置1aedの第2のゲートパッド129に電気的に接続される金属配線58ec、または、金属配線58ecに接続される導体)を通す第4のビア64ecとを備える。
実装基板50ecは、さらに、その表面に、第1の金属配線51ecと、第2の金属配線52ecと、第3の金属配線53ecと、金属配線55ecと、金属配線56ecと、金属配線57ecと、金属配線58ecとを有する。
図30Cに示すように、第1の金属配線51ecと第2の金属配線52ecとは、クリアランス54eeを挟んで、実装基板50ecの長手方向が伸びる方向(図30C中のx軸方向)に並んで配置される。
第2の金属配線52ecと第3の金属配線53ecとは、クリアランス54efを挟んで、実装基板50ecの長手方向が伸びる方向に並んで配置される。
第1の金属配線51ecは、半導体装置1aecの1以上の第1のソースパッド1111の全てに接合される。第1の金属配線51ecは、例えば、はんだ等による導電性接合材を介して、半導体装置1aecの1以上の第1のソースパッド1111の全てに接合される。
第2の金属配線52ecは、半導体装置1aecの1以上の第2のソースパッド1121の全て、および、半導体装置1aedの1以上の第1のソースパッド1111の全てに接合される。第2の金属配線52ecは、例えば、はんだ等による導電性接合材を介して、半導体装置1aecの1以上の第2のソースパッド1121の全て、および、半導体装置1aedの1以上の第1のソースパッド1111の全てに接合される。
第3の金属配線53ecは、半導体装置1aedの1以上の第2のソースパッド1121の全てに接合される。第3の金属配線53ecは、例えば、はんだ等による導電性接合材を介して、半導体装置1aedの1以上の第2のソースパッド1121の全てに接合される。
このため、図30Cに示すように、半導体装置1aecは、クリアランス54eeを挟んで、第1の金属配線51ecと第2の金属配線52ecとを橋渡しする位置に、フェイスダウン実装され、半導体装置1aedは、クリアランス54efを挟んで、第2の金属配線52ecと第3の金属配線53ecとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55ecは、半導体装置1aecの第1のゲートパッド119に接合される。金属配線55ecは、例えば、はんだ等による導電性接合材を介して、半導体装置1aecの第1のゲートパッド119に接合される。
金属配線56ecは、半導体装置1aecの第2のゲートパッド129に接合される。金属配線56ecは、例えば、はんだ等による導電性接合材を介して、半導体装置1aecの第2のゲートパッド129に接合される。
金属配線57ecは、半導体装置1aedの第1のゲートパッド119に接合される。金属配線57ecは、例えば、はんだ等による導電性接合材を介して、半導体装置1aedの第1のゲートパッド119に接合される。
金属配線58ecは、半導体装置1aedの第2のゲートパッド129に接合される。金属配線58ecは、例えば、はんだ等による導電性接合材を介して、半導体装置1aedの第2のゲートパッド129に接合される。
図30Dは、実施の形態5に係る半導体モジュール5edの構造の一例を示す平面図である。
図30Dに示すように、半導体モジュール5edは、2つの半導体装置1c(以下、両者を区別するため、一方を半導体装置1cea、他方を半導体装置1cebとも称する)と、表面に半導体装置1ceaおよび半導体装置1cebがフェイスダウン実装された実装基板50edとを備える。図30Dにおいて、半導体装置1ceaおよび半導体装置1cebは、実際には視認することができない、半導体装置1ceaの上面の構造、半導体装置1cebの上面の構造、および、実装基板50edの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図30Dに示すように、実装基板50edは、実装基板50edの平面視において少なくとも半導体装置1cを実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50edは、半導体装置1ceaの第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、半導体装置1ceaの第1のゲートパッド119に電気的に接続される金属配線55ed、または、金属配線55edに接続される導体)を通す第1のビア61edと、半導体装置1ceaの第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、半導体装置1ceaの第2のゲートパッド129に電気的に接続される金属配線56ed、または、金属配線56edに接続される導体)を通す第2のビア62edと、半導体装置1cebの第1のゲートパッド119に電気的に接続される第3の導体(ここでは、後述の、半導体装置1cebの第1のゲートパッド119に電気的に接続される金属配線57ed、または、金属配線57edに接続される導体)を通す第3のビア63edと、半導体装置1cebの第2のゲートパッド129に電気的に接続される第4の導体(ここでは、後述の、半導体装置1cebの第2のゲートパッド129に電気的に接続される金属配線58ed、または、金属配線58edに接続される導体)を通す第4のビア64edとを備える。
実装基板50edは、さらに、その表面に、第1の金属配線51edと、第2の金属配線52edと、第3の金属配線53edと、金属配線55edと、金属配線56edと、金属配線57edと、金属配線58edとを有する。
図30Dに示すように、第1の金属配線51edと第2の金属配線52edとは、クリアランス54egを挟んで、実装基板50edの長手方向が伸びる方向(図30D中のx軸方向)に並んで配置される。
第2の金属配線52edと第3の金属配線53edとは、クリアランス54ehを挟んで、実装基板50edの長手方向が伸びる方向に並んで配置される。
第1の金属配線51edは、半導体装置1ceaの1以上の第1のソースパッド2111の全てに接合される。第1の金属配線51edは、例えば、はんだ等による導電性接合材を介して、半導体装置1ceaの1以上の第1のソースパッド2111の全てに接合される。
第2の金属配線52edは、半導体装置1ceaの1以上の第2のソースパッド2121の全て、および、半導体装置1cebの1以上の第1のソースパッド2111の全てに接合される。第2の金属配線52edは、例えば、はんだ等による導電性接合材を介して、半導体装置1ceaの1以上の第2のソースパッド2121の全て、および、半導体装置1cebの1以上の第1のソースパッド2111の全てに接合される。
第3の金属配線53edは、半導体装置1cebの1以上の第2のソースパッド2121の全てに接合される。第3の金属配線53edは、例えば、はんだ等による導電性接合材を介して、半導体装置1cebの1以上の第2のソースパッド2121の全てに接合される。
このため、図30Dに示すように、半導体装置1ceaは、クリアランス54egを挟んで、第1の金属配線51edと第2の金属配線52edとを橋渡しする位置に、フェイスダウン実装され、半導体装置1cebは、クリアランス54ehを挟んで、第2の金属配線52edと第3の金属配線53edとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55edは、半導体装置1ceaの第1のゲートパッド119に接合される。金属配線55edは、例えば、はんだ等による導電性接合材を介して、半導体装置1ceaの第1のゲートパッド119に接合される。
第1のビア61edは、クリアランス54eg内に配置される。また、半導体装置1ceaの第1のゲートパッド119も、クリアランス54eg内に配置される。このため、金属配線55edも、クリアランス54eg内に配置される。
金属配線56edは、半導体装置1ceaの第2のゲートパッド129に接合される。金属配線56edは、例えば、はんだ等による導電性接合材を介して、半導体装置1ceaの第2のゲートパッド129に接合される。
第2のビア62edは、クリアランス54eg内に配置される。また、半導体装置1ceaの第2のゲートパッド129も、クリアランス54eg内に配置される。このため、金属配線56edも、クリアランス54eg内に配置される。
金属配線57edは、半導体装置1cebの第1のゲートパッド119に接合される。金属配線57edは、例えば、はんだ等による導電性接合材を介して、半導体装置1cebの第1のゲートパッド119に接合される。
第3のビア63edは、クリアランス54eh内に配置される。また、半導体装置1cebの第1のゲートパッド119も、クリアランス54eh内に配置される。このため、金属配線57edも、クリアランス54eh内に配置される。
金属配線58edは、半導体装置1cebの第2のゲートパッド129に接合される。金属配線58edは、例えば、はんだ等による導電性接合材を介して、半導体装置1cebの第2のゲートパッド129に接合される。
第4のビア64edは、クリアランス54eh内に配置される。また、半導体装置1cebの第2のゲートパッド129も、クリアランス54eh内に配置される。このため、金属配線58edも、クリアランス54eh内に配置される。
図30Eは、実施の形態5に係る半導体モジュール5eeの構造の一例を示す平面図である。
図30Eに示すように、半導体モジュール5eeは、半導体モジュール5edから、2つの半導体装置1c(半導体装置1ceaおよび半導体装置1ceb)が、2つの半導体装置1d(以下、両者を区別するために、一方を半導体装置1dea、他方を半導体装置1debとも称する)に変更され、実装基板50edが実装基板50eeに変更されて構成される。図30Eにおいて、半導体装置1deaおよび半導体装置1debは、実際には視認することができない、半導体装置1deaの上面の構造、半導体装置1debの上面の構造、および、実装基板50eeの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板50eeは、実装基板50edから、第1の金属配線51edが第1の金属配線51eeに変更され、第2の金属配線52edが第2の金属配線52eeに変更され、第3の金属配線53edが第3の金属配線53eeに変更されて構成される。
第1の金属配線51eeと第2の金属配線52eeとは、クリアランス54eiを挟んで、実装基板50eeの長手方向が伸びる方向(図30E中のx軸方向)に並んで配置される。
第2の金属配線52eeと第3の金属配線53eeとは、クリアランス54ejを挟んで、実装基板50eeの長手方向が伸びる方向に並んで配置される。
第1の金属配線51eeは、半導体装置1deaの1以上の第1のソースパッド3111の全てに接合される。第1の金属配線51eeは、例えば、はんだ等による導電性接合材を介して、半導体装置1deaの1以上の第1のソースパッド3111の全てに接合される。
第2の金属配線52eeは、半導体装置1deaの1以上の第2のソースパッド3121の全て、および、半導体装置1debの1以上の第1のソースパッド3111の全てに接合される。第2の金属配線52eeは、例えば、はんだ等による導電性接合材を介して、半導体装置1deaの1以上の第2のソースパッド3121の全て、および、半導体装置1debの1以上の第1のソースパッド3111の全てに接合される。
第3の金属配線53eeは、半導体装置1debの1以上の第2のソースパッド3121の全てに接合される。第3の金属配線53eeは、例えば、はんだ等による導電性接合材を介して、半導体装置1debの1以上の第2のソースパッド3121の全てに接合される。
このため、図30Eに示すように、半導体装置1deaは、クリアランス54eiを挟んで、第1の金属配線51eeと第2の金属配線52eeとを橋渡しする位置に、フェイスダウン実装され、半導体装置1debは、クリアランス54ejを挟んで、第2の金属配線52eeと第3の金属配線53eeとを橋渡しする位置に、フェイスダウン実装されることとなる。
[5-2.考察]
上記構成の半導体モジュール5ea~半導体モジュール5eeによると、第1の金属配線(第1の金属配線51ea~第1の金属配線51ee)から第2の金属配線(第2の金属配線52ea~第2の金属配線52ee)を通って第3の金属配線(第3の金属配線53ea~第3の金属配線53ee)に流れる電流の電流経路を直線状にすることができる。また、第1のビア61ea、61ec、61ed、第2のビア62ea、62ec、62ed、第3のビア63ea、63ec、63ed、第4のビア64ea、64ec、64edを、実装基板の端部に寄せて設置することができるので、実装基板と半導体装置とを流れる主電流の電流経路を妨げることがない。
このため、実装基板において主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体モジュール5ea~半導体モジュール5eeによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
(実施の形態6)
[6-1.半導体モジュールの構造]
以下、実施の形態6に係る半導体モジュールの構造について説明する。
図31Aは、実施の形態6に係る半導体モジュール5faの構造の一例を示す平面図である。
図31Aに示すように、半導体モジュール5faは、2つの半導体装置1(以下、両者を区別するため、一方を半導体装置1fa、他方を半導体装置1fbとも称する)と、表面に半導体装置1faおよび半導体装置1fbがフェイスダウン実装された実装基板50faとを備える。図31Aにおいて、半導体装置1faおよび半導体装置1fbは、実際には視認することができない、半導体装置1faの上面の構造、半導体装置1fbの上面の構造、および、実装基板50faの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図31Aに示すように、半導体装置1faは、実装基板50faの平面視において、第1のゲートパッド119の位置が、実装基板50faの長手方向が伸びる方向(図31A中のx軸方向)のうちの第1の延伸方向側に位置する向きに、実装基板50faの表面にフェイスダウン実装される。そして、半導体装置1fbは、半導体装置1faに対して、実装基板50faの長手方向が伸びる方向と直交する方向に平行移動した位置で、半導体装置1faの上面境界線600と、半導体装置1fbの上面境界線600とが直角になる向きであり、かつ、第1のゲートパッド119の位置が、第1の延伸方向側に位置する向きに、実装基板50faの表面にフェイスダウン実装される。
図31Aに示すように、実装基板50faは、実装基板50faの平面視において少なくとも半導体装置1を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50faは、半導体装置1faの第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、半導体装置1faの第1のゲートパッド119に電気的に接続される金属配線55fa、または、金属配線55faに接続される導体)を通す第1のビア61faと、半導体装置1faの第2のゲートパッド129、および、半導体装置1fbの第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、半導体装置1faの第2のゲートパッド129および半導体装置1fbの第2のゲートパッド129に電気的に接続される金属配線56fa、または、金属配線56faに接続される導体)を通す第2のビア62faと、半導体装置1fbの第1のゲートパッド119に電気的に接続される第3の導体(ここでは、後述の、半導体装置1fbの第1のゲートパッド119に電気的に接続される金属配線57fa、または、金属配線57faに接続される導体)を通す第3のビア63faとを備える。
実装基板50faは、さらに、その表面に、第1の金属配線51faと、第2の金属配線52faと、金属配線55faと、金属配線56faと、金属配線57faとを有する。
第1の金属配線51faと第2の金属配線52faとは、クリアランス54faを挟んで、実装基板50faの長手方向が伸びる方向(図31A中のx軸方向)に並んで配置される。
第1の金属配線51faは、半導体装置1faの1以上の第1のソースパッド111の全て、および、半導体装置1fbの1以上の第1のソースパッド111の全てに接合される。第1の金属配線51faは、例えば、はんだ等による導電性接合材を介して、半導体装置1faの1以上の第1のソースパッド111の全て、および、半導体装置1fbの1以上の第1のソースパッド111の全てに接合される。
第2の金属配線52eaは、半導体装置1faの1以上の第2のソースパッド121の全て、および、半導体装置1fbの1以上の第2のソースパッド121の全てに接合される。第2の金属配線52faは、例えば、はんだ等による導電性接合材を介して、半導体装置1faの1以上の第2のソースパッド121の全て、および、半導体装置1fbの1以上の第2のソースパッド121の全てに接合される。
このため、図31Aに示すように、半導体装置1faおよび半導体装置1fbは、クリアランス54faを挟んで、第1の金属配線51faと第2の金属配線52faとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55faは、半導体装置1faの第1のゲートパッド119に接合される。金属配線55faは、例えば、はんだ等による導電性接合材を介して、半導体装置1faの第1のゲートパッド119に接合される。
金属配線56faは、半導体装置1faの第2のゲートパッド129、および、半導体装置1fbの第2のゲートパッド129に接合される。金属配線56faは、例えば、はんだ等による導電性接合材を介して、半導体装置1faの第2のゲートパッド129、および、半導体装置1fbの第2のゲートパッド129に接合される。
金属配線57faは、半導体装置1fbの第1のゲートパッド119に接合される。金属配線57faは、例えば、はんだ等による導電性接合材を介して、半導体装置1fbの第1のゲートパッド119に接合される。
図31Bは、実施の形態6に係る半導体モジュール5fbの構造の一例を示す平面図である。
図31Bに示すように、半導体モジュール5fbは、2つの半導体装置1(以下、両者を区別するため、一方を半導体装置1fc、他方を半導体装置1fdとも称する)と、表面に半導体装置1fcおよび半導体装置1fdがフェイスダウン実装された実装基板50fbとを備える。図31Bにおいて、半導体装置1fcおよび半導体装置1fdは、実際には視認することができない、半導体装置1fcの上面の構造、半導体装置1fdの上面の構造、および、実装基板50fbの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図31Bに示すように、半導体装置1fcは、実装基板50fbの平面視において、第1のゲートパッド119の位置が、実装基板50fbの長手方向が伸びる方向(図31B中のx軸方向)のうちの第1の延伸方向側に位置する向きに、実装基板50fbの表面にフェイスダウン実装される。そして、半導体装置1fdは、半導体装置1fcに対して、半導体装置1fcの上面境界線600が伸びる方向に略平行移動した位置で、半導体装置1fcの上面境界線600と、半導体装置1fdの上面境界線600とが同一直線上にあり、かつ、第1のゲートパッド119の位置が、第1の延伸方向側に位置する向きに、実装基板50fbの表面にフェイスダウン実装される。
図31Bに示すように、実装基板50fbは、実装基板50fbの平面視において少なくとも半導体装置1を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50fbは、半導体装置1fcの第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、半導体装置1fcの第1のゲートパッド119に電気的に接続される金属配線55fb、または、金属配線55fbに接続される導体)を通す第1のビア61fbと、半導体装置1fcの第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、半導体装置1fcの第2のゲートパッド129に電気的に接続される金属配線56fb、または、金属配線56fbに接続される導体)を通す第2のビア62fbと、半導体装置1fdの第1のゲートパッド119に電気的に接続される第3の導体(ここでは、後述の、半導体装置1fdの第1のゲートパッド119に電気的に接続される金属配線57fb、または、金属配線57fbに接続される導体)を通す第3のビア63fbと、半導体装置1fdの第2のゲートパッド129に電気的に接続される第4の導体(ここでは、後述の、半導体装置1fdの第2のゲートパッド129に電気的に接続される金属配線58fb、または、金属配線58fbに接続される導体)を通す第4のビア64fbとを備える。
実装基板50fbは、さらに、その表面に、第1の金属配線51fbと、第2の金属配線52fbと、金属配線55fbと、金属配線56fbと、金属配線57fbと、金属配線58fbとを有する。
第1の金属配線51fbと第2の金属配線52fbとは、クリアランス54fbを挟んで、実装基板50fbの長手方向が伸びる方向(図31B中のx軸方向)に並んで配置される。
第1の金属配線51fbは、半導体装置1fcの1以上の第1のソースパッド111の全て、および、半導体装置1fdの1以上の第1のソースパッド111の全てに接合される。第1の金属配線51fbは、例えば、はんだ等による導電性接合材を介して、半導体装置1fcの1以上の第1のソースパッド111の全て、および、半導体装置1fdの1以上の第1のソースパッド111の全てに接合される。
第2の金属配線52fbは、半導体装置1fcの1以上の第2のソースパッド121の全て、および、半導体装置1fdの1以上の第2のソースパッド121の全てに接合される。第2の金属配線52fbは、例えば、はんだ等による導電性接合材を介して、半導体装置1fcの1以上の第2のソースパッド121の全て、および、半導体装置1fdの1以上の第2のソースパッド121の全てに接合される。
このため、図31Bに示すように、半導体装置1fcおよび半導体装置1fdは、クリアランス54fbを挟んで、第1の金属配線51fbと第2の金属配線52fbとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55fbは、半導体装置1fcの第1のゲートパッド119に接合される。金属配線55fbは、例えば、はんだ等による導電性接合材を介して、半導体装置1fcの第1のゲートパッド119に接合される。
金属配線56fbは、半導体装置1fcの第2のゲートパッド129に接続される。金属配線56fbは、例えば、はんだ等による導電性接合材を介して、半導体装置1fcの第2のゲートパッド129に接合される。
金属配線57fbは、半導体装置1fdの第1のゲートパッド119に接合される。金属配線57fbは、例えば、はんだ等による導電性接合材を介して、半導体装置1fdの第1のゲートパッド119に接合される。
金属配線58fbは、半導体装置1fdの第2のゲートパッド129に接続される。金属配線58fbは、例えば、はんだ等による導電性接合材を介して、半導体装置1fdの第2のゲートパッド129に接合される。
図31Cは、実施の形態6に係る半導体モジュール5fcの構造の一例を示す平面図である。
図31Cに示すように、半導体モジュール5fcは、半導体モジュール5faから、2つの半導体装置1(半導体装置1faおよび半導体装置1fb)が、2つの半導体装置1a(以下、両者を区別するために、一方を半導体装置1afa、他方を半導体装置1afbとも称する)に変更され、実装基板50faが実装基板50fcに変更されて構成される。図31Cにおいて、半導体装置1afaおよび半導体装置1afbは、実際には視認することができない、半導体装置1afaの上面の構造、半導体装置1afbの上面の構造、および、実装基板50fcの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図31Cに示すように、半導体装置1afaは、実装基板50fcの平面視において、第1のゲートパッド119の位置が、実装基板50fcの長手方向が伸びる方向(図31C中のx軸方向)のうちの第1の延伸方向側に位置する向きに、実装基板50fcの表面にフェイスダウン実装される。そして、半導体装置1afbは、半導体装置1afaに対して、実装基板50fcの長手方向が伸びる方向と直交する方向に平行移動した位置で、半導体装置1afaの第2の仮想直線92と、半導体装置1afbの第2の仮想直線92とが直角になる向きであり、かつ、第1のゲートパッド119の位置が、第1の延伸方向側に位置する向きに、実装基板50fcの表面にフェイスダウン実装される。
実装基板50fcは、実装基板50faから、第1の金属配線51faが第1の金属配線51fcに変更され、第2の金属配線52faが第2の金属配線52fcに変更されて構成される。
第1の金属配線51fcと第2の金属配線52fcとは、クリアランス54fcを挟んで、実装基板50fcの長手方向が伸びる方向(図30B中のx軸方向)に並んで配置される。
第1の金属配線51fcは、半導体装置1afaの1以上の第1のソースパッド1111の全て、および、半導体装置1afbの1以上の第1のソースパッド1111の全てに接合される。第1の金属配線51fcは、例えば、はんだ等による導電性接合材を介して、半導体装置1afaの1以上の第1のソースパッド1111の全て、および、半導体装置1afbの1以上のソースパッド1111の全てに接合される。
第2の金属配線52fcは、半導体装置1afaの1以上の第2のソースパッド1121の全て、および、半導体装置1afbの1以上の第2のソースパッド1121の全てに接合される。第2の金属配線52fcは、例えば、はんだ等による導電性接合材を介して、半導体装置1afaの1以上の第2のソースパッド1121の全て、および、半導体装置1afbの1以上の第2のソースパッド1121の全てに接合される。
このため、図31Cに示すように、半導体装置1afaおよび半導体装置1afbは、クリアランス54fcを挟んで、第1の金属配線51fcと第2の金属配線52fcとを橋渡しする位置に、フェイスダウン実装されることとなる。
図31Dは、実施の形態6に係る半導体モジュール5fdの構造の一例を示す平面図である。
図31Dに示すように、半導体モジュール5fdは、2つの半導体装置1a(以下、両者を区別するため、一方を半導体装置1afc、他方を半導体装置1afdとも称する)と、表面に半導体装置1afcおよび半導体装置1fadがフェイスダウン実装された実装基板50fdとを備える。図31Dにおいて、半導体装置1afcおよび半導体装置1afdは、実際には視認することができない、半導体装置1afcの上面の構造、半導体装置1afdの上面の構造、および、実装基板50fdの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図31Dに示すように、半導体装置1afcは、実装基板50fdの平面視において、第1のゲートパッド119の位置が、実装基板50fdの長手方向が伸びる方向(図31D中のx軸方向)のうちの第1の延伸方向側に位置する向きに、実装基板50fdの表面にフェイスダウン実装される。そして、半導体装置1afdは、半導体装置1afcに対して、半導体装置1afcの第2の仮想直線92が伸びる方向に略平行移動した位置で、半導体装置1facの第2の仮想直線92と、半導体装置1fadの第2の仮想直線92とが平行になる向きであり、かつ、第1のゲートパッド119の位置が、第1の延伸方向側に位置する向きに、実装基板50fdの表面にフェイスダウン実装される。
図31Dに示すように、実装基板50fdは、実装基板50fdの平面視において少なくとも半導体装置1aを実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50fdは、半導体装置1afcの第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、半導体装置1afcの第1のゲートパッド119に電気的に接続される金属配線55fd、または、金属配線55fdに接続される導体)を通す第1のビア61fdと、半導体装置1afcの第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、半導体装置1afcの第2のゲートパッド129に電気的に接続される金属配線56fd、または、金属配線56fdに接続される導体)を通す第2のビア62fdと、半導体装置1afdの第1のゲートパッド119に電気的に接続される第3の導体(ここでは、後述の、半導体装置1afdの第1のゲートパッド119に電気的に接続される金属配線57fd、または、金属配線57fdに接続される導体)を通す第3のビア63fdと、半導体装置1afdの第2のゲートパッド129に電気的に接続される第4の導体(ここでは、後述の、半導体装置1afdの第2のゲートパッド129に電気的に接続される金属配線58fd、または、金属配線58fdに接続される導体)を通す第4のビア64fdとを備える。
実装基板50fdは、さらに、その表面に、第1の金属配線51fdと、第2の金属配線52fdと、金属配線55fdと、金属配線56fdと、金属配線57fdと、金属配線58fdとを有する。
第1の金属配線51fdと第2の金属配線52fdとは、クリアランス54fdを挟んで、実装基板50fdの長手方向が伸びる方向(図31D中のx軸方向)に並んで配置される。
第1の金属配線51fdは、半導体装置1afcの1以上の第1のソースパッド1111の全て、および、半導体装置1afdの1以上の第1のソースパッド1111の全てに接合される。第1の金属配線51fdは、例えば、はんだ等による導電性接合材を介して、半導体装置1afcの1以上の第1のソースパッド1111の全て、および、半導体装置1afdの1以上の第1のソースパッド1111の全てに接合される。
第2の金属配線52fdは、半導体装置1afcの1以上の第2のソースパッド1121の全て、および、半導体装置1afdの1以上の第2のソースパッド1121の全てに接合される。第2の金属配線52fdは、例えば、はんだ等による導電性接合材を介して、半導体装置1afcの1以上の第2のソースパッド1121の全て、および、半導体装置1afdの1以上の第2のソースパッド1121の全てに接合される。
このため、図31Dに示すように、半導体装置1afcおよび半導体装置1afdは、クリアランス54fdを挟んで、第1の金属配線51fdと第2の金属配線52fdとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55fdは、半導体装置1afcの第1のゲートパッド119に接合される。金属配線55fdは、例えば、はんだ等による導電性接合材を介して、半導体装置1afcの第1のゲートパッド119に接合される。
金属配線56fdは、半導体装置1afcの第2のゲートパッド129に接続される。金属配線56fdは、例えば、はんだ等による導電性接合材を介して、半導体装置1afcの第2のゲートパッド129に接合される。
金属配線57fdは、半導体装置1afdの第1のゲートパッド119に接合される。金属配線57fdは、例えば、はんだ等による導電性接合材を介して、半導体装置1afdの第1のゲートパッド119に接合される。
金属配線58fdは、半導体装置1afdの第2のゲートパッド129に接続される。金属配線58fdは、例えば、はんだ等による導電性接合材を介して、半導体装置1afdの第2のゲートパッド129に接合される。
図31Eは、実施の形態6に係る半導体モジュール5feの構造の一例を示す平面図である。
図31Eに示すように、半導体モジュール5feは、2つの半導体装置1c(以下、両者を区別するため、一方を半導体装置1cfa、他方を半導体装置1cfbとも称する)と、表面に半導体装置1cfaおよび半導体装置1cfbがフェイスダウン実装された実装基板50feとを備える。図31Eにおいて、半導体装置1cfaおよび半導体装置1cfbは、実際には視認することができない、半導体装置1cfaの上面の構造、半導体装置1cfbの上面の構造、および、実装基板50feの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図31Eに示すように、実装基板50feは、実装基板50feの平面視において少なくとも半導体装置1cを実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50feは、半導体装置1cfaの第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、半導体装置1cfaの第1のゲートパッド119に電気的に接続される金属配線55fe、または、金属配線55feに接続される導体)を通す第1のビア61feと、半導体装置1cfaの第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、半導体装置1cfaの第2のゲートパッド129に電気的に接続される金属配線56fe、または、金属配線56feに接続される導体)を通す第2のビア62feと、半導体装置1cfbの第1のゲートパッド119に電気的に接続される第3の導体(ここでは、後述の、半導体装置1cfbの第1のゲートパッド119に電気的に接続される金属配線57fe、または、金属配線57feに接続される導体)を通す第3のビア63feと、半導体装置1cfbの第2のゲートパッド129に電気的に接続される第4の導体(ここでは、後述の、半導体装置1cfbの第2のゲートパッド129に電気的に接続される金属配線58fe、または、金属配線58feに接続される導体)を通す第4のビア64feとを備える。
実装基板50feは、さらに、その表面に、第1の金属配線51feと、第2の金属配線52feと、金属配線55feと、金属配線56feと、金属配線57feと、金属配線58feとを有する。
第1の金属配線51feと第2の金属配線52feとは、クリアランス54fcを挟んで、実装基板50feの長手方向が伸びる方向(図31E中のx軸方向)に並んで配置される。
第1の金属配線51feは、半導体装置1cfaの1以上の第1のソースパッド2111の全て、および、半導体装置1cfbの1以上の第1のソースパッド2111の全てに接合される。第1の金属配線51feは、例えば、はんだ等による導電性接合材を介して、半導体装置1cfaの1以上の第1のソースパッド2111の全て、および、半導体装置1cfbの1以上の第1のソースパッド2111の全てに接合される。
第2の金属配線52feは、半導体装置1cfaの1以上の第2のソースパッド2121の全て、および、半導体装置1cfbの1以上の第2のソースパッド2121の全てに接合される。第2の金属配線52feは、例えば、はんだ等による導電性接合材を介して、半導体装置1cfaの1以上の第2のソースパッド2121の全て、および、半導体装置1cfbの1以上の第2のソースパッド2121の全てに接合される。
このため、図31Eに示すように、半導体装置1cfaおよび半導体装置1cfbは、クリアランス54feを挟んで、第1の金属配線51feと第2の金属配線52feとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55feは、半導体装置1cfaの第1のゲートパッド119に接合される。金属配線55fdは、例えば、はんだ等による導電性接合材を介して、半導体装置1cfaの第1のゲートパッド119に接合される。
第1のビア61feは、クリアランス54fe内に配置される。また、半導体装置1cfaの第1のゲートパッド119も、クリアランス54fe内に配置される。このため、金属配線55feも、クリアランス54fe内に配置される。
金属配線56feは、半導体装置1cfaの第2のゲートパッド129に接合される。金属配線56feは、例えば、はんだ等による導電性接合材を介して、半導体装置1cfaの第2のゲートパッド129に接合される。
第2のビア62feは、クリアランス54fe内に配置される。また、半導体装置1cfaの第2のゲートパッド129も、クリアランス54fe内に配置される。このため、金属配線56feも、クリアランス54fe内に配置される。
金属配線57feは、半導体装置1cfbの第1のゲートパッド119に接合される。金属配線57feは、例えば、はんだ等による導電性接合材を介して、半導体装置1cfbの第1のゲートパッド119に接合される。
第3のビア63feは、クリアランス54fe内に配置される。また、半導体装置1cfbの第1のゲートパッド119も、クリアランス54fe内に配置される。このため、金属配線57feも、クリアランス54fe内に配置される。
金属配線58feは、半導体装置1cfbの第2のゲートパッド129に接合される。金属配線58feは、例えば、はんだ等による導電性接合材を介して、半導体装置1cfbの第2のゲートパッド129に接合される。
第4のビア64feは、クリアランス54fe内に配置される。また、半導体装置1cfbの第2のゲートパッド129も、クリアランス54fe内に配置される。このため、金属配線58feも、クリアランス54fe内に配置される。
図31Fは、実施の形態6に係る半導体モジュール5ffの構造の一例を示す平面図である。
図31Fに示すように、半導体モジュール5ffは、半導体モジュール5feから、2つの半導体装置1c(半導体装置1cfaおよび半導体装置1cfb)が、2つの半導体装置1d(以下、両者を区別するために、一方を半導体装置1dfa、他方を半導体装置1dfbとも称する)に変更され、実装基板50feが実装基板50ffに変更されて構成される。図31Fにおいて、半導体装置1dfaおよび半導体装置1dfbは、実際には視認することができない、半導体装置1dfaの上面の構造、半導体装置1dfbの上面の構造、および、実装基板50ffの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板50ffは、実装基板50feから、第1の金属配線51feが第1の金属配線51ffに変更され、第2の金属配線52feが第2の金属配線52ffに変更されて構成される。
第1の金属配線51ffと第2の金属配線52ffとは、クリアランス54ffを挟んで、実装基板50ffの長手方向が伸びる方向(図31F中のx軸方向)に並んで配置される。
第1の金属配線51ffは、半導体装置1dfaの1以上の第1のソースパッド3111の全て、および、半導体装置1dfbの1以上の第1のソースパッド3111の全てに接合される。第1の金属配線51ffは、例えば、はんだ等による導電性接合材を介して、半導体装置1dfaの1以上の第1のソースパッド3111の全て、および、半導体装置1dfbの1以上の第1のソースパッド3111の全てに接合される。
第2の金属配線52ffは、半導体装置1dfaの1以上の第2のソースパッド3121の全て、および、半導体装置1dfbの1以上の第2のソースパッド3121の全てに接合される。第2の金属配線52ffは、例えば、はんだ等による導電性接合材を介して、半導体装置1dfaの1以上の第2のソースパッド3121の全て、および、半導体装置1dfbの1以上の第2のソースパッド3121の全てに接合される。
このため、図31Fに示すように、半導体装置1dfaおよび半導体装置1dfbは、クリアランス54ffを挟んで、第1の金属配線51ffと第2の金属配線52ffとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55feは、半導体装置1dfaの第1のゲートパッド119に接合される。金属配線55feは、例えば、はんだ等による導電性接合材を介して、半導体装置1dfaの第1のゲートパッド119に接合される。
金属配線56feは、半導体装置1dfaの第2のゲートパッド129に接合される。金属配線56feは、例えば、はんだ等による導電性接合材を介して、半導体装置1dfaの第2のゲートパッド129に接合される。
金属配線57feは、半導体装置1dfbの第1のゲートパッド119に接合される。金属配線57feは、例えば、はんだ等による導電性接合材を介して、半導体装置1dfbの第1のゲートパッド119に接合される。
金属配線58feは、半導体装置1dfbの第2のゲートパッド129に接合される。金属配線58feは、例えば、はんだ等による導電性接合材を介して、半導体装置1dfbの第2のゲートパッド129に接合される。
[6-2.考察]
上記構成の半導体モジュール5faによると、半導体装置1faの第2のゲートパッド129に電圧を印加する導体を通すためのビアと、半導体装置1fbの第2のゲートパッド129に電圧を印加する導体を通すためのビアとを、1つの第2のビア62faだけで実現することができる。
このため、実装基板50faにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
同様に、上記構成の半導体モジュール5fcによると、半導体装置1afaの第2のゲートパッド129に電圧を印加する導体を通すためのビアと、半導体装置1afbの第2のゲートパッド129に電圧を印加する導体を通すためのビアとを、1つの第2のビア62faだけで実現することができる。また、共通化したそれぞれのビアを、実装基板の端部に寄せて配置することができるので、実装基板と半導体装置とを流れる主電流の電流経路を妨げることがない。
このため、実装基板50fcにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体モジュール5faおよび半導体モジュール5fcによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
上記構成の半導体モジュール5fa~半導体モジュール5fdは、ビアを、実装基板と半導体装置とを流れる主電流を妨げない位置に配置できる。また、半導体モジュール5faと半導体モジュール5fcとにおいては、一部ビアを共通化することもできる。このため、実装基板の導通抵抗を低減する設計が可能となる。
同様に、上記構成の半導体モジュール5feと半導体モジュール5ffとは、ビアを、クリアランス上に、実装基板と半導体装置とを流れる主電流を妨げない位置に配置できる。このため、実装基板の導通抵抗を低減する設計が可能となる。
(実施の形態7)
[7-1.半導体モジュールの構造]
以下、実施の形態7に係る半導体モジュールの構造について説明する。
図32Aは、実施の形態7に係る半導体モジュール5gaの構造の一例を示す平面図である。
図32Aに示すように、半導体モジュール5gaは、2つの半導体装置1(以下、両者を区別するため、一方を半導体装置1ga、他方を半導体装置1gbとも称する)と、表面(以下、「第1の表面」とも称する)に半導体装置1gaがフェイスダウン実装され、裏面(以下、「第2の表面」とも称する)に半導体装置1gbがフェイスダウン実装された実装基板50gaとを備える。図32Aにおいて、図32Aの(a)の部分には、半導体装置1gaは、実際には視認することができない、半導体装置1gaの上面の構造、および、実装基板50gaの第1の表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。また、図32Aの(b)の部分には、半導体装置1gbの上面の構造をわかりやすく図示できるように、半導体装置1gb以外の構成要素があたかも透明であるかのように破線で示し、半導体装置1gbは実線で示されている。
図32Aに示すように、半導体装置1gaは、実装基板50gaの平面視において、第1のゲートパッド119の位置が、実装基板50gaの長手方向が伸びる方向(図32A中のx軸方向)のうちの第1の延伸方向側に位置する向きに、実装基板50gaの第1の表面にフェイスダウン実装される。そして、半導体装置1gbは、実装基板50gaの平面視において、半導体装置1gaと半導体装置1gbとが重なり、かつ、半導体装置1gaの第1のゲートパッド119と半導体装置1gbの第1のゲートパッド119の位置とが重なる向きに、実装基板50gaの第2の表面にフェイスダウン実装される。
このため、実装基板50gaの平面視において、半導体装置1gaの第1の半導体層上面領域S1と、半導体装置1gbの第1の半導体層上面領域S1とが100%重なり、かつ、半導体装置1gaの第2の半導体層上面領域S2と、半導体装置1gbの第2の半導体層上面領域S2とが100%重なる。
図32Aに示すように、実装基板50gaは、実装基板50gaの平面視において少なくとも半導体装置1を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板50gaは、半導体装置1gaの第1のゲートパッド119および半導体装置1gbの第1のゲートパッド119に電気的に接続される第1の導体(ここでは、後述の、半導体装置1gaの第1のゲートパッド119に電気的に接続される金属配線55ga、または、金属配線55gaに接続される導体、および、半導体装置1gbの第1のゲートパッド119に電気的に接続される金属配線55gb、または、金属配線55gbに接続される導体)を通す第1のビア61gaと、半導体装置1gaの第2のゲートパッド129および半導体装置1gbの第2のゲートパッド129に電気的に接続される第2の導体(ここでは、後述の、半導体装置1gaの第2のゲートパッド129に電気的に接続される金属配線56ga、または、金属配線56gaに接続される導体、および、半導体装置1gbの第2のゲートパッド129に電気的に接続される金属配線56gb、または、金属配線56gbに接続される導体)を通す第2のビア62gaとを備える。
実装基板50gaは、さらに、その第1の表面に、第1の金属配線51gaと、第2の金属配線52gaと、金属配線55gaと、金属配線56gaとを有する。
第1の金属配線51gaと第2の金属配線52gaとは、クリアランス54gaを挟んで、実装基板50gaの長手方向が伸びる方向(図32A中のx軸方向)に並んで配置される。
第1の金属配線51gaは、半導体装置1gaの1以上の第1のソースパッド111の全てに接合される。第1の金属配線51gaは、例えば、はんだ等による導電性接合材を介して、半導体装置1gaの1以上の第1のソースパッド111の全てに接合される。
第2の金属配線52gaは、半導体装置1gaの1以上の第2のソースパッド121の全てに接合される。第2の金属配線52gaは、例えば、はんだ等による導電性接合材を介して、半導体装置1gaの1以上の第2のソースパッド121の全てに接合される。
このため、図32Aに示すように、半導体装置1gaは、クリアランス54gaを挟んで、第1の金属配線51gaと第2の金属配線52gaとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55gaは、半導体装置1gaの第1のゲートパッド119に接合される。金属配線55gaは、例えば、はんだ等による導電性接合材を介して、半導体装置1gaの第1のゲートパッド119に接合される。
金属配線56gaは、半導体装置1gaの第2のゲートパッド129に接合される。金属配線56gaは、例えば、はんだ等による導電性接合材を介して、半導体装置1gaの第2のゲートパッド129に接合される。
実装基板50gaは、さらに、その第2の表面に、第1の金属配線51gbと、第2の金属配線52gbと、金属配線55gbと、金属配線56gbとを有する。
第1の金属配線51gbと第2の金属配線52gbとは、クリアランス54gbを挟んで、実装基板50gaの長手方向が伸びる方向(図32A中のx軸方向)に並んで配置される。
第1の金属配線51gbは、半導体装置1gbの1以上の第1のソースパッド111の全てに接合される。第1の金属配線51gbは、例えば、はんだ等による導電性接合材を介して、半導体装置1gbの1以上の第1のソースパッド111の全てに接合される。
第2の金属配線52gbは、半導体装置1gbの1以上の第2のソースパッド121の全てに接合される。第2の金属配線52gbは、例えば、はんだ等による導電性接合材を介して、半導体装置1gbの1以上の第2のソースパッド121の全てに接合される。
このため、図32Aに示すように、半導体装置1gbは、クリアランス54gbを挟んで、第1の金属配線51gbと第2の金属配線52gbとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線55gbは、半導体装置1gbの第1のゲートパッド119に接合される。金属配線55gbは、例えば、はんだ等による導電性接合材を介して、半導体装置1gbの第1のゲートパッド119に接合される。
金属配線56gbは、半導体装置1gbの第2のゲートパッド129に接合される。金属配線56gbは、例えば、はんだ等による導電性接合材を介して、半導体装置1gbの第2のゲートパッド129に接合される。
図32Bは、実施の形態7に係る半導体モジュール5gbの構造の一例を示す平面図である。
図32Bに示すように、半導体モジュール5gbは、半導体モジュール5gaから、半導体装置1gaが半導体装置1agaに変更され、半導体装置1gbが半導体装置1agbに変更され、実装基板50gaが実装基板50gbに変更されて構成される。図32Bにおいて、図32Bの(a)の部分には、半導体装置1agaは、実際には視認することができない、半導体装置1agaの上面の構造、および、実装基板50gbの第1の表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。また、図32Bの(b)の部分には、半導体装置1agbの上面の構造をわかりやすく図示できるように、半導体装置1agb以外の構成要素があたかも透明であるかのように破線で示し、半導体装置1agbは実線で示されている。
図32Bに示すように、半導体装置1agaは、実装基板50gbの平面視において、第1のゲートパッド119の位置が、実装基板50gbの長手方向が伸びる方向(図32B中のx軸方向)のうちの第1の延伸方向側に位置する向きに、実装基板50gbの第1の表面にフェイスダウン実装される。そして、半導体装置1agbは、実装基板50gbの平面視において、半導体装置1agaと半導体装置1agbとが重なり、かつ、半導体装置1agaの第1のゲートパッド119と半導体装置1agbの第1のゲートパッド119の位置とが重なる向きに、実装基板50gbの第2の表面にフェイスダウン実装される。
前述した通り、半導体装置1agaおよび半導体装置1agbにおいて、第2の仮想直線92と第1の仮想直線とのなす角θ1は、45度より大きく90度以下である。このため、実装基板50gbの平面視において、半導体装置1agbの第1の半導体層上面領域S1aと、半導体装置1agbの第1の半導体層上面領域S1aとが50%を上回って重なり、かつ、半導体装置1agaの第2の半導体層上面領域S2aと、半導体装置1agbの第2の半導体層上面領域S2aとが50%を上回って重なる。
実装基板50gbは、実装基板50gaから、第1の金属配線51gaが第1の金属配線51gcに変更され、第2の金属配線52gaが第2の金属配線52gcに変更され、第1の金属配線51gbが第1の金属配線51gdに変更され、第2の金属配線52gbが第2の金属配線52gdに変更されて構成される。
第1の金属配線51gcと第2の金属配線52gcとは、クリアランス54gcを挟んで、実装基板50gbの長手方向が伸びる方向(図32B中のx軸方向)に並んで配置される。
第1の金属配線51gcは、半導体装置1agaの1以上の第1のソースパッド1111の全てに接合される。第1の金属配線51gcは、例えば、はんだ等による導電性接合材を介して、半導体装置1agaの1以上の第1のソースパッド1111の全てに接合される。
第2の金属配線52gcは、半導体装置1agaの1以上の第2のソースパッド1121の全てに接合される。第2の金属配線52gcは、例えば、はんだ等による導電性接合材を介して、半導体装置1agaの1以上の第2のソースパッド1121の全てに接合される。
このため、図32Bに示すように、半導体装置1agaは、クリアランス54gcを挟んで、第1の金属配線51gcと第2の金属配線52gcとを橋渡しする位置に、フェイスダウン実装されることとなる。
第1の金属配線51gdと第2の金属配線52gdとは、クリアランス54gdを挟んで、実装基板50gbの長手方向が伸びる方向(図32B中のx軸方向)に並んで配置される。
第1の金属配線51gdは、半導体装置1agbの1以上の第1のソースパッド1111の全てに接合される。第1の金属配線51gdは、例えば、はんだ等による導電性接合材を介して、半導体装置1agbの1以上の第1のソースパッド1111の全てに接合される。
第2の金属配線52gdは、半導体装置1agbの1以上の第2のソースパッド1121の全てに接合される。第2の金属配線52gdは、例えば、はんだ等による導電性接合材を介して、半導体装置1agbの1以上の第2のソースパッド1121の全てに接合される。
このため、図32Bに示すように、半導体装置1agbは、クリアランス54gdを挟んで、第1の金属配線51gdと第2の金属配線52gdとを橋渡しする位置に、フェイスダウン実装されることとなる。
[7-2.考察]
上記構成の半導体モジュール5gaによると、半導体装置1gaの第1のゲートパッド119に電圧を印加する導体を通すためのビアと、半導体装置1gbの第1のゲートパッド119に電圧を印加する導体を通すためのビアとを、1つの第1のビア61gaだけで実現することができ、半導体装置1gaの第2のゲートパッド129に電圧を印加する導体を通すためのビアと、半導体装置1gbの第2のゲートパッド129に電圧を印加する導体を通すためのビアとを、1つの第2のビア62gaだけで実現することができる。
また、第1のビア61gaと第2のビア62gaとを、実装基板の端部に寄せて設置することができるので、実装基板と半導体装置とを流れる主電流の電流経路を妨げることがない。
このように、2つの同型の半導体装置を表面と裏面とのそれぞれに実装する実装基板において、一方の半導体装置の第1のゲートパッドと他方の半導体装置の第1のゲートパッドとの双方の電位を制御する配線(ビア)、および、一方の半導体装置の第2のゲートパッドと他方の半導体装置の第2のゲートパッドとの双方の電位を制御する配線(ビア)を、それぞれ共通化することができ、従来は個別に設置しなければならなかった配線(ビア)数を削減できるため、実装基板の複雑になりがちな配線を簡素化して設計の容易さを高めることが可能になる。
さらに、図32A、図32Bに示すように、本開示の半導体装置のゲートパッドが半導体装置のコーナ部付近に設置されていることに起因して、共通化したそれぞれの配線(ビア)を主電流の流れを妨げないよう、実装基板の端部に引き出すことができる。このため、実装基板において主電流が流れる電流経路を幅広く確保することに適しており、導通抵抗を低減するように実装することが可能となる。
このため、実装基板50gaにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
また、上記構成の半導体モジュール5gaによると、実装基板50gaの平面視において、半導体装置1gaの第1の半導体層上面領域S1と半導体装置1gbの第1の半導体層上面領域S1と、および、半導体装置1gaの第2の半導体層上面領域S2と半導体装置1gbの第2の半導体層上面領域S2とを実装基板50gaを挟んで完全に重ね合わせることができる。
これにより、実装基板50gaにおいて、電流経路における導通断面積を最大限に広くすることができる。
このため、実装基板50gaにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
同様に、上記構成の半導体モジュール5gbによると、半導体装置1agaの第1のゲートパッド119に電圧を印加する導体を通すためのビアと、半導体装置1agbの第1のゲートパッド119に電圧を印加する導体を通すためのビアとを、1つの第1のビア61gaだけで実現することができ、半導体装置1agaの第2のゲートパッド129に電圧を印加する導体を通すためのビアと、半導体装置1agbの第2のゲートパッド129に電圧を印加する導体を通すためのビアとを、1つの第2のビア62gaだけで実現することができる。
また、第1のビア61gaと第2のビア62gaとを、実装基板の端部に寄せて設置することができるので、実装基板と半導体装置とを流れる主電流の電流経路を妨げることがない。
このため、実装基板50gaの場合と同様に、実装基板50gbにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
また、上記構成の半導体モジュール5gbによると、実装基板50gbの平面視において、半導体装置1agaの第1の半導体層上面領域S1aと半導体装置1agbの第1の半導体層上面領域S1aと、および、半導体装置1agaの第2の半導体層上面領域S2aと半導体装置1agbの第2の半導体層上面領域S2aとを実装基板50gaを挟んで、それぞれ50%を上回って重ね合わせることができる。
これにより、実装基板50gbにおいて、電流経路における導通断面積を比較的広くすることができる。
(実施の形態8)
[8-1.半導体装置の構造]
以下、実施の形態8に係る半導体装置について説明する。実施の形態8に係る半導体装置は、実施の形態2に係る半導体装置1aから、一部の構成が変更されて構成される。このため、ここでは、実施の形態8に係る半導体装置について、半導体装置1aと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置1aとの相違点を中心に説明する。
図33は、半導体装置1eの構造の一例を示す平面図であって、半導体装置1eの上面から、後述の第1のボディ領域18eと後述の第2のボディ領域28eとよりも上面側の構造物が除去されて、第1のボディ領域18eと第2のボディ領域28eとが仮想的に露わになった状態における平面図である。
図33に示すように、半導体装置1eは、実施の形態2に係る半導体装置1aから、第1のボディ領域18が第1のボディ領域18eに変更され、第2のボディ領域28が第2のボディ領域28eに変更され、第1の半導体層内領域A1が第1の半導体層内領域A1eに変更され、第2の半導体層内領域A2が第2の半導体層内領域A2eに変更されて構成される。
図33に示すように、第1のボディ領域18e、第2のボディ領域28e、第1の半導体層内領域A1e、および、第2の半導体層内領域A2eは、それぞれ、第1のボディ領域18、第2のボディ領域28、第1の半導体層内領域A1、および、第2の半導体層内領域A2から、その形状が変更されて構成される。
ここで、図33に示すように、第1の半導体層内領域A1eと第2の半導体層内領域A2eとは、半導体層40の平面視において互いに隣接し、半導体層40を面積で二等分する一方と他方である。
図33に示すように、半導体層40の平面視において、第1の半導体層内領域A1eと第2の半導体層内領域A2eとの境界線である内部境界線400eは、内部境界線400eの一方の第1の終端401が位置する第4の辺204に直交するN-1(Nは、3以上の整数。ここでは、Nは4)本の線分と、第4の辺204に平行なN-2本の線分とが交互に接続されてなり、かつ、第2の辺202の伸びる方向、および、第1の辺201の伸びる方向において単調に変化する。
第1の頂点501と、第1の終端401との距離は、第4の辺204の長さの1/N以上である。
第2の頂点502と、内部境界線400eの他方の第2の終端402との距離は、第2の辺202の長さの1/N以上である。
また、半導体層40の平面視において、第1の終端401と第2の終端402とを結ぶ第3の仮想直線95と、第1の辺201とのなす角θ4は、16度以上である。
なお、内部境界線400eは、半導体層40の平面視において、必ずしも上面境界線600aと一致する必要はないが、一致していても構わない。
なお、ここでは、半導体層40が正方形であるとして説明したが、半導体層40は、正方形でない長方形であっても構わない。この場合、第1の終端401は、半導体層40の一方の第1の長辺上に位置し、第2の終端402は、半導体層40の他方の第2の長辺上に位置する。または、第1の終端401は、半導体層40の一方の第1の短辺上に位置し、第2の終端402は、半導体層40の他方の第2の短辺上に位置することとなる。
[8-2.半導体モジュールの構造]
以下、実施の形態8に係る半導体モジュールについて説明する。実施の形態8に係る半導体モジュールは、実施の形態5に係る半導体モジュール5eaもしくは半導体モジュール5eb、または、実施の形態6に係る半導体モジュール5fbもしくは半導体モジュール5fdから、一部の構成が変更されて構成される。このため、ここでは、実施の形態8に係る半導体モジュールについて、半導体モジュール5eaもしくは半導体モジュール5eb、または、実施の形態6に係る半導体モジュール5fbもしくは半導体モジュール5fdと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体モジュール5eaもしくは半導体モジュール5eb、または、実施の形態6に係る半導体モジュール5fbもしくは半導体モジュール5fdとの相違点を中心に説明する。
図34Aは、実施の形態8に係る半導体モジュール5haの構造の一例を示す平面図である。
図34Aに示すように、半導体モジュール5haは、実施の形態5に係る半導体モジュール5eaから、半導体装置1eaが、半導体装置1eの一方である半導体装置1ehaに変更され、半導体装置1ebが、半導体装置1eの他方である半導体装置1ehbに変更されて構成される。
ここで、半導体装置1ehaおよび半導体装置1ehbは、その上面の形状が、半導体装置1の上面の形状と同様の形状をしている半導体装置1eである。
図34Bは、実施の形態8に係る半導体モジュール5hbの構造の一例を示す平面図である。
図34Bに示すように、半導体モジュール5hbは、実施の形態5に係る半導体モジュール5ebから、半導体装置1aeaが、半導体装置1eの一方である半導体装置1ehcに変更され、半導体装置1aebが、半導体装置1eの他方である半導体装置1ehdに変更されて構成される。
ここで、半導体装置1ehcおよび半導体装置1ehdは、その上面の形状が、半導体装置1aの上面の形状と同様の形状をしている半導体装置1eであって、半導体層40の平面視において、内部境界線400eと上面境界線600aと位置が一致している半導体装置1eである。
図35Aは、実施の形態8に係る半導体モジュール5iaの構造の一例を示す平面図である。
図35Aに示すように、半導体モジュール5iaは、実施の形態6に係る半導体モジュール5fbから、半導体装置1fcが、半導体装置1eの一方である半導体装置1eheに変更され、半導体装置1fdが、半導体装置1eの他方である半導体装置1ehfに変更されて構成される。
ここで、半導体装置1eheおよび半導体装置1ehfは、その上面の形状が、半導体装置1の上面の形状と同様の形状をしている半導体装置1eである。
図35Bは、実施の形態8に係る半導体モジュール5ibの構造の一例を示す平面図である。
図35Bに示すように、半導体モジュール5ibは、実施の形態6に係る半導体モジュール5fdから、半導体装置1afcが、半導体装置1eの一方である半導体装置1ehgに変更され、半導体装置1afdが、半導体装置1eの他方である半導体装置1ehhに変更されて構成される。
ここで、半導体装置1ehgおよび半導体装置1ehhは、その上面の形状が、半導体装置1aの上面の形状と同様の形状をしている半導体装置1eであって、半導体層40の平面視において、内部境界線400eと上面境界線600aと位置が一致している半導体装置1eである。
[8-3.考察]
上記構成の半導体装置1eによると、半導体層40の平面視において、内部境界線400eの長さは、内部境界線が半導体層の長辺方向に直交する方向または平行な方向に一直線に伸びる構成からなる従来の半導体装置に比べて、長くなる。このため、第1のソースパッド1111から第2のソースパッド1121へ、または、第2のソースパッド1121から第1のソースパッド1111へと電流が流れる場合において金属層30を水平方向に流れる電流の通電断面積が大きくなる。
これにより、第1のソースパッド1111から第2のソースパッド1121へ、または、第2のソースパッド1121から第1のソースパッド1111へと電流が流れる場合における、半導体装置1eの抵抗値を、従来よりも低減することができる。
このように、上記構成の半導体装置1eによると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
上記構成の半導体モジュール5ibによると、半導体装置1ehgと半導体装置1ehhとは、半導体装置1ehgの各辺、および、半導体装置1ehhの各辺に対して、傾いた位置関係に配置される。
これにより、半導体モジュール5ibにおいて、半導体装置1ehgの発熱による半導体装置1ehhへの影響、および、半導体装置1ehhの発熱による半導体装置1ehgへの影響を低減できる。
このように、上記構成の半導体モジュール5ibによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
以下、角θ4の好ましい範囲について考察する。
図36および図37は、角θ4と、半導体装置1eのオン抵抗、すなわち、第1のソースパッド1111から第2のソースパッド1121へ、または、第2のソースパッド1121から第1のソースパッド1111へと電流が流れる場合における、半導体装置1eの抵抗における、金属層30の抵抗成分の比率(以下、「金属層抵抗成分比率」とも称する)との関係を示すグラフである。
図36および図37において、横軸は角θ4であり、縦軸は金属層抵抗成分比率である。
図36および図37において、黒丸は、金属層30の厚さの仕上がり寸法が規定値である場合における金属層抵抗成分比率を示し、図36において、白丸は、金属層30の厚さの仕上がり寸法が規定値より4%薄くなっている場合における、金属層抵抗成分比率を示し、図37において、白丸は、金属層30の厚さの仕上がり寸法が規定値より10%薄くなっている場合における、金属層抵抗成分比率を示す。
半導体装置1eは、その製造工程における製造バラつきにより、金属層30の厚さの仕上がり寸法が、±4%の範囲でバラついてしまうことがある。
図36に示すように、半導体装置1eは、金属層30の厚さの仕上がり寸法が、製造バラつきにより規定値より4%薄くなった場合であっても、θ4が16度以上であれば、θ4が0度の場合において金属層30の厚さの仕上がり寸法が規定値通りであるときの金属層抵抗成分比率を維持することができる。
このため、θ4は、16度以上であることが好ましい。
また、図37に示すように、半導体装置1eは、θ4を26度以上とすることで、θ4が0度の場合における金属層抵抗成分比率を維持しながら、金属層30の厚さを10%削減することができる。
このため、半導体装置1eは、θ4を26度以上とすることで、あたかも金属層30の厚さを10%厚くしたのと同等の低抵抗化の効果を得ることができる。このように、θ4は26度以上であることが好ましい。
以下、半導体モジュール5ibにおいて、実装基板50fbの長手方向が伸びる方向(図35B中のx軸方向)における、半導体装置1ehgと半導体装置1ehgとのずれ量(以下、「半導体装置1e間のずれ量」とも称する)について考察する。
発明者らは、半導体モジュール5ibにおいて、半導体装置1e間のずれ量を大きくすることで、半導体装置1ehgの発熱による半導体装置1ehhへの影響、および、半導体装置1ehhの発熱による半導体装置1ehgへの影響を低減できるとの知見を得た。一方で、半導体装置1e間のずれ量を大きくし過ぎてしまうと、実装基板50fdの長手方向が長くなってしまうというデメリットが生じてしまう。
このため、発明者らは、半導体装置1e間のずれ量の効果的な値を算定すべく、鋭意実験、検討を繰り返し行った。その結果、発明者らは、半導体装置1e間のずれ量は、実装基板50fdの長手方向が伸びる方向における半導体装置1eの幅の半分以上であることが好ましいとの知見を得た。
図38は、半導体モジュール5ibにおける、2つの半導体装置1e(半導体装置1ehgおよび半導体装置1ehg)のサイズおよび半導体装置1e間のずれ量と、2つの半導体装置1eの中心を結ぶ直線と実装基板50fdの長手方向が伸びる方向に直交する方向とのなす角θとの関係を示す模式図である。
図39は、発明者らが好ましいと考える、2つの半導体装置1eのサイズおよび半導体装置1e間のずれ量と、θとの関係の一例を示す図である。
図38および図39において、長さYは、半導体装置1eの、実装基板50fdの長手方向が伸びる方向に直交する方向における幅であり、長さXは、半導体装置1eの、実装基板50fdの長手方向が伸びる方向における幅であり、長さTは、実装基板50fdの長手方向が伸びる方向に直交する方向における、2つの半導体装置1e間の距離であり、角θは、2つの半導体装置1eの中心を結ぶ直線と実装基板50fdの長手方向が伸びる方向に直交する方向とのなす角である。
図39に示すように、角θは、25.8度~26.0度となり、ずれ量としては26度以上が好ましい。
本実施の形態8の効果は、半導体装置1eの金属層30を流れる電流が水平方向に流れるときの抵抗成分を低減することである。しかし、内部境界線400が元々水平成分に電流を流せない箇所を含むと効果が希薄となる。つまり、第1のトランジスタと第2のトランジスタとでそれぞれチャネルが形成されて導通に寄与する、いわゆる活性領域同士が対向して内部境界線400が構成されていなければ、いくら内部境界線400が長くなっても、効果を期待することはできない。したがって、本実施の形態8の効果を適切に得るには、内部境界線400が、活性領域同士の対向長だけで構成されることが望ましい。
また、上述の内部境界線400の傾斜角θには上限がある。半導体装置1eの長辺の長さLxと短辺の長さLyから算出されるアスペクトα(=Ly/Lx)とすると、内部境界線400の2つの終端が半導体装置1eの短辺上にある場合の角θの上限はatan(α)度であり、内部境界線400の2つの終端が半導体装置1eの長辺上にある場合の角θの上限はatan(1/α)度である。
(補足)
以上、本開示の一態様に係る半導体装置および半導体モジュールについて、実施の形態1~実施の形態8に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の1つまたは複数の態様の範囲内に含まれてもよい。