JP2015130516A - 半導体素子 - Google Patents

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Abstract

【課題】フリップチップのドレイン電極とサブストレートのコンタクト構造を改良する。【解決手段】半導体素子２００（フリップチップ）は、介在層によってドレインコンタクト（ドレイン金属）２１６から分離されたサブストレート２０２を含む。介在層を通じて延びる半導体素子の動作時において、トレンチ状のフィードスルー要素２３０を用いて、ドレインコンタクト及びサブストレートを電気的に接続する。【選択図】図２

Description

本教示による実施形態は、主に半導体素子に関連する。
「フリップチップ」は半導体素子であり、半田ボールのパターンが前記チップ表面の１表面上に配置されている。作製時に、前記チップの上面上に前記半田ボールが形成される。その後、前記上面が下方を向きかつ前記半田ボールが回路基板上の対応するパッドと揃うように前記チップを反転することにより、前記チップを容易に,例えば,回路基板上に取り付けることができる。
非フリップチップ半導体素子において、ゲートコンタクトおよびソースコンタクトは前記チップの片面（例えば、上面）上にあり、ドレインコンタクトは前記チップの反対側の表面（例えば、下面）上にある。フリップチップにおいて、ゲートコンタクト、ソースコンタクトおよびドレインコンタクトは、前記チップの同一表面上にある。従来のフリップチップにおいてソースとドレインとの間に回路を形成する場合、「拡散シンカー」または「深シンカー」１１０が図１に示すようにドレイン１２０とサブストレート１３０との間においてエピタキシャル層１５０内に形成される。動作上は、ソース１４０から電流が前記サブストレートへと到達し前記サブストレートを通じてドレインへと公知の様態で流れる。
前記シンカーは、等方性拡散プロセスを用いて形成される。この等方性拡散プロセスにおいて、前記シンカーが前記サブストレートと接触するまで、ドーパント材料がエピタキシャル層を通じて拡散される。しかし、前記シンカーは下方に（ｙ方向に）拡散するため、前記シンカーは、構造の表面（ｘ方向）にも拡散し、より高抵抗のエピタキシャル層中へ拡散する。そのため、前記シンカーの表面積が比較的大きくなり、その結果、各セルのサイズが増加し、セル密度が低下する。また、エピタキシャル層の抵抗もシンカーのサイズの増加と共に増加し、これにより、素子のオン抵抗（Ｒｄｓｏｎ）が増加する。さらに、前記等方性拡散プロセスは比較的遅いため、フリップチップの製造に必要な時間が増大し、スループットが低下し、これによりコストが増加する。

[要旨]
一般的に、本文書は、トレンチ状のフィードスルーを用いた半導体素子についての記述したものである。
本明細書中において、サブストレートが介在層によってドレインコンタクトから分離された半導体素子（例えば、フリップチップ）について記載される。前記素子の動作時において、前記介在層を通過するトレンチ状のフィードスルー要素を用いて、前記ドレインコンタクトおよび前記サブストレートを電気的に接続する。
本教示による実施形態は、シンカーに関連する問題に対して解法を提供する。一実施形態において、導電性材料（例えば、タングステン）が充填された比較的深いトレンチを用いて、前記ドレインコンタクトを前記基板へと接続する。従来のシンカーと比較して、前記トレンチ（本明細書中、「フィードスルー」とも呼ぶ）の場合、占有表面積が少ないため、エピタキシャル層中における寄生抵抗が低下する。前記フィードスルーの作製と関連する効率もあり、これにより、スループット増大およびコスト低下に繋がる。当業者であれば、多様な図面中に例示される以下の詳細な説明を読めば、上記および他の目的ならびに本発明の利点を認識することができる。
添付図面は、本明細書において採用され、本明細書の一部を形成する。これらの図面は、本教示の実施形態を示し、以下の記載と共に、本教示の原則を説明するよう機能する。図面および明細書中、類似の参照符号は、類似の要素を指す。
図１は、従来の半導体素子の要素の断面図である。 図２は、実施形態による半導体素子の要素の断面図である。 図３Ａは、一実施形態における半導体素子の一部の上面図である。 図３Ｂは、実施形態におけるフィードスルーアレイの一部を示す。 図４は、実施形態におけるフィードスルーの配置構成の一例を示す。 図５は、本発明による一実施形態における、選択された寸法を示すフィードスルーの断面図である。 図６は、本発明の実施形態による半導体素子作製において用いられるプロセスのフローチャートである。 [詳細な説明]
以下の詳細な説明において、深い理解のために、多数の特定の詳細について説明する。しかし、当業者であれば、本明細書中の本教示はこれらの特定の詳細無しで、またはその均等物で実行することが可能である。他の場合において、本教示の態様を不必要に曖昧にしないために、周知の方法、手順、構成要素および回路の詳述を控える。
以下の詳細な説明の一部は、半導体素子作製のための手順、論理ブロック、処理および他の動作工程の記号表示について説明がなされるものである。これらの記載および表示は、本文書の本質を当業者に最も効果的に伝えるために、半導体素子作製分野の当業者によって用いられる手段である。本出願において、手順、論理ブロック、処理または、それと等価なものは、所望の結果を得るための工程または命令の首尾一貫したシーケンスとして認識されるべきである。これらの工程は、物理的量の物理的操作を必要とするものである。しかし、上記および類似の用語は、適切な物理的量と関連付けられるべきものであり、ひとえに便宜上の理由でこれらの量に付与されたものであることが念頭におかれるべきである。詳細に明記無き限り、また以下の議論から明らかでない限り、本出願全体において、「形成」、「実行」、「」生成、「堆積」、「エッチング」などの用語を用いた記載は、半導体素子作製の動作およびプロセス（例えば、図６のフローチャート６００）を指すものである。
図面は縮尺通りに記載されておらずまた、構造およびこれらの構造を形成する多様な層の一部のみを図示している場合もある。さらに、本明細書中に記載のプロセスおよび工程と共に、作製プロセスおよび工程が実施される場合がある。すなわち、本明細書中に図示および記載される工程の前、最中および／または後において、複数のプロセス工程が存在し得る。重要なことは、本発明による実施形態が、これらの他の（恐らくは従来の）製作プロセスおよび工程と共に（当該プロセスおよび工程を混乱させることなく）実行することが可能であることである。一般的に、本発明による実施形態を従来のプロセスの一部の代替として（周辺構造、プロセスおよび工程に有意な影響を与えることなく）用いることが可能である。
本明細書中用いられる「ｎ」という文字はｎ型ドーパントを指し、「ｐ」という文字はｐ型ドーパントを指す。正符号「＋」または負符号「−」は、相対的に高いドーパント濃度または相対的に低いドーパント濃度を指す。
本明細書中用いられる「チャンネル」という用語は、当業界で受け入れられた意味合いで用いられる。すなわち、電界効果トランジスタ（ＦＥＴ）内のチャンネルにおいて、電流はソース接合からドレイン接合へと移動する。チャンネルは、ｎ型半導体材料またはｐ型半導体材料のいずれかによって構成され得る。そのため、ＦＥＴは、ｎチャンネル素子またはｐチャンネル素子として指定される。
図１〜図６は、ｐチャンネル素子（詳細には、フリップチップとして具現化されたｐチャンネルパワーＭＯＳＦＥＴ（金属酸化物半導体ＦＥＴ））をベースにして議論される。しかし、本発明による実施形態はこれに限定されない。すなわち、本明細書中に記載される機能をｎチャンネル素子において用いることが可能である。すなわち、ｐ型ドーパントおよび材料をｎ型ドーパントおよび材料と置換することにより、図１〜図６についての議論をそのままｎチャンネル素子に当てはめることが可能であり、またその逆も成立する。
図２は、本発明の実施形態による半導体素子２００（例えば、フリップチップ）の一部を示す断面図である。素子２００は、導電性（例えば、ｐ＋またはｐ＋＋）サブストレート層２０２を含む。一実施形態において、サブストレート層２０２に隣接するバックメタル層２０４が設けられる。前記素子はまた、エピタキシャル層２０６によって例示される１つ、または、１つ以上のさらなる層も含む。本明細書中、これらの層をを介在層と呼ぶ。エピタキシャル層２０６は、図２中に図示されないさらなる構造、層または領域を含み得る。例えば、エピタキシャル層２０６は、例えば、絶縁層および領域と、接合およびチャンネル（逆転）層および領域と、本体領域とを含み得る。これらの構造、層および領域は当該分野において公知であるが、簡潔にするため図示していない。
複数のトレンチまたはトレンチ状のポリシリコンゲート２１０がエピタキシャル層２０６内に形成される。ゲート２１０は、前記エピタキシャル層内に部分的にで延びて構成される。絶縁キャップ（例えば、二酸化ケイ素、ＳｉＯ２）２１４により、エピタキシャル層２０６上にパターニングされた上側を覆うソース金属２１２（例えば、アルミニウム）からゲート２１０が絶縁される。ゲート２１０の間には、複数のトレンチまたはトレンチ状のソースコンタクト２２０が設けられる。これらの接点２２０は、部分的にエピタキシャル層２０６内に延びている。ドレイン金属２１６（例えば、アルミニウム）も、図２に示すようにエピタキシャル層２０６上にパターニングされ、絶縁領域（例えば、ＳｉＯ２）２１８によってソース金属２１２から絶縁される。一実施形態において、ソース金属２１２およびドレイン金属２１６は、各半田ボール（図２中図示せず。図３Ａを参照）へと接続される。
続けて図２を参照して、複数のトレンチまたはトレンチ状の要素２３０（本明細書中、フィードスルーとも呼ぶ）がエピタキシャル層２０６内に形成される。これらのフィードスルー２３０は、エピタキシャル層２０６を完全に貫通して、サブストレート層２０２と接触し、恐らくはサブストレート層２０２内へと延びる。フィードスルー２３０により、ドレイン金属２１６とサブストレート層２０２との間の電気接続が得られる。
従来のシンカーと比較して、フィードスルー２３０によって占有される面積および体積双方が低減される。このため、各セルのサイズ低減が可能となり、これにより、モバイル／ハンドヘルドデバイス（例えば、携帯電話およびスマートフォン）においてフリップチップが用いられる場合の重要検討事項であるセル密度の増加および／または素子サイズ低減が可能となる。また、シンカーと比較して、フィードスルー２３０の場合、エピタキシャル層２０６の抵抗が低下し、これにより、素子２００のオン抵抗（Ｒｄｓｏｎ）が低下する。さらに、フィードスルー２３０はシンカーよりもより短時間で作製が可能であるため、これにより、フリップチップの製造に必要な時間の低減およびスループット増大に繋がり、これによりコスト低減が可能となる。
一実施形態において、フィードスルー２３０およびソースコンタクト２２０は、同一のフィラー材料によって構成される。１つのこのような実施形態において、フィードスルー２３０およびソースコンタクト２２０は、タングステンによって構成される。タングステンを選択したのは、タングステンの熱係数がドープドシリコンよりも良好にシリコンと適合するからであり、また、タングステンはドープドシリコンよりも本質的に低抵抗であるからである。フィードスルートレンチおよびソース接触トレンチの充填材料として同一材料を用いることにより、以下にさらに説明するように、作製が容易化される。
一実施形態において、フィードスルー２３０用のトレンチおよびソースコンタクト２２０用のトレンチをそれぞれ同一のライナー材料でライニングした後、前記フィラー材料を堆積させ、これにより、前記フィラー材料が周囲のシリコンと接触するのを回避する。１つのこのような実施形態において、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）のコンフォーマルコーティングによって前記トレンチをライニングする。一実施形態において、前記Ｔｉコーティングの厚さはおよそ６００オングストロームであり、前記ＴｉＮコーティングの厚さはおよそ２００オングストロームである。前記フィードスルートレンチおよび前記ソース接触トレンチのライニングにおいて同一材料を用いることにより、以下にさらに説明するように作製が容易化される。
素子２００は、従来のシンカーによって従来提供されてきた機能をフィードスルー２３０が提供する点を除いて、公知の様態で動作する。電位をゲート２１０へと付加することにより、回路が完成し、電流がソース金属２１２からソースコンタクト２２０を通じてエピタキシャル層２０６内の構造（図示せず）へと流れ込み、サブストレート層２０２を通じてフィードスルー２３０を介してドレイン金属２１６へと流れる。
図３Ａは、本発明の一実施形態による半導体素子２００（例えば、フリップチップ）の一部を上から見た図（レイアウト図）である。図３の例において、２つの半田ボール３０２および３０４がソース金属２１２と接触し、半田ボール３０６がゲート金属３１６と接触し、半田ボール３０８がドレイン金属２１６と接触する。下側のドレイン金属２１６は、フィードスルー２３０のアレイ３１０であり、断面を図２に示す。よって、ドレイン金属２１６が複数のフィードスルー２３０上に形成されかつ複数のフィードスルー２３０へと接続され、半田ボール３０８がドレイン金属２１６上に形成される。
図３Ｂは、フィードスルーアレイ３１０の一部を示す。多数のフィードスルー２３０をドレイン金属２１６の領域内において（下側に）配置することができ、その結果、半田ボール３０８の下側において半田ボール３０８へと接続することができる。多数のフィードスルー２３０がアレイ３１０内に含まれるため、エレクトロマイグレーションの問題を引き起こすことなく高電流を前記フィードスルーに流すことが可能になる。詳細には、エレクトロマイグレーション閾値が高くなるように、アレイ内の各フィードスルーの寸法を選択する。
意義深いことに、再度図３Ａを参照して、ソース金属２１２、ゲート金属３１６およびドレイン金属２１６を含む表面領域３２０は、従来の拡散または深シンカーによって占有される表面積に対応する。換言すれば、フィードスルー２３０のアレイ３１０を収容するために必要な表面積は、シンカーによって占有される面積よりも実質的に小さい。そのため、上記において暗示したように、シンカーの代わりにフィードスルー２３０を用いることにより、さらなる構造（例えば、図３Ａに示すようなもの）に用いることが可能なチップ内の利用可能な領域が増大する。シンカーの代わりにフィードスルーを用いることにより、所与のサイズの素子内により多数のセルを設けることが可能になる。逆に言えば、所与数のセルに対して、パワーＭＯＳＦＥＴフリップチップのサイズを低減することも可能になる。
図４は、フィードスルー２３０の配置構成の一例を示す。この例において、これらのフィードスルーは、ドレイン金属２１６の領域の一下部のみにおいて集中的に配置されている。詳細には、図４の例において、フィードスルー２３０は、電流の流れる方向において（すなわち、ソース領域に向かって）集中的に配置される。その結果、フィードスルーはドレイン領域の領域４１０内に存在しなくなり、これにより、エピタキシャル層２０６の抵抗がさらに低下し（図２）、前記フィードスルーに用いられる表面積がさらに低減される。よって、領域４１０を他の構造のために（例えば、セル密度を増加させるために）用いることが可能になる。
図５は、選択された寸法を示すタングステンフィードスルー５１０および５１２の断面図である。図５の例において、フィードスルー５１０および５１２それぞれの幅Ｗは、約０．９ミクロン（より詳細には０．９５ミクロン）であり、（中心線に沿った）最短（最浅）点において測定された深さＤ１が約８．７ミクロン（より詳細には８．７３ミクロン）であり、最長（最深）点において測定された深さＤ２が約９．３ミクロン（より詳細には９．３１ミクロン）であり、隣接フィードスルー間の距離（ピッチＰ）が約１．７ミクロン（より詳細には１．７４ミクロン）である。これらの寸法により、タングステンフィードスルーのアレイの抵抗は、従来のシンカーと関連付けられた抵抗の約半分となる。
図６は、半導体素子（例えば、図２の素子２００）の作製において用いられるプロセスの一実施形態のフローチャート６００を示す。図６中において特定の工程を開示しているが、このような工程は一例に過ぎない。すなわち、本発明による実施形態は、図６中に記載される工程の多様な他の工程または変更例の実行にも良好に適合する。上記したように、エピタキシャル層２０６（図２）は、これらの図中に図示されない構造、層および領域を含み得、これらの構造、層および領域を形成する工程は、フローチャート６００中の工程の前に行うこともできるし、当該工程の最中に（当該工程の一部として）行うこともできるし、かつ／または当該工程の後に行うことも可能である。
図６のブロック６０２において、やはり図２を参照して、第１のマスクは、ソースコンタクト２２０の位置に対応する開口部を有する。第１のマスクをエピタキシャル層２０６の上面に付加する。前記開口部を通じてソースコンタクトのトレンチをエッチングした後、前記第１のマスクを除去する。前記ソースコンタクトのためのトレンチは、部分的に延びるが、エピタキシャル層２０６を完全には貫通しない。
ブロック６０４において、フィードスルー２３０の位置に対応する開口部を有する第２のマスクをエピタキシャル層２０６の上面へと付加する。フィードスルーのためのトレンチをこれらの開口部を通じてエッチングした後、前記第２のマスクを除去する。前記フィードスルーのためのトレンチは、エピタキシャル層２０６を完全に貫通して、サブストレート層２０２内へと延びる。
ブロック６０６において、コンフォーマルコーティングを前記ソースコンタクトトレンチの表面および前記フィードスルートレンチの表面へと付加する。一実施形態において、同一のプロセス工程において、前記コンフォーマルコーティングを前記ソースコンタクトトレンチおよびフィードスルートレンチの表面に付加する。１つのこのような実施形態において、前記同一の材料（例えば、ＴｉおよびＴｉＮ）を用いて、前記ソースコンタクトトレンチおよびフィードスルートレンチの表面をコーティングする。
ブロック６０８において、フィラー材料（例えば、タングステン）を前記ソースコンタクトトレンチ内および前記フィードスルートレンチ内に堆積させる。一実施形態において、同一のプロセス工程において、前記フィラー材料を前記ソースコンタクトトレンチおよびフィードスルートレンチ内へと堆積させる。
ブロック６１０において、エピタキシャル層２０６の上面と同一面またはほとんど同一面となるように、前記フィラー材料をエッチバックする。
ブロック６１２において、他の構造を形成することができる。例えば、アルミニウム金属を堆積およびパターニングすることで、ソース領域、ドレイン領域およびゲート領域を形成する。その後、前記ソース領域、ドレイン領域およびゲート領域上に半田ボールを配置する。
従来のプロセスと比較して、ｉ）前記フィードスルートレンチと関連付けられたマスクを付加する工程と、ｉｉ）前記フィードスルートレンチを形成する工程が追加されているが、従来の工程であるｉ）マスクを付加してシンカーを形成する工程と、ｉｉ）前記シンカーを形成する工程とは排除される。なぜならば、一実施形態において、前記フィードスルートレンチをコーティングおよび充填する工程と、前記ソースコンタクトトレンチをコーティングおよび充填する工程とが同時に行われるため、これらの工程に起因する作製プロセスの長期化については著しくはなく、あるいは長期化は全くないからである。従来のシンカーを形成するために必要な時間と比較して、フィードスルー２３０の作製に必要な時間はより短い。その結果、前記フィードスルーの導入により、作製プロセスの長さが総じて短縮され、これにより、スループット増大およびコスト低減が可能となる。
また、上述したように、前記フィードスルーに必要な表面積はより小さいため、従来のシンカーと比較して、エピタキシャル層中の寄生抵抗が低下する。その結果、各セルのサイズを低減することが可能になり、これにより、セル密度が向上する。さらに、素子のオン抵抗が低減する。
特定の本発明の実施形態についての上記記載は、例示および説明の目的のためのものであり、網羅的なものを意図しておらずまた本発明を開示の形態そのものに限定することも意図していない。よって、上記教示内容を鑑みれば、多くの改変例および変更例が可能である。実施形態は、本発明の原理およびその実際的用途を説明するために選択および記載されたものであり、これにより、当業者が本発明および多様な実施形態を最良に利用することが可能となり、特定の用途に適した多様な改変例が企図される。本発明の範囲は、本明細書に添付される特許請求の範囲およびその均等物によって規定されることが意図される。本明細書中記載される全ての要素、部品および工程が、好適に含まれる。当業者であれば理解するように、これらの要素、部品および工程のうち任意のものを他の要素、部品および工程と置換することも可能であるし、あるいは、これらの要素、部品および工程を削除することも可能であることが理解される。
本文書は、少なくとも以下のコンセプトを開示する。
コンセプト１．半導体素子であって、
導電性サブストレートと、
ドレインコンタクトであって、前記サブストレートは、介在層によって前記ドレインコンタクトから分離される、ドレインコンタクトと、
前記ドレインコンタクトに連結された複数の導電性トレンチ状のフィードスルー要素であって、前記複数の導電性トレンチ状のフィードスルー要素は前記介在層を通過し、前記フィードスルー要素は、前記ドレインコンタクトおよび前記サブストレートを電気的に接続させるように動作可能である、フィードスルー要素と、
を含む、半導体素子。

コンセプト２．前記介在層内に部分的に延びかつ前記介在層を完全には貫通しない複数のソースコンタクトをさらに含み、前記ソースコンタクトおよび前記フィードスルー要素は、同一のフィラー材料を含む、コンセプト１の半導体素子。

コンセプト３．前記フィラー材料はタングステンを含む、コンセプト２の半導体素子。

コンセプト４．前記フィードスルー要素は、前記フィラー材料を前記介在層から分離させるコンフォーマルコーティングをさらに含む、コンセプト２の半導体素子。

コンセプト５．前記コンフォーマルコーティングは、チタンおよび窒化チタンからなる群から選択された材料を含む、コンセプト４の半導体素子。


コンセプト６．前記コンフォーマルコーティングは、厚さが約６００オングストロームのチタンと、厚さが約２００オングストロームの窒化チタンとを含む、コンセプト４の半導体素子。

コンセプト７．前記素子はフリップチップを含み、前記フリップチップの表面上には、複数の半田ボールが形成され、前記ドレインコンタクトは、前記半田ボールのうち少なくとも１つに連結される、コンセプト１の半導体素子。

コンセプト８．前記フィードスルー要素は、前記素子のドレイン領域内にアレイ状に配置され、前記フィードスルー要素は、前記素子のソース領域に向かって集中的に配置される、コンセプト１の半導体素子。

コンセプト９．前記フィードスルー要素の最浅点における深さはおよそ８．７ミクロンであり、幅はおよそ０．９ミクロンであり、ピッチはおよそ１．７ミクロンである、コンセプト１の半導体素子。

コンセプト１０．フリップチップ半導体素子であって、
前記素子の第１の表面上のドレインコンタクトに連結された半田ボールを含む複数の半田ボールと、
前記素子の第２の表面上の金属層であって、前記第２の表面は前記第１の表面に対向する、金属層と、
前記金属層に隣接するサブストレートであって、前記サブストレートは、介在層によって前記ドレインコンタクトから分離される、サブストレートと、
導電性材料によって充填されかつ前記ドレインコンタクトへと連結された複数のトレンチ要素であって、前記トレンチ要素は、前記介在層を通じて前記サブストレート内へと延び、動作工程において、前記素子は回路を含み、前記回路は、ソースコンタクトから前記介在層、前記サブストレートおよび前記トレンチ要素を通じて前記ドレインコンタクトへと延びる、トレンチ要素と、
を含む、半導体素子。

コンセプト１１．前記ソースコンタクトおよび前記トレンチ要素は、同一のフィラー材料を含む、コンセプト１０の半導体素子。

コンセプト１２．前記フィラー材料はタングステンを含む、コンセプト１１の半導体素子。

コンセプト１３．前記トレンチ要素は、前記フィラー材料を前記介在層から分離させるコンフォーマルコーティングをさらに含む、コンセプト１１の半導体素子。

コンセプト１４．前記コンフォーマルコーティングは、チタンおよび窒化チタンからなる群から選択された材料を含む、コンセプト１３の半導体素子。

コンセプト１５．前記トレンチ要素は、前記ソースコンタクトに向かって集中的に配置される、コンセプト１０の半導体素子。

コンセプト１６．フリップチップを作製する方法であって、 構造のエピタキシャル層の表面内に第１の複数のトレンチを形成する工程であって、前記第１の複数のトレンチは、部分的な様態のみで延び、完全には前記エピタキシャル層を貫通しない、工程と、
前記表面中に第２の複数のトレンチを形成する工程であって、前記第２の複数のトレンチは、前記エピタキシャル層を完全に貫通してサブストレート内へと延びて、前記エピタキシャル層の第２の表面に隣接する、工程と、
同一のプロセス工程において、同一の導電性フィラー材料を前記第１の複数のトレンチおよび前記第２の複数のトレンチ双方の内部に堆積させる工程であって、その後前記第１の複数のトレンチはソースコンタクトとして用いられる第１の半田ボールへと電気的に連結され、その後前記第２の複数のトレンチはドレインコンタクトとして用いられる第２の半田ボールへと電気的に連結される、工程と、
を含む、方法。

コンセプト１７．前記フィラー材料はタングステンを含む、コンセプト１６の方法。

コンセプト１８．同一のプロセス工程において、前記第１の複数のトレンチをライニングさせかつおよび前記第２の複数のトレンチをライニングさせさせるコンフォーマルコーティングを堆積させる工程をさらに含む、コンセプト１６の方法。

コンセプト１９．前記コンフォーマルコーティングは、チタンおよび窒化チタンからなる群から選択された材料を含む、コンセプト１６の方法。

コンセプト２０．前記第２の複数のトレンチは、前記素子のドレイン領域内においてアレイ状に配置され、前記第２の複数のトレンチは、前記フリップチップのソース領域に向かって集中的に配置される、コンセプト１６の方法。

Claims (20)

  1. 半導体素子であって、
    導電性サブストレートと、
    ドレインコンタクトであって、前記サブストレートは、介在層によって前記ドレインコンタクトから分離される、ドレインコンタクトと、
    前記ドレインコンタクトに連結された複数の導電性トレンチ状のフィードスルー要素であって、前記複数の導電性トレンチ状のフィードスルー要素は前記介在層を通過し、前記フィードスルー要素は、前記ドレインコンタクトおよび前記サブストレートを電気的に接続させるように動作可能である、フィードスルー要素と、
    を含む、半導体素子。
  2. 前記介在層内に部分的に延びかつ前記介在層を完全には貫通しない複数のソースコンタクトをさらに含み、前記ソースコンタクトおよび前記フィードスルー要素は、同一のフィラー材料を含む、請求項１に記載の半導体素子。
  3. 前記フィラー材料はタングステンを含む、請求項２に記載の半導体素子。
  4. 前記フィードスルー要素は、前記フィラー材料を前記介在層から分離させるコンフォーマルコーティングをさらに含む、請求項２に記載の半導体素子。
  5. 前記コンフォーマルコーティングは、チタンおよび窒化チタンからなる群から選択された材料を含む、請求項４に記載の半導体素子。
  6. 前記コンフォーマルコーティングは、厚さが約６００オングストロームのチタンと、厚さが約２００オングストロームの窒化チタンとを含む、請求項４に記載の半導体素子。
  7. 前記素子はフリップチップを含み、前記フリップチップの表面上には、複数の半田ボールが形成され、前記ドレインコンタクトは、前記半田ボールのうち少なくとも１つに連結される、請求項１に記載の半導体素子。
  8. 前記フィードスルー要素は、前記素子のドレイン領域内にアレイ状に配置され、前記フィードスルー要素は、前記素子のソース領域に向かって集中的に配置される、請求項１に記載の半導体素子。
  9. 前記フィードスルー要素の最浅点における深さはおよそ８．７ミクロンであり、幅はおよそ０．９ミクロンであり、ピッチはおよそ１．７ミクロンである、請求項１に記載の半導体素子。
  10. フリップチップ半導体素子であって、
    前記素子の第１の表面上のドレインコンタクトに連結された半田ボールを含む複数の半田ボールと、
    前記素子の第２の表面上の金属層であって、前記第２の表面は前記第１の表面に対向する、金属層と、
    前記金属層に隣接するサブストレートであって、前記サブストレートは、介在層によって前記ドレインコンタクトから分離される、サブストレートと、
    導電性材料によって充填されかつ前記ドレインコンタクトへと連結された複数のトレンチ要素であって、前記トレンチ要素は、前記介在層を通じて前記サブストレート内へと延び、動作工程において、前記素子は回路を含み、前記回路は、ソースコンタクトから前記介在層、前記サブストレートおよび前記トレンチ要素を通じて前記ドレインコンタクトへと延びる、トレンチ要素と、
    を含む、半導体素子。
  11. 前記ソースコンタクトおよび前記トレンチ要素は、同一のフィラー材料を含む、請求項１０に記載の半導体素子。
  12. 前記フィラー材料はタングステンを含む、請求項１１に記載の半導体素子。
  13. 前記トレンチ要素は、前記フィラー材料を前記介在層から分離させるコンフォーマルコーティングをさらに含む、請求項１１に記載の半導体素子。
  14. 前記コンフォーマルコーティングは、チタンおよび窒化チタンからなる群から選択された材料を含む、請求項１３に記載の半導体素子。
  15. 前記トレンチ要素は、前記ソースコンタクトに向かって集中的に配置される、請求項１０に記載の半導体素子。
  16. フリップチップを作製する方法であって、 構造のエピタキシャル層の表面内に第１の複数のトレンチを形成する工程であって、前記第１の複数のトレンチは、部分的な様態のみで延び、完全には前記エピタキシャル層を貫通しない、工程と、
    前記表面中に第２の複数のトレンチを形成する工程であって、前記第２の複数のトレンチは、前記エピタキシャル層を完全に貫通してサブストレート内へと延びて、前記エピタキシャル層の第２の表面に隣接する、工程と、
    同一のプロセス工程において、同一の導電性フィラー材料を前記第１の複数のトレンチおよび前記第２の複数のトレンチ双方の内部に堆積させる工程であって、その後前記第１の複数のトレンチはソースコンタクトとして用いられる第１の半田ボールへと電気的に連結され、その後前記第２の複数のトレンチはドレインコンタクトとして用いられる第２の半田ボールへと電気的に連結される、工程と、
    を含む、方法。
  17. 前記フィラー材料はタングステンを含む、請求項１６に記載の方法。
  18. 同一のプロセス工程において、前記第１の複数のトレンチをライニングさせかつおよび前記第２の複数のトレンチをライニングさせさせるコンフォーマルコーティングを堆積させる工程をさらに含む、請求項１６に記載の方法。
  19. 前記コンフォーマルコーティングは、チタンおよび窒化チタンからなる群から選択された材料を含む、請求項１８に記載の方法。
  20. 前記第２の複数のトレンチは、前記素子のドレイン領域内においてアレイ状に配置され、前記第２の複数のトレンチは、前記フリップチップのソース領域に向かって集中的に配置される、請求項１６に記載の方法。

    トレンチ状のフィードスルーを用いた半導体素子
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