JP2007013063A - 半導体装置 - Google Patents

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和之 今村
Masao Oshima
政男 大島
Takashi Suzuki
貴志 鈴木
Toyoji Sawada
豊治 澤田
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Abstract

【課題】バンプの接合部における電流集中を防止して、電流密度を均一にすることができるバンプ配線構造を提供する。
【解決手段】 バンプ３７が接合された接続パッド３２から離間して配線層４１を設ける。接続パッド３２と配線層４１とを電気的に接続する複数の柱状の導電体４３を配置する。柱状の導電体４3をバンプ３７の接合部分に対応する接合領域の全体にわたって配置することで、接合部分における電流密度を均一化する。また、電子流の方向に応じて柱状の導電体４３の配置密度を変化させることにより、バンプ接合部における電流密度をより一層均一にする。
【選択図】図３

Description

本発明は半導体装置に関し、特に半導体素子の外部接続用電極端子部の接続構造に関する。
電子機器の小型化、高性能化ならびに低価格化を実現するために、当該電子機器に搭載される半導体装置にあっても小型化、高性能化ならびに低価格化が求められており、その外部接続用電極端子構造の一つとして、はんだバンプが適用されている。
そして、当該半導体装置の小型化の要求に沿って、外部接続用電極端子としてのはんだバンプもより小形化・小径化がなされつつある。
一方、当該半導体装置の高速動作の為に、扱う電流量が大きくなる方向にある。
このため、一つのはんだバンプに流れる電流密度が高まり、当該はんだバンプを構成するはんだ材及び／或いは当該はんだバンプの下地金属層にエレクトロマイグレーションを生じ、当該はんだバンプの内部にボイド（空洞）を生じてしまう可能性が高い。
かかるボイドの存在は．当該はんだバンプに於ける電流路の断面積を減じて電気抵抗を増加せしめてしまい、当該半導体装置の動作速度に悪影響を与えると共に、当該半導体装置の信頼性を低下させてしまう。
当該はんだバンプ用はんだ材として、所謂鉛フリーのはんだ材が適用されつつあるが、当該鉛フリーはんだは、従来の鉛含有はんだに比して、エレクトロマイグレーション耐性が低いとされている。
図１に、はんだバンプからなる外部接続用電極端子を有する半導体装置の、当該はんだバンプ部示の構成の一例を示す。
同図に於いて、半導体基板１の一方の主面に配設されたアルミニューム（Ａｌ）配線層には端子パッド部２が配設され、当該端子パッド２上にはチタン（Ｔｉ）層３、銅（Ｃｕ）層４、ニッケル（Ｎｉ）層５からなる下地金属層６を介して、錫（Ｓｎ）−銀（Ａｇ）はんだからなるはんだバンプ７が配設されている。端子パッド部２と下地金属層６とが接触する領域は、窒化シリコンからなるパッシベーション層８、及び当該パッシベーション層８を覆うポリイミド層９からなる表面保護膜により画定されている。
このような外部接続用電極端子構造にあっては、図2に模式的に示すように、外部接続用電極端子の下地金属層６と当該下地金属層６に接続された配線層２１との接続領域中、当該配線層２１が導出・延在される部位即ち下地金属層６の端部に於いて電流が集中、即ち電子(エレクトロン，ｅ−)の流入が集中して、はんだバンプ７及び／或いは下地金属層６にエレクトロマイグレーションが生じる。この結果、バンプの内部にボイド（空洞）２２を生じてしまう。
尚、前記図1に示すところの半導体基板１の内部には、通常の半導体プロセスにより能動素子及び／或いは受動素子が形成されており、また当該半導体基板１の主面上には、所謂多層配線構造が配設されて、前記能動素子及び／或いは受動素子は相互に電気的に接続されている。（詳細構造は図示せず）
前記外部接続用の端子パッド部２は、前記配線層の延在部の途中、或いは一端に選択的に配設される。
特開２０００−１９５８６６号公報 特開２００２−１６０６５号公報
上述の如く、半導体基板の一方の主面上に配設された配線層と外部接続用電極端子との接続部に於いて、当該外部接続用電極端子と配線層との間に流れる電流の局所的な集中により、外部接続用電極端子及び／或いは当該外部接続用電極端子の下地金属層に於いてエレクトロマイグレーションが生じる。この結果外部接続用電極端子を構成するバンプの内部にボイド（空洞）を生じ、外部接続用電極端子部の抵抗の増加を招き、更には当該半導体装置の信頼性の低下を招来してしまう。
従って、配線層と外部接続用電極端子との接続部に於いて、電流の局所的な集中を生ずる恐れの無い接続構造を得ることが必要である。
本発明は、配線層と外部接続用電極端子との接続部に於いて、電流の局所的な集中を生じない接続構造を提供しようとするものである。
この為、本発明によれば、半導体基板上に配設され、所定の方向に延在する配線層と、前記配線層上に複数の柱状の導電体を介して配設された外部接続用電極端子とを備え、前記柱状の導電体は、前記外部接続用電極端子下にあって、前記配線層の延在する方向に対応して配設密度が異ならしめられてなることを特徴とする半導体装置、或いは、半導体基板上に第一の絶縁層を介して配設され、所定の方向に延在する配線層と、前記配線層上に第二の絶縁層を介して配設された外部接続用電極端子と、前記配線層と前記外部接続用電極とを電気的に接続するよう前記外部接続用電極端子下の前記第二の絶縁層中に配設された複数の柱状の導電体とを備え、前記柱状の導電体は、前記外部接続用電極端子下にあって、前記配線層の延在する方向に対応して配設密度が異ならしめられてなることを特徴とする半導体装置が提供される。
本発明によれば、配線層上に複数の柱状導電体を介して配設された外部接続用電極を備えた半導体装置に於いて、前記柱状導電体は、前記外部接続用電極下にあって、前記配線層の延在する方向に対応して配設密度が異ならしめられている。より具体的には、外部接続用電極下にあって、前記配線層の延在する方向に対応して、前記柱状導電体の配設密度が漸次低下されてなる構造とされる。
かかる柱状導電体の選択的な配置により、配線層と外部接続用電極端子との接続部に於いて、当該外部接続用電極端子と配線層との間に流れる電流の局所的な集中を生ぜず、もって外部接続用電極端子及び／或いは当該外部接続用電極端子の下地金属層に於いてエレクトロマイグレーションを生じない。
従って、外部接続用電極端子を構成するバンプの内部にボイド（空洞）を生ずることが無く、もって当該外部接続用電極端子部の抵抗の増加、或いは当該半導体装置の信頼性の低下を招来しない。
本発明の実施の形態について図面を参照しながら説明する。
図３に、本発明にかかる半導体装置の配線構造として、はんだバンプからなる外部接続用電極端子を有する半導体装置の、当該はんだバンプ部の構成を示す。
同図に於いて、半導体基板３１の一方の主面にはアルミニューム（Ａｌ）からなる端子パッド部３２が配設され、当該端子パッド３２上にはチタン（Ｔｉ）層３３、銅（Ｃｕ）層３４、ニッケル（Ｎｉ）層３５からなる下地金属層３６を介して、錫（Ｓｎ）−銀（Ａｇ）はんだからなるはんだバンプ３７が配設されている。
端子パッド部３２と下地金属層３６とが接触する領域は、窒化シリコンからなるパッシベーション層３８、及び当該パッシベーション層３８を覆うポリイミド層３９からなる表面保護膜により画定されている。当該パッシベーション層３８を覆うポリイミド層３９により、接続用開口４０が画定される。
本発明にあっては、このような外部接続用電極端子構造に於いて、前記端子パッド部３２に対する配線として、当該端子パッド部３２の下層に位置して配線層４１が配設され、当該配線層４１と端子パッド３２との間は、前記接続用開口４０に規定される領域に対応した領域（直下の領域）に於いて、層間絶縁層４２を貫通して選択的に配設された複数の柱状の導電体４３に電気的・機械的に接続される。尚、当該配線層４１は、アルミニューム（Ａｌ）或いは銅（Ｃｕ）から形成され、また柱状の導電体（プラグ）４３はタングステン（Ｗ）或いはアルミニューム（Ａｌ）或いは銅（Ｃｕ）から形成される。
かかる構造によれば、配線層４１と外部接続用電極端子のはんだバンプ３７との間に流れる電流は、接続用開口４０に規定される領域に対応した領域（直下の領域）に於いて、複数の柱状の導電体（タングステンプラグ）４３を介して分散しながら流れる。従って、配線層４１と外部接続用電極端子との接続部に於いて、当該外部接続用電極端子と配線層４１との間に流れる電流の局所的な集中が生じない。即ち、端子パッド３２と下地金属層３６との接触部、ならびに下地金属層３６とはんだバンプ３７との接触部を流れる電流の電流密度が均一化され、はんだバンプ３７へ流れ込む電子ｅ−の密度が均一化される。これにより、外部接続用電極端子及び／或いは当該外部接続用電極端子の下地金属層３６に於いてエレクトロマイグレーションの発生が防止される。
この結果、外部接続用電極端子を構成するバンプの内部にボイド（空洞）を生ずることが無く、もって外部接続用電極端子部の抵抗の増加、当該半導体装置の信頼性の低下を招来することは無い。
尚、図3に示すところの半導体基板３1の内部には、通常の半導体プロセスにより能動素子及び／或いは受動素子が形成されており、また当該半導体基板３1の主面上には、所謂多層配線構造が配設されて、前記能動素子及び／或いは受動素子は相互に電気的に接続されている。（詳細構造は図示せず）
前記外部接続用の端子パッド部３２は、前記配線層の延在部の途中、或いは一端に選択的に配設される。また、前記下地金属層３６は、前述の如きチタン（Ｔｉ）層３３／銅（Ｃｕ）層３４／ニッケル（Ｎｉ）層３５の積層構造に特定されるものではなく、はんだバンプ３７と端子パッド３２との間の遮蔽効果を有する金属を選択し適宜組合せることができる。
更に、当該はんだバンプ３７も、錫（Ｓｎ）−銀（Ａｇ）はんだに特定されるものではなく、錫（Ｓｎ）−ビスマス（Ｂｉ）等の錫系合金（はんだ）であっても良い。
かかる複数の柱状の導電体（タングステンプラグ）４３を、接続用開口４０に規定される領域、即ち層間接続領域の全体に均一な密度をもって配設した状態を図４に示す。同図において、黒色の四角形（矩形）で示される部分が柱状の導電体（タングステンプラグ）４３である。当該柱状の導電体（タングステンプラグ）４３の断面形状は、実デバイスにあっては略円形である。
図５は、図４に示す形態に於いて、はんだバンプ３７の中心からの距離に応じて流れる電流の電流密度（単位：×１０５Ａ／ｃｍ２）の変化をシミュレーションで求めた結果を示す。図５中、実線が図４に示す柱状の導電体（タングステンプラグ）４３の配置とした場合の電流密度を示し、点線は前記図１に示す従来のバンプ接続構造の場合の電流密度を示す。尚、図５において、縦軸は電流密度を示し、横軸はバンプ３７の中心からの距離（単位：μｍ）を示す。
シミュレーションにおいて、バンプ３７の接合部分の直径ははんだバンプ３７の直径にほぼ等しい５０μｍとした。また、電子の流れる方向は一方向からとし、図５の横軸の距離が正の側から負の側へと流れるような設定とした。すなわち、図１及び２に示すはんだバンプ７の右端が図５における横軸の２５μｍの位置に相当し、はんだバンプ３７の左端が−２５μｍに相当する。
図５から明らかなように、点線で示す従来の構造では、はんだバンプ３７の左端での電流密度が１×１０５Ａ／ｃｍ２に達する値であるのに対し、実線で示す図４に示す構造では、０．５×１０５Ａ／ｃｍ２程度であり、約半分まで減少している。また、はんだバンプ３７の右端においては、点線で示す従来のバンプ配線構造の電流密度より、実線で示す本実施例による配線構造の電流密度の方が高くなっている。これにより、図４に示す配線構造を用いることで、はんだバンプ３７に流れる電流密度が全体的に均一化されることが確認された。
次に、図４に示す柱状の導電体（タングステンプラグ）４３の配置として、以下の条件における電流密度分布をシミュレーションにより求めた。
１）電流をＸ１方向のみに６００ｍＡ流した場合。
２）電流をＸ１方向とＸ２方向とにそれぞれ３００ｍＡ流した場合。
３）電流をＸ１方向とＹ１方向とにそれぞれ３００ｍＡ流した場合。
４）電流をＸ１方向、Ｙ１方向、Ｘ２方向にそれぞれ２００ｍＡ流した場合。
５）電流をＸ１方向、Ｙ１方向、Ｘ２方向、Ｙ２方向にそれぞれ１５０ｍＡ流した場合。
上述の１）〜５）の場合においては、いずれもバンプ３７に流れる電流は全体で６００ｍＡとした。
図６は、シミュレーションの結果を示すグラフである。図６（ａ）はＸ１−Ｘ２方向の電流密度分布を示し、図６（ｂ）はＹ１−Ｙ２方向の電流密度分布を示す。
図６（ａ）に示すように、電流をＸ１方向とＸ２方向の両方向に流す条件２）、４）、５）において、Ｘ１−Ｘ２方向における電流密度分布のグラフはほぼ平坦で対称であり、電流密度が比較的均一になる。
また、図６（ｂ）に示すように、電流をＹ１方向とＸ２方向の両方向に流す条件５）及びＹ１方向とＸ２方向の両方向に流さない条件１）、２）において、Ｙ１−Ｙ２方向における電流密度分布のグラフはほぼ平坦で対称であり、電流密度が比較的均一になる。
図６（ａ）、図６（ｂ）に示すシミュレーション結果より、柱状の導電体４３を均一に配置した場合、対向する両方向のうちいずれか一方向にのみ電流を流すと、その方向における電流密度は大きくなることが判明した。
すなわち、柱状の導電体４３を均一に配置した場合、対向する両方向に電流を流すかあるいは両方向とも電流を流さない条件とすれば、電流密度分布を比較的均一にすることができることがわかった。
尚、図４に示される配線層４１は、前述の如く銅、或いはアルミニュームから形成されその形状も平板状とされるのが一般的であるが、図７に示すように、メッシュ状（格子状）形状としてもよい。この場合、柱状の導電体４３は、メッシュを構成する配線上に配設される。
本発明にあっては、前記柱状の導電体（タングステンプラグ）４３の配設形態を、前記図３に示される電流の流れに対応して配設することで、より大きな効果を得る。即ち、柱状の導電体（タングステンプラグ）４３の配置を、図８に示すような配置とすることで、電流密度を更に均一化を図るものである。即ち、柱状の導電体４３は、前記外部接続用電極端子下にあって、前記配線層４１の延在する方向に対応して配設密度が異ならしめられる。同図８に示される構成にあっては、柱状の導電体４３の配置密度を、電子ｅ−が流れてくる方向（すなわち電流が流れる方向）に向かって漸次小としている。
図８において、右側から電子ｅ−が流れてくる場合、柱状の導電体４３の密度を、はんだバンプ３７の中心（すなわち、金属層１０の中心）部から右側に向かって漸次小としている。このような柱状の導電体４３の配置構成とすることにより、配線４１の一方向（図８における右側）から電子ｅ−が流れてくる場合、電子ｅ−が集中し易いはんだバンプ３７の右側（下地金属層３６の右側）における柱状の導電体４３の配設密度が中央部を含む左側部分より小さいため、右側における電流密度が低減され、中央部付近の電流密度が増大する。
図９は、前記図５と同様に、図８に示すところの柱状の導電体（タングステンプラグ）４３の配置構造とした場合に、はんだバンプ３７の中心からの距離に応じて流れる電流の電流密度の変化をシミュレーションで求めた結果を示す。図９に於いて、実線が図８に示す柱状の導電体４３の配置とした場合の電流密度を示し、点線は前記図１に示す従来の接続構造における電流密度を示す。
図９に示すように、図８に示す柱状の導電体４３の配置構造とした場合の電流密度は、実線で示すように中央（距離０の位置）付近で最大の約０．４２×１０５Ａ／ｃｍ２となり、両側で減少した山型となる。これに対して、点線で示す従来の配線構造では、はんだバンプ３７の右端での電流密度が高くなり、１×１０５Ａ／ｃｍ２に達する値である。
最大電流密度を比較すると、図８に示す柱状の導電体４３の配置とした場合の最大電流密度は、従来の配線構造に於ける最大電流密度から約５８％も低減されており、はんだバンプ３７の全体にわたって電流密度が均一化される。
図８に示す柱状の導電体４３の配置構造は、電子が一方向から流れてくる場合の例であるが、反対側からも電子が流れてくるような場合（対向する２方向から流れてくる場合）には、柱状の導電体４３の配置密度を当該反対側に向かっても漸次小さくすることで、電流密度を均一化することができる。
次に、図８に示す柱状の導電体（タングステンプラグ）４３の配置構成として、以下の条件における電流密度分布をシミュレーションにより求めた。
１）電流をＸ１方向のみに６００ｍＡ流した場合。
２）電流をＸ１方向とＸ２方向とにそれぞれ３００ｍＡ流した場合。
３）電流をＸ１方向とＹ１方向とにそれぞれ３００ｍＡ流した場合。
４）電流をＸ１方向、Ｙ１方向、Ｘ２方向にそれぞれ２００ｍＡ流した場合。
５）電流をＸ１方向、Ｙ１方向、Ｘ２方向、Ｙ２方向にそれぞれ１５０ｍＡ流した場合。
上述の１）〜５）の場合においては、いずれも下地金属層３６を介してはんだバンプ３７を流れる電流は全体で６００ｍＡとした。
図１０はシミュレーションの結果を示すグラフである。図１０（ａ）はＸ１−Ｘ２方向の電流密度分布を示すグラフであり、図１０（ｂ）はＹ１−Ｙ２方向の電流密度分布を示すグラフである。図１０（ａ）に示すように、電流をＸ１方向とＸ２方向の両方向に流す条件２）、４）、５）において、Ｘ１方向側における電流密度はＸ２方向側より低くなり、最大電流密度はＸ２方向側となる。一方、Ｘ１−Ｘ２方向において、Ｘ１方向にのみ電流を流す条件１）、３）では、Ｘ１方向側における電流密度は、図６に示す場合（柱状の導電体４３を均一に分布さはて配置する場合）よりも低減され、比較的均一化される。
また、図１０（ｂ）に示すように、電流をＹ１方向とＸ２方向の両方向に流す条件５）及びＹ１方向とＸ２方向の両方向に流さない条件１）、２）において、Ｙ１−Ｙ２方向における電流密度分布のグラフはほぼ平坦で対称であり、電流密度が比較的均一になる。
図１０（ａ）、図１０（ｂ）に示すシミュレーション結果より、柱状の導電体４３を一方向に次第に密度が低くなるように配置した場合、対向する両方向のうちその一方向にのみ電流を流しても、その一方向における電流密度の増大が抑制される。即ち、電流を対向する方向のうち一方向にのみ流す場合、その一方向に沿って柱状の導電体４３の配置密度を次第に減少させることにより、電流密度分布を比較的均一にすることができる。
尚、図１０に示される配線層４１は、前述の如く銅、或いはアルミニュームから形成されその形状も平板状とされるのが一般的であるが、図１１に示すように、メッシュ状（格子状）形状としてもよい。この場合、柱状の導電体４３は、メッシュを構成する配線上に配設される。
また、一つの外部接続用電極端子部に電子が４方向から流入する場合、即ち当該外部接続用電極端子部に四方向に延在する配線層が接続される場合の、柱状の導電体（タングステンプラグ）４３の配置構成を図１２に示す。電子が４方向から流入する場合であっても、電子が流入する各方向に対応して、柱状の導電体（タングステンプラグ）４３の配置密度を、はんだバンプ３７の中央部に対応する位置から漸次に小さくすることで、はんだバンプ３７に於ける電流密度を均一化することができる。
図１２に示す柱状の導電体（タングステンプラグ）４３の配置構成として、以下の条件における電流密度分布をシミュレーションにより求めた。
１）電流をＸ１方向のみに６００ｍＡ流した場合。
２）電流をＸ１方向とＸ２方向とにそれぞれ３００ｍＡ流した場合。
３）電流をＸ１方向とＹ１方向とにそれぞれ３００ｍＡ流した場合。
４）電流をＸ１方向、Ｙ１方向、Ｘ２方向にそれぞれ２００ｍＡ流した場合。
５）電流をＸ１方向、Ｙ１方向、Ｘ２方向、Ｙ２方向にそれぞれ１５０ｍＡ流した場合。
上述の１）〜５）の場合においては、いずれも下地金属層３６を介してはんだバンプ３７を流れる電流は全体で６００ｍＡとした。
図１３はシミュレーションの結果を示すグラフである。図１３（ａ）はＸ１−Ｘ２方向の電流密度分布を示し、図１３（ｂ）はＹ１−Ｙ２方向の電流密度分布を示す。図１３（ａ）に示すように、電流をＸ１方向とＸ２方向の両方向に流す条件２）、４）、５）において、Ｘ１−Ｘ２方向における電流密度分布のグラフはほぼ平坦で対称であり、電流密度が比較的均一になる。
また、図１３（ｂ）に示すように、電流をＹ１方向とＸ２方向の両方向に流す条件５）及びＹ１方向とＸ２方向の両方向に流さない条件１）、２）において、Ｙ１−Ｙ２方向における電流密度分布のグラフはほぼ平坦で対称であり、電流密度が比較的均一になる。
図１３に示すシミュレーション結果と図６に示すシミュレーション結果とを比較すると、図１３に示す電流密度分布は、Ｘ１−Ｘ２方向、Ｙ１−Ｙ２方向ともに、中央部分（距離０の中心付近）が上昇しており、電流密度分布がより均一化される。
以上のように、配線層４１からはんだバンプ３７に流入する電子の方向が、一方向であってもあるいは複数の方向であっても、電子が流れてくる方向（すなわち、電流が流れる方向）に向かって柱状の導電体（タングステンプラグ）４３の配置密度を漸次小さくすることにより、はんだバンプ３７の接合部分における電流密度を均一化することができる。
これにより、エレクトロマイグレーションを生ずる恐れのあるような高い電流密度の領域を無くすことができ、当該エレクトロマイグレーションに起因したボイドの発生を大きく抑制することができる。
尚、図１２に示される配線層４１は、前述の如く銅、或いはアルミニュームから形成されその形状も平板状とされるのが一般的であるが、図１４に示すように、メッシュ状（格子状）形状としてもよい。この場合、柱状の導電体４３は、メッシュを構成する配線上に配設される。
尚、上述の実施例にあっては、柱状の導電体（タングステンプラグ）４３を、配線層４１と端子パッド部３２との間に配置したが、当該配線層４１と端子パッド部３２との間に更に他の金属層を配置し、当該金属層と配線層４１との間、並びに当該金属層と端子パッド３２との間にそれぞれ柱状の導電体（タングステンプラグ）を配設しても良い。かかる構成によれば、柱状の導電体（タングステンプラグ）による電流密度の均一化の効果をより一層高めることができる。
また、上述の例では、電子の流れ（電流）の方向に基づいて柱状の導電体（タングステンプラグ）４３の配置密度を決定したが、はんだバンプ３７の周囲に配設される配線層４１の電位に対応して、柱状の導電体（タングステンプラグ）４３の配置密度を決定してもよい。当該配線部において電位の高い部分と低い部分がある場合、電位の高い部分に対応して配置密度を漸次小さくすることで、電流密度を均一化することができる。
また、前記外部接続用電極端子部に接続される配線層４１に流れる電流値が大きな場合には、当該配線層４１と外部接続用電極端子部との接続箇所を分散、即ち図１５に示される様に配線４１を予め二つ４１ａ，４１ｂに分岐し、外部接続用電極端子部へは異なる方向から接続することとしても良い。
かかる場合、配線が予め複数に分岐されたことに加え、前記実施例の如く当該配線４１の接続箇所（複数、この場合は２箇所）に対応して、柱状の導電体４３の配設密度を設定することにより、はんだバンプ３７部における電流密度を一層均一化することができる。
従ってより大電流を扱う場合であっても、エレクトロマイグレーション、及び当該エレクトロマイグレーションに起因したボイドの発生を大きく抑制することができる。
また、本発明による電流分散構造は、前記実施例の如きはんだバンプ型の外部接続要電極端子構造に限らず、エレクトロマイグレーション、エレクトロマイグレーションによるボイドの発生を生ずる恐れのある電極構造に必要に応じて適用することができる。
従来の外部接続様端子構造を示す断面図である。 従来の外部接続様端子構造を示す模式図である。 本発明の実施形態による半導体装置の外部接続端子構造の断面図である。 柱状の導電体を金属層全体に均一な密度で配置した例を示す平面図である。 図４に示す柱状の導電体の配置とした場合に、バンプの中心からの距離に応じて流れる電流の電流密度の変化をシミュレーションで求めた結果を示すグラフである。 図４に示す柱状の導電体の配置とした場合に、バンプの中心からの距離に応じて流れる電流の電流密度分布をシミュレーションで求めた結果を示すグラフである。 図４に示す配線をメッシュ状にした例を示す平面図である。 柱状の導電体の配置密度を電子が流れてくる方向に向かって次第に小さくした場合の例を示す平面図である。 図８に示す柱状の導電体の配置とした場合に、バンプの中心からの距離に応じて流れる電流の電流密度の変化をシミュレーションで求めた結果を示すグラフである。 図８に示す柱状の導電体の配置とした場合に、バンプの中心からの距離に応じて流れる電流の電流密度分布をシミュレーションで求めた結果を示すグラフである。 図８に示す配線をメッシュ状にした例を示す平面図である。 電子が４方向から流れてくる場合の柱状の導電体の配置構成を示す平面図である。 図１２に示す柱状の導電体の配置とした場合に、バンプの中心からの距離に応じて流れる電流の電流密度分布をシミュレーションで求めた結果を示すグラフである。 図１２に示す配線をメッシュ状にした例を示す平面図である。 配線層を分岐した場合の平面図である。
符号の説明
１，３１ 半導体基板
２，３２ 端子パッド
３，３３ チタン層
４，３４ 銅層
５，３５ ニッケル層
６，３６ 下地金属層
７，３７ バンプ
８，３８ パッシベーション層
９，３９ ポリイミド層
４０ 開口部
４１ 配線層
４２ 絶縁層
４３ 柱状の導電体

Claims (10)

  1. 半導体基板上に配設され、所定の方向に延在する配線層と、
    前記配線層上に複数の柱状の導電体を介して配設された外部接続用電極端子と
    を備え、
    前記柱状の導電体は、接続用開口により規定される領域内に於いて配設されてなることを特徴とする半導体装置。
  2. 半導体基板上に配設され、所定の方向に延在する配線層と、
    前記配線層上に複数の柱状の導電体を介して配設された外部接続用電極端子と
    を備え、
    前記柱状の導電体は、前記外部接続用電極端子下にあって、前記配線層の延在する方向に対応して配設密度が異ならしめられてなることを特徴とする半導体装置。
  3. 半導体基板上に第一の絶縁層を介して配設され、所定の方向に延在する配線層と、
    前記配線層上に第二の絶縁層を介して配設された外部接続用電極端子と、
    前記配線層と前記外部接続用電極とを電気的に接続するよう、前記外部接続用電極下の
    前記第二の絶縁層中に配設された複数の柱状の導電体と
    を備え、
    前記柱状の導電体は、前記外部接続用電極端子下にあって、前記配線層の延在する方向に対応して配設密度が異ならしめられてなることを特徴とする半導体装置。
  4. 前記柱状の導電体は、前記配線層と前記外部接続用電極端子との間に於いて、接続用開口により規定される領域内に配設されてなることを特徴とする請求項２又は請求項３記載の半導体装置。
  5. 前記柱状の導電体は、前記配線層と前記外部接続用電極端子との間に於いて、前記接続用開口により規定される領域内に於いて、前記配線層の延在する方向に対応して配設密度が漸次低下されてなることを特徴とする請求項１又は請求項４記載の半導体装置。
  6. 前記配線層は、前記外部接続用電極端子下に位置して、幅広部を具備することを特徴とする請求項１又は請求項２叉は請求項３記載の半導体装置。
  7. 前記外部接続用電極端子が、はんだバンプから構成されてなることを特徴とする請求項１又は請求項２叉は請求項３記載の半導体装置。
  8. 前記外部接続用電極端子が、下地金属層を具備するはんだバンプから構成されてなることを特徴とする請求項７記載の半導体装置。
  9. 前記下地金属層が、はんだバンプに接するニッケル層、当該ニッケル層に接する銅層、及び当該銅層に接するチタン層を含むことを特徴とする請求項８記載の半導体装置。
  10. 前記柱状の導電体は、ダングステン又はアルミニューム又は銅からなることを特徴とする請求項１又は請求項２叉は請求項３記載の半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009013826A1 (ja) * 2007-07-25 2009-01-29 Fujitsu Microelectronics Limited 半導体装置
JP2010251754A (ja) * 2009-04-15 2010-11-04 Internatl Business Mach Corp <Ibm> Ｃ４ボール内の均一な電流密度のための金属配線構造体
US8436467B2 (en) 2007-06-15 2013-05-07 Rohm Co., Ltd. Semiconductor device
JP2014501446A (ja) * 2010-12-16 2014-01-20 日本テキサス・インスツルメンツ株式会社 エレクトロマイグレーション耐性フィードライン構造を有するｉｃデバイス
JP2015130516A (ja) * 2009-10-30 2015-07-16 ヴィシェイ−シリコニックス 半導体素子
US11658106B2 (en) 2018-09-19 2023-05-23 Fujitsu Limited Electronic device, electronic apparatus, and method for supporting design of electronic device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100901242B1 (ko) * 2007-07-11 2009-06-08 주식회사 네패스 전류 완화부를 포함하는 반도체 장치 및 그 제조 방법
CN101567325B (zh) * 2008-04-22 2010-08-18 元智大学 抵消电迁移的方法
JP5361264B2 (ja) * 2008-07-04 2013-12-04 ローム株式会社 半導体装置
US20110121438A1 (en) 2009-11-23 2011-05-26 Xilinx, Inc. Extended under-bump metal layer for blocking alpha particles in a semiconductor device
CN102201389A (zh) * 2010-03-23 2011-09-28 卡西欧计算机株式会社 设有锡扩散抑制层的半导体装置及其制造方法
US8901736B2 (en) * 2010-05-28 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Strength of micro-bump joints
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US9368437B2 (en) 2011-12-31 2016-06-14 Intel Corporation High density package interconnects
US9257276B2 (en) * 2011-12-31 2016-02-09 Intel Corporation Organic thin film passivation of metal interconnections
US8803337B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
CN113241336B (zh) * 2021-04-27 2023-12-01 上海华虹宏力半导体制造有限公司 半导体器件结构及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
KR100319896B1 (ko) 1998-12-28 2002-01-10 윤종용 반도체 소자의 본딩 패드 구조 및 그 제조 방법
JP2002016065A (ja) 2000-06-29 2002-01-18 Toshiba Corp 半導体装置
JP3910406B2 (ja) * 2001-10-31 2007-04-25 シャープ株式会社 半導体装置の検査方法
US20030122258A1 (en) * 2001-12-28 2003-07-03 Sudhakar Bobba Current crowding reduction technique using slots
TWI280641B (en) * 2001-12-28 2007-05-01 Via Tech Inc Chip structure

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510700B2 (en) 2007-06-15 2019-12-17 Rohm Co., Ltd. Semiconductor device
US8436467B2 (en) 2007-06-15 2013-05-07 Rohm Co., Ltd. Semiconductor device
US11037897B2 (en) 2007-06-15 2021-06-15 Rohm Co., Ltd. Semiconductor device
US8922010B2 (en) 2007-06-15 2014-12-30 Rohm Co., Ltd. Semiconductor device
US9053991B2 (en) 2007-06-15 2015-06-09 Rohm Co., Ltd. Semiconductor device
US9123628B2 (en) 2007-06-15 2015-09-01 Rohm Co., Ltd. Semiconductor device
US9466583B2 (en) 2007-06-15 2016-10-11 Rohm Co., Ltd. Semiconductor device
US9685419B2 (en) 2007-06-15 2017-06-20 Rohm Co., Ltd. Semiconductor device
US10032739B2 (en) 2007-06-15 2018-07-24 Rohm Co., Ltd. Semiconductor device
WO2009013826A1 (ja) * 2007-07-25 2009-01-29 Fujitsu Microelectronics Limited 半導体装置
JP2010251754A (ja) * 2009-04-15 2010-11-04 Internatl Business Mach Corp <Ibm> Ｃ４ボール内の均一な電流密度のための金属配線構造体
JP2015130516A (ja) * 2009-10-30 2015-07-16 ヴィシェイ−シリコニックス 半導体素子
JP2014501446A (ja) * 2010-12-16 2014-01-20 日本テキサス・インスツルメンツ株式会社 エレクトロマイグレーション耐性フィードライン構造を有するｉｃデバイス
US11658106B2 (en) 2018-09-19 2023-05-23 Fujitsu Limited Electronic device, electronic apparatus, and method for supporting design of electronic device

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