JP2734085B2 - 高周波パッケージ - Google Patents
高周波パッケージInfo
- Publication number
- JP2734085B2 JP2734085B2 JP1116120A JP11612089A JP2734085B2 JP 2734085 B2 JP2734085 B2 JP 2734085B2 JP 1116120 A JP1116120 A JP 1116120A JP 11612089 A JP11612089 A JP 11612089A JP 2734085 B2 JP2734085 B2 JP 2734085B2
- Authority
- JP
- Japan
- Prior art keywords
- side wall
- package
- ceramic frame
- source side
- side walls
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Casings For Electric Apparatus (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は10GHz以上の高周波帯で使用されるトランジ
スタ等のパッケージに関し、特に入出力のアイソレーシ
ョンを改善した高周波パッケージに関する。
スタ等のパッケージに関し、特に入出力のアイソレーシ
ョンを改善した高周波パッケージに関する。
〔従来の技術〕 従来、この種の高周波パッケージは、入出力のアイソ
レーションを良くするために、ソース側壁を金属壁にし
てアースに落とし、入出力間の容量を誘電体で構成した
ものより低減することで入出力のアイソレーションを良
くしていた。
レーションを良くするために、ソース側壁を金属壁にし
てアースに落とし、入出力間の容量を誘電体で構成した
ものより低減することで入出力のアイソレーションを良
くしていた。
即ち、第２図は従来のパッケージの一例を示す断面図
であり、パッケージ基台11の左右両側に金属製のソース
側壁12を立設し、これをソース端子13に接続する。ま
た、ソース側壁12に挟まれた側壁は、それぞれゲート側
壁14,ドレイン側壁（図示せず）として絶縁材で構成さ
れ、それぞれにはゲート端子16,ドレイン端子（図示せ
ず）を配設している。
であり、パッケージ基台11の左右両側に金属製のソース
側壁12を立設し、これをソース端子13に接続する。ま
た、ソース側壁12に挟まれた側壁は、それぞれゲート側
壁14,ドレイン側壁（図示せず）として絶縁材で構成さ
れ、それぞれにはゲート端子16,ドレイン端子（図示せ
ず）を配設している。
このパッケージでは、パッケージ基台11上にトランジ
スタ等の素子を搭載した後に側壁上に封止キャップを載
せ、かつAuSn等のろー材を用いて封止キャップを側壁に
溶着して封止を行っている。
スタ等の素子を搭載した後に側壁上に封止キャップを載
せ、かつAuSn等のろー材を用いて封止キャップを側壁に
溶着して封止を行っている。
上述した従来のパッケージは、金属からなるソース側
壁12の上にAuSn等の封止ろー材を用いて封止キャップを
溶着しているので、封止ろー材がソース側壁に対して濡
性が良く、封止ろー材がソース側壁を伝わってパッケー
ジ内に流れ込むことがある。このため、この流れ込んだ
封止ろー材が内装したトランジスタのボンディング線を
溶融させたり、他端子との短絡を生じさせる原因となる
等の問題を有していた。
壁12の上にAuSn等の封止ろー材を用いて封止キャップを
溶着しているので、封止ろー材がソース側壁に対して濡
性が良く、封止ろー材がソース側壁を伝わってパッケー
ジ内に流れ込むことがある。このため、この流れ込んだ
封止ろー材が内装したトランジスタのボンディング線を
溶融させたり、他端子との短絡を生じさせる原因となる
等の問題を有していた。
本発明は封止ろー材のパッケージ内への流れ込みを防
止した高周波パッケージを提供することを目的とする。
止した高周波パッケージを提供することを目的とする。
本発明の高周波パッケージは、パッケージ基台の周辺
に形成した金属製のソース壁及び絶縁性のゲート側壁，
ドレイン側壁の上縁にわたって導電性のセラミック枠を
一体に設け、このセラミック枠上に封止キャップをろー
材で接着する構成としている。
に形成した金属製のソース壁及び絶縁性のゲート側壁，
ドレイン側壁の上縁にわたって導電性のセラミック枠を
一体に設け、このセラミック枠上に封止キャップをろー
材で接着する構成としている。
この構成では、ろー材はセラミック枠により流れが阻
止され、ろー材が金属製のソース側壁を伝わってパッケ
ージ内に流れ込むことが防止される。
止され、ろー材が金属製のソース側壁を伝わってパッケ
ージ内に流れ込むことが防止される。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示し、同図（ａ）は上面
図、同図（ｂ）はそのＡ−Ａ線断面図を示している。
図、同図（ｂ）はそのＡ−Ａ線断面図を示している。
図において、高周波パッケージはAl2O3からなる略正
方形をした板状のパッケージ基台１を有し、この周囲に
側壁を一体的に立設して、パッケージケースを構成して
いる。そして、パッケージ基台１の左右の対向辺にそれ
ぞれ形成した側壁はソース側壁２として金属で構成し、
外側に突出されたソース端子３を一体的に形成してい
る。また、これらソース側壁２で挟まれる辺には、それ
ぞれAl2O3でゲート側壁4,ドレイン側壁５を形成し、こ
れらの側壁にゲート端子6,ドレイン端子７を突出状態に
形成している。
方形をした板状のパッケージ基台１を有し、この周囲に
側壁を一体的に立設して、パッケージケースを構成して
いる。そして、パッケージ基台１の左右の対向辺にそれ
ぞれ形成した側壁はソース側壁２として金属で構成し、
外側に突出されたソース端子３を一体的に形成してい
る。また、これらソース側壁２で挟まれる辺には、それ
ぞれAl2O3でゲート側壁4,ドレイン側壁５を形成し、こ
れらの側壁にゲート端子6,ドレイン端子７を突出状態に
形成している。
また、前記パッケージ基台１の表面には中央左右方向
にソースメタライズ8Sを形成して前記ソース側壁２に接
続し、かつソースメタライズ8Sを挟んだ両側にそれぞれ
ゲートメタライズ8G,ドレインメタライズ8Dを形成して
前記ゲート端子6,ドレイン端子７に接続している。
にソースメタライズ8Sを形成して前記ソース側壁２に接
続し、かつソースメタライズ8Sを挟んだ両側にそれぞれ
ゲートメタライズ8G,ドレインメタライズ8Dを形成して
前記ゲート端子6,ドレイン端子７に接続している。
更に、前記側壁2,4,5上には、導電性のセラミックを
正方形の枠状に形成したセラミック枠９を一体に形成し
ている。このセラミック枠９は、比抵抗10-2Ωcm以下の
超伝導セラミックで構成される。
正方形の枠状に形成したセラミック枠９を一体に形成し
ている。このセラミック枠９は、比抵抗10-2Ωcm以下の
超伝導セラミックで構成される。
そして、パッケージ基台１の上面にトランジスタ等の
半導体素子を搭載し、所定の電気接続を行った上で、セ
ラミック枠９の上に略正方形をした板状の封止キャップ
（図示せず）を載せ、AuSn等の封止ろー材を用いて封止
キャップをセラミック枠９に融着している。
半導体素子を搭載し、所定の電気接続を行った上で、セ
ラミック枠９の上に略正方形をした板状の封止キャップ
（図示せず）を載せ、AuSn等の封止ろー材を用いて封止
キャップをセラミック枠９に融着している。
この構成によれば、ソース側壁２の上にはセラミック
枠９が存在しており、このセラミック枠９はAuSn等の封
止ろー材とはなじまないので、ろー材が下に流れること
はなく、したがってソース側壁２を伝わってパッケージ
ケース内に流れ込むことはない。また、ソース側壁２は
接地することでゲート，ドレインの各端子6,7間のアイ
ソレーションを改善する。このとき、セラミック枠９は
前記したように10-2Ωcm以下の導電性であるので、この
部分の抵抗は70milパッケージでも0.1Ω程度であり、ケ
ース内中空部の容量を除いて入出力間の容量は除去され
る。
枠９が存在しており、このセラミック枠９はAuSn等の封
止ろー材とはなじまないので、ろー材が下に流れること
はなく、したがってソース側壁２を伝わってパッケージ
ケース内に流れ込むことはない。また、ソース側壁２は
接地することでゲート，ドレインの各端子6,7間のアイ
ソレーションを改善する。このとき、セラミック枠９は
前記したように10-2Ωcm以下の導電性であるので、この
部分の抵抗は70milパッケージでも0.1Ω程度であり、ケ
ース内中空部の容量を除いて入出力間の容量は除去され
る。
以上説明したように本発明は、金属製のソース壁及び
絶縁性のゲート側壁，ドレイン側壁の上縁にわたって導
電性のセラミック枠を一体に設けているので、このセラ
ミック枠上に封止キャップを接着する際に用いるろー材
はセラミック枠により流れが阻止され、ろー材が金属製
のソース側壁を伝わってパッケージのケース内に流れ込
むことが防止できる。したがって、ソース側壁及び金属
製封止キャップでパッケージ全体をアース電位に接地し
て入出力のアイソレーションを改善したまま、封止ろー
材の流れを防止できる効果がある。
絶縁性のゲート側壁，ドレイン側壁の上縁にわたって導
電性のセラミック枠を一体に設けているので、このセラ
ミック枠上に封止キャップを接着する際に用いるろー材
はセラミック枠により流れが阻止され、ろー材が金属製
のソース側壁を伝わってパッケージのケース内に流れ込
むことが防止できる。したがって、ソース側壁及び金属
製封止キャップでパッケージ全体をアース電位に接地し
て入出力のアイソレーションを改善したまま、封止ろー
材の流れを防止できる効果がある。
第１図は本発明の一実施例を示しており、同図（ａ）は
上面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２
図は従来のパッケージの断面図である。 １……パッケージ基台、２……ソース側壁、３……ソー
ス端子、４……ゲート側壁、５……ドレイン側壁、６…
…ゲート端子、７……ドレイン端子、8S,8G,8D……メタ
ライズ、９……セラミック枠、11……パッケージ基台、
12……ソース側壁、13……ソース端子、14……ゲート側
壁、16……ゲート端子。
上面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２
図は従来のパッケージの断面図である。 １……パッケージ基台、２……ソース側壁、３……ソー
ス端子、４……ゲート側壁、５……ドレイン側壁、６…
…ゲート端子、７……ドレイン端子、8S,8G,8D……メタ
ライズ、９……セラミック枠、11……パッケージ基台、
12……ソース側壁、13……ソース端子、14……ゲート側
壁、16……ゲート端子。
Claims (1)
- 【請求項１】パッケージ基台の対向辺にそれぞれ金属製
のソース側壁を形成し、かつこれらソース側壁に挟まれ
る辺にそれぞれ絶縁性のゲート側壁，ドレイン側壁を形
成し、これらの側壁上に封止キャップをろー材で接着し
た高周波パッケージにおいて、前記各側壁の上縁にわた
って導電性のセラミック枠を一体に設け、このセラミッ
ク枠上に封止キャップをろー材で接着したことを特徴と
する高周波パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116120A JP2734085B2 (ja) | 1989-05-11 | 1989-05-11 | 高周波パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116120A JP2734085B2 (ja) | 1989-05-11 | 1989-05-11 | 高周波パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02296353A JPH02296353A (ja) | 1990-12-06 |
| JP2734085B2 true JP2734085B2 (ja) | 1998-03-30 |
Family
ID=14679192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116120A Expired - Lifetime JP2734085B2 (ja) | 1989-05-11 | 1989-05-11 | 高周波パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734085B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640263A (en) * | 1979-09-11 | 1981-04-16 | Nec Corp | Package for semiconductor element |
| JPH083011Y2 (ja) * | 1985-09-19 | 1996-01-29 | 富士通株式会社 | 半導体装置用パツケ−ジ |
-
1989
- 1989-05-11 JP JP1116120A patent/JP2734085B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02296353A (ja) | 1990-12-06 |
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