JP3109475B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3109475B2 JP3109475B2 JP10139629A JP13962998A JP3109475B2 JP 3109475 B2 JP3109475 B2 JP 3109475B2 JP 10139629 A JP10139629 A JP 10139629A JP 13962998 A JP13962998 A JP 13962998A JP 3109475 B2 JP3109475 B2 JP 3109475B2
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- Japan
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- semiconductor substrate
- circuit
- back metal
- integrated circuit
- semiconductor
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、マイクロ波および
ミリ波帯域で用いられる半導体集積回路、特に、半導体
基板の下面にバックメタルを蒸着し、半導体基板の上面
の回路を回路用Ｖｉａを介して前記バックメタルに導通
している半導体集積回路に関する。
ミリ波帯域で用いられる半導体集積回路、特に、半導体
基板の下面にバックメタルを蒸着し、半導体基板の上面
の回路を回路用Ｖｉａを介して前記バックメタルに導通
している半導体集積回路に関する。
【０００２】
【従来の技術】マイクロ波およびミリ波帯域で用いるモ
ノリシック半導体集積回路において、高出力化、多機能
化を図った場合に、半導体チップサイズが必然的に増大
する。また、使用されるトランジスターのサイズ増大に
伴い、消費電力が増大するために、発熱量が増大するの
で、信頼性の観点から、半導体基板を薄膜化しなければ
ならない。
ノリシック半導体集積回路において、高出力化、多機能
化を図った場合に、半導体チップサイズが必然的に増大
する。また、使用されるトランジスターのサイズ増大に
伴い、消費電力が増大するために、発熱量が増大するの
で、信頼性の観点から、半導体基板を薄膜化しなければ
ならない。
【０００３】
【発明が解決しようとする課題】そこで、半導体チップ
サイズが増大し、かつ、放熱のために薄膜化しなければ
ならなくなった際には、図３に示すように、半導体基板
１０と、半導体基板１０の下面に蒸着されたバックメタ
ル１４（一般的には金）、および、半導体基板に搭載さ
れるパッケージの熱膨張係数が、それぞれ、異なるため
に、その高温組立時や、温度サイクルストレス時に、半
導体チップが、機械構造的に破壊されるという問題があ
った。
サイズが増大し、かつ、放熱のために薄膜化しなければ
ならなくなった際には、図３に示すように、半導体基板
１０と、半導体基板１０の下面に蒸着されたバックメタ
ル１４（一般的には金）、および、半導体基板に搭載さ
れるパッケージの熱膨張係数が、それぞれ、異なるため
に、その高温組立時や、温度サイクルストレス時に、半
導体チップが、機械構造的に破壊されるという問題があ
った。
【０００４】本発明は、上記事情に基づいてなされたも
ので、半導体チップサイズが増大かつ薄膜化されても、
チップが割れ難い構造の半導体集積回路を提供すること
を目的とする。
ので、半導体チップサイズが増大かつ薄膜化されても、
チップが割れ難い構造の半導体集積回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】このため、本発明では、
半導体基板の下面にバックメタルを蒸着し、半導体基板
の上面の回路を回路用Ｖｉａを介して前記バックメタル
に導通している、マイクロ波およびミリ波帯域で用いら
れる半導体集積回路において、半導体基板は、熱応力吸
収用に設けたスリット型のＶｉａを介して、前記バック
メタル上で領域分割された複数回路ブロックに形成さ
れ、各回路ブロックの回路間は、エアブリッジで接続さ
れていることを特徴とする。
半導体基板の下面にバックメタルを蒸着し、半導体基板
の上面の回路を回路用Ｖｉａを介して前記バックメタル
に導通している、マイクロ波およびミリ波帯域で用いら
れる半導体集積回路において、半導体基板は、熱応力吸
収用に設けたスリット型のＶｉａを介して、前記バック
メタル上で領域分割された複数回路ブロックに形成さ
れ、各回路ブロックの回路間は、エアブリッジで接続さ
れていることを特徴とする。
【０００６】この場合、前記回路ブロックは、半導体基
板上の組立に際して加わる温度条件での前記半導体基板
とバックメタルの熱膨張差を基準として、寸法設定され
ていることが肝要である。
板上の組立に際して加わる温度条件での前記半導体基板
とバックメタルの熱膨張差を基準として、寸法設定され
ていることが肝要である。
【０００７】
【発明の実施の形態】以下、本発明を、図１および図２
に示す実施の形態に基づいて具体的に説明する。ここで
は、マイクロ波およびミリ波帯域で用いられる半導体集
積回路１において、その基本的構成は、半導体基板６の
下面にバックメタル７を蒸着し、半導体基板６の上面の
回路（図示せず）を回路用Ｖｉａ９を介してバックメタ
ル７に導通したもので、特に、本発明では、半導体基板
６は、熱応力吸収用に設けたスリット型のＶｉａ３を介
して、バックメタル７上で領域分割された複数（この実
施の形態では２個）の回路ブロック６ａ、６ｂに形成さ
れ、各回路ブロック６ａ、６ｂの回路間は、内部インタ
ーフェイス信号線路としてのエアブリッジ８で接続され
ている。なお、図中、符号２は外部インターフェイスパ
ッド、５はＶｉａ受け電極である。
に示す実施の形態に基づいて具体的に説明する。ここで
は、マイクロ波およびミリ波帯域で用いられる半導体集
積回路１において、その基本的構成は、半導体基板６の
下面にバックメタル７を蒸着し、半導体基板６の上面の
回路（図示せず）を回路用Ｖｉａ９を介してバックメタ
ル７に導通したもので、特に、本発明では、半導体基板
６は、熱応力吸収用に設けたスリット型のＶｉａ３を介
して、バックメタル７上で領域分割された複数（この実
施の形態では２個）の回路ブロック６ａ、６ｂに形成さ
れ、各回路ブロック６ａ、６ｂの回路間は、内部インタ
ーフェイス信号線路としてのエアブリッジ８で接続され
ている。なお、図中、符号２は外部インターフェイスパ
ッド、５はＶｉａ受け電極である。
【０００８】この場合、図１及び、図２の回路ブロック
６ａ、６Ｂは、半導体基板６上の組立に際して加わる温
度条件での、半導体基板６とバックメタル７の熱膨張差
を基準として、寸法設定されていることが肝要である。
なお、このような半導体基板６での回路用Ｖｉａ９の形
成および熱応力吸収用のＶｉａ３の形成には、一般化し
ている半導体製造プロセス（特に、バイアホール形成技
術）が用いられる。また、エアブリッジ８も、一般的に
用いられる方法であって、半導体６上面の他の回路形成
と同時に形成されるのがよい。
６ａ、６Ｂは、半導体基板６上の組立に際して加わる温
度条件での、半導体基板６とバックメタル７の熱膨張差
を基準として、寸法設定されていることが肝要である。
なお、このような半導体基板６での回路用Ｖｉａ９の形
成および熱応力吸収用のＶｉａ３の形成には、一般化し
ている半導体製造プロセス（特に、バイアホール形成技
術）が用いられる。また、エアブリッジ８も、一般的に
用いられる方法であって、半導体６上面の他の回路形成
と同時に形成されるのがよい。
【０００９】このようにして、熱応力吸収用のＶｉａ３
によって、半導体チップを縦断（あるいは／および横
断）することで、複数回路を分割構成するレイアウトで
は、各回路ブロック６ａ、６ｂの寸法が規制されること
により、半導体チップが、定められた温度条件で組み立
てられる際に、また、温度サイクルストレス下で、半導
体基板６、バックメタル７およびパッケージの熱膨張係
数が考慮されるから、半導体回路の機械構造的な破壊を
回避できる。なお、このような寸法規制は、コンピュー
タによる熱応力解析や実験に基づいて設定される。
によって、半導体チップを縦断（あるいは／および横
断）することで、複数回路を分割構成するレイアウトで
は、各回路ブロック６ａ、６ｂの寸法が規制されること
により、半導体チップが、定められた温度条件で組み立
てられる際に、また、温度サイクルストレス下で、半導
体基板６、バックメタル７およびパッケージの熱膨張係
数が考慮されるから、半導体回路の機械構造的な破壊を
回避できる。なお、このような寸法規制は、コンピュー
タによる熱応力解析や実験に基づいて設定される。
【００１０】加えて、バックメタル７の熱膨張率が半導
体基板６のそれよりも大きい場合に、高温組立に際し
て、半導体基板６の各回路ブロックには、引張り応力が
働くが、一方、熱応力吸収用のＶｉａ３に充填された金
属は、バックメタル７と同等に膨張するために、各回路
ブロックには、Ｖｉａ３からの収縮応力が働くので、半
導体基板６に加わる応力は、全体として緩和される方向
に働く。
体基板６のそれよりも大きい場合に、高温組立に際し
て、半導体基板６の各回路ブロックには、引張り応力が
働くが、一方、熱応力吸収用のＶｉａ３に充填された金
属は、バックメタル７と同等に膨張するために、各回路
ブロックには、Ｖｉａ３からの収縮応力が働くので、半
導体基板６に加わる応力は、全体として緩和される方向
に働く。
【００１１】このように、半導体基板６全体は、回路ブ
ロック間の熱応力吸収用のＶｉａ３によって、応力的に
アイソレートされ、破壊されることはない。
ロック間の熱応力吸収用のＶｉａ３によって、応力的に
アイソレートされ、破壊されることはない。
【００１２】
【発明の効果】本発明は、以上詳述したようになり、半
導体基板の下面にバックメタルを蒸着し、半導体基板の
上面の回路を回路用Ｖｉａを介して前記バックメタルに
導通している、マイクロ波およびミリ波帯域で用いられ
る半導体集積回路において、半導体基板は、熱応力吸収
用に設けたスリット型のＶｉａを介して、前記バックメ
タル上で領域分割された複数回路ブロックに形成され、
各回路ブロックの回路間は、エアブリッジで接続されて
いることを特徴とする。
導体基板の下面にバックメタルを蒸着し、半導体基板の
上面の回路を回路用Ｖｉａを介して前記バックメタルに
導通している、マイクロ波およびミリ波帯域で用いられ
る半導体集積回路において、半導体基板は、熱応力吸収
用に設けたスリット型のＶｉａを介して、前記バックメ
タル上で領域分割された複数回路ブロックに形成され、
各回路ブロックの回路間は、エアブリッジで接続されて
いることを特徴とする。
【００１３】従って、この半導体集積回路では、高出力
化に伴うトランジスターサイズの増大および高機能化に
伴う機能素子の増大によって生ずる、半導体チップサイ
ズの大型化および消費電力の増大に伴う放熱対策のため
のチップ薄膜化を同時に実現できる。
化に伴うトランジスターサイズの増大および高機能化に
伴う機能素子の増大によって生ずる、半導体チップサイ
ズの大型化および消費電力の増大に伴う放熱対策のため
のチップ薄膜化を同時に実現できる。
【図１】本発明の実施の形態を示す模式的平面図であ
る。
る。
【図２】同じく、模式的縦断面図である。
【図３】従来例の模式的平面図および縦断面図である。
１ 半導体集積回路 ２ 外部インターフェイスパッド ３ 熱応力吸収用のＶｉａ ４ エアーブリッジ（内部インターフェイス信号線
路） ５ Ｖｉａ受け電極 ６ 半導体基板 ６ａ、６ｂ 回路ブロック ７ バックメタル
路） ５ Ｖｉａ受け電極 ６ 半導体基板 ６ａ、６ｂ 回路ブロック ７ バックメタル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/52 H01L 21/88 H01L 29/80 H01L 23/48 H05K 1/02
Claims (2)
- 【請求項１】 半導体基板の下面にバックメタルを蒸着
し、半導体基板の上面の回路を回路用Ｖｉａを介して前
記バックメタルに導通している、マイクロ波およびミリ
波帯域で用いられる半導体集積回路において、半導体基
板は、熱応力吸収用に設けたスリット型のＶｉａを介し
て、前記バックメタル上で領域分割された複数回路ブロ
ックに形成され、各回路ブロックの回路間は、エアブリ
ッジで接続されていることを特徴とする半導体集積回
路。 - 【請求項２】 前記回路ブロックは、半導体基板上の組
立に際して加わる温度条件での前記半導体基板とバック
メタルの熱膨張差を基準として、寸法設定されているこ
とを特徴とする請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139629A JP3109475B2 (ja) | 1998-05-21 | 1998-05-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139629A JP3109475B2 (ja) | 1998-05-21 | 1998-05-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330293A JPH11330293A (ja) | 1999-11-30 |
| JP3109475B2 true JP3109475B2 (ja) | 2000-11-13 |
Family
ID=15249739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139629A Expired - Fee Related JP3109475B2 (ja) | 1998-05-21 | 1998-05-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109475B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102370982B1 (ko) * | 2019-10-08 | 2022-03-07 | 엘지전자 주식회사 | 헤어 드라이어 |
-
1998
- 1998-05-21 JP JP10139629A patent/JP3109475B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102370982B1 (ko) * | 2019-10-08 | 2022-03-07 | 엘지전자 주식회사 | 헤어 드라이어 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330293A (ja) | 1999-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |