CN102939650A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN102939650A
CN102939650A CN2011800021375A CN201180002137A CN102939650A CN 102939650 A CN102939650 A CN 102939650A CN 2011800021375 A CN2011800021375 A CN 2011800021375A CN 201180002137 A CN201180002137 A CN 201180002137A CN 102939650 A CN102939650 A CN 102939650A
Authority
CN
China
Prior art keywords
mentioned
semiconductor
driving signal
jfet
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011800021375A
Other languages
English (en)
Inventor
泽田研一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN102939650A publication Critical patent/CN102939650A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electronic Switches (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明是提供一种避免开关元件造成的高温的不良影响，且将防止失效的电路与开关元件配置在同一基板上的半导体装置。本发明在基板(5)上的导电体图案(51、52)上分别靠近地配置有N信道型的MOSFET(10)、以及N信道型且半导体材料由碳化硅构成的JFET(30)，且由引线(61)连接MOSFET(10)的栅电极(13)与JFET(30)的漏电极(31)。当对MOSFET(10)进行接通/断开控制的来自外部的驱动信号在JFET(30)的源电极(32)以及漏电极(31)间传播时，通过根据源电极(32)以及栅电极(33)间的栅极电压的低/高，使JFET(30)的信道电阻进行大/小变更，而使MOSFET(10)的漏电极(11)以及源电极(12)间的开关波形的前缘与后缘相比成为平缓的倾斜。

Description

半导体装置
技术领域
本发明涉及一种在基板上具备绝缘栅型的开关元件和半导体电路的半导体装置。
现有技术
近年来，在需要稳定化的直流电源的电子设备中，DC(directcurrent，直流)/DC转换器被广泛地使用。降压型的DC/DC转换器利用开关元件使一次侧的直流电压接通/断开，并利用LC滤波器使产生的脉冲平滑化，从而获得稳定化的电压。此外，通过使开关元件断开的期间环流的电流导通至代替二极管的第2开关元件中而成为同步式的DC/DC转换器，从而提升电源的利用效率。
然而，在同步式的DC/DC转换器中，当开关一次侧的直流电压的第1开关元件接通时，存在第2开关元件的端子电压急剧上升，并因寄生电容的影响，而使控制电极的电压上升，从而造成第2开关元件失效(自接通)的情况。
图12是表示现有的开关元件的驱动电路的电路图。对于上述失效，例如图12所示，使用如下技术，即，对于将用以使第1开关元件10a接通的速度降低的电阻器R9以及用以避免断开速度降低的肖特基势垒二极管(SBD，Schottky barrier diode)D2a并联连接而成的电路，将该电路与第1开关元件的控制电极13a串联连接。通常在这样的并联电路中，使用由标准性的电阻体构成的电阻器以及由硅构成的SBD。勿庸置疑，为使开关高速化，期待尽量缩短缠绕于与控制电极连接的电路的配线长度，从而减小电感。
进而，在专利文献1中公开了如下技术，即，使驱动第2开关元件的信号的驱动电路中产生负电压，且在第2开关元件断开的期间，对控制电极施加负电压，由此，防止第2开关元件失效。
专利文献1：日本特开2009-22106号公报
发明内容
然而，上述的使用电阻器和SBD的并联电路的方法存在着电阻体以及硅于高温的环境下劣化的可能性，因此，存在以下问题：无法将并联电路与存在随着开关而达到高温的情况的第1开关元件配置在同一基板上，导致从驱动电路至控制电极为止的配线长度延长，从而无法忽视电感影响。不仅存在该问题，而且专利文献1公开的技术中，还存在开关元件的驱动电路变得复杂的问题。
本发明是鉴于如此情况研制而成，其目的在于提供一种避免开关元件造成的高温的不良影响，且将防止失效的电路与开关元件配置于同一基板上的半导体装置。
解决问题的技术手段
本发明的半导体装置是在基板上具有绝缘栅型的开关元件、及传播控制该开关元件的接通/断开的控制信号的半导体电路的半导体装置，其特征在于，上述半导体电路含有由带隙大于硅的半导体构成的一个或多个半导体元件，该半导体元件以使上述控制信号传播时的电阻的大/小可变的方式构成。
在本发明中，由于能够通过使控制信号在半导体元件中传播时的电阻的大/小可变，而使对开关元件进行接通/断开控制时的栅极电流进行小/大变更，因此，产生于开关元件中的开关波形的前缘与后缘相比成为平缓的倾斜。此外，由于半导体元件包含宽带隙半导体，因此即便附近受到配置于同一基板上的开关元件的发热影响而导致半导体元件的温度上升，半导体元件也不会劣化而可靠地进行动作。
本发明的半导体装置的特征在于，上述半导体元件是对应于以漏电极或源电极的电位为基准的栅电极的电压的低/高(或高/低)，信道的电阻进行大/小变化的N信道(或P信道)型的FET(Field effect transistor，场效晶体管)。
在本发明中，因N信道(或P信道)型的FET的漏极以及源极具有近似对称性，因此，在使以收到对开关元件进行接通/断开控制的控制信号的FET的源电极或漏电极的电位为基准的栅电极的电压进行低/高(或高/低)变化的情况下，可使对开关元件进行接通/断开控制时的FET的信道电阻进行大/小变更。
本发明的半导体装置的特征在于，上述FET为JFET(junctionfield-effect transistor)或耗尽型的MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor)。
在本发明中，由于FET为JFET或耗尽型的MOSFET，因此，即便未对FET的源电极以及栅电极间提供偏电压，信道也进行导通。因此，FET的驱动电路的构成变得简单。
本发明的半导体装置的特征在于，上述开关元件为N信道(或P信道)型，上述半导体元件为反并联连接的肖特基势垒二极管，相对于上述开关元件的正向(或逆向)的电阻大于逆向(或正向)的电阻。
在本发明中，由于开关元件为N信道(或P信道)型，因此，对开关元件进行接通/断开控制时的栅极电流，正/逆向(或逆/正向)流入开关元件。此外，用作半导体元件的肖特基势垒二极管为反并联连接，半导体元件相对于开关元件的的正向的电阻大于(或小于)逆向的电阻。因此，能够通过肖特基势垒二极管的电阻，使对开关元件进行接通/断开控制时的栅极电流进行小/大变更。
本发明的半导体装置的特征在于，上述半导体元件的半导体材料由碳化硅构成。
在本发明中，由于半导体元件由碳化硅构成，因此，即便半导体元件的温度上升至400℃附近，也可期待可靠的动作。
本发明的半导体装置包含：绝缘栅型的开关元件，其设置于基板上；以及半导体电路，其具有包含带隙大于硅的半导体材料并设置于上述基板上的至少一个半导体元件。上述半导体电路在上述半导体电路的输入接收具有高电平及低电平的驱动信号，在上述半导体电路的输出产生控制上述开关元件的导通/非导通的信号，上述驱动信号包含从上述高电平及低电平中的一方变为另一方的第1转移、及从上述高电平及低电平中的另一方变为一方的第2转移，上述驱动信号经由上述半导体元件，从上述半导体电路的上述输入传播至上述半导体电路的上述输出，在上述半导体电路中，当上述驱动信号在上述半导体元件中进行传播时，上述半导体元件响应上述驱动信号的上述第1转移，从第1及第2导通状态中的一方变化为另一方，并且，当上述驱动信号在上述半导体元件中进行传播时，上述半导体元件响应上述驱动信号的上述第2转移，从上述第1及第2导通状态中的另一方变化为一方，产生上述半导体电路对于上述驱动信号的传播的可变电阻，并根据该电阻的变化，在上述半导体电路的上述输出生成控制上述开关元件的导通/非导通的信号。根据该半导体装置，与驱动信号的电平的转移对应地使半导体电路对于驱动信号的传播的电阻可变。因此，能够与驱动信号的电平的转移对应地调整半导体电路对于驱动信号的传播的电阻，因此能够使由驱动信号产生并使开关元件进行导通/非导通的信号的波形的前缘与后缘相比成为平缓的倾斜。此外，由于半导体元件具有宽带隙的半导体材料，因此，即便附近受到配置于同一基板上的开关元件的发热影响，导致半导体元件的温度上升，半导体元件也不会劣化且可靠地进行动作。
在本发明的半导体装置中，上述半导体元件具有栅电极、漏电极以及源电极，上述半导体电路具有接收用于上述半导体元件的上述栅电极的栅极信号的其它输入，上述半导体元件为FET，且上述FET为N信道型以及P信道型中的一方，在上述FET中，对应于以上述漏电极以及上述源电极中的一方的电位为基准的上述栅极信号的大小，上述半导体元件的信道的电阻进行变化。这样，能够将FET用作半导体电路的半导体元件。
在本发明的半导体装置中，上述半导体元件可以为与绝缘栅型不同的类型。由此，能够将半导体元件与开关元件分别设置为不同的半导体芯片。
在本发明的半导体装置中，可以是：上述FET为JFET，上述驱动信号从上述JFET的源电极以及漏电极中的一方传播至上述JFET的上述源电极以及上述漏电极中的另一方。这样，能够将JFET用作半导体电路的半导体元件。
在本发明的半导体装置中，可以是：上述FET为耗尽型的MOSFET，上述驱动信号从上述MOSFET的源电极以及漏电极中的一方传播至上述MOSFET的上述源电极以及上述漏电极中的另一方。因此，也能够将MOSFET用作半导体电路的半导体元件。
在本发明的半导体装置中，可以是：上述半导体电路还包含其它半导体元件，并且包括并联连接上述半导体元件与上述其它半导体元件的并联电路，上述半导体元件以及上述其它半导体元件分别为第1及第2肖特基势垒二极管，上述第1及第2肖特基势垒二极管为相互逆向且并联连接，使上述驱动信号从上述并联电路的输入传播至上述并联电路的输出，使上述第1肖特基势垒二极管正向连接于上述开关元件，且使上述第2肖特基势垒二极管逆向连接于上述开关元件，并且使上述第1肖特基势垒二极管的电阻大于上述第2肖特基势垒二极管的电阻。因此，能够使用两个肖特基势垒二极管简易地构成半导体电路。
本发明的半导体装置包括：设置于基板上的绝缘栅型的开关元件、以及具有包含带隙大于硅的半导体材料并设置于上述基板上的一个半导体元件的半导体电路。上述半导体元件具有源电极、漏电极以及栅电极，上述半导体元件的上述源电极以及上述漏电极中的一方接收具有高电平及低电平的驱动信号，上述驱动信号经由上述半导体元件从上述半导体电路的输入传播至上述半导体电路的输出，上述半导体元件的上述源电极以及上述漏电极中的另一方提供根据上述驱动信号控制上述开关元件的导通/非导通的信号。根据该半导体装置，对应于半导体元件的源电极以及漏电极中的一方所接收的驱动信号的电平的转移，使半导体电路相对于驱动信号的传播的电阻可变。这样，能够根据驱动信号的电平的转移，调整半导体电路对于驱动信号的传播的电阻，因此，能够使由驱动信号产生且使开关元件导通/非导通的信号的波形的前缘与后缘相比成为平缓的倾斜。此外，由于半导体元件具有宽带隙的半导体材料，因此，即便附近受到配设于同一基板上的开关元件的发热影响，导致半导体元件的温度上升，半导体元件也不会劣化而可靠地进行动作。
本发明的半导体装置包含设置于基板上的绝缘栅型的开关元件、以及具有包含带隙大于硅的半导体材料并设置于上述基板上的两个半导体元件的半导体电路。上述两个半导体元件分别为第1及第2肖特基势垒二极管，上述第1及第2肖特基势垒二极管构成相互逆向且并联连接而成的并联电路，在上述第1肖特基势垒二极管正向连接于上述开关元件，上述第2肖特基势垒二极管逆向连接于上述开关元件的情况下，上述第1肖特基势垒二极管的电阻大于上述第2肖特基势垒二极管的电阻，上述半导体电路在输入接收具有高电平及低电平的驱动信号，上述驱动信号经由上述并联电路从上述半导体电路的输入传播至上述半导体电路的输出，上述半导体电路的输出提供根据上述驱动信号控制上述开关元件的导通/非导通的信号。根据该半导体装置，由于正向连接的第1肖特基势垒二极管的电阻大于逆向连接的第2肖特基势垒二极管，因此，对应于驱动信号的电平的转移，使得半导体电路对于驱动信号的传播的电阻可变。这样，能够对应于驱动信号的电平的转移调整半导体电路对于驱动信号的传播的电阻，因此，可使由驱动信号产生且使开关元件导通/非导通的信号的波形的前缘与后缘相比成为平缓的倾斜。此外，由于半导体元件具有宽带隙的半导体材料，因此，即便附近受到配设于同一基板上的开关元件的发热影响，使半导体元件的温度上升，半导体元件也不会劣化而可靠地进行动作。
在本发明中，上述开关元件能够为N信道型以及P信道型中的一方，因此，可采用N信道型以及P信道型中的任一方，进而，在该半导体装置中，上述半导体元件的半导体材料能够为碳化硅，因而，能够提供宽带隙的半导体元件。
发明的效果
根据本发明，由于能够使控制由宽带隙半导体构成的半导体元件的信号传播时的电阻可变，且能够使对开关元件进行接通/断开控制时的栅极电流进行小/大变更，因此在开关元件中生成的开关波形的前缘与后缘相比成为平缓的倾斜。此外，即便附近受到配设于同一基板上的开关元件的发热影响，导致半导体元件的温度上升，半导体元件也不会劣化而可靠地进行动作。因此，可避免开关元件造成的高温的不良影响，将防止失效的电路与开关元件配置于同一基板上。
附图说明
图1是本发明的实施方式1的半导体装置的电路图。
图2是示意性表示标准性的N信道型的JFET的信道电阻根据栅极电压而变化的情况的说明图。
图3是半导体装置的示意性俯视图。
图4是本发明的实施方式1的半导体装置的变形例的电路图。
图5是例示通过在JFET的信道中传播的驱动信号使MOSFET接通/断开时JFET的栅极电压的图表。
图6是本发明的实施方式2的半导体装置的电路图。
图7是本发明的实施方式2的其它半导体装置的电路图。
图8是本发明的实施方式3的半导体装置的电路图。
图9是示意性表示肖特基势垒二极管的构成的纵剖面图。
图10是示意性表示肖特基势垒二极管的接通电阻根据n-层的比电阻和/或厚度而变化的情况的说明图。
图11是半导体装置的示意性俯视图。
图12是表示现有的开关元件的驱动电路的电路图。
具体实施方式
以下，对本发明，基于表示其实施方式的附图进行详细说明。其中，以下所示的实施方式对用以使本发明具体化的半导体装置进行例示，而本发明并不将半导体装置限定为以下的装置。进而，该说明书并不将权利要求所示的构件限定为实施方式记载的构件。(实施方式1)图1是本发明的实施方式1的半导体装置的电路图。图中，标号1为半导体装置，半导体装置1具备：将碳化硅等的所谓的宽带隙半导体或硅作为半导体材料的开关元件即N信道型的MOSFET 10；和半导体材料由碳化硅构成且在MOSFET 10的栅电极13连接有漏电极31的半导体元件即N信道型的JFET30。对JFET 30的源电极32与MOSFET 10的源电极12之间由外部的驱动电路2提供使MOSFET 10接通/断开的驱动信号。在MOSFET 10的漏电极11以及源电极12连接有外部的未图示的负载以及电源。
驱动电路2包括将上述驱动信号供给至源电极32以及源电极12间的信号源S1、和对该信号源S1输出的电压进行分压的电阻器R1、R2的串联电路。电阻器R1、R2的连接点以及电阻器R1的另一端分别与JFET30的栅电极33以及源电极32连接。
在上述的构成中，当信号源S1输出的驱动信号为H(高)电平的情况下，H电平的电压由电阻器R1、R2进行分压，将经电阻器R1分压的电压施加于栅电极33及源电极32之间。其结果是，以源电极32的电位为基准的栅电极33的电压(以下，简称为栅极电压)成为负电压。另一方面，在信号源S1输出的驱动信号为L(低)电平的情况下，经电阻器R1分压的电压近似为零，故栅极电压近似为0。
接着，对JFET 30的栅极电压与信道电阻的关系进行说明。图2是示意性表示标准性的N信道型的JFET的信道电阻根据栅极电压而变化的情况的说明图。在图中，横轴表示以源电极的电位为基准的漏电极的电压(以下，简称为漏极电压)Vds(V)，纵轴表示流入漏电极的电流(以下，简称为漏极电流)Id(A)。在图2中，将5种栅极电压Vgs(0V、-1V、-2V、-3V以及-4V)作为参数，并以实线表示漏极电流Id相对于漏极电压Vds的变化。各曲线的斜度的倒数与信道电阻相当。另外，JFET的源电极以及漏电极存在近似对称性，因此即便在横轴取以漏电极的电位为基准的源电极的电压，并在纵轴取流入源电极的电流，将与漏电极的电位相对的栅电极的电压作为参数的情况下，也呈现与图2相同的曲线。
如图2所示，当使漏极电压Vds为正恒定电压，并使栅极电压Vgs进行变化的情况下，漏极电流Id与栅极电压Vgs的低/高对应地进行小/大变化，从而读取信道电阻进行大/小变化的情况。在栅极电压Vgs为恒定的情况下，信道电阻近似恒定，因此流入与漏极电压Vds近似成比例的漏极电流Id。其中，在所谓的饱和区域中，漏极电流Id变为近似恒定。另一方面，在使漏极电压Vds为负电压并进行递减的情况下，当漏极电压Vds低于栅极电压Vgs时，栅电极以及漏电极之间导通，栅极电流从漏电极流出，因此，负漏极电流急剧增大。这样的现象容易在负栅极电压Vgs的绝对值小的区域中产生。另外，半导体元件不限于JFET，也可以是耗尽型的MOSFET。在半导体元件为耗尽型的MOSFET的情况下，即便漏极电压Vds低于栅极电压Vgs，栅电极以及漏电极之间也不导通，当漏极电压Vds为负电压时，负漏极电流Id不会急剧增大。
返回图1，在信号源S1输出的驱动信号从L(低)电平变为H(高)电平，JFET 30的栅极电压Vgs下降为负电压的情况下，根据图2的说明，JFET30的信道电阻由小变大。由此，能够抑制流入栅电极13的栅极电流，使MOSFET 10平缓接通，从而使漏电极11以及源电极12之间的开关波形的前缘(本实施方式1中为下降)成为平缓的倾斜。此外，在该情况下，源电极32的电位迅速上升为H电平，与此相对地，与MOSFET 10的栅电极13连接的漏电极31因栅电极13的杂散电容的影响而导致电位的上升延迟，因此JFET 30的漏极电压Vds成为负电压。其中，当使JFET 30的信道电阻由小变大时，确保了负栅极电压Vgs的绝对值足够大，因此难以产生JFET 30的漏极电压Vds低于栅极电压Vgs的反转现象。即便产生如此的反转现象，由于从JFET 30的漏电极31流出的电流使栅电极13的电位上升，因此上述反转现象迅速消失。
接着，在信号源S1输出的驱动信号从H电平变为L电平，JFET 30的栅极电压Vgs从负电压上升至近似为零为止的情况下，根据图2的说明，JFET 30的信道电阻由大变小。由此，能够通过低电阻从栅电极13汲取栅极电流，使MOSFET 10迅速断开，从而使漏电极11以及源电极12之间的开关波形的后缘(本实施方式1为上升)成为陡峭的倾斜。此外，在该情况下，源电极32的电位迅速下降至L电平，与此相对地，与MOSFET 10的栅电极13连接的漏电极31因栅电极13的杂散电容的影响而导致电位的下降略有延迟，因而JFET 30的漏极电压Vds成为正电压，不会产生上述反转现象。
接着，对在同一基板上搭载了MOSFET 10以及JFET 30的半导体装置1的安装例进行说明。图3是半导体装置1的示意性俯视图。半导体装置1包括由陶瓷构成的基板5，在该基板5上的导电体图案51、52上相互靠近地配置有垂直结构的MOSFET 10以及水平结构的JFET 30。MOSFET 10的漏电极11与导电体图案51、以及JFET 30的基板与导电体图案52，分别由高温焊锡和/或导电性的粘接剂连接。栅电极13以及漏电极31之间由引线61连接，源电极12、栅电极33以及源电极32各自通过引线62、63、64与基板5上的导电体图案53、54、55连接。另外，JFET30也可以为垂直结构，在JFET30为垂直结构的情况下，通过高温焊锡连接朝向基板5侧的漏电极31与导电体图案52，且通过引线61连接栅电极13以及导电体图案52间即可。
在图3中，JFET 30靠近配置于MOSFET 10，因此即便附近受到MOSFET 10的开关造成的发热影响，但是因为半导体材料由碳化硅构成，因此在400℃左右的高温下也没有劣化的可能性，从而可作为FET可靠地进行动作。
如上所述，根据本实施方式1，可通过使MOSFET的驱动信号在JFET中传播时的信道电阻的大/小可变，而使对MOSFET进行接通/断开控制时的栅极电流进行小/大变更，使得MOSFET的漏电极以及源电极之间的开关波形的前缘与后缘相比成为平缓的倾斜。此外，因JFET由宽带隙半导体构成，因此即便附近受到配置于同一基板上的MOSFET的发热影响，导致JFET的温度上升，JFET也不会劣化而可靠地进行动作。因此，可避免开关元件造成的高温的不良影响，将防止失效的电路与开关元件配置在同一基板上。
此外，由于半导体元件为JFET或耗尽型的MOSFET，因此，即便未提供特别的偏电压作为FET的栅极电压Vgs，信道也导通。因此，能够简单地构成FET的驱动电路。
进而，又因作为半导体元件的JFET由碳化硅构成，因此即便JFET的温度上升至接近400℃为止，也能够作为可变电阻元件可靠地进行动作。
(变形例1)
在图1中，利用由电阻器R1、R2构成的分压器对信号源S1输出的驱动信号的电压进行分压，并将经电阻器R1分压的电压作为JFET 30的栅极电压Vgs，但在结合信道电阻相对JFET 30的栅极电压Vgs的变化特性适当地调整上述驱动信号的电压的情况下，也可以省略分压器。以下，对未使用分压器的变形例进行说明。图4是本发明的实施方式1的半导体装置1的变形例的电路图。将信号源S1输出的驱动信号提供至JFET 30的源电极32与MOSFET 10的源电极12之间，这与图1是相同的，而上述驱动信号的电压直接施加至栅电极33以及源电极32之间则不同于图1。由于半导体装置1的电路与图1相同，故省略其说明。
在上述的构成中，当信号源S1输出的驱动信号为H电平时，JFET 30的栅极电压Vgs成为绝对值与H电平的电压值相等的负电压。当信号源S1输出的驱动信号为L电平时，栅极电压Vgs近似为0，这与图1是相同的。此处，以通过信号源S1的驱动信号变为H电平时的负栅极电压Vgs使JFET 30的信道电阻成为预期的较大值的方式，调整上述驱动信号的H电平的波高值。相反地，也可以结合上述驱动信号的H电平的波高值，调整信道电阻相对JFET 30的栅极电压Vgs的变化特性。通过以此方式进行调整，能够省略驱动电路2的电阻器R1、R2。
(实施方式2)
实施方式1是MOSFET 10以及JFET 30的信道型(N信道型/P信道型)均为N信道型的形态，与此相对，实施方式2是使MOSFET以及JFET的信道型为相异的形态以及均为P信道型的形态。
图5是例示通过在JFET的信道进行传播的驱动信号使MOSFET接通/断开时的JFET的栅极电压的图表。即便JFET为耗尽型的MOSFET也是相同的情况。图表中的各行和各列，分别表示JFET以及MOSFET的信道型。在图5中，表示通过H/L电平的驱动信号使MOSFET接通/断开或断开/接通时的栅极电压。另外，图5是例示对JFET的源电极供给MOSFET的驱动信号时的JFET的栅极电压，但由于JFET的源电极以及漏电极存在近似对称性，因此即便是在例示对漏电极供给MOSFET的驱动信号时(相对漏电极的电位)的栅极电压的情况下，也呈现图5相同的情况。
例如，在实施方式1的图1、图4的电路图中，通过在N信道型的JFET30的信道进行传播的驱动信号使N信道型的MOSFET 10接通/断开的情况下，当驱动信号为H电平时，栅极电压Vgs成为负电压，当驱动信号为L电平时，栅极电压Vgs成为零电压。亦即，通过使栅极电压Vgs相对于对MOSFET 10进行接通/断开控制的H/L电平的驱动信号进行低/高变化，JFET 30的信道电阻进行大/小变更。以下，对组合P信道型的JFET以及N信道型的MOSFET的情况、及组合P信道型的JFET及P信道型的MOSFET的情况进行说明。对于组合N信道型的JFET及P信道型的MOSFET的情况下的电路图，因容易根据其它组合时的电路图进行设想，因此省略具体的例示。
首先，对组合有P信道型的JFET及N信道型的MOSFET的情况进行说明。图6是本发明的实施方式2的半导体装置的电路图。在图中，标号1a为半导体装置，半导体装置1a包含N信道型的MOSFET 10、以及半导体材料由碳化硅构成且在MOSFET 10的栅电极13连接有漏电极41的P信道型的JFET 40。对JFET 40的源电极42与MOSFET 10的源电极12之间，从外部的驱动电路2a提供使MOSFET 10接通/断开的驱动信号。在MOSFET 10的漏电极11以及源电极12连接有外部的未图示的负载以及电源。
驱动电路2a包含将上述驱动信号提供至源电极42以及源电极12之间的信号源S1、以及对未图示的正电源的电压以及信号源S1所输出的电压的差值进行分压的电阻器R3、R4的串联电路。电阻器R3、R4的连接点以及电阻器R3的另一端分别连接于JFET 40的栅电极43以及源电极42。上述正电源的电压高于上述驱动信号的H电平的电压。此外，驱动电路2a具有经由作为基极电阻的电阻器R5将基极以及发射极连接于信号源S1的NPN型的晶体管Q1、以及分别在晶体管Q1的集电极以及发射极连接有基极以及发射极的NPN型的晶体管Q2。晶体管Q1的集电极经由电阻器R6与上述正电源连接，晶体管Q2的集电极与栅电极43连接。
在上述的构成中，对晶体管Q1的集电极输出信号源S1所输出的驱动信号的H/L电平经反转的反转信号，对晶体管Q2的集电极输出上述反转信号的L/H电平经反转的H/L电平的信号。亦即，在信号源S1输出的驱动信号为H电平的情况下，晶体管Q2的集电极输出的信号成为H电平(开路集电极)。在该情况下，上述正电源的电压与H电平的电压的差值由电阻器R3、R4进行分压，且将经电阻器R3分压的电压施加至栅电极43以及源电极42之间，使得栅极电压Vgs成为正电压。另一方面，在信号源S1输出的驱动信号为L电平的情况下，晶体管Q2的集电极成为L电平，因此源电极42以及栅电极43均成为L电平，而JFET 40的栅极电压Vgs变成近似为零。
换言之，在通过在P信道型的JFET 40的信道中进行传播的驱动信号使N信道型的MOSFET 10接通/断开的情况下，当驱动信号为H电平时，JFET 40的栅极电压Vgs成为正电压，当驱动信号为L电平时，栅极电压Vgs成为零电压。亦即，如图5所示，能够通过使栅极电压Vgs相对于对MOSFET 10进行接通/断开控制的H/L电平的驱动信号进行高/低变化，从而使JFET 40的信道电阻进行大/小变更。
接下来，对组合P信道型的JFET以及P信道型的MOSFET的情况进行说明。图7是本发明的实施方式2的其它半导体装置的电路图。在图中，标号1b为半导体装置，半导体装置1b包含P信道型的MOSFET 20、以及半导体材料由碳化硅构成且在MOSFET 20的栅电极23连接有漏电极41的P信道型的JFET 40。对JFET 40的源电极42与MOSFET 20的源电极22之间从外部的驱动电路2b提供使MOSFET 20接通/断开的驱动信号。在MOSFET 20的漏电极21以及源电极22连接有外部的未图示的负载以及电源。
驱动电路2b是包含将上述驱动信号供给至源电极42以及源电极22间的信号源S2、以及对该信号源S2输出的电压进行分压的电阻器R7、R8的串联电路。电阻器R7、R8的连接点以及电阻器R7的另一端分别连接于JFET 40的栅电极43以及源电极42。
在上述的构成中，在信号源S2输出的驱动信号为L电平的情况下，L电平的电压由电阻器R7、R8进行分压，且将经电阻器R7分压的电压施加至栅电极43以及源电极42间，使得栅极电压Vgs成为正电压。另一方面，在信号源S2输出的驱动信号为H电平的情况下，经电阻器R7分压的电压近似为零，因此栅极电压Vgs变为近似为0。
换言之，在通过在P信道型的JFET 40的信道中进行传播的驱动信号使P信道型的MOSFET 20接通/断开的情况下，当驱动信号为L电平时，JFET 40的栅极电压Vgs成为正电压，当驱动信号为H电平时，栅极电压Vgs成为零电压。亦即，如图5所示，可通过使栅极电压Vgs相对于对MOSFET 20进行接通/断开控制的L/H电平的驱动信号进行高/低变化，从而使JFET 40的信道电阻进行大/小变更。
除此之外，对与实施方式1对应的部位标注相同的标号，并省略其详细说明。
如上所述，根据本实施方式2，由于N信道(或P信道)型的JFET的漏极以及源极存在近似对称性，因此在使以收到对MOSFET进行接通/断开控制的驱动信号的JFET的源电极或漏电极的电位为基准的栅极电压进行低/高(或高/低)变化的情况下，能够使对MOSFET进行接通/断开控制时的FET信道电阻进行大/小变更。
(实施方式3)
实施方式1是使用JFET 30作为半导体元件的形态，与此相对地，实施方式3是使用反并联连接的肖特基势垒二极管作为半导体元件的形态。图8是本发明的实施方式3的半导体装置的电路图。在图中，标号1c为半导体装置，半导体装置1c是包含N信道型的MOSFET 10、以及半导体材料由碳化硅构成且反并联连接的肖特基势垒二极管D1、D2。肖特基势垒二极管D1、D2分别使阴极以及阳极连接于MOSFET 10的栅电极13。对肖特基势垒二极管D1、D2各自的阳极和阴极与MOSFET 10的源电极12之间从外部的信号源S1提供使MOSFET 10接通/断开的驱动信号。在MOSFET 10的漏电极11以及源电极12连接有外部的未图示的负载以及电源。
在上述的构成中，当信号源S1输出的驱动信号从L电平变为H电平时，通过接通电阻相对较大的肖特基势垒二极管D1导通，抑制流入栅电极13的栅极电流，使MOSFET 10平缓接通。此外，当信号源S1输出的驱动信号从H电平变为L电平时，通过接通电阻相对较小的肖特基势垒二极管D2导通，从而通过低电阻从栅电极13汲取栅极电流，使MOSFET 10迅速断开。另外，在MOSFET 10为P信道型的情况下，可通过使肖特基势垒二极管D1的接通电阻变得相对较小，并使肖特基势垒二极管D2的接通电阻变得相对较大，从而获得与上述相同的效果。
接着，对肖特基势垒二极管D1、D2的接通电阻进行说明。图9是示意性表示肖特基势垒二极管D1、D2的构成的纵剖面图。在图中，标号71为n+型半导体层，在该n+型半导体层71的上表面层叠有n-型半导体层72。n+型半导体层71的下表面由作为阴极的背面金属电极层70所覆盖，在n-型半导体层72的上表面的中央部，形成有作为阳极的金属电极膜73。n-型半导体层72的上表面的其它部分由包含氧化硅的绝缘膜74所覆盖。
n+型半导体层71以及n-型半导体层72各自相对于从金属电极膜73导通至背面金属电极层70的接通电流具有由n+层电阻81以及n-层电阻82表示的等效电阻。此外，背面金属电极层70以及金属电极膜73分别具有由背面金属电极层电阻80以及金属电极膜电阻83表示的等效电阻。这些等效电阻被看做是相对于接通电流串联连接的接通电阻。肖特基势垒二极管D1、D2的接通电阻可通过制造时调整n-型半导体层(以下，称为n-层)72的比电阻和/或厚度而使电阻值进行变化。
图10是示意性表示肖特基势垒二极管D1、D2的接通电阻根据n-层72的比电阻和/或厚度而变化的情况的说明图。图的横轴表示前向电压VF(V)，纵轴表示前向电流IF(A)。在图10中，实线表示n-层72的比电阻和/或厚度相对较小的情况，虚线表示n-层72的比电阻和/或厚度相对较大的情况。实线以及虚线的斜度的倒数相当于接通电阻。亦即，随着n-层72的比电阻和/或厚度由小变大，前向电流IF相对前向电压VF的斜度由大变小，从而读取接通电阻由小变大的情况。
接着，对在同一基板上装载有MOSFET 10以及肖特基势垒二极管D1、D2的半导体装置1c的安装例进行说明。图11是半导体装置1c的示意性俯视图。半导体装置1c包含由陶瓷构成的基板5a，在该基板5a上的导电体图案51、56、57上分别靠近配设有垂直结构的MOSFET 10以及肖特基势垒二极管D1、D2。MOSFET 10的漏电极11与导电体图案51、以及肖特基势垒二极管D1、D2的背面金属电极层70、70与导电体图案56、57分别通过高温焊锡连接。
源电极12以及栅电极13分别通过引线62、65与基板5a上的导电体图案53、58连接。导电体图案56、58之间通过引线66连接，导电体图案58以及肖特基势垒二极管D2的金属电极膜73之间通过引线67连接。此外，肖特基势垒二极管D1的金属电极膜73与基板5a上的导电体图案59通过引线68连接，进而，导电体图案57、59之间通过引线69连接。
肖特基势垒二极管D1、D2靠近配设于MOSFET 10，因此即便附近受到MOSFET 10的开关造成的发热影响，由于肖特基势垒二极管D1、D2的半导体材料由碳化硅构成，因此即便400℃左右的高温下也没有劣化的可能，因此可作为接通电阻相异的二极管可靠地进行动作。
除此之外，对与实施方式1对应的部位标注相同的标号，并省略其详细说明。
如上所述，根据本实施方式3，由于MOSFET为N信道(或P信道)型，因此对MOSFET进行接通/断开控制时的栅极电流正/逆向(或逆/正向)流入MOSFET。此外，肖特基势垒二极管为反并联连接，且相对于MOSFET正向的电阻变得大于(或小于)逆向的电阻。因此，能够通过肖特基势垒二极管的电阻使对MOSFET进行接通/断开控制时的栅极电流进行小/大变更。
另外，在实施方式1至3中，开关元件采用MOSFET 10或20，但不限于此，也可以使用IGBT(Insulated gate bipolar transistor，绝缘栅双极性晶体管)等具有绝缘栅极的双极性元件。
接着，利用其它表现说明上述实施方式1、2。作为一例，对实施方式1的半导体元件1进行说明，但实施方式2的半导体装置1a、1b也为相同情况。如图1所示，半导体装置1包含MOSFET 10及半导体电路。MOSFET 10为设置于基板5上的绝缘栅型的半导体元件。半导体电路包括JFET 30作为一个半导体元件。JFET 30包含带隙大于硅的半导体材料，且设置于基板5上。如图5所示，该半导体电路在该半导体电路的输入接收具有H电平(高电平)及L电平(低电平)的驱动信号，并在该半导体电路的输出产生对开关元件的导通/非导通进行控制的信号。如图5所示，导通表示MOSFET 10的接通状态，非导通表示MOSFET 10的断开状态。驱动信号包含从H电平及L电平中的一方变为另一方的第1转移、以及从H电平及L电平中的另一方变为一方的第2转移。例如，在第1转移为从H电平变为L电平的转移的情况下，第2转移从L电平变为H电平的转移。驱动信号经由JFET 30从半导体电路的输入传播至半导体电路的输出。如图5所示，在半导体电路中，当驱动信号在JFET 30中进行传播时，JFET 30响应驱动信号的第1转移，从第1及第2导通状态中的一方变为另一方，并且，当驱动信号在JFET 30中进行传播时，JFET 30响应驱动信号的第2转移，从第1及第2导通状态中的另一方变为一方，产生半导体电路对于驱动信号的传播的可变电阻，并根据该电阻的变化，在该半导体电路的输出产生控制开关元件的导通/非导通的信号。半导体电路的第1及第2传导状态根据半导体电路对于驱动信号的传播的电阻而产生。如图5所示，在MOSFET 10成为接通状态的情况下，半导体电路对于驱动信号的传播的电阻相对较大，在开关元件成为断开状态的情况下，半导体电路对于驱动信号的传播的电阻相对较小。
如图1所示，在半导体电路中包含N信道型的JFET 30，但如图6及图7所示，也可以是取代JFET 30而包含P信道型的JFET 40的构成。JFET30、40的半导体材料为碳化硅。此外，如图1所示，半导体电路包括N信道型的MOSFET 10作为开关元件，但如图7所示，也可以是取代MOSFET 10而使用P信道型的MOSFET 20的构成。
如图1所示，JFET 30包含栅电极33、漏电极31以及源电极32。半导体电路是具有接收用于JFET 30的栅电极33的栅极信号(由驱动信号中产生的信号)的其它输入。如图2所示，在JFET 30中，根据以漏电极31及源电极32中的任一方的电位为基准的栅极信号的大小(Vgd以及Vgs中的一方)，JFET 30的信道的电阻进行变化。另一方面，如图6及图7所示，在半导体元件为P信道型的情况下，该半导体元件为JFET 40。JFET 40包含栅电极43、漏电极41以及源电极42。半导体电路具有接收用于JFET 40的栅电极43的栅极信号(由驱动信号中产生的信号)的其它输入。在JFET 40中，根据以漏电极41以及源电极42中的任一方的电位为基准的栅极信号的大小(Vgd以及Vgs中的一方)，JFET 40的信道的电阻进行变化。如图1所示，在N信道型的JFET 30的情况下，驱动信号从JFET 30的源电极32以及漏电极31中的一方传播至JFET 30的源电极32以及漏电极31中的另一方，并且经分压而作为栅极信号输入至栅电极33。另一方面，如图6及图7所示，在P信道型的JFET 40的情况下，驱动信号从JFET 40的源电极42以及漏电极41中的一方传播至JFET 40的源电极42以及漏电极41中的另一方，并且经分压作为栅极信号输入至栅电极43。另外，也可以取代绝缘栅型的JFET 30以及JFET 40而使用耗尽型的MOSFET。在该情况下，驱动信号从耗尽型的MOSFET的源电极以及漏电极中的任一方传播至耗尽型的MOSFET的源电极以及漏电极中的另一方，并且经分压作为栅极信号输入至耗尽型的MOSFET的栅电极。
接着，对例如实施方式1的情况下的作用、效果进一步进行说明。在信号源S1输出的驱动信号从L电平变为H电平，JFET 30的栅极电压Vgs下降至负电压的情况下，根据图2的说明，JFET 30的信道电阻增加。由此，能够抑制流入MOSFET 10的栅电极13中的栅极电流，使MOSFET10平缓接通，从而使MOSFET 10的漏电极11以及源电极12之间的开关波形的前缘成为平缓的倾斜。而且，在信号源S1输出的驱动信号从H电平变为L电平，JFET 30的栅极电压Vgs由负电压上升至近似为零为止的情况下，根据图2的说明，JFET 30的信道电阻减少。由此，能够通过低电阻从MOSFET 10的栅电极13汲取栅极电流，使MOSFET 10迅速断开，从而使MOSFET 10的漏电极11以及源电极12之间的开关波形的后缘成为陡峭的倾斜。
进而，使用其它的表现说明实施方式1、2的构成。例如，对图1所示的实施方式1的半导体装置1进行说明，但图6及图7所示的实施方式2的半导体装置1a、1b也是相同情况。如图1所示，半导体装置1包含MOSFET 10及半导体电路。MOSFET 10为设置于基板5上的绝缘栅型的半导体元件。半导体电路具有JFET 30。JFET 30包含带隙大于硅的半导体材料，且设置于基板5上。JFET 30包含源电极32、漏电极31以及栅电极33。JFET 30的源电极32以及漏电极31中的一方接收具有H电平(高电平)及L电平(低电平)的驱动信号。驱动信号经由JFET 30从半导体电路的输入传播至半导体电路的输出。JFET 30的源电极32以及漏电极31中的另一方根据驱动信号提供控制JFET 30的导通/非导通的信号。图1所示的JFET 30为N信道型，但也可以为取代JFET 30而使用图6及图7所示的实施方式2的P信道型的JFET 40的构成。此外，也可以为取代N信道型的MOSFET 10而使用图7所示的实施方式2的P信道型的MOSFET 20的构成。
接着，使用其它表现说明上述实施方式3。如图8所示，半导体装置1c具备MOSFET 10和半导体电路。MOSFET 10为设置于基板5a上的绝缘栅型的开关元件。半导体电路具有肖特基势垒二极管D1、D2。肖特基势垒二极管D1、D2包含带隙大于硅的半导体材料，且设置于基板5a上。半导体电路在该半导体电路的输入接收具有H电平(高电平)以及L电平(低电平)的驱动信号，且在该半导体电路的输出产生控制MOSFET10的导通/非导通的信号。导通表示MOSFET 10的接通状态，非导通表示MOSFET 10的断开状态。驱动信号包括从H电平及L电平中的一方变为另一方的第1转移、以及从H电平及L电平中的另一方变为一方的第2转移。例如，第1转移为从H电平变为L电平的转移的情况下，第2转移为从L电平变为H电平的转移。驱动信号经由半导体电路的肖特基势垒二极管D1、D2中的任一方从半导体电路的输入传播至半导体电路的输出。在半导体电路中，在驱动信号分别于肖特基势垒二极管D1、D2中进行传播时，响应驱动信号的第1转移，从第1及第2传导状态中的一方变为另一方，并且在驱动信号分别于两个半导体元件中进行传播时，响应驱动信号的第2转移，从第1及第2传导状态中的另一方变为一方，产生半导体电路对于驱动信号的传播的可变电阻，且根据该电阻的变化在该半导体电路的输出产生控制MOSFET 10的导通/非导通的信号。半导体电路由并联连接有肖特基势垒二极管D1、D2的并联电路构成。肖特基势垒二极管D1、D2，相互逆向且并联连接。驱动信号从并联电路的输入传播至并联电路的输出。半导体电路的第1及第2传导状态根据半导体电路对于驱动信号的传播的电阻而产生。半导体电路对于驱动信号的传播的电阻根据流入至构成半导体电路的肖特基势垒二极管D1、D2中的驱动信号的方向而产生。亦即，半导体电路的传导状态根据在半导体电路中传播的驱动信号的方向变化，由第1传导状态变为第2传导状态，或由第2传导状态变为第2传导状态。
MOSFET 10为N信道型的开关元件，在使用P信道型的开关元件的情况下，也可以取代MOSFET 10而使用MOSFET 20。肖特基势垒二极管D1、D2的半导体材料为碳化硅。在将N信道型的MOSFET 10用作开关元件的情况下，使肖特基势垒二极管D1正向连接于MOSFET 10，并使肖特基势垒二极管D2逆向连接于MOSFET 10，因此肖特基势垒二极管D1的电阻大于肖特基势垒二极管D2的电阻。在使用P信道型的MOSFET 20的情况下，使肖特基势垒二极管D2正向连接于MOSFET20，并使肖特基势垒二极管D1逆向连接于MOSFET 20，因此肖特基势垒二极管D2的电阻大于肖特基势垒二极管D1的电阻。
接着，对实施方式3的作用、效果进一步进行说明。例如，在将N信道型的MOSFET 10用作开关元件的情况下，若信号源S1输出的驱动信号由L电平变为H电平，则通过接通电阻相对较大的肖特基势垒二极管D1进行导通(在该情况下，肖特基势垒二极管D2为非导通)，从而抑制流入至栅电极13的栅极电流，使MOSFET 10平缓接通。此外，若信号源S1输出的驱动信号由H电平变为L电平，则通过接通电阻相对较小的肖特基势垒二极管D2进行导通(于该情况下，肖特基势垒二极管D1为非导通)，而通过低电阻从栅电极13中汲取栅极电流，使MOSFET 10迅速断开。另外，在将P信道型的MOSFET 20用作开关元件的情况下，通过使肖特基势垒二极管D1的接通电阻相对较小，并使肖特基势垒二极管D2的接通电阻相对较大，从而获得与使用MOSFET 10时相同的效果。
进而，使用其它表现说明实施方式3。如图8所示，半导体装置1c包含设置于基板5a上的作为绝缘栅型的开关元件的N信道型的MOSFET 10(于P信道型的情况下为MOSFET 20)、以及包括带隙大于硅的半导体材料且设置于基板5a上的肖特基势垒二极管D1、D2的半导体电路。肖特基势垒二极管D1、D2构成相互逆向且并联连接而成的并联电路。亦即，半导体电路包含该并联电路。在肖特基势垒二极管D 1、D2中的一方正向连接于MOSFET 10，且肖特基势垒二极管D1、D2中的另一方逆向连接于开关元件的情况下，正向的肖特基势垒二极管的电阻大于逆向的肖特基势垒二极管的电阻。半导体电路在输入接收具有H电平(高电平)以及L电平(低电平)的驱动信号。驱动信号经由并联电路从半导体电路的输入传播至半导体电路的输出。半导体电路的输出根据驱动信号控制开关元件的导通/非导通。
产业上的可利用性
本发明是可避免开关元件造成的高温的不良影响，将防止失效的电路与开关元件配置在同一基板上的半导体装置。
标号说明
1、1a、1b、1c：半导体装置；
5、5a：基板；
10、20：MOSFET(开关元件)；
13、23：栅电极(绝缘栅)；
30、40：JFET(半导体元件)；
31、41：漏电极；
32、42：源电极；
33、43：栅电极；
D1、D2：肖特基势垒二极管。

Claims (15)

1.一种半导体装置，在基板上具有绝缘栅型的开关元件、及传播控制该开关元件的接通/断开的控制信号的半导体电路，其特征在于：
上述半导体电路含有由带隙大于硅的半导体构成的一个或多个半导体元件，
该半导体元件以使上述控制信号传播时的电阻的大/小可变的方式构成。
2.如权利要求1所述的半导体装置，其中，
上述半导体元件是对应于以漏电极或源电极的电位为基准的栅电极的电压的低/高(或高/低)，信道的电阻进行大/小变化的N信道(或P信道)型的FET。
3.如权利要求2所述的半导体装置，其中，
上述FET为JFET或耗尽型的MOSFET。
4.如权利要求1所述的半导体装置，其中，
上述开关元件为N信道(或P信道)型，
上述半导体元件为反并联连接的肖特基势垒二极管，相对于上述开关元件的正向(或逆向)的电阻大于逆向(或正向)的电阻。
5.如权利要求1至4中任一项所述的半导体装置，其中，
上述半导体元件的半导体材料由碳化硅构成。
6.一种半导体装置，其特征在于，包含：
绝缘栅型的开关元件，其设置于基板上；以及
半导体电路，其具有包含带隙大于硅的半导体材料并设置于上述基板上的至少一个半导体元件，
上述半导体电路在上述半导体电路的输入接收具有高电平及低电平的驱动信号，在上述半导体电路的输出生成控制上述开关元件的导通/非导通的信号，
上述驱动信号包含从上述高电平及低电平中的一方变为另一方的第1转移、及从上述高电平及低电平中的另一方变为一方的第2转移，
上述驱动信号经由上述半导体元件，从上述半导体电路的上述输入传播至上述半导体电路的上述输出，
在上述半导体电路中，当上述驱动信号在上述半导体元件中进行传播时，上述半导体元件响应上述驱动信号的上述第1转移，从第1及第2导通状态中的一方变化为另一方，并且，当上述驱动信号在上述半导体元件中进行传播时，上述半导体元件响应上述驱动信号的上述第2转移，从上述第1及第2导通状态的另一方变化为一方，产生上述半导体电路对于上述驱动信号的传播的可变电阻，并根据该电阻的变化，在上述半导体电路的上述输出生成上述信号。
7.如权利要求6所述的半导体装置，其中，
上述半导体元件具有栅电极、漏电极以及源电极，
上述半导体电路具有接收用于上述半导体元件的上述栅电极的栅极信号的其它输入，
上述半导体元件为FET，
上述FET为N信道型以及P信道型中的一方，
在上述FET中，对应于以上述漏电极以及上述源电极中的一方的电位为基准的上述栅极信号，上述半导体元件的信道的电阻进行变化。
8.如权利要求6或7所述的半导体装置，其中，
上述半导体元件为与绝缘栅型不同的类型。
9.如权利要求7或8所述的半导体装置，其中，
上述FET为JFET，
上述驱动信号从上述JFET的源电极以及漏电极中的一方传播至上述JFET的上述源电极以及上述漏电极中的另一方。
10.如权利要求7所述的半导体装置，其中，
上述FET为耗尽型的MOSFET，
上述驱动信号从上述MOSFET的源电极以及漏电极中的一方传播至上述MOSFET的上述源电极以及上述漏电极中的另一方。
11.如权利要求6所述的半导体装置，其中，
上述半导体电路还包含其它半导体元件，并且包括并联连接上述半导体元件与上述其它半导体元件的并联电路，
上述半导体元件以及上述其它半导体元件分别为第1及第2肖特基势垒二极管，
上述第1及第2肖特基势垒二极管为相互逆向且并联连接，
上述驱动信号从上述并联电路的输入传播至上述并联电路的输出，
在使上述第1肖特基势垒二极管正向连接于上述开关元件，且使上述第2肖特基势垒二极管逆向连接于上述开关元件的情况下，上述第1肖特基势垒二极管的电阻大于上述第2肖特基势垒二极管的电阻。
12.一种半导体装置，其特征在于，包含：
绝缘栅型的开关元件，其设置于基板上；以及
半导体电路，其具有包含带隙大于硅的半导体材料并设置于上述基板上的一个半导体元件，
上述半导体元件具有源电极、漏电极以及栅电极，
上述半导体元件的上述源电极以及上述漏电极中的一方，接收具有高电平及低电平的驱动信号，
上述驱动信号经由上述半导体元件从上述半导体电路的输入传播至上述半导体电路的输出，
上述半导体元件的上述源电极以及上述漏电极中的另一方，提供根据上述驱动信号控制上述开关元件的导通/非导通的信号。
13.一种半导体装置，其特征在于，包含：
绝缘栅型的开关元件，其设置于基板上；以及
半导体电路，其具有包含带隙大于硅的半导体材料并设置于上述基板上的两个半导体元件，
上述两个半导体元件分别为第1及第2肖特基势垒二极管，
上述第1及第2肖特基势垒二极管构成相互逆向且并联连接而成的并联电路，
上述第1肖特基势垒二极管正向连接于上述开关元件，上述第2肖特基势垒二极管逆向连接于上述开关元件，并且上述第1肖特基势垒二极管的电阻大于上述第2肖特基势垒二极管的电阻，
上述半导体电路在输入接收具有高电平及低电平的驱动信号，
上述驱动信号经由上述并联电路从上述半导体电路的输入传播至上述半导体电路的输出，
上述半导体电路的输出提供根据上述驱动信号控制上述开关元件的导通/非导通的信号。
14.如权利要求6至13中任一项所述的半导体装置，其中，
上述开关元件为N信道型以及P信道型中的一方。
15.如权利要求6至14中任一项所述的半导体装置，其中，
上述半导体元件的半导体材料包含碳化硅。
CN2011800021375A 2010-03-23 2011-02-23 半导体装置 Pending CN102939650A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010066708A JP5343904B2 (ja) 2010-03-23 2010-03-23 半導体装置
JP2010-066708 2010-03-23
PCT/JP2011/054005 WO2011118321A1 (ja) 2010-03-23 2011-02-23 半導体装置

Publications (1)

Publication Number Publication Date
CN102939650A true CN102939650A (zh) 2013-02-20

Family

ID=44672893

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011800021375A Pending CN102939650A (zh) 2010-03-23 2011-02-23 半导体装置

Country Status (8)

Country Link
US (1) US8988132B2 (zh)
EP (1) EP2551900A4 (zh)
JP (1) JP5343904B2 (zh)
KR (1) KR20120129751A (zh)
CN (1) CN102939650A (zh)
CA (1) CA2764478A1 (zh)
TW (1) TW201205778A (zh)
WO (1) WO2011118321A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110784097A (zh) * 2019-12-03 2020-02-11 珠海格力电器股份有限公司 功率模块的驱动器、智能功率模块和空调

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101350461B1 (ko) * 2012-04-03 2014-01-09 주식회사 하이딥 튜너블 커패시터
WO2014088551A1 (en) * 2012-12-04 2014-06-12 Otis Elevator Company Gate drive power supply for multilevel converter
US9196751B2 (en) 2013-03-14 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Junction FET semiconductor device with dummy mask structures for improved dimension control and method for forming the same
JP6218462B2 (ja) * 2013-07-04 2017-10-25 三菱電機株式会社 ワイドギャップ半導体装置
CN103441145B (zh) * 2013-08-02 2016-04-13 无锡华润上华半导体有限公司 半导体器件及其形成方法、启动电路及开关电源
JP6066867B2 (ja) * 2013-08-27 2017-01-25 三菱電機株式会社 駆動回路および半導体装置
FI20150334A (fi) 2015-01-14 2016-07-15 Artto Mikael Aurola Paranneltu puolijohdekokoonpano
WO2016136187A1 (ja) * 2015-02-26 2016-09-01 パナソニックＩｐマネジメント株式会社 双方向コンバータ、コントローラ、および半導体装置
US10763251B2 (en) 2017-09-26 2020-09-01 Texas Instruments Incorporated ESD network comprising variable impedance discharge path
CN110579698A (zh) * 2019-09-10 2019-12-17 江南大学 一种InAlN/GaN HEMT的结温测试方法
CN117118038B (zh) * 2023-10-24 2024-02-23 深圳市首航新能源股份有限公司 一种预充电路和电源设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4256977A (en) * 1978-12-26 1981-03-17 Honeywell Inc. Alternating polarity power supply control apparatus
JP2006191747A (ja) * 2005-01-06 2006-07-20 Torai Eng:Kk スイッチング回路
US20070221994A1 (en) * 2006-03-23 2007-09-27 Katsumi Ishikawa Driver circuit for switching device
US20080205100A1 (en) * 2007-02-28 2008-08-28 Kozo Sakamoto Semiconductor circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4677324A (en) 1986-03-21 1987-06-30 Rca Corporation Fast switch-off circuit for conductivity modulated field effect transistor
US5005061A (en) 1990-02-05 1991-04-02 Motorola, Inc. Avalanche stress protected semiconductor device having variable input impedance
US5378642A (en) * 1993-04-19 1995-01-03 General Electric Company Method of making a silicon carbide junction field effect transistor device for high temperature applications
US6965123B1 (en) * 1997-07-29 2005-11-15 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
JP2006019174A (ja) 2004-07-02 2006-01-19 Tomoegawa Paper Co Ltd ガス拡散電極、膜−電極接合体、その製造方法および固体高分子型燃料電池
US7330055B2 (en) 2004-10-26 2008-02-12 Qortek, Inc. Circuit with high power density applicability
US7821015B2 (en) * 2006-06-19 2010-10-26 Semisouth Laboratories, Inc. Silicon carbide and related wide-bandgap transistors on semi insulating epitaxy
JP4916964B2 (ja) 2007-07-12 2012-04-18 ルネサスエレクトロニクス株式会社 Ｄｃ−ｄｃコンバータ、ドライバｉｃ、およびシステムインパッケージ
JP5532192B2 (ja) * 2008-01-24 2014-06-25 独立行政法人産業技術総合研究所 電力変換装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4256977A (en) * 1978-12-26 1981-03-17 Honeywell Inc. Alternating polarity power supply control apparatus
JP2006191747A (ja) * 2005-01-06 2006-07-20 Torai Eng:Kk スイッチング回路
US20070221994A1 (en) * 2006-03-23 2007-09-27 Katsumi Ishikawa Driver circuit for switching device
US20080205100A1 (en) * 2007-02-28 2008-08-28 Kozo Sakamoto Semiconductor circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110784097A (zh) * 2019-12-03 2020-02-11 珠海格力电器股份有限公司 功率模块的驱动器、智能功率模块和空调

Also Published As

Publication number Publication date
EP2551900A1 (en) 2013-01-30
TW201205778A (en) 2012-02-01
WO2011118321A1 (ja) 2011-09-29
EP2551900A4 (en) 2014-09-24
JP2011199178A (ja) 2011-10-06
US20120223763A1 (en) 2012-09-06
KR20120129751A (ko) 2012-11-28
JP5343904B2 (ja) 2013-11-13
US8988132B2 (en) 2015-03-24
CA2764478A1 (en) 2011-09-29

Similar Documents

Publication Publication Date Title
CN102939650A (zh) 半导体装置
US10910843B2 (en) GaN circuit drivers for GaN circuit loads
US10607978B2 (en) Semiconductor device and electronic apparatus
US9818686B2 (en) Semiconductor modules and methods of forming the same
TWI782779B (zh) 共振電路及操作一共振電路之方法
JP5979998B2 (ja) 半導体装置及びそれを用いたシステム
US8624662B2 (en) Semiconductor electronic components and circuits
US10686436B2 (en) Gate drivers and voltage regulators for gallium nitride devices and integrated circuits
KR101946006B1 (ko) 전력 관리 칩 및 이를 포함하는 전력 관리 장치
CN108696103B (zh) 电子装置和用于对电平转换器电路进行偏置的方法
CN108574399A (zh) 电力电子装置、控制方法和包括单个半导体封装的装置
TWI736050B (zh) 具有分布閘極之功率電晶體
JP2015042079A (ja) ダイオード回路およびｄｃ−ｄｃコンバータ
JP7040423B2 (ja) 半導体装置
Zheng et al. A High-Speed Level Shifter with dV s/dt Noise Immunity Enhancement Structure for 200V Monolithic GaN Power IC
JP2013085409A (ja) 半導体スイッチング回路、及びそれを用いた半導体モジュール並びに電力変換モジュール
CN106663658A (zh) 半导体集成电路
CN110504312B (zh) 一种具有短路自保护能力的横向igbt
JP5737509B2 (ja) スイッチング回路
JP2021040478A (ja) ゲート駆動装置、半導体装置及び半導体モジュール
CN116599510A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20151028

C20 Patent right or utility model deemed to be abandoned or is abandoned