JP2021040478A - ゲート駆動装置、半導体装置及び半導体モジュール - Google Patents

Abstract

【課題】並列接続される複数のスイッチング素子の誤動作の発生を抑制すること。【解決手段】並列接続される３個以上の複数のスイッチング素子を駆動するゲート駆動回路と、前記ゲート駆動回路の駆動出力部と前記複数のスイッチング素子の各々のゲート端子との間を接続するゲート配線と、前記ゲート駆動回路のグランド部と前記複数のスイッチング素子の各々のグランド側端子との間を２段以上のトーナメント形式で接続するゲートグランド配線とを備える、ゲート駆動装置。例えば、前記ゲートグランド配線は、前記複数のスイッチング素子のうち同一グループに属する各スイッチング素子のグランド側端子の間を接続する第１段配線と、前記グランド部と前記第１段配線との間を接続する第２段配線とを有する。【選択図】図３

Description

本発明は、ゲート駆動装置、半導体装置及び半導体モジュールに関する。

従来、並列接続された複数のスイッチング素子の各ゲートに、ゲート制御電源からそれぞれ制御電圧を印加するゲート配線を備えた電力変換装置が知られている。各スイッチング素子がオフすると、各スイッチング素子のエミッタ間の配線インダクタンスにより誘起電圧が発生し、その誘起電圧により生ずる循環電流が各エミッタ間の配線に流れる場合がある。しかし、必要以上の循環電流が流れると、配線が発熱する等の問題が生じる。そこで、ゲート制御電源と複数のスイッチング素子の各エミッタとの間にそれぞれ抵抗素子を接続することによって、循環電流を減衰させる技術が知られている。循環電流が抵抗素子により減衰することで、各スイッチング素子間の電流バランスの悪化を防止したり、配線の不要な発熱を防止したりすることができる。

特開２０００−４０９４８号公報 特開２０１６−１９７９５６号公報 特開２００８−２１０９４４号公報

しかしながら、並列接続されるスイッチング素子の個数（並列数）が増えるにつれて、各スイッチング素子が誤動作しやすくなるおそれがある。

そこで、本開示は、並列接続される複数のスイッチング素子の誤動作の発生を抑制可能なゲート駆動装置、半導体装置及び半導体モジュールを提供する。

本開示は、
並列接続される３個以上の複数のスイッチング素子を駆動するゲート駆動回路と、
前記ゲート駆動回路の駆動出力部と前記複数のスイッチング素子の各々のゲート端子との間を接続するゲート配線と、
前記ゲート駆動回路のグランド部と前記複数のスイッチング素子の各々のグランド側端子との間を２段以上のトーナメント形式で接続するゲートグランド配線とを備える、ゲート駆動装置を提供する。

また、本開示は、
並列接続される３個以上の複数のスイッチング素子と、
前記複数のスイッチング素子を駆動するゲート駆動回路と、
前記ゲート駆動回路の駆動出力部と前記複数のスイッチング素子の各々のゲート端子との間を接続するゲート配線と、
前記ゲート駆動回路のグランド部と前記複数のスイッチング素子の各々のグランド側端子との間を２段以上のトーナメント形式で接続するゲートグランド配線とを備える、半導体装置を提供する。

また、本開示は、
並列接続される３個以上の複数のスイッチング素子と、
前記複数のスイッチング素子の各々のゲートに共通に接続されるゲート配線と、
ゲートグランド端子と、
前記ゲートグランド端子と前記複数のスイッチング素子の各々のソースとの間を２段以上のトーナメント形式で接続するゲートグランド配線とを備える、半導体モジュールを提供する。

本開示の技術によれば、並列接続される複数のスイッチング素子の誤動作の発生を抑制可能なゲート駆動装置、半導体装置及び半導体モジュールを提供できる。

一比較形態におけるゲート駆動装置の構成例を示す図である。 スイッチング素子の誤動作の一例を説明するための図である。 第１の実施形態におけるゲート駆動装置を備える半導体装置の構成例を示す図である。 第２の実施形態におけるゲート駆動装置を備える半導体装置の構成例を示す図である。 本開示の技術を適用可能なチョッパー回路の構成例を示す図である。 第３の実施形態におけるゲート駆動装置を備える半導体装置の構成例を示す図である。 チョッパー回路に図１の構成を適用した場合のシミュレーション結果の一例を示す図である。 チョッパー回路に図６の構成を適用した場合のシミュレーション結果の一例を示す図である。 第１実施形態における半導体モジュールの構成例を示す回路図である。 第１実施形態における半導体モジュールの第１構造例を示す平面図である。 図１０に示す断面ａ−ａ'における断面図である。 第１実施形態における半導体モジュールの第２構造例を示す断面図である。 第１実施形態における半導体モジュールの第３構造例を示す断面図である。 一比較形態における半導体モジュールの構成例を示す回路図である。 一比較形態における半導体モジュールの構造例を示す平面図である。 図１４，１５に示す一比較形態における半導体モジュールの動作シミュレーション結果の一例を示す図である。 図９，１０に示す一実施形態における半導体モジュールの動作シミュレーション結果の一例を示す図である。

以下、本開示に係る実施形態を図面を参照して説明する。まず、本開示に係る実施形態におけるゲート駆動装置と比較するため、一比較形態におけるゲート駆動装置について説明する。

図１は、一比較形態におけるゲート駆動装置の構成例を示す図である。図１に示すゲート駆動装置１００は、並列接続されるｎ個の複数のスイッチング素子Ｑ１〜Ｑｎを駆動するゲート駆動回路１０を備える（ｎは、２以上の整数）。

ゲート駆動回路１０は、不図示の制御回路からの制御指令Ｓｇに従って、スイッチング素子Ｑ１〜Ｑｎをターンオン又はターンオフさせるゲート駆動ユニットである。制御指令Ｓｇは、スイッチング素子Ｑ１〜Ｑｎのスイッチング（ターンオン又はターンオフ）を指令する信号であり、例えばパルス幅変調された信号（ＰＷＭ信号）である。この場合、制御指令Ｓｇは、その信号レベルがアクティブレベル（例えば、ハイレベル）のとき、スイッチング素子Ｑ１〜Ｑｎのオン指令を表し、その信号レベルが非アクティブレベル（例えば、ローレベル）のとき、スイッチング素子Ｑ１〜Ｑｎのオフ指令を表す。

本例では、ゲート駆動回路１０は、オン指令を表す制御指令Ｓｇに従って、スイッチング素子Ｑ１〜Ｑｎの各ゲートに正のゲート電圧を供給することによって、スイッチング素子Ｑ１〜Ｑｎをターンオンさせる。一方、ゲート駆動回路１０は、オフ指令を表す制御指令Ｓｇに従って、スイッチング素子Ｑ１〜Ｑｎの各ゲートに負のゲート電圧を供給することによって、スイッチング素子Ｑ１〜Ｑｎをターンオフさせる。

ゲート駆動回路１０は、例えば、ハイサイドスイッチ１１、ローサイドスイッチ１２、ハイサイド抵抗１３、ローサイド抵抗１４、ハイサイド容量素子１５、ローサイド容量素子１６、駆動出力部１７、グランド部１８、正極端子ＶＧＰ及び負極端子ＶＧＮを有する。

ハイサイドスイッチ１１及びハイサイド抵抗１３は、駆動出力部１７と正極端子ＶＧＰとの間に直列に接続されている。ローサイドスイッチ１２及びローサイド抵抗１４は、駆動出力部１７と負極端子ＶＧＮとの間に直列に接続されている。ハイサイド容量素子１５は、グランド部１８と正極端子ＶＧＰとの間に直列に接続されている。ローサイド容量素子１６は、グランド部１８と負極端子ＶＧＮとの間に直列に接続されている。

正極端子ＶＧＰ及び負極端子ＶＧＮは、外部から直流の電源電圧が印加される一対の電源端子である。駆動出力部１７は、ハイサイド素子（ハイサイドスイッチ１１及びハイサイド抵抗１３）とローサイド素子（ローサイドスイッチ１２及びローサイド抵抗１４）との間の中間接続部である。駆動出力部１７は、スイッチング素子Ｑ１〜Ｑｎをターンオン又はターンオフさせる駆動信号を出力する部位であり、例えば、当該駆動信号を出力する駆動出力端子である。グランド部１８は、ゲート駆動回路１０のグランド１９に接続される部位であり、例えば、グランド１９に電気的に接続される導電部位に接続されるゲートグランド端子である。ハイサイドスイッチ１１及びローサイドスイッチ１２は、互いに逆相でスイッチングするように、外部からの制御指令Ｓｇに従って、オン又はオフする。

ゲート駆動装置１００は、駆動出力部１７とスイッチング素子Ｑ１〜Ｑｎの各々のゲート端子との間を接続するゲート配線１５１と、グランド部１８とスイッチング素子Ｑ１〜Ｑｎの各々のソース端子との間を接続するゲートグランド配線１５２とを備える。スイッチング素子Ｑ１〜Ｑｎの各々のゲート端子は、ゲート配線１５１に直列に挿入されたｎ個のゲート抵抗Ｒａ１〜Ｒａｎを経由して駆動出力部１７に接続されている。スイッチング素子Ｑ１〜Ｑｎの各々のソース端子は、ゲートグランド配線１５２に直列に挿入されたｎ個のゲートグランド抵抗Ｒｂ１〜Ｒｂｎを経由してグランド部１８に接続されている。

スイッチング素子Ｑ１〜Ｑｎの各々のソース端子と、それらのソース端子が共通に接続される共通電位部２０との間には、配線インダクタンスＬ１〜Ｌｎが存在する。スイッチング素子Ｑ１〜Ｑｎがターンオフ又はターンオンすると、配線インダクタンスＬ１〜Ｌｎにより誘起電圧が発生する。スイッチング素子Ｑ１〜Ｑｎをターンオフ又はターンオンさせる際、スイッチング素子Ｑ１〜Ｑｎの各々に流れる主電流Ｉ１〜Ｉｎ（≒ソース電流ＩＳ１〜ＩＳｎ）の時間変化率が互いに異なると、それらの誘起電圧により発生する横電流Ｉｔが流れる。横電流Ｉｔは、並列接続されるスイッチング素子の各々のソース端子とゲートグランド配線１５２とを経由するループ経路を流れる循環電流である。

過大な横電流Ｉｔは、スイッチング素子Ｑ１〜Ｑｎのスイッチング波形の乱れや、ゲートグランド配線１５２の過熱を引き起こす原因となり得る。また、スイッチング素子Ｑ１〜Ｑｎがターンオフの際、ゲート電流Ｉｇ１〜Ｉｇｎがゲートグランド配線１５２からゲート端子を経由してゲート配線１５１に流れ出る。同じ方向に流れるゲート電流と横電流Ｉｔ（図１の場合、ゲート電流Ｉｇ１と横電流Ｉｔ）とにより発生するコモンモードノイズは、スイッチング素子Ｑ１とは異なる位置に存在する他のスイッチング素子Ｑｎを誤動作させる原因となり得る。これらの不具合を引き起こす原因となり得る横電流Ｉｔは、ゲートグランド抵抗Ｒｂ１〜Ｒｂｎの存在により減衰するので、これらの不具合の発生を抑制できる。

しかしながら、並列接続されるスイッチング素子の個数（並列数）が増えるにつれて、各スイッチング素子が誤動作しやすくなるおそれがある。この点について、図２を参照して説明する。

図２は、スイッチング素子の誤動作の一例を説明するための図である。負のゲート制御電圧Ｖｃｃがスイッチング素子Ｑのゲートとソースとの間に印加されると、スイッチング素子Ｑのゲートからゲート抵抗Ｒｇｐを経由してゲート電流Ｉｇが流れ出て、スイッチング素子Ｑがターンオフする。なお、Ｃｇｄ，Ｃｇｓは、それぞれ、ゲートとドレインとの間の容量、ゲートとソースとの間の容量を表す。また、Ｌｇｐ，Ｌｇｎは、それぞれ、ゲート配線のインダクタンス、ゲートグランド配線のインダクタンスを表す。また、Ｒｇｐ，Ｒｇｎは、それぞれ、ゲート抵抗、ゲートグランド抵抗を表す。

スイッチング素子Ｑがターンオフする際、ソースとドレインとの間の電圧Ｖｄｓの時間変化率ｄＶ／ｄｔによって、スイッチング素子Ｑのゲート電圧Ｖｇｓは、式（１）に示す変化量ΔＶ_Ｇ、持ち上がる。

したがって、スイッチング素子Ｑのターンオフ直後にゲート電圧Ｖｇｓがスイッチング素子Ｑのゲート閾値Ｖｔｈを再び超えると、スイッチング素子Ｑは誤ってオンになる。

また、図２の破線矢印で示すように、他のスイッチング素子からの横電流Ｉｔがある場合、ゲート電圧Ｖｇｓは、更に、式（２）に示す変化量ΔＶ_ＧＴ、持ち上がる。なお、式（２）において、配線インダクタンスＬｇｎは、無視できるほど小さいとする。

このように、他のスイッチング素子からの横電流Ｉｔがある場合、ゲート電圧Ｖｇｓは、更に持ち上がるため、スイッチング波形の乱れが顕著になり、ゲートの誤動作が発生するおそれがある。特に、スイッチング素子Ｑがワイドバンドギャップデバイスなどの高速動作素子の場合、変化量ΔＶ_Ｇは比較的大きくなり、従来のスイッチング素子に比べて、変化量ΔＶ_ＧＴに対する余裕度が更に小さくなる。

そして、スイッチング素子の並列数をｎとする場合、（ｎ−１）個のスイッチング素子の各々で発生した横電流Ｉｔが、残りの１個のスイッチング素子に流れる場合が考えられる。この残りの１個のスイッチング素子のゲート電圧Ｖｇｓは、式（３）に示す変化量ΔＶ_ＧＴ、持ち上がる。なお、式（３）において、配線インダクタンスＬｇｎは、無視できるほど小さいとする。

したがって、スイッチング素子の並列数が増えるにつれて、横電流Ｉｔがスイッチング素子に集結することにより、そのスイッチング素子のスイッチング波形の乱れやゲートの誤動作が発生しやすくなる。

本開示に係る実施形態におけるゲート駆動装置は、並列接続される複数のスイッチング素子の並列数が増えても、それらのスイッチング素子の誤動作の発生を抑制可能な構成を有する。次に、本開示に係る実施形態におけるゲート駆動装置について説明する。

図３は、本開示に係る第１の実施形態におけるゲート駆動装置を備える半導体装置の構成例を示す図である。図３に示す半導体装置２０１は、並列接続される３個以上の複数のスイッチング素子（本例では、４個のスイッチング素子２１〜２４）をスイッチングさせて、スイッチング素子２１〜２４に共通に接続される不図示の負荷に電流を流す装置である。不図示の負荷は、スイッチング素子２１〜２４の各々のドレインＤが共通に接続される不図示の共通電位部、又は、スイッチング素子２１〜２４の各々のソースＳが共通配線１１０により共通に接続される共通電位部２０に接続される。

半導体装置２０１は、例えば、負荷に電流を流すことによって所望の機能を実現する機器に搭載される。少なくとも一つの半導体装置２０１を搭載するそのような機器として、電源装置、電力変換装置、負荷駆動装置などがある。

半導体装置２０１は、並列接続される４個のスイッチング素子２１〜２４と、スイッチング素子２１〜２４を駆動するゲート駆動装置１０１とを備える。ゲート駆動装置１０１は、ゲート駆動回路１０、ゲート配線５０、ゲートグランド配線１５０及び共通配線１１０を備える。

スイッチング素子２１〜２４は、それぞれ、電圧駆動型の半導体素子であり、制御電極（ゲート）と第１の主電極（ソース又はエミッタ）と第２の主電極（ドレイン又はコレクタ）とを有する。図３は、スイッチング素子２１〜２４が、ゲートＧとソースＳとドレインＤとを有する多数キャリアデバイスの場合を例示する。多数キャリアとは、半導体中に共存している電子と正孔とのうち、数の多いほうのキャリアを表す。多数キャリアは、ｎ型半導体の場合、電子であり、ｐ型半導体の場合、正孔である。多数キャリアデバイスは、多数キャリアが電気伝導に寄与するユニポーラデバイスである。これに対し、電子と正孔の両方が電気伝導に寄与するキャリアデバイスを、少数キャリアデバイス又はバイポーラデバイスと称する。

多数キャリアデバイスの具体例として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が挙げられる。図３は、スイッチング素子２１〜２４が、ゲートＧとドレインＤとソースＳとを有するＮチャネル型のＭＯＳＦＥＴの場合を例示する。多数キャリアデバイスは、ＪＦＥＴ（ジャンクションＦＥＴ）、ＳＩＴ（静電誘導トランジスタ）、ＨＦＥＴ（ヘテロ接合ＦＥＴ（高電子移動度トランジスタ））、又は、ＭＯＳゲートを有する縦型デバイスなどでもよい。縦型デバイスの構造には、プレーナ構造とトレンチ構造がある。

なお、本開示の技術が適用可能な複数のスイッチング素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの少数キャリアデバイス（バイポーラデバイス）でもよい。

スイッチング素子２１は、ダイオード２６がドレインＤとソースＳとの間に逆並列に接続されている。スイッチング素子２２は、ダイオード２７がドレインＤとソースＳとの間に逆並列に接続されている。スイッチング素子２３は、ダイオード２８がドレインＤとソースＳとの間に逆並列に接続されている。スイッチング素子２４は、ダイオード２９がドレインＤとソースＳとの間に逆並列に接続されている。スイッチング素子２１〜２４及びダイオード２６〜２９は、ワンパッケージ化されたモジュール品でもよい。

ダイオード２６〜２９は、ショットキーバリア接合を有する多数キャリアデバイスでもよいし、ＰＮ接合ダイオードでもよい。

スイッチング素子２１〜２４とダイオード２６〜２９とのうち少なくとも一方は、ＳｉＣ（炭化ケイ素）やＧａＮ（窒化ガリウム）やＧａ_２Ｏ_３（酸化ガリウム）やダイヤモンドなどのワイドバンドギャップ半導体を含む素子（ワイドバンドギャップデバイス）であることが好ましい。ワイドバンドギャップデバイスをスイッチング素子２１〜２４に適用することにより、スイッチング素子２１〜２４の損失低減の効果が高まる。なお、スイッチング素子２１〜２４は、Ｓｉ（シリコン）などの半導体を含むスイッチング素子でもよい。同様に、ワイドバンドギャップデバイスをダイオード２６〜２９に適用することにより、ダイオード２６〜２９の損失低減の効果が高まる。なお、ダイオード２６〜２９は、Ｓｉ（シリコン）などの半導体を含む素子でもよい。

スイッチング素子２１は、主電流が流れるソースＳと、ソースＳに主配線２１ｂを経由して接続されるソース端子２１Ｓと、ソースＳに主配線２１ｂとは異なる補助配線２１ａを経由して接続される補助ソース端子２１Ｓａとを有する。スイッチング素子２２は、主電流が流れるソースＳと、ソースＳに主配線２２ｂを経由して接続されるソース端子２２Ｓと、ソースＳに主配線２２ｂとは異なる補助配線２２ａを経由して接続される補助ソース端子２２Ｓａとを有する。スイッチング素子２３は、主電流が流れるソースＳと、ソースＳに主配線２３ｂを経由して接続されるソース端子２３Ｓと、ソースＳに主配線２３ｂとは異なる補助配線２３ａを経由して接続される補助ソース端子２３Ｓａとを有する。スイッチング素子２４は、主電流が流れるソースＳと、ソースＳに主配線２４ｂを経由して接続されるソース端子２４Ｓと、ソースＳに主配線２４ｂとは異なる補助配線２４ａを経由して接続される補助ソース端子２４Ｓａとを有する。

ソースＳは、主電極の一例である。ソース端子２１Ｓ，２２Ｓ，２３Ｓ，２４Ｓは、それぞれ、主端子の一例である。補助ソース端子２１Ｓａ，２２Ｓａ，２３Ｓａ，２４Ｓａは、それぞれ、補助端子の一例である。

ゲート駆動回路１０は、並列接続される４個のスイッチング素子２１〜２４を駆動するゲート駆動ユニットであり、スイッチング素子２１〜２４に共通の駆動信号を出力する。ゲート駆動回路１０は、図１に示す構成と同様のため、上述の説明を援用することでその説明を省略する。

ゲート配線５０は、ゲート駆動回路１０の駆動出力部１７と複数のスイッチング素子２１〜２４の各々のゲート端子Ｇとの間を接続する導電部である。本例では、ゲート配線５０は、駆動出力部１７に対して並列に接続される４つのゲート配線部５１〜５４を有する。

ゲートグランド配線１５０は、ゲート駆動回路１０のグランド部１８と複数のスイッチング素子２１〜２４の各々のグランド側端子との間を２段以上のトーナメント形式で接続する導電部である。図３は、複数のスイッチング素子２１〜２４の各々のグランド側端子が、スイッチング素子２１〜２４の各々の補助ソース端子２１Ｓａ〜２４Ｓａの場合を例示する。補助ソース端子２１Ｓａ〜２４Ｓａは、それぞれ、スイッチング素子２１〜２４のうち、対応するスイッチング素子の一主電極であるソースＳに接続される補助端子である。また、図３は、ゲートグランド配線１５０が、グランド部１８と各々のグランド側配線との間を２段のトーナメント形式で接続する場合を例示する。

トーナメント形式とは、配線の分岐形式の一つである（例えば、上掲の特許文献３参照）。図３に示すゲートグランド配線１５０は、グランド部１８から２段階に分岐することにより形成された、第１段配線７０と第２段配線９０とを有する。本例では、第１段配線７０は、複数のスイッチング素子２１〜２４のうち同一グループに属する各スイッチング素子の補助ソース端子の間を接続し、第２段配線９０は、グランド部１８と第１段配線７０との間を接続する。

同一グループとは、ゲートグランド配線１５０とは異なる共通配線部によって各々のソースＳが接続されたスイッチング素子の集まりをいう。例えば、共通配線部１１３，１１８により各々のソースＳが接続されたスイッチング素子２１，２２は、第１グループに属し、共通配線部１１４，１１９により各々のソースＳが接続されたスイッチング素子２３，２４は、第２グループに属する。一つのグループに属するスイッチング素子の数は、１個でも２個以上の複数でもよい。一つのグループに属するスイッチング素子の数が１個の場合、そのスイッチング素子は、他のスイッチング素子のソースＳと共通配線部による接続がない単一の素子である。

第１段配線７０は、第１グループに属する配線部７１，７２と、第２グループに属する配線部７３，７４とを有する。配線部７１，７２は、スイッチング素子２１の補助ソース端子２１Ｓａとスイッチング素子２２の補助ソース端子２２Ｓａとの間を接続するゲートグランド配線部である。配線部７３，７４は、スイッチング素子２３の補助ソース端子２３Ｓａとスイッチング素子２４の補助ソース端子２４Ｓａとの間を接続するゲートグランド配線部である。

第２段配線９０は、第１グループに属する配線部９１と、第２グループに属する配線部９２とを有する。配線部９１は、グランド部１８と第１段配線７０の配線部７１，７２との間を接続するゲートグランド配線部である。配線部９２は、グランド部１８と第１段配線７０の配線部７３，７４との間を接続するゲートグランド配線部である。

このように、ゲートグランド配線１５０は、グランド部１８で２つの配線部９１，９２に分岐し、配線部９１から分岐点７５で２つの配線部７１，７２に分岐し、配線部９２から分岐点７６で２つの配線部７３，７４に分岐する。

一方、スイッチング素子２１〜２４の各々のソース端子２１Ｓ〜２４Ｓと、ソース端子２１Ｓ〜２４Ｓが共通に接続される共通電位部２０との間には、配線インダクタンス３６〜３９が存在する。スイッチング素子２１〜２４がターンオフ又はターンオンすると、配線インダクタンス３６〜３９により誘起電圧が発生する。スイッチング素子２１〜２４をターンオフ又はターンオンさせる際、スイッチング素子２１〜２４の各々に流れる主電流（≒ソース電流）の時間変化率が互いに異なると、それらの誘起電圧により発生する横電流Ｉｔ１，Ｉｔ２が流れる。横電流Ｉｔ１は、並列接続されるスイッチング素子２１，２２の各々のソース端子２１Ｓ，２２Ｓと配線部７１，７２とを経由する第１循環経路を流れる循環電流である。横電流Ｉｔ２は、並列接続されるスイッチング素子２３，２４の各々のソース端子２３Ｓ，２４Ｓと配線部７３，７４とを経由する第２循環経路を流れる循環電流である。

しかしながら、本例では、ゲートグランド配線１５０は、２段又はそれ以上の段数のトーナメント配線に形成されている。これにより、異なるグループ間を接続する配線（図３の場合、第２段配線９０）のインピーダンスが増える分、異なるグループ間に流れる横電流が減衰し、３個以上のスイッチング素子が多並列接続された回路で生じる横電流の集結を抑制できる。例えば、横電流Ｉｔ１が第１循環経路を図示の実線のように還流しても、横電流Ｉｔ１から分かれた横電流Ｉｔ１ａが、第２段配線９０の配線部９１を遡上して、隣接する第２グループ内の第１段配線７０の配線部７３，７４に還流することを抑制できる。したがって、スイッチング素子２３，２４のスイッチング波形の乱れやゲートの誤動作を抑制できる。

第２段配線９０を経由せずに第１段配線７０を経由する第１ループの配線インピーダンスは、第２段配線９０と第１段配線７０とを経由する第２ループの配線インピーダンスよりも小さいことが好ましい。これにより、異なるグループ間に流れる横電流が減衰するので、スイッチング素子２１〜２４の誤作動の発生を抑制できる。第１ループは、例えば、補助ソース端子２１Ｓａ、配線部７１、配線部７２、補助ソース端子２２Ｓａ、ソース端子２２Ｓ、共通配線部１１３、共通配線部１１８、ソース端子２１Ｓ、補助ソース端子２１Ｓａの順に周回する電流路である。第２ループは、例えば、補助ソース端子２１Ｓａ、配線部７１、配線部９１、配線部９２、配線部７４、補助ソース端子２４Ｓａ、ソース端子２４Ｓ、共通配線部１１４、共通配線部１１２、共通配線部１１１、共通配線部１１８、ソース端子２１Ｓ、補助ソース端子２１Ｓａの順に周回する電流路である。第１ループ及び第２ループは、いずれも、他のルートも取り得る。

第１段配線７０は、異なるグループ間で、互いに同じ配線インピーダンスを有することが好ましい。これにより、異なるグループ間に流れる横電流が減衰するので、異なるグループ間の各スイッチング素子のスイッチングタイミングのずれを小さくできる。例えば、第１グループに属する配線部７１，７２の配線インピーダンスＺ１ａは、第２グループに属する配線部７３，７４の配線インピーダンスＺ１ｂと等しいことが好ましい。配線インピーダンスＺ１ａは、補助ソース端子２１Ｓａから分岐点７５を経由して補助ソース端子２２Ｓａまでのインピーダンスである。配線インピーダンスＺ１ｂは、補助ソース端子２３Ｓａから分岐点７６を経由して補助ソース端子２４Ｓａまでのインピーダンスである。

スイッチング素子２１〜２４の各々の補助ソース端子２１Ｓａ〜２４Ｓａは、第１段配線７０に直列に挿入されたゲートグランド抵抗６１〜６４を経由して第２段配線９０に接続されることが好ましい。これにより、横電流Ｉｔ１，Ｉｔ２を更に減衰させることができる。

また、第１段配線７０は、第２段配線９０に直列に挿入されたゲートグランド抵抗８１，８２を経由してグランド部１８に接続されることが好ましい。これにより、横電流が第１段配線７０から第２段配線９０に遡上することを抑制できる。第２ループの配線インピーダンスは、第１ループの配線インピーダンスに、第２段配線９０の配線インピーダンスが追加される。第２段配線９０の配線インピーダンスが比較的大きい場合（例えば、第２段配線９０の配線長が比較的長い場合）、抵抗８１，８２は省略可能である。

グランド部１８から複数のスイッチング素子２１〜２４の各々の補助ソース端子２１Ｓａ〜２４Ｓａまでの各配線インピーダンスは、互いに等しいことが好ましい。これにより、駆動出力部１７と各々のゲート端子Ｇとの間を伝達する各々のゲート駆動信号の位相ずれが抑制されるので、スイッチング素子２１〜２４間のスイッチングタイミングのずれを抑制できる。

駆動出力部１７から複数のスイッチング素子２１〜２４の各々のゲート端子Ｇまでの各配線インピーダンスは、互いに等しいことが好ましい。これにより、駆動出力部１７から出力されるゲート駆動信号が各々のゲート端子Ｇに均等に分配されるので、スイッチング素子２１〜２４間のスイッチングタイミングのずれを抑制できる。この例では、ゲート配線５０は、駆動出力部１７と各々のゲート端子Ｇとの間を１段で接続しているが、駆動出力部１７と各々のゲート端子Ｇとの間を２段以上のトーナメント形式で接続してもよい。

スイッチング素子２１〜２４の各々のゲート端子Ｇは、ゲート配線５０に直列に挿入された４個のゲート抵抗４１〜４４を経由して駆動出力部１７に接続されている。４個のゲート抵抗４１〜４４は、それぞれ、複数のゲート配線部５１〜５４のうち、対応するゲート配線部に直列に挿入されている。スイッチング素子２１〜２４の各々の内部ゲート抵抗が十分な抵抗値を有する場合（例えば、０．１Ω以上）、ゲート抵抗４１〜４４は無くてもよい。

スイッチング素子２１〜２４の各々のソース端子２１Ｓ〜２４Ｓの間は、ゲートグランド配線１５０とは異なる共通配線１１０によって接続される。スイッチング素子２１〜２４の各々に流れる主電流は、共通配線１１０を経由して、所定の共通電位部２０に流れる。共通電位部２０は、グランド１９とほぼ同電位である。

共通配線１１０は、共通電位部２０と複数のスイッチング素子２１〜２４の各々の主端子との間を２段以上のトーナメント形式で接続する導電部である。図３は、複数のスイッチング素子２１〜２４の各々の主端子が、スイッチング素子２１〜２４の各々のソース端子２１Ｓ〜２４Ｓの場合を例示する。ソース端子２１Ｓ〜２４Ｓは、それぞれ、スイッチング素子２１〜２４のうち、対応するスイッチング素子の一主電極であるソースＳに接続される主端子である。また、図３は、共通配線１１０が、共通電位部２０と各々の主端子との間を２段のトーナメント形式で接続する場合を例示する。

共通配線１１０は、共通電位部２０から２段階に分岐することにより形成された、第１段共通配線１１０ａと第２段共通配線１１０ｂとを有する。本例では、第１段共通配線１１０ａは、複数のスイッチング素子２１〜２４のうち同一グループに属する各スイッチング素子のソース端子の間を接続し、第２段共通配線１１０ｂは、共通電位部２０と第１段共通配線１１０ａとの間を接続する。

第１段共通配線１１０ａは、第１グループに属する共通配線部１１３，１１８と、第２グループに属する共通配線部１１４，１１９とを有する。共通配線部１１３，１１８は、スイッチング素子２１のソース端子２１Ｓとスイッチング素子２２のソース端子２２Ｓとの間を接続する。共通配線部１１４，１１９は、スイッチング素子２３のソース端子２３Ｓとスイッチング素子２４のソース端子２４Ｓとの間を接続する。

第２段共通配線１１０ｂは、第１グループに属する共通配線部１１１と、第２グループに属する共通配線部１１２とを有する。共通配線部１１１は、共通電位部２０と第１段共通配線１１０ａの共通配線部１１３，１１８との間を接続する。共通配線部１１２は、グランド部１８と第１段共通配線１１０ａの共通配線部１１４，１１９との間を接続する。

このように、共通配線１１０は、分岐点１１７で２つの共通配線部１１１，１１２に分岐し、共通配線部１１１から分岐点１１５で２つの共通配線部１１３，１１８に分岐し、共通配線部１１２から分岐点１１６で２つの共通配線部１１４，１１９に分岐する。

共通配線部１１８，１１３，１１９，１１４は、それぞれ、配線インダクタンス３６，３７，３８，３９を有する。ソース抵抗３１〜３４が共通配線部１１８，１１３，１１９，１１４に直列に挿入されてもよい。

本例では、共通配線１１０は、２段又はそれ以上の段数のトーナメント配線に形成されている。これにより、異なるグループ間を接続する配線（図３の場合、第２段共通配線１１０ｂ）のインピーダンスが増える分、異なるグループ間に流れる横電流が減衰し、３個以上のスイッチング素子が多並列接続された回路で生じる横電流の集結を抑制できる。

図４は、本開示に係る第２の実施形態におけるゲート駆動装置を備える半導体装置の構成例を示す図である。図４に示す半導体装置２０２及びゲート駆動装置１０２の構成及び効果のうち、上掲の半導体装置及びゲート駆動装置と同様の点の説明については、上述の説明を援用することで省略する。図４に示すゲート駆動装置１０２は、フェライトコア１２１〜１２４，１３１〜１３２を備える。

スイッチング素子２１〜２４がターンオフの際、ゲート電流Ｉｇがゲートグランド配線部７１からゲート端子Ｇを経由してゲート配線部５１に流れ出る。同じ方向に流れるゲート電流Ｉｇと横電流Ｉｔとにより発生するコモンモードノイズは、スイッチング素子２１とは異なる位置に存在する他のスイッチング素子を誤動作させる原因となり得る。

本例では、補助ソース端子２１Ｓａ〜２４Ｓａは、ゲート配線５０のゲート配線部５１〜５４と第１段配線７０のゲートグランド配線部７１〜７４とを囲むフェライトコア１２１〜１２４を介して第２段配線９０のゲートグランド配線部９１，９２に接続される。配線に隣接する磁場のエネルギーを熱に変換するフェライトコア１２１〜１２４を設けることにより、そのようなコモンモードノイズを減衰させることができる。フェライトコア１２１〜１２４の配置位置は、コモンモードノイズの減衰効果を高める点で、横電流が配置する根本のスイッチング素子に近い方が好ましい。

また、本例では、第１段配線７０は、ゲート配線５０のゲート配線部５１〜５４と第２段配線９０のゲートグランド配線部９１，９２とを囲むフェライトコア１３１，１３２を介してグランド部１８に接続される。フェライトコア１３１〜１３２を設けることにより、横電流が第２段配線９０のゲートグランド配線部９１又はゲートグランド配線部９２を遡上しても、第２段配線９０で生じるコモンモードノイズを減衰させることができる。

図５は、本開示の技術を適用可能なチョッパー回路の構成例を示す図である。チョッパー回路３０１は、直流電圧Ｖｂｕｓの電力に基づいて負荷Ｌに流す負荷電流Ｉをチョッパー制御により制御する機器である。チョッパー回路は、並列に接続される３つのモジュール３１１，３１２，３１３を備える。モジュール３１１は、上アームＭ１ａと下アームＭ２ａとを有し、モジュール３１２は、上アームＭ１ｂと下アームＭ２ｂとを有し、モジュール３１３は、上アームＭ１ｃと下アームＭ２ｃとを有する。

次に、チョッパー回路３０１の動作シミュレーション結果の一例について説明する。シミュレーション条件は、動作環境温度を室温、直流電圧Ｖｂｕｓを７００Ｖ、負荷電流Ｉを９６０Ａとする。上アームＭ１（Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃ）を、いずれも、常にオフとし、下アームＭ２（Ｍ２ａ，Ｍ２ｂ，Ｍ２ｃ）を共通のゲート駆動回路１０でスイッチングする。

また、モジュール３１１の上下アームＭ１ａ，Ｍ２ａは、ゲート閾値Ｖｔｈを２．１８Ｖとし、導通電圧Ｖｏｎを２．１５Ｖ＠Ｉ＝３２０Ａとする。一方、モジュール３１２，３１３の上下アームＭ１ｂ，Ｍ２ｂ，Ｍ１ｃ，Ｍ２ｃは、ゲート閾値Ｖｔｈを２．５６Ｖとし、導通電圧Ｖｏｎを３．０８Ｖ＠Ｉ＝３２０Ａとする。

図７は、チョッパー回路３０１において、並列接続された３つの下アームＭ２（Ｍ２ａ，Ｍ２ｂ，Ｍ２ｃ）に、図１の構成を適用した場合のシミュレーション結果（ターンオフ波形）の一例を示す図である。図１は、ゲートグランド配線の分岐形式がトーナメント形式でない場合（比較形態）を示す。図８は、チョッパー回路３０１において、並列接続された３つの下アームＭ２（Ｍ２ａ，Ｍ２ｂ，Ｍ２ｃ）に、図６の構成を適用した場合のシミュレーション結果（ターンオフ波形）の一例を示す図である。図６は、本開示に係る第３の実施形態におけるゲート駆動装置１０３を備える半導体装置２０３の構成例を示す図であり、ゲートグランド配線１５０の分岐形式が２段のトーナメント形式の場合を示す。

図７，８において、
・Ids1,Ids2,Ids3：各下アームＭ２に流れる主電流（ソース電流）
・Ign1,Ign2,Ign3：各下アームＭ２のゲートグランド配線に流れる電流
・Vgs1,Vgs2,Vgs3：各下アームＭ２のゲート端子と補助ソース端子との間の電圧
・Vds1,Vds2,Vds3：各下アームＭ２のドレインとソースとの間の電圧
とする。

図７（下アームＭ２の駆動に図１の構成を適用した場合）によれば、ゲートグランド配線に比較的大きな電流（Ign1＝−８０Ａ，補助ソース端子からの流出を＋とする）が流れる。これに対し、図８（下アームＭ２の駆動に図６の構成を適用した場合）によれば、ゲートグランド配線に流れる電流Ign1は、−３３Ａまで低減される。また、図７によれば、各下アームＭ２のVds1,Vds2,Vds3のピーク電圧（サージ電圧）のタイミングは揃わず、サージ電圧の最大値は高い（９５５Ｖ）。これに対し、図８によれば、各下アームＭ２のVds1,Vds2,Vds3のピーク電圧（サージ電圧）のタイミングは揃っており、サージ電圧の最大値は９３７Ｖまで約２０Ｖ程度低減される。

＜半導体モジュール＞
図５に示すモジュール３１１等は、上下アームを備えるハーフブリッジ構成を備えるパワー半導体モジュールである。図５に示すように、パワー半導体モジュールは、直流電圧が印加される一対の主電流端子（正電源端子Ｐ及び負電源端子Ｎ）と、負荷に接続される中間出力端子Ｍとを外部端子として備える。更に、パワー半導体モジュールは、上アームの導通・遮断を制御するゲート制御端子Ｇ１、上アームのソース（又は、エミッタ）に電気的に接続されるゲートグランド端子Ｓ１、下アームの導通・遮断を制御するゲート制御端子Ｇ２、下アームのソース（又は、エミッタ）に電気的に接続されるゲートグランド端子Ｓ２を外部端子として備える。各々の外部端子は、パワー半導体モジュールの外部と接続するための端子である。例えば、ゲートグランド端子Ｓ１は、上アームのソース（又は、エミッタ）にケルビン接続されるケルビン端子であり、ゲートグランド端子Ｓ２は、下アームのソース（又は、エミッタ）にケルビン接続されるケルビン端子である。モジュール３１２，３１３は、モジュール３１１と同じ構成を有し、図５には明示していないが、上記と同じ外部端子を備える。

電流容量の大きいパワー半導体モジュールでは、上下の各アームに、複数の小電流容量の半導体チップを並列接続した構成を有する半導体モジュールが使用される場合がある。図９は、第１実施形態における半導体モジュールの構成例を示す回路図であり、半導体モジュールが上下アームのうちの下アームの場合を例示する。

図９に示す半導体モジュール４０１は、並列接続される３つ以上の半導体チップ（本例では、６個のスイッチング素子２１〜２６）をスイッチングさせて、スイッチング素子２１〜２６に共通に接続される不図示の負荷に電流を流す装置である。なお、半導体モジュール４０１が上アームとして使用される場合、図９に示す中間出力端子Ｍは正電源端子Ｐに対応し、図９に示す負電源端子Ｎは中間出力端子Ｍに対応する。

半導体モジュール４０１は、６個のスイッチング素子２１〜２６、ゲート配線５０、ゲート抵抗４１〜４６、ゲートグランド配線４５０、ゲートグランド端子Ｓ２、負電源端子Ｎ及び中間出力端子Ｍを備える。

複数のスイッチング素子２１〜２６は、複数のグループ（ブロック）に分かれている。互いに並列に接続されるスイッチング素子２１，２２，２５は、第１グループ（第１ブロック）に属し、互いに並列に接続されるスイッチング素子２３，２４，２６は、第２グループ（第２ブロック）に属する。ゲート配線５０は、スイッチング素子２１〜２６の各々のゲートに共通に接続される導電部であり、図３等に示すゲート駆動回路１０の駆動出力部１７に電気的に接続される。ゲートグランド端子Ｓ２は、図３等に示すグランド部１８に対応し、負電源端子Ｎは、図３等に示す共通電位部２０に対応する。ゲートグランド配線４５０は、ゲートグランド端子Ｓ２と複数のスイッチング素子２１〜２６の各々のソースとの間を２段以上のトーナメント形式で接続する導電部である。各部の構成のより詳細な説明は、図３等についての上述の説明を援用することで、省略する。

半導体モジュール４０１は、ゲートグランド端子Ｓ２と複数のスイッチング素子２１〜２６の各々のソースとの間を２段以上のトーナメント形式で接続するゲートグランド配線４５０を備える。半導体モジュール４０１は、このようなゲートグランド配線４５０を備えることで、上述の形態と同様に、異なるグループ間でゲートグランド配線４５０に流れる横電流が抑制されるので、複数のスイッチング素子２１〜２６の誤動作の発生を抑制できる。

ゲートグランド配線４５０は、複数の第１導電領域１ａ，１ｂと、第２導電領域２と、複数の半導体抵抗５ａ，５ｂとを備える。第１導電領域１ａは、第１グループに属するスイッチング素子２１，２２，２５の各々のソースに電気的に接続されている。第１導電領域１ｂは、第２グループに属するスイッチング素子２３，２４，２６の各々のソースに電気的に接続されている。第２導電領域２は、ゲートグランド端子Ｓ２に電気的に接続されている。半導体抵抗５ａは、第１グループに対して設けられる抵抗体であり、第１導電領域１ａと第２導電領域２との間に介在する。半導体抵抗５ａは、第１導電領域１ａと第２導電領域２との間を電気的に接続する。半導体抵抗５ｂは、第２グループに対して設けられる抵抗体であり、第１導電領域１ｂと第２導電領域２との間に介在する。半導体抵抗５ｂは、第１導電領域１ｂと第２導電領域２との間を電気的に接続する。

半導体抵抗５ａは、図３等に示すゲートグランド抵抗８１に対応し、半導体抵抗５ｂは、図３等に示すゲートグランド抵抗８２に対応する。半導体抵抗５ａ，５ｂは、上述の形態と同様に、異なるグループ間で第２導電領域２に流れる横電流を抑制するので、複数のスイッチング素子２１〜２６の誤動作の発生を抑制できる。

図１０は、第１実施形態における半導体モジュールの第１構造例を示す平面図（上面図）であり、より具体的には、図９に示す半導体モジュール４０１のソース側のレイアウトを示す。Ｚ軸方向、Ｙ軸方向、Ｚ軸方向は、互いに直交する。ＸＹ平面は、Ｘ軸方向及びＹ軸方向に平行な仮想平面、ＹＺ平面は、Ｙ軸方向及びＺ軸方向に平行な仮想平面、ＺＸ平面は、Ｚ軸方向及びＸ軸方向に平行な仮想平面である。Ｚ軸方向は、半導体モジュールの高さ方向（積層方向）に対応する。

図１０に示す半導体モジュール４０１Ａ（半導体モジュール４０１の第１構造例）は、ＸＹ平面に平行な導電層３ａを有する基板３Ａを備える。第１導電領域１ａは、第１グループに属する複数のスイッチング素子２１，２２，２５の各々のソースが電気的に接続される領域であり、第１導電領域１ｂは、第２グループに属する複数のスイッチング素子２３，２４，２６の各々のソースが電気的に接続される領域である。第１導電領域１ａ，１ｂ及び第２導電領域２は、導電層３ａに形成された平面状導電部である。第２導電領域２は、第１導電領域１ａと第１導電領域１ｂとの間にＸ軸方向に挟まれている。

半導体抵抗５ａ，５ｂは、基板３Ａに実装される。半導体抵抗５ａは、導電層３ａに形成された第１導電領域１ａに実装され、半導体抵抗５ｂは、導電層３ａに形成された第１導電領域１ｂに実装される。

図１１は、図１０に示す断面ａ−ａ'における断面図である。基板３Ａは、絶縁層３ｂを導電層３ａと導電層３ｃとでＺ軸方向に挟む積層構造を有する。基板３Ａは、例えば、絶縁層３ｂがセラミック層であり、導電層３ａ，３ｃが銅層であるＤＣＢ（Direct Copper Bonding）基板である。あるいは、基板３Ａは、絶縁層３ｂがＦＲ−４であり、導電層３ａ，３ｃが銅層であるプリント基板でもよい。

半導体抵抗５ａは、第１導電領域１ａ，１ｂのうち対応する第１導電領域１ａに半田層８ａを介して接続される端子面５ａ２と、第２導電領域２に電気的に接続される端子面５ａ１とを有する。この例では、端子面５ａ２は、半導体抵抗５ａの底面に形成された裏面メタルであり、端子面５ａ１は、半導体抵抗５ａの上面に形成された表面メタルである。

半導体抵抗５ｂも、図１１に示す半導体抵抗５ａと同一の構造を有する。図１１には明示していないが、半導体抵抗５ｂは、第１導電領域１ａ，１ｂのうち対応する第１導電領域１ｂに半田層８ｂを介して接続される端子面５ｂ２と、第２導電領域２に電気的に接続される端子面５ｂ１とを有する。端子面５ｂ２は、半導体抵抗５ｂの底面に形成された裏面メタルであり、端子面５ｂ１は、半導体抵抗５ｂの上面に形成された表面メタルである。

半導体抵抗５ａ，５ｂは、例えば、シリコン（Ｓｉ）又はＳｉＣ（炭化ケイ素）などの半導体を含む抵抗体である。半導体抵抗５ａは、端子面５ａ１と端子面５ａ２との間を流れる電流が第１導電領域１ａに垂直なＺ軸方向となるように、第１導電領域１ａに実装される縦型素子である。半導体抵抗５ｂは、端子面５ｂ１と端子面５ｂ２との間を流れる電流が第１導電領域１ｂに垂直なＺ軸方向となるように、第１導電領域１ｂに実装される縦型素子である。

図１０に示すように、半導体抵抗５ａの端子面５ａ１は、第２導電領域２にボンディングワイヤ６ａを介して接続される。ボンディングワイヤ６ａは、端子面５ａ１に導電的に接触する一端と、第２導電領域２に導電的に接触する他端とを有する。同様に、半導体抵抗５ｂの端子面５ｂ１は、第２導電領域２にボンディングワイヤ６ｂを介して接続される。ボンディングワイヤ６ｂは、端子面５ｂ１に導電的に接触する一端と、第２導電領域２に導電的に接触する他端とを有する。

第２導体領域２は、ゲートグランド端子Ｓ２に不図示の導電性部材（例えば、銅バー）を介して電気的に接続されるフッティング４を有する。フッティング４は、ゲートグランド端子Ｓ２に不図示の導電性部材を介して連結される接続領域である。

第１導電領域１ａは、負電源端子Ｎに不図示の導電性部材を介して電気的に接続されるフッティング７ａを有する。第１導電領域１ｂは、負電源端子Ｎに不図示の導電性部材を介して電気的に接続されるフッティング７ｂを有する。例えば、フッティング７ａ，７ｂは、フッティング７ａとフッティング７ｂとを連結する不図示の導電性部材（例えば、銅バー）の中心箇所から、共通の不図示の導電性部材を介して負電源端子Ｎに繋げられる接続領域である。

ブロック間の半導体チップの特性の不揃いや構造の不均一が存在し、半導体チップが比較的高い電流変化率（di/dt）で高速動作する場合、第１導電領域１ａと第１導電領域１ｂとの間で電位が異なることがある。しかしながら、そのような場合でも、半導体抵抗５ａ，５ｂの存在により、各ブロックのスイッチング素子のソースに流れる主電流から分流した横電流がボンディングワイヤ６ａ，６ｂを経由して第１導電領域１ａと第１導電領域１ｂとの間で流れにくくなる。よって、ブロック間のゲート駆動ループに生ずるコモンモード電流（コモンモードノイズ）に起因する半導体モジュール内の発振や電磁干渉が緩和される。

また、短絡やゲート抵抗ショートなどの極端に高速なdi/dtが発生する異常時に、大きな横電流が発生しても、縦型の半導体抵抗５ａ，５ｂの許容パワー密度が大きいため、過大な損失に耐えることができる。

したがって、本実施形態によれば、半導体モジュール内のノイズを減らし、半導体モジュールの発振が抑制される。そのため、半導体チップの特性ばらつきの許容範囲を拡大できる。また、半導体抵抗は、半導体チップ（スイッチング素子）と同じ材料であり類似の形状であるので、半導体チップと同様の実装工程で容易に実装でき、信頼性を容易に確保できる。また、本実施形態によるノイズの低減によって、設計の自由度の増大、半導体モジュールの小型化、寄生成分の低減が可能となる。

図１０に示す半導体モジュール４０１Ａでは、ゲートグランド配線４５０は、ＹＺ平面に関して対称な構造を有する。これにより、各種寄生成分（インダクタンス成分、抵抗成分、キャパシタンス成分）が小さくできる。図示のように、第１導電領域１ａと第１導電領域１ｂは、ＸＹ平面に平行な同一の平面上に形成されてもよいし、Ｙ軸方向に関して対称の形状で対称に配置されてもよい。図示のように、第２導電領域２は、Ｙ軸方向に関して対称な形状を有してもよいし、第１導電領域１ａ及び第１導電領域１ｂと同一の平面上に形成されてもよい。

半導体抵抗の３００Ｋ（ケルビン）におけるキャリア濃度は、５×１０^１５ｃｍ^−３以上２×１０^１６ｃｍ^−３以下であると、横電流の低減の点で、好ましい。半導体抵抗５ａ，５ｂの厚さは、３００μｍ以上６００μｍ以下であると、横電流の低減及び半導体モジュールの小型化の点で好ましい。半導体抵抗５ａ，５ｂの抵抗値は、０．１Ω以上０．５Ω以下であると、横電流の低減及び半導体モジュールの小型化の点で好ましい。

また、外付けの抵抗素子は、半導体抵抗に比べて、損失、抵抗値、大きさ、信頼性などの観点から、半導体モジュールへの内蔵は容易ではない。また、半導体モジュールの内部の銅配線で抵抗体を作成する場合、その抵抗体の抵抗値は、低すぎる（１mΩ未満）。これに対し、半導体抵抗を採用することで、抵抗体を半導体モジュールに容易に内蔵でき、その抵抗値を０．１Ω以上の適正な値に設定できるので、横電流を低減できる。

図１２は、第１実施形態における半導体モジュールの第２構造例を示す断面図である。第２構造例において、第１構造例と同一の構成及び効果についての説明は、上述の説明を援用することで、省略又は簡略する。図１２に示す半導体モジュール４０１Ｂは、基板３Ｂ，３Ｃを備える。基板３Ｂは、例えば、絶縁層３ｅがＦＲ−４であり、導電層３ｄ，３ｆが銅層であるプリント基板である。基板３Ｃは、例えば、絶縁層３ｈがセラミック層であり、導電層３ｇ，３ｉが銅層であるＤＣＢ基板である。複数の半導体スイッチング素子２１〜２６は、基板３Ｃに実装される。

図１２に示す半導体モジュール４０１Ｂ（半導体モジュール４０１の第２構造例）は、ＸＹ平面に平行な導電層３ｄを有する基板３Ｂを備える。第１導電領域１ａは、第１グループに属する複数のスイッチング素子２１，２２，２５の各々のソースが電気的に接続される領域であり、第１導電領域１ｂは、第２グループに属する複数のスイッチング素子２３，２４，２６の各々のソースが電気的に接続される領域である。第１導電領域１ａ，１ｂ及び第２導電領域２は、導電層３ｄに形成された平面状導電部である。第２導電領域２は、第１導電領域１ａと第１導電領域１ｂとの間にＸ軸方向に挟まれている。

半導体抵抗５ａ，５ｂは、基板３Ｂに実装される。半導体抵抗５ａは、導電層３ｄに形成された第１導電領域１ａに実装され、半導体抵抗５ｂは、導電層３ｄに形成された第１導電領域１ｂに実装される。

スイッチング素子２１，２２，２５の各々のソースは、第１ブロックに属する複数の導電ピラー９ｃを介して、導電層３ｆに形成された第３導電領域１ｃに導電的に接続される。第３導電領域１ｃは、複数のビア３ｊを介して、導電層３ｄに形成された第１導体領域１ａに導電的に接続される。スイッチング素子２３，２４，２６の各々のソースは、第２ブロックに属する複数の導電ピラー９ｄを介して、導電層３ｆに形成された第３導電領域１ｄに導電的に接続される。第３導電領域１ｄは、複数のビア３ｊを介して、導電層３ｄに形成された第１導体領域１ｂに導電的に接続される。

半導体抵抗５ａは、第１導電領域１ａ，１ｂのうち対応する第１導電領域１ａに半田層８ａを介して接続される端子面５ａ２と、第２導電領域２にボンディングワイヤ６ａを介して接続される端子面５ａ１とを有する。半導体抵抗５ｂは、第１導電領域１ａ，１ｂのうち対応する第１導電領域１ｂに半田層８ｂを介して接続される端子面５ｂ２と、第２導電領域２にボンディングワイヤ６ｂを介して接続される端子面５ｂ１とを有する。

第２導体領域２は、ゲートグランド端子Ｓ２に不図示の導電性部材（例えば、銅バー）を介して電気的に接続されるフッティング４を有する。基板３Ｃの導電層３ｇには、互いに導通可能に連結された導電領域３ｇａと導電領域３ｇｂとが形成されている。導電領域３ｇａは、負電源端子Ｎに不図示の導電性部材を介して電気的に接続されるフッティング７を有する。スイッチング素子２１，２２，２５の各々のソースは、複数の導通ピラー９ｃ、第３導通領域１ｃ及び導通ピラー９ｅを介して、導電領域３ｇａに電気的に接続される。スイッチング素子２３，２４，２６の各々のソースは、複数の導通ピラー９ｄ、第３導通領域１ｄ及び導通ピラー９ｆを介して、導電領域３ｇｂに電気的に接続される。

したがって、半導体抵抗５ａ，５ｂの存在により、各ブロックのスイッチング素子のソースに流れる主電流から分流した横電流がボンディングワイヤ６ａ，６ｂを経由して第１導電領域１ａと第１導電領域１ｂとの間で流れにくくなる。よって、第１構造例と同様に、ブロック間のゲート駆動ループに生ずるコモンモード電流（コモンモードノイズ）に起因する半導体モジュール内の発振や電磁干渉が緩和される。

図１３は、第１実施形態における半導体モジュールの第３構造例を示す断面図である。第３構造例において、第１及び第２構造例と同一の構成及び効果についての説明は、上述の説明を援用することで、省略又は簡略する。図１３に示す半導体モジュール４０１Ｃは、基板３Ｂ，３Ｃを備える。複数の半導体スイッチング素子２１〜２６は、基板３Ｃに実装される。第１導電領域１ａ，１ｂは、基板３Ｂの導電層３ｆに形成された平面状導電部である。第２導電領域２は、基板３Ｃの導電層３ｇに形成された平面状導体部である。

半導体抵抗５ａ，５ｂは、基板３Ｃに実装される。半導体抵抗５ａ，５ｂは、導電層３ｇに形成された第２導電領域２に実装される。

スイッチング素子２１，２２，２５の各々のソースは、第１ブロックに属する複数の導電ピラー９ｃを介して、導電層３ｆに形成された第１導電領域１ａに導電的に接続される。スイッチング素子２３，２４，２６の各々のソースは、第２ブロックに属する複数の導電ピラー９ｄを介して、導電層３ｆに形成された第１導電領域１ｂに導電的に接続される。

半導体抵抗５ａは、第１導電領域１ａ，１ｂのうち対応する第１導電領域１ａに電気的に接続される端子面５ａ１と、第２導電領域２に半田層８ａを介して接続される端子面５ａ２とを有する。この例では、端子面５ａ１は、半導体抵抗５ａの上面に形成された表面メタルであり、端子面５ａ２は、半導体抵抗５ａの底面に形成された裏面メタルである。

半導体抵抗５ｂも、半導体抵抗５ａと同一の構造を有する。半導体抵抗５ｂは、第１導電領域１ａ，１ｂのうち対応する第１導電領域１ｂに電気的に接続される端子面５ｂ１と、第２導電領域２に半田層８ｂを介して接続される端子面５ｂ２とを有する。この例では、端子面５ｂ１は、半導体抵抗５ｂの上面に形成された表面メタルであり、端子面５ｂ２は、半導体抵抗５ａの底面に形成された裏面メタルである。

端子面５ａ１は、第１導電領域１ａ，１ｂのうち対応する第１導電領域１ａに導電ピラー９ａを介して接続される。端子面５ｂ１は、第１導電領域１ａ，１ｂのうち対応する第１導電領域１ｂに導電ピラー９ｂを介して接続される。スイッチング素子２１，２２，２５の各々のソースは、複数の導通ピラー９ｃ、第１導通領域１ａ及び導通ピラー９ｅを介して、導電領域３ｇａに電気的に接続される。スイッチング素子２３，２４，２６の各々のソースは、複数の導通ピラー９ｄ、第１導通領域１ｂ及び導通ピラー９ｆを介して、導電領域３ｇｂに電気的に接続される。

したがって、半導体抵抗５ａ，５ｂの存在により、各ブロックのスイッチング素子のソースに流れる主電流から分流した横電流が導電ピラー９ａ，９ｂを経由して第１導電領域１ａと第１導電領域１ｂとの間で流れにくくなる。よって、第１構造例と同様に、ブロック間のゲート駆動ループに生ずるコモンモード電流（コモンモードノイズ）に起因する半導体モジュール内の発振や電磁干渉が緩和される。

次に、半導体モジュールの動作シミュレーション結果の一例について説明する。図１４は、一比較形態における半導体モジュールの構成例を示す回路図である。図１５は、図１４に示す一比較形態における半導体モジュールの構造例を示す平面図である。図９，１０に示す第１実施形態における半導体モジュール４０１は、半導体抵抗５ａ，５ｂを備える。これに対して、図１４，１５に示す半導体モジュール４００は、半導体抵抗５ａ，５ｂを備えない。

図１４，１５において、第１導電領域１ａは、負電源端子Ｎに不図示の銅バーを介して電気的に接続されるフッティング７ａを有する。第１導電領域１ｂは、負電源端子Ｎに不図示の導電性部材を介して電気的に接続されるフッティング７ｂを有する。フッティング７ａ，７ｂは、フッティング７ａとフッティング７ｂとを連結する不図示の銅バーの中心箇所から、共通の不図示の銅バーを介して負電源端子Ｎに繋げられる接続領域である。第１導電領域１ａは、ゲートグランド端子Ｓ２に不図示の銅バーを介して電気的に接続されるフッティングＡを有する。第１導電領域１ｂは、ゲートグランド端子Ｓ２に不図示の銅バーを介して電気的に接続されるフッティングＢを有する。フッティングＡ，Ｂは、フッティングＡとフッティングＢとを連結する不図示の銅バーの中心箇所から、共通の不図示の銅バーを介してゲートグランド端子Ｓ２に繋げられる接続領域である。

図１６は、図１４，１５に示す一比較形態における半導体モジュールが誘導性負荷をターンオフする際の動作シミュレーション結果の一例を示す図である。図１７は、図９，１０に示す一実施形態における半導体モジュールが誘導性負荷をターンオフする際の動作シミュレーション結果の一例を示す図である。図１６，１７において、第２グループに属するスイッチング素子２３，２４，２６の閾値は、第１グループに属するスイッチング素子２１，２２，２５の閾値よりも０．１５ボルト低く設定されている。第１導電領域１ａからゲートグランド端子Ｓ２に流れる電流Ｉ＿Ｓ２ａと、第１導電領域１ｂからゲートグランド端子Ｓ２に流れる電流Ｉ＿Ｓ２ｂとの電流差は、図１６の場合よりも図１７示す方が、抑制されている。つまり、半導体抵抗５ａ，５ｂの挿入によって、当該電流差による複数のスイッチング素子２１〜２６の動作タイミングの不揃いを抑制できる。

以上、ゲート駆動装置、半導体装置及び半導体モジュールを実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、並列接続される複数のスイッチング素子の個数は、３個又は４個に限られず、５個以上でもよい。

また、少なくとも一つの半導体装置を使って負荷に電流を流すことによって所望の機能を実現する機器の具体例は、チョッパー回路に限られない。その具体例として、直流を直流に変換するコンバータ、直流を交流に変換するインバータ、直流又は交流の電力を生成するスイッチング電源などがある。

また、第２段配線は、トーナメント形式で複数段に更に分岐する構成でもよい。

また、分岐点における分岐数は、２つに限らず、３つ以上の複数でもよい。分岐数とは、一つの分岐点から分岐する配線部の数をいう。

１ａ，１ｂ 第１導電領域
１ｃ，１ｄ 第３導電領域
２ 第２導電領域
３Ａ，３Ｂ，３Ｃ 基板
３ａ，３ｃ，３ｄ，３ｆ，３ｇ，３ｉ 導電層
３ｂ，３ｅ，３ｈ 絶縁層
３ｊ ビア
４ フッティング
５ａ，５ｂ 半導体抵抗
５ａ１，５ａ２，５ｂ１，５ｂ２ 端子面
６ａ，６ｂ ボンディングワイヤ
７，７ａ，７ｂ フッティング
８，８ａ，８ｂ 半田層
９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ 導電ピラー
１０ ゲート駆動回路
１７ 駆動出力部
１８ グランド部
１９ グランド
２０ 共通電位部
２１〜２６ スイッチング素子
２１Ｓ，２２Ｓ，２３Ｓ，２４Ｓ ソース端子
２１Ｓａ，２２Ｓａ，２３Ｓａ，２４Ｓａ 補助ソース端子
３１〜３４ ソース抵抗
４１〜４６ ゲート抵抗
６１〜６４，８１，８２ ゲートグランド抵抗
５０ ゲート配線
５１〜５４ ゲート配線部
７０ 第１段配線
９０ 第２段配線
１００，１０１，１０２，１０３ ゲート駆動装置
１１０ 共通配線
１１１，１１２ 共通配線部
１１３，１１４ 共通配線部
１２１〜１２４，１３１，１３２ フェライトコア
１５０，１５２ ゲートグランド配線
１５１ ゲート配線
２０１，２０２，２０３ 半導体装置
３０１ チョッパー回路
３１１，３１２，３１３ モジュール
４００，４０１，４０１Ａ，４０１Ｂ，４０１Ｃ 半導体モジュール
４５０ ゲートグランド配線
Ｑ，Ｑ１，Ｑｎ スイッチング素子

Claims (23)

1. 並列接続される３個以上の複数のスイッチング素子を駆動するゲート駆動回路と、
   前記ゲート駆動回路の駆動出力部と前記複数のスイッチング素子の各々のゲート端子との間を接続するゲート配線と、
   前記ゲート駆動回路のグランド部と前記複数のスイッチング素子の各々のグランド側端子との間を２段以上のトーナメント形式で接続するゲートグランド配線とを備える、ゲート駆動装置。
2. 前記ゲートグランド配線は、
   前記複数のスイッチング素子のうち同一グループに属する各スイッチング素子のグランド側端子の間を接続する第１段配線と、
   前記グランド部と前記第１段配線との間を接続する第２段配線とを有する、請求項１に記載のゲート駆動装置。
3. 前記第２段配線を経由せずに前記第１段配線を経由する第１ループの配線インピーダンスは、前記第２段配線と前記第１段配線とを経由する第２ループの配線インピーダンスよりも小さい、請求項２に記載のゲート駆動装置。
4. 前記第１段配線は、異なるグループ間で、互いに同じ配線インピーダンスを有する、請求項２又は３に記載のゲート駆動装置。
5. 前記各スイッチング素子のグランド側端子は、前記第１段配線に直列に挿入された抵抗を経由して前記第２段配線に接続される、請求項２から４のいずれか一項に記載のゲート駆動装置。
6. 前記第１段配線は、前記第２段配線に直列に挿入された抵抗を経由して前記グランド部に接続される、請求項２から５のいずれか一項に記載のゲート駆動装置。
7. 前記各スイッチング素子のグランド側端子は、前記ゲート配線と前記第１段配線とを囲むフェライトコアを介して前記第２段配線に接続される、請求項２から６のいずれか一項に記載のゲート駆動装置。
8. 前記第１段配線は、前記ゲート配線と前記第２段配線とを囲むフェライトコアを介して前記グランド部に接続される、請求項２から７のいずれか一項に記載のゲート駆動装置。
9. 前記グランド部から前記複数のスイッチング素子の各々のグランド側端子までの各配線インピーダンスは、互いに等しい、請求項１から８のいずれか一項に記載のゲート駆動装置。
10. 前記駆動出力部から前記複数のスイッチング素子の各々のゲート端子までの各配線インピーダンスは、互いに等しい、請求項１から９のいずれか一項に記載のゲート駆動装置。
11. 前記ゲートグランド配線とは異なる共通配線を更に備え、
    前記複数のスイッチング素子は、各々、主電極と、前記主電極に主配線を経由して接続される主端子と、前記主電極に前記主配線とは異なる補助配線を経由して接続される補助端子とを有し、
    前記複数のスイッチング素子の各々のグランド側端子は、前記補助端子であり、
    前記共通配線は、前記複数のスイッチング素子の各々の主端子の間を接続する、請求項１から１０のいずれか一項に記載のゲート駆動装置。
12. 並列接続される３個以上の複数のスイッチング素子と、
    前記複数のスイッチング素子を駆動するゲート駆動回路と、
    前記ゲート駆動回路の駆動出力部と前記複数のスイッチング素子の各々のゲート端子との間を接続するゲート配線と、
    前記ゲート駆動回路のグランド部と前記複数のスイッチング素子の各々のグランド側端子との間を２段以上のトーナメント形式で接続するゲートグランド配線とを備える、半導体装置。
13. 前記複数のスイッチング素子は、ワイドバンドギャップデバイスである、請求項１２に記載の半導体装置。
14. 前記第２段配線に直列に挿入された抵抗は、半導体抵抗である、請求項６に記載のゲート駆動装置。
15. 並列接続される３個以上の複数のスイッチング素子と、
    前記複数のスイッチング素子の各々のゲートに共通に接続されるゲート配線と、
    ゲートグランド端子と、
    前記ゲートグランド端子と前記複数のスイッチング素子の各々のソースとの間を２段以上のトーナメント形式で接続するゲートグランド配線とを備える、半導体モジュール。
16. 前記複数のスイッチング素子は、複数のグループに分けられており、
    前記ゲートグランド配線は、
    前記複数のグループのそれぞれに対して設けられ、前記複数のスイッチング素子のうち同一グループに属する各スイッチング素子のソースに電気的に接続される複数の第１導電領域と、
    前記ゲートグランド端子に電気的に接続される第２導電領域と、
    前記複数のグループのそれぞれに対して設けられ、前記複数の第１導電領域と前記第２導電領域との間に介在する複数の半導体抵抗とを備える、請求項１５に記載の半導体モジュール。
17. 前記複数の半導体抵抗は、それぞれ、前記複数の第１導電領域のうち対応する第１導電領域に半田層を介して接続される第１端子面と、前記第２導電領域に電気的に接続される第２端子面とを有する、請求項１６に記載の半導体モジュール。
18. 前記第２端子面は、前記第２導電領域にボンディングワイヤを介して接続される、請求項１７に記載の半導体モジュール。
19. 前記複数の半導体抵抗は、それぞれ、前記複数の第１導電領域のうち対応する第１導電領域に電気的に接続される第１端子面と、前記第２導電領域に半田層を介して接続される第２端子面とを有する、請求項１６に記載の半導体モジュール。
20. 前記第１端子面は、前記複数の第１導電領域のうち対応する第１導電領域に導電ピラーを介して接続される、請求項１９に記載の半導体モジュール。
21. 前記複数の半導体抵抗の３００Ｋにおけるキャリア濃度は、５×１０^１５ｃｍ^−３以上２×１０^１６ｃｍ^−３以下である、請求項１６から２０のいずれか一項に記載の半導体モジュール。
22. 前記複数の半導体抵抗の厚さは、３００μｍ以上６００μｍ以下である、請求項１６から２１のいずれか一項に記載の半導体モジュール。
23. 前記複数の半導体抵抗の抵抗値は、０．１Ω以上０．５Ω以下である、請求項１６から２２のいずれか一項に記載の半導体モジュール。

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