CN111418071B - 半导体装置以及功率变换装置 - Google Patents

半导体装置以及功率变换装置 Download PDF

Info

Publication number
CN111418071B
CN111418071B CN201980006058.8A CN201980006058A CN111418071B CN 111418071 B CN111418071 B CN 111418071B CN 201980006058 A CN201980006058 A CN 201980006058A CN 111418071 B CN111418071 B CN 111418071B
Authority
CN
China
Prior art keywords
gate
gate electrode
semiconductor element
semiconductor device
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980006058.8A
Other languages
English (en)
Other versions
CN111418071A (zh
Inventor
三好智之
森睦宏
古川智康
竹内悠次郎
白石正树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Power Semiconductor Device Ltd
Publication of CN111418071A publication Critical patent/CN111418071A/zh
Application granted granted Critical
Publication of CN111418071B publication Critical patent/CN111418071B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Abstract

在功率变换装置中使用的电流切换用的半导体装置中，同时实现低的导通损失和低的切换损失。半导体装置(100)包括：IGBT(51)，仅具有Gc栅极(92)，p型集电极层(4A)的杂质浓度被设定得高；以及IGBT(52)，具有Gs栅极(91)和Gc栅极(92)，p型集电极层(4B)的杂质浓度被设定得低。并且，在使半导体装置(100)成为截止的情况下，从对Gs栅极(91)、Gc栅极(92)都施加小于阈值电压的电压的状态，先于Gs栅极(91)而对Gc栅极施加阈值电压以上的电压。

Description

半导体装置以及功率变换装置
技术领域
本发明涉及适合于对大电流进行切换(switching)控制的半导体装置以及使用该半导体装置的功率变换装置。
背景技术
近年来，地球变暖成为世界共同的重要的紧急课题。为了解决该课题，在从空调、电子炉灶等家电产品至铁路、炼铁厂的逆变器等大功率设备的宽范围中使用的功率变换装置中的节能技术的贡献的期待度提高。这样的功率变换装置大多将大功率的具备切换功能的IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)或具备整流功能的二极管等半导体装置作为主要的构成要素。因此，在大功率用的IGBT以及二极管等功率半导体装置中与以往相比还要求新的低功耗化技术。
以往，作为降低IGBT中的导通损失以及截止损失的技术，有具备2个可控制的独立的绝缘栅的IGBT(例如参考专利文献1)。
另外，以往存在如下技术：通过将导通时的集电极-发射极间电压不同的2个IGBT并联连接，想要减小截止时的电流(例如参考专利文献2或者专利文献3)。
现有技术文献
专利文献1：日本专利第6228542号公报
专利文献2：日本特开平6-290863号公报
专利文献3：日本特开平5-291913号公报
发明内容
图26是示出以往的一般的逆变器80的部分电路图的例子的图。图26所示的逆变器80是将直流变换为3相的交流的功率变换装置的例子，构成为包括6个IGBT 70、6个二极管72、对各IGBT 70的绝缘栅端子71进行驱动的驱动电路67以及向各驱动电路67供给控制信号的控制电路64。在此，在逆变器80中，构成为将相互串联连接的各2个IGBT 70的组分别并联连接于直流电源69的正侧电极和负侧电极。而且，在各IGBT 70的集电极-发射极之间，分别各反并联地连接1个二极管72。
此时，对各IGBT 70的绝缘栅端子71，反复施加用于使各个IGBT 70导通或者截止的相位不同的信号电压。然后，从串联连接的2个IGBT 70的连接点输出例如3相的交流电流，并供给到马达等感应性负载68。
一般而言，IGBT 70以及二极管72在导通时发生导通损失，在切换时发生切换损失。因此，为了实现逆变器80的小型化、高效化、低功耗化，需要降低IGBT 70以及二极管72中的导通损失和切换损失。在此，切换损失包括在IGBT 70中发生的导通损失及截止损失、和在导通时在二极管72中发生的恢复损失。
在专利文献1中，作为降低IGBT 70中的导通损失以及截止损失的技术，公开了具备2个可控制的独立的绝缘栅的IGBT 101的例子。图27是示出专利文献1所示的IGBT 101的剖面构造的例子的图。
如图27所示，在IGBT 101中，作为对集电极电极8与发射极电极7之间的电流进行控制的栅电极，具备沟槽状地形成的Gs栅极91以及Gc栅极92。如果对这些Gs栅极91以及Gc栅极92施加比发射极电极7高阈值电压以上的电压，则在p型阱层2的栅电极的界面附近形成电子的反转层。在此，在对集电极电极8与发射极电极7之间施加正向电压时，从发射极电极7经由在p型阱层2的栅电极界面附近形成的反转层，向n-型漂移层1注入电子载流子。作为其结果，空穴载流子从p型集电极层4流入到n-型漂移层1，所以在n-型漂移层1的内部产生电导率调制，IGBT 101成为导通状态。
接下来，如果对Gs栅极91以及Gc栅极92施加小于阈值电压的电压，则对电导率调制作出贡献的载流子被排出到发射极电极7以及集电极电极8，IGBT 101转移到非导通状态。即，IGBT 101成为截止。此时，由于伴随载流子的移动而产生的电流以及施加于发射极电极7和集电极电极8的反向电压，发生被称为截止损失的功率损失。
在此，在IGBT 101(参考图27)中，作为栅电极，具备可独立控制的Gs栅极91以及Gc栅极92这2个。并且，如果在IGBT 101即将截止之前，先于Gs栅极91而对Gc栅极92施加小于阈值电压的电压，则Gc栅极92附近的n-型漂移层1中的电导率调制被抑制。其结果，能够临时地实现载流子浓度降低的n-型漂移层1。由此，能够降低由在截止时从n-型漂移层1排出的载流子引起的电流。而且，通过向集电极电极8与发射极电极7之间高速地施加反向电压，能够降低截止损失。
如以上那样，在图27所示的IGBT 101中，通过在截止时适当控制向Gs栅极91以及Gc栅极92的施加电压，能够动态地调整(降低)蓄积于n-型漂移层1的载流子浓度。并且，作为其结果，能够降低IGBT 101的截止损失。
然而，实际上无法说能够在n-型漂移层1全域中调整载流子浓度。确实能够通过如上所述的Gs栅极91以及Gc栅极92的施加电压的控制，降低其附近的n-型漂移层1中的载流子浓度。另一方面，在p型集电极层4附近的n-型漂移层1中，电子载流子远离注入控制的Gc栅极92，所以无法充分地期待通过控制Gs栅极91以及Gc栅极92的施加电压而实现的载流子浓度调整的效果。
这意味着在专利文献1公开的IGBT 101中，在截止时对p型集电极层4附近的n-型漂移层1中的载流子浓度进行调整的控制未充分地发挥功能。并且，构成IGBT 101的半导体基板的厚度越厚、即成为p型阱层2和p型集电极层4的间隔越宽的高耐压构造，则该未发挥功能的程度越大。因此，特别是在高耐压的IGBT 101中，仅通过Gs栅极91以及Gc栅极92的施加电压的控制，无法期待充分的截止损失的降低效果。
另外，在专利文献2、专利文献3中公开了如下技术：通过将导通时的集电极-发射极间电压(以下称为接通(ON)电压)不同的2个IGBT并联连接，减小截止时的电流。图28是示出专利文献2所示的使用IGBT的功率切换电路的例子的图。在该功率切换电路中，为了切换向由加热线圈50和谐振电容器39构成的负载供给的来自直流电源59的功率，作为元件并联连接使用2个独立的IGBT 33、34。并且，作为这2个IGBT 33、34，分别使用导通时的电阻、即接通电压不同的部件。
在此，例如设为IGBT 33的接通电压低，IGBT 34的接通电压高。在该情况下，作为接通电压低的IGBT 33，使用集电极层(与图27中所称的p型集电极层4相当的半导体层)的杂质浓度(载流子浓度)被形成得较高的IGBT。另外，作为接通电压高的IGBT 34，使用集电极层的杂质浓度被形成得较低的IGBT。或者，在接通电压的控制中，还有时使用n-型漂移层1中的载流子的寿命控制。即，作为接通电压低的IGBT 33，使用n-型漂移层1中的载流子的寿命长的IGBT，作为接通电压高的IGBT 34，使用n-型漂移层1中的载流子的寿命短的IGBT。
而且，在图28的功率切换电路中，从控制电路38分别对IGBT 33、34各自的栅极35、36施加不同的电压。在此，在对栅极35、36分别施加阈值电压以上的电压的情况下，并联连接的IGBT 33、34都导通，所以作为整体得到低的接通电压。另外，在进行截止的情况下，先于接通电压高的IGBT 34的栅极36，而对接通电压低的IGBT 33的栅极35施加小于阈值电压的电压。在该情况下，仅有接通电压高的IGBT 34成为导通状态，作为并联连接的IGBT 33、34整体，由于接通电压变高，所以能够临时地降低n-型漂移层1中的载流子浓度。
接着，如果对IGBT 33、34的栅极35、36都施加小于阈值电压的电压，则IGBT 33、34都成为非导通状态，该n-型漂移层1中的载流子会被排出到集电极层。在该情况下，作为并联连接的IGBT 33、34整体，在仅有在此之前的IGBT 34是导通状态的期间，n-型漂移层1中的载流子浓度降低，所以能够降低从n-型漂移层1向集电极层排出的载流子量。其结果，能够降低作为并联连接的IGBT 33、34整体的截止损失。
另一方面，无法进行n-型漂移层1中的发射极侧的载流子浓度的控制，所以从载流子浓度高的状态进行截止控制。因此，在集电极-发射极之间的电压向反向电压发展时，n-型漂移层1内部的耗尽化的速度变慢。即，由于电压变化的发展时间变长，所以截止损失的降低效果变小。
如以上那样，在专利文献1公开的IGBT 101中，在截止时，能够临时地降低n-型漂移层1的发射极电极7侧的载流子浓度，但无法降低集电极电极8侧的载流子浓度。因此，集电极-发射极间电压虽然高速地上升，但在载流子的排出中花费时间，难以提高电流的降低速度。
另外，在专利文献2、3公开的技术中，能够临时地降低IGBT的漂移层中的集电极层附近的载流子浓度，所以在截止时能够加快电流的降低速度。另一方面，难以加快集电极-发射极间电压的上升速度。因此，特别是在扩大发射极-集电极之间的距离即漂移层的厚度而使IGBT成为高耐压的情况下，利用这些现有技术实现的截止损失降低效果变小。总之，IGBT中的导通损失和截止损失的折衷关系的改善是困难的。
鉴于以上那样的现有技术的问题点，本发明的目的在于，提供一种能够改善导通损失和截止损失的折衷关系并同时实现低的导通损失和低的切换损失的半导体装置以及使用该半导体装置的功率变换装置。
本发明所涉及的半导体装置是将第1半导体元件和第2半导体元件并联地连接而构成的半导体装置，其特征在于，
所述第1半导体元件具备：第1导电类型的第1漂移层，形成于第1半导体基板；第2导电类型的第1阱区域，与所述第1漂移层相接，形成于所述第1半导体基板的第1表面侧；第1栅电极，在所述第1半导体基板的所述第1表面侧贯通所述第1阱区域而形成的多个沟槽中，以经由栅极绝缘膜而与所述第1漂移层及所述第1阱区域相接的方式设置所述第1栅电极；第1导电类型的第1发射极区域，在多个所述第1栅电极之间夹着的所述第1阱区域的表面的一部分，以经由所述栅极绝缘膜而与所述第1栅电极相接的方式形成所述第1发射极区域；第2导电类型的第1沟道区域，形成于隔着所述栅极绝缘膜而与所述第1栅电极对置的所述第1阱区域的表面；第1发射极电极，电连接有所述第1发射极区域及所述第1阱区域；第2导电类型的第1集电极层，与所述第1漂移层相接，形成于所述第1半导体基板的第2表面侧；以及第1集电极电极，与所述第1集电极层电连接，
所述第2半导体元件具备：第1导电类型的第2漂移层，形成于第2半导体基板；第2导电类型的第2阱区域，与所述第2漂移层相接，形成于所述第2半导体基板的第1表面侧；由第2栅电极及第3栅电极构成的栅电极的组，在所述第2半导体基板的所述第1表面侧贯通所述第2阱区域而形成的多个沟槽的相互相邻的每2个沟槽各自中，以经由栅极绝缘膜而与所述第2漂移层及所述第2阱区域相接的方式设置所述第2栅电极及所述第3栅电极；第1导电类型的第2发射极区域，在属于所述栅电极的组的相同组的所述第2栅电极及所述第3栅电极之间夹着的所述第2阱区域的表面的一部分，以经由所述栅极绝缘膜而与所述第2栅电极及所述第3栅电极分别相接的方式形成所述第2发射极区域；第2导电类型的第2沟道区域，形成于隔着所述栅极绝缘膜而与所述第2栅电极对置的所述第2阱区域的表面；第2导电类型的第3沟道区域，形成于隔着所述栅极绝缘膜而与所述第3栅电极对置的所述第2阱区域的表面；第2发射极电极，电连接有所述第2发射极区域及所述第2阱区域；第2导电类型的第2集电极层，与所述第2漂移层相接，形成于所述第2半导体基板的第2表面侧；以及第2集电极电极，与所述第2集电极层电连接，
所述第1半导体元件的第1发射极电极和所述第2半导体元件的第2发射极电极被电连接，所述第1半导体元件的第1集电极电极和所述第2半导体元件的第2集电极电极被电连接，用于在所述第1半导体元件中流过预定的电流而所需的电压小于用于在所述第2半导体元件中流过所述预定的电流而所需的电压，所述第1半导体元件的第1栅电极和所述第2半导体元件的第2栅电极被电连接。
根据本发明，能够提供一种能够改善导通损失和截止损失的折衷关系并同时实现低的导通损失和低的切换损失的半导体装置以及使用该半导体装置的功率变换装置。
附图说明
图1是示出第1实施方式所涉及的半导体装置的电路结构的例子的图。
图2是示出作为构成第1实施方式所涉及的半导体装置的2个IGBT的半导体装置的剖面构造的例子的图。
图3是示意地示出在第1实施方式所涉及的半导体装置中对Gs栅极以及Gc栅极施加阈值电压以上的电压并对集电极电极与发射极电极之间施加正向电压时的电子和空穴的载流子的分布的图。
图4是示意地示出在第1实施方式所涉及的半导体装置中接着图3的状态而对Gc栅极施加小于阈值电压的电压、对Gs栅极施加阈值电压以上的电压并对集电极电极与发射极电极之间施加正向电压时的电子和空穴的载流子的分布的图。
图5是将第1实施方式所涉及的半导体装置中的导通时以及即将截止之前时的载流子浓度分布以及集电极-发射极电流的正向特性与现有技术进行比较而示出的图，(a)是基于专利文献1的例子，(b)是基于专利文献2、3的例子，(c)是基于本实施方式的例子。
图6是示出第1实施方式所涉及的半导体装置成为截止时的动作波形的例子的图，(a)是Gs栅极驱动信号波形，(b)是Gc栅极驱动信号波形，(c)是集电极-发射极间电压(Vce)波形，(d)是集电极-发射极间电流(Ice)波形，(e)是电流·电压积(Ice·Vce)波形。
图7是将第1实施方式所涉及的半导体装置成为截止时的集电极-发射极之间的电压/电流波形以及功率损失波形的例子与现有技术进行比较而示出的图，(a)是基于专利文献1的例子，(b)是基于专利文献2、3的例子，(c)是基于本实施方式的例子。
图8是将第1实施方式所涉及的半导体装置中的截止损失和接通电压(导通损失)的折衷曲线的例子与现有技术进行比较而示出的图。
图9是示出作为构成第2实施方式所涉及的半导体装置的2个IGBT的半导体装置的剖面构造的例子的图。
图10是示意地示出在第2实施方式所涉及的半导体装置中对Gs栅极以及Gc栅极施加阈值电压以上的电压并对集电极电极与发射极电极之间施加正向电压时的电子和空穴的载流子的分布的图。
图11是示意地示出在第2实施方式所涉及的半导体装置中接着图10的状态而对Gc栅极施加小于阈值电压的电压、对Gs栅极施加阈值电压以上的电压并对集电极电极与发射极电极之间施加正向电压时的电子和空穴的载流子的分布的图。
图12是示出作为构成第3实施方式所涉及的半导体装置的2个IGBT的半导体装置的剖面构造的例子的图。
图13是示出第1实施方式以及第3实施方式各自中的半导体装置的包括双栅电极部分的部分图的例子的图。
图14是示出作为构成第4实施方式所涉及的半导体装置的2个IGBT的半导体装置的剖面构造的例子的图。
图15是示出构成第4实施方式所涉及的半导体装置的2个IGBT的平面配置图的例子的图。
图16是示出作为构成第4实施方式的变形例所涉及的半导体装置的2个IGBT的半导体装置的剖面构造的例子的图。
图17是示出图16的2个IGBT的平面配置图的例子的图。
图18是示出第5实施方式所涉及的半导体装置的结构的例子的图，(a)是电路结构的例子，(b)是平面配置结构的例子，(c)是剖面结构的例子。
图19是示出作为构成第6实施方式所涉及的半导体装置的2个IGBT的半导体装置的剖面构造的例子的图。
图20是示出通过第6实施方式所涉及的半导体装置得到的集电极-发射极间电流(Ice)的正向特性的图。
图21是示出第1实施方式所涉及的半导体装置成为导通时的动作波形的例子的图，(a)是Gc栅极驱动信号波形，(b)是Gs栅极驱动信号波形，(c)是集电极-发射极间电压(Vce)波形，(d)是集电极-发射极间电流(Ice)波形。
图22是示出第1实施方式所涉及的半导体装置成为导通时的动作波形的变形例的图，(a)是Gc栅极驱动信号波形，(b)是Gs栅极驱动信号波形，(c)是集电极-发射极间电压(Vce)波形，(d)是集电极-发射极间电流(Ice)波形。
图23是示出第8实施方式所涉及的功率变换装置的电路结构的例子的图。
图24是示出第8实施方式的变形例所涉及的功率变换装置的电路结构的例子的图。
图25是示出第8实施方式的第2变形例所涉及的功率变换装置的电路结构的例子的图。
图26是示出以往的一般的逆变器的部分电路图的例子的图。
图27是示出专利文献1所示的IGBT的剖面构造的例子的图。
图28是示出专利文献2所示的使用IGBT的功率切换电路的例子的图。
(符号说明)
1、1A、1B：n-型漂移层；2：p型阱层；3：n型发射极区域；4、4A、4B：p型集电极层；5：栅极绝缘膜；6a、6b：栅电极；7：发射极电极；8：集电极电极；12：p型供电层；13a、13b：栅电极；15：p型区域；16：绝缘膜；16a：沟槽；23：导通期间；24：即将截止之前的期间；25：截止期间；40、41：金属布线；42：接触层；45：非导通期间；46：导通期间；51、51a、51b、51c、51d、51e：低接通电压的IGBT(第1半导体元件)；52、52a、52b、52c、52d、52e：高接通电压双栅型的IGBT(第2半导体元件)；56、77、91：Gs栅极(第3栅电极)；57、78、92：Gc栅极(第1、第2栅电极)；64：控制电路；67：驱动电路；68：感应性负载；69：直流电源；70：IGBT；71：绝缘栅端子；72：二极管；76：IGBT(半导体装置100、200、300、400、401、500、600)；80：逆变器；81：肖特基势垒二极管；82：绝缘栅控制型二极管；83：控制栅；98：二极管；99：绝缘基板；100、200、300、400、401、500、600：半导体装置；101、101a、102：IGBT；105：导电性薄膜；106、108：发射极电极；107、109：集电极电极；110：阳极电极；111：阴极电极；800、801、802：功率变换装置。
具体实施方式
以下，参考附图，详细说明本发明的实施方式。此外，在这些附图中，n-、n这样的记载表示半导体层是n型、并且表示按照这个顺序而杂质浓度相对地高。另外，p-、p这样的记载表示半导体层是p型、并且表示按照p-、p的顺序而杂质浓度相对地高。另外，在各附图中，对共同的构成要素附加同一符号，省略重复的说明。
《第1实施方式》
图1是示出第1实施方式所涉及的半导体装置100的电路结构的例子的图。如图1所示，半导体装置100是将具有相互不同的性能的IGBT 51以及IGBT 52并联连接而构成的。在此，IGBT51具有流过预定的电流时的电压降小、即接通电压低的性能。相对于此，另一方的IGBT 52是具有接通电压高的性能、并且具有可独立控制的2个栅极的双栅型的IGBT。
另外，低接通电压的IGBT 51的栅极53和高接通电压双栅型的IGBT 52的一方的栅极54相互电连接。并且，对该相互连接的栅极53、54供给相同的栅极控制信号Gc 56。以下，将栅极53、54总称为Gc栅极56。相对于此，对高接通电压双栅型的IGBT 52中的另一方的栅极57施加栅极控制信号Gs57，以下将该栅极57称为Gs栅极57。
在本实施方式所涉及的半导体装置100中，如果对Gc栅极56、Gs栅极57这两方施加阈值电压以上的电压，则在2个IGBT 51、52中都引起电导率调制，载流子浓度变高而实现低的接通电压。并且，在半导体装置100成为截止时，通过紧接在该截止定时之前先于Gs栅极57而向Gc栅极56施加小于阈值电压的电压，从而停止低接通电压的IGBT 51中的电导率调制。另外，高接通电压的双栅型的IGBT 52中的电导率调制被抑制，半导体装置100成为载流子浓度临时地降低的高的接通电压的状态。
接下来，如果向Gs栅极57也施加小于阈值电压的电压，则对半导体装置100的集电极-发射极之间高速地施加反向电压，进而电流高速地降低，半导体装置100成为截止。由此，能够实现低损失的截止性能。此外，另行参考附图来详细说明这些半导体装置100中的动作、性能的详情。
图2是示出作为构成第1实施方式所涉及的半导体装置100的2个IGBT 51、52的半导体装置的剖面构造的例子的图。在此，在IGBT 51中，作为栅电极，具有多个沟槽形状的Gc栅极92，对其所有的Gc栅极92施加同一栅极控制信号Gc 56。相对于此，IGBT 52构成为具有沟槽形状的多个Gs栅极91和Gc栅极92。并且，对Gs栅极91施加栅极控制信号Gs57，并且对Gc栅极92施加栅极控制信号Gc 56。
如图2所示，IGBT 51、52构成为具备n-型漂移层1、与该n-型漂移层1在纵向上相邻的p型阱层2、以及在与p型阱层2相反的一侧与n-型漂移层1在纵向上相邻的p型集电极层4A、4B。并且，在p型阱层2的上部，相邻地设置有p型供电层12和n型发射极区域3。另外，这些p型阱层2、n型发射极区域3经由栅极绝缘膜5而与沟槽形状的Gs栅极91或者Gc栅极92相接。
在此，经由栅极绝缘膜5而与1个相同的p型阱层2相接的2个栅电极在IGBT 51的情况下都是Gc栅极92，但在IGBT 52的情况下，一方是Gc栅极92，另一方是Gs栅极91。另外，在IGBT 51中，关于与1个p型阱层2相接的2个Gc栅极92的组，其多个组在横向上被反复配置。同样地，在IGBT 52中，关于与1个p型阱层2相接的2个Gs栅极91和Gc栅极92的组，其多个组在横向上被反复配置。
而且，设置于它们上部的发射极电极7具有向下凸的沟槽形状，并与p型供电层12以及n型发射极区域3相接，另一方面，隔着绝缘膜16而与各栅电极(Gs栅极91或者Gc栅极92)绝缘。另外，n-型漂移层1在与p型阱层2相反的面中，与p型集电极层4A、4B相接。而且，与p型集电极层4A、4B的下表面侧相接地设置有集电极电极8。
在此，在IGBT 51和IGBT 52中，p型集电极层4A、4B各自的杂质浓度不同。即，低接通电压的IGBT 51的p型集电极层4A的杂质浓度是比高接通电压双栅型的IGBT 52的p型集电极层4B的杂质浓度更高的浓度。因此，在与高浓度的p型集电极层4A相接的n-型漂移层1中，电导率调制变大，导通时的电阻降低。作为其结果，IGBT 51呈现低接通电压的性能。另一方面，在与低浓度的p型集电极层4B相接的n-型漂移层1中，并未较大地发生电导率调制，导通时的电阻不怎么降低，所以呈现IGBT 52的高接通电压的性能。
此外，构成IGBT 51以及IGBT 52的基体的半导体层由硅(silicon：Si)或者碳化硅(SiC)形成，栅极绝缘膜5由二氧化硅(SiO2)形成。
接下来，参考图3以及图4，说明本发明的第1实施方式所涉及的半导体装置100的动作的详情。图3是示意地示出在第1实施方式所涉及的半导体装置100中对Gs栅极91以及Gc栅极92施加阈值电压以上的电压并对集电极电极8与发射极电极7之间施加正向电压时的电子和空穴的载流子的分布的图。此外，图3中的IGBT 51、52的剖面构造与图2所示的剖面构造相同，所以在图3中为了避免附图变得复杂，省略了构成IGBT 51、52的电极、识别半导体层的符号的记载(在图4、图10、图11等中也是同样的)。
如果对Gs栅极91以及Gc栅极92施加阈值电压以上的电压，则在经由栅极绝缘膜5而与Gs栅极91以及Gc栅极92分别相接的p型阱层2内的界面部中，形成蓄积有电子的沟道层(反转层)。在该情况下，如果对集电极电极8与发射极电极7之间施加正向电压，则经由该沟道层，从发射极电极7向n-型漂移层1注入电子。并且，在n-型漂移层1中，被所注入的电子所诱发而从p型集电极层4被注入空穴，在n-型漂移层1的内部发生电导率调制。
在此，本实施方式所涉及的IGBT 51、52的特征在于，在沟槽状的Gs栅极91、Gc栅极92的一方的侧面侧配置p型阱层2，在另一方的侧面侧配置浮动电位的p型区域15或者n-型漂移层1。即，针对1个沟槽状的Gs栅极91或者Gc栅极92，沟道层仅形成于一方的侧面侧。
并且，配置p型阱层2的一侧的栅电极的间隔a被配置成比未配置p型阱层2的一侧的栅电极的间隔b更短。由此，在导通状态下，相对于从p型集电极层4A、4B注入的空穴载流子，成为向发射极电极7的电流路径的p型阱层2的区域变窄。其结果，其部位的电阻变大，所以空穴载流子的蓄积效果提高，能够促进电导率调制效果。
而且，在本实施方式中，特别是在具有高浓度的p型集电极层4A的IGBT 51中，向n-型漂移层1流入的空穴的浓度提高，所以促进电导率调制，n-型漂移层1中的载流子浓度进一步提高。因此，在本实施方式中，电压降变小，即能够在低接通电压下流过预定的电流，所以能够降低导通损失。
图4是示意地示出在第1实施方式所涉及的半导体装置100中接着图3的状态而对Gc栅极92施加小于阈值电压的电压、对Gs栅极91施加阈值电压以上的电压并对集电极电极8与发射极电极7之间施加正向电压时的电子和空穴的载流子的分布的图。在该情况下，在经由栅极绝缘膜5而与Gs栅极91相接的p型阱层2内的界面部中，形成蓄积有电子的沟道层(反转层)。另外，在经由栅极绝缘膜5而与Gc栅极92相接的p型阱层2内的界面部中，形成空穴的蓄积层。
如果在该状态下对集电极电极8与发射极电极7之间施加正向电压，则在IGBT 52中经由形成于Gs栅极91侧的沟道层，从发射极电极7向n-型漂移层1注入电子载流子。另外，从p型集电极层4B抽出空穴载流子，另一方面，n-型漂移层1内部的空穴载流子的一部分经由形成于Gc栅极92侧的空穴的蓄积层而被排出到发射极电极7。因此，相比于对Gs栅极91和Gc栅极92这两方施加阈值电压以上的电压时，n-型漂移层1中的电导率调制被抑制，能够降低蓄积载流子浓度。
另外，IGBT 51具有高浓度的p型集电极层4A，栅电极全部由Gc栅极92构成，另外IGBT 52具有低浓度的p型集电极层4B，一部分栅电极由Gc栅极92构成。因此，在本实施方式所涉及的半导体装置100中，能够通过向Gc栅极92的施加电压的控制(偏置控制)来控制n-型漂移层1中的载流子浓度。
因此，在半导体装置100导通时，即在对Gs栅极91以及Gc栅极92施加阈值电压以上的电压并在n-型漂移层1中高浓度地蓄积有载流子时，通过仅对Gc栅极92施加小于阈值电压的电压，能够使大多数的载流子消失。即，能够使n-型漂移层1中的蓄积载流子浓度成为比现有技术更低的浓度。即，本实施方式所涉及的半导体装置100相比于专利文献1、2、3所示的IGBT，可以说利用Gc栅极92的电压偏置(施加电压)实现的接通电压的控制性高。
在此，如果考虑本实施方式所涉及的半导体装置100从导通状态向非导通状态转移的截止动作，则向非导通状态转移时的集电极-发射极间电压和集电极电流变化的时间依赖于在导通时对电导率调制作出贡献的蓄积载流子浓度。因此，在能够通过Gc栅极92的偏置来控制半导体装置100内部的蓄积载流子浓度、特别是该载流子浓度的控制性高的本实施方式中，能够同时实现导通时的低接通电压的性能和低的截止损失的性能。
以下，参考图5～图8，说明本实施方式的效果、特别是与功率损失有关的效果。图5是将本实施方式所涉及的半导体装置100中的导通时以及即将截止之前时的载流子浓度分布以及集电极-发射极电流的正向特性与现有技术进行比较而示出的图。在此，(a)是基于专利文献1的IGBT 101a时的例子，(b)是基于专利文献2、3的IGBT 102时的例子，(c)是本实施方式所涉及的半导体装置100时的例子。在此，(a)的基于专利文献1的IGBT 101a是指将接通电压相等的2个双栅型的IGBT 101(参考图27)并联连接而成的结构。(b)的基于专利文献2、3的IGBT 102是指将接通电压不同的2个IGBT 33、34(参考图28)并联连接而成的结构。
另外，在图5中，载流子浓度是通过并联连接的2个IGBT中的平均值来导出的值，示出各IGBT的n-型漂移层1中的从n型发射极区域3侧至p型集电极层4附近的分布。另外，在各图形中，实线表示对Gs栅极91以及Gc栅极92都施加阈值电压以上的电压时的例子，虚线表示对Gs栅极91施加阈值电压以上的电压、并对Gc栅极92施加小于阈值电压的电压时的例子。
在基于专利文献1的IGBT 101a中，能够通过Gc栅极92的偏置(施加电压)控制来控制n-型漂移层1中的n型发射极区域3侧的蓄积载流子浓度。这是由于在双栅型的IGBT 101中，通过Gc栅极92的偏置控制，能够实现将n型发射极区域3侧的空穴载流子进行蓄积/排出的控制。另一方面，n-型漂移层1中的p型集电极层4附近的蓄积载流子浓度的控制是困难的。
另外，在基于专利文献2、3的IGBT 102中，能够通过Gc栅极的偏置控制，来控制n-型漂移层1中的p型集电极层4附近的蓄积载流子浓度。这是由于通过对空穴载流子的浓度高的低接通电压的IGBT进行接通、断开控制，能够实现n-型漂移层1的p型集电极层4附近处的蓄积载流子浓度的控制。另一方面，n-型漂移层1中的n型发射极区域3侧的蓄积载流子浓度的控制是困难的。
针对这些现有技术，在本实施方式所涉及的半导体装置100中，不论在n-型漂移层1的n型发射极区域3侧还是在p型集电极层4侧，都能够通过Gc栅极92的偏置控制来控制蓄积载流子浓度。这意味着本实施方式所涉及的半导体装置100相比于基于专利文献1的IGBT101、基于专利文献2、3的IGBT 102，能够在n-型漂移层1的更广的区域中进行蓄积载流子浓度的控制。这是因为，在n型发射极区域3侧的n-型漂移层1中，双栅型的IGBT 52中的空穴载流子的蓄积和排出的控制发挥功能，在p型集电极层4附近，从高浓度的p型集电极层4A的空穴载流子的注入和排出的控制发挥功能。
以上那样的n-型漂移层1中的载流子浓度的分布较大地作用于IGBT的接通电压的控制性。如在图5中作为正向特性所示那样，本实施方式所涉及的半导体装置100相比于基于专利文献1、2、3的IGBT 101、102，利用Gc栅极92的偏置实现的接通电压的控制性更高。例如，在与Gs栅极91同样地对Gc栅极92施加阈值电压以上的偏置的情况下，能够在与专利文献1、2、3同等的低的接通电压下流过预定的电流。另一方面，在对Gc栅极施加小于阈值电压的偏置的情况下，相比于基于专利文献1、2、3的以往的IGBT 101、102，用于流过预定的电流而所需的接通电压变高。
这是由于蓄积载流子浓度的控制性高而产生的特性。利用该蓄积载流子浓度的控制性高这样的特性，在导通时可得到与以往同等的低的接通电压、即低的导通损失，而且可得到比以往低的截止损失。因此，能够提高导通损失和截止损失的折衷关系。
图6是示出第1实施方式所涉及的半导体装置100成为截止时的动作波形的例子的图。在此，(a)是Gs栅极驱动信号波形的例子，(b)是Gc栅极驱动信号波形的例子，(c)是集电极-发射极间电压(Vce)波形的例子，(d)是集电极-发射极间电流(Ice)波形的例子，(e)是电流·电压积(Ice·Vce)波形的例子。
在图6的(a)、(b)中横向的虚线表示阈值电压26，粗实线的波形18、19分别表示向Gs栅极91、Gc栅极92供给的驱动信号的电压电平。另外，(c)、(d)、(e)中的粗实线的波形29表示在对本实施方式所涉及的半导体装置100的Gs栅极91以及Gc栅极92供给所述(a)、(b)的粗实线的波形18、19的情况下得到的波形。而且，(c)、(d)、(e)中的粗虚线的波形28表示在对本实施方式所涉及的半导体装置100的Gs栅极91以及Gc栅极92供给相同的定时的驱动信号(波形18、18a)的情况(与现有技术相当)下得到的波形。
如图6所示，在对Gs栅极91、Gc栅极92都输入阈值电压26以上的信号的半导体装置100的导通期间23中，集电极-发射极间电压(Vce)低，能够实现小的导通损失性能。接下来，在即将截止之前的期间24中，使Gc栅极92的驱动信号(波形19)先于Gs栅极91的驱动信号(波形18)而降低到小于阈值电压26。由此，半导体装置100内部的载流子浓度降低而电导率调制效果被抑制，所以集电极-发射极间电压(Vce)逐渐上升。此外，即将截止之前的期间24优选为是3微秒(μs)以上。
接下来，在截止期间25中，如果Gs栅极91的驱动信号(波形18)降低到小于阈值电压26，则半导体装置100的载流子注入全面地停止，由于施加到集电极-发射极间的电源电压，在半导体装置100内部中耗尽化得到发展。因此，集电极-发射极间电压(Vce)上升，载流子被吐出而集电极-发射极间电流(Ice)降低。在此，可知本实施方式所涉及的半导体装置100时的实线的波形29与现有技术时的虚线的波形28相比以更短的时间进行变化、即高速地进行截止。这是因为，由于即将截止之前的期间24中的Gc栅极92的电压控制，蓄积载流子浓度变低，所以高速地进行半导体装置100的耗尽化和载流子的排出。
用电流电压积(Ice·Vce)的时间积分来表示半导体装置100的功率损失。因此，在实现高速的截止的本实施方式中，如图6(e)所示，能够从由以往的粗虚线的电流电压积的山型的波形28包围的面积，降低到由粗实线的电流电压积的山型的波形29包围的面积。即，在本实施方式中，能够同时实现低的导通损失和低的截止损失。
图7是将第1实施方式所涉及的半导体装置100成为截止时的集电极-发射极之间的电压/电流波形以及功率损失波形的例子与现有技术进行比较而示出的图。在此，(a)是基于专利文献1的IGBT 101a的情况，(b)是基于专利文献2、3的IGBT 102的情况，(c)是本实施方式所涉及的半导体装置100时的例子。另外，在(a)、(b)、(c)的上段的各图形中，粗实线的波形20表示集电极-发射极间电压(Vce)，细实线的波形21表示集电极-发射极间电流(Ice)。另外，在下段的各图形中，细实线的波形60表示作为电流电压积(Ice·Vce)的时间积分的功率损失量。
如图7(a)所示，在基于专利文献1的IGBT 101a中，集电极-发射极间电压(Vce)20的上升所需的时间短，另一方面，集电极-发射极间电流(Ice)21的降低所需的时间长。即，集电极-发射极间电压(Vce)20高速地上升，另一方面，集电极-发射极间电流(Ice)21低速地下降。
这是由于在基于专利文献1的IGBT 101中，即将截止之前的蓄积载流子浓度分布在n-型漂移层1的n型发射极区域3侧附近降低，另一方面，在p型集电极层4附近仍保持高的状态。因此，虽然耗尽化从n型发射极区域3侧附近高速地发展而电压迅速地上升，但为了排出在p型集电极层4附近蓄积的高浓度的空穴载流子而产生的电流变大。即，可以说在基于专利文献1的IGBT 101a中，由于在该电流下降的期间发生的功率损失，损失降低效果受到损失。
接下来，如图7(b)所示，在基于专利文献2、3的IGBT 102中，集电极-发射极间电压(Vce)20的上升所需的时间长，另一方面，集电极-发射极间电流(Ice)21的降低所需的时间短。即，集电极-发射极间电压(Vce)20低速地上升，另一方面，集电极-发射极间电流(Ice)21高速地下降。
因此，由于在p型集电极层4附近蓄积的空穴载流子的排出而产生的电流变小，另一方面，由于n型发射极区域3侧附近的高浓度的蓄积载流子，耗尽化发展的速度变慢。因此，集电极-发射极间电压(Vce)20的上升花费时间。即，可以说在基于专利文献2、3的IGBT102中，由于在该电压上升期间发生的功率损失，功率损失的降低效果受到损失。
接下来，如图7(c)所示，在本实施方式所涉及的半导体装置100中，集电极-发射极间电压(Vce)20的上升所需的时间短，而且，集电极-发射极间电流(Ice)21的降低所需的时间也短。即，在本实施方式的情况下，集电极-发射极间电压(Vce)20高速地上升，并且集电极-发射极间电流(Ice)21高速地下降。
这是由于在本实施方式所涉及的半导体装置100中，即将截止之前的蓄积载流子浓度不论是在n型发射极区域3侧附近的n-型漂移层1中还是在p型集电极层4附近的n-型漂移层1中都降低，在全域中成为低浓度的状态。因此，在n-型漂移层1中，耗尽化从n型发射极区域3侧附近高速地发展而电压快速地上升，并且由于在p型集电极层4附近蓄积的空穴载流子的排出而产生的电流也可以小。因此，在本实施方式所涉及的半导体装置100中，能够期待比现有技术更好的截止损失的降低效果。此外，本实施方式所涉及的半导体装置100的截止损失z小于基于专利文献1的IGBT 101a的截止损失x、基于专利文献2、3的IGBT 102的截止损失y。
图8是将第1实施方式所涉及的半导体装置100中的截止损失和接通电压(导通损失)的折衷曲线的例子与现有技术进行比较而示出的图。在此，图中的曲线100g是通过本实施方式所涉及的半导体装置100得到的折衷曲线，曲线101g是通过基于专利文献1的IGBT101a得到的折衷曲线，曲线102g是通过基于专利文献2、3的IGBT 102得到的折衷曲线，曲线103g是通过仅具有1种栅电极的以往的一般的IGBT得到的折衷曲线。
此外，这些折衷曲线是根据在各IGBT中改变p型集电极层4的杂质浓度得到的多个IGBT的性能而得到的曲线。但是，在本实施方式所涉及的半导体装置100以及基于专利文献2、3的IGBT 102的情况下，将构成的2个IGBT元件之中的低接通电压的IGBT元件中的p型集电极层4的杂质浓度设为变化的参数。
如图8所示，相比于以往的仅具有1种栅电极的IGBT的折衷关系(曲线103g)，在双栅型的半导体装置100、IGBT 101a、IGBT 102的任一个中其折衷关系都得到改善。并且，可以说如果考虑接通电压是由虚线所示的区域104的附近，则其改善效果大致按照IGBT101a、IGBT 102、半导体装置100的顺序变大。
如以上所述，在本实施方式所涉及的半导体装置100中，能够在维持低接通电压的性能的同时，得到更大的截止损失降低效果。即，根据本实施方式，能够实现同时实现低导通损失和低截止损失的IGBT。
《第2实施方式》
图9是示出作为构成本发明的第2实施方式所涉及的半导体装置200的2个IGBT51a、52a的半导体装置的剖面构造的例子的图。此外，在第2实施方式所涉及的半导体装置200中，其电路结构也与图1所示的第1实施方式所涉及的半导体装置100的电路结构相同。另外，构成该第2实施方式所涉及的半导体装置200的IGBT 51a以及IGBT 52a的剖面构造与图2所示的第1实施方式中的IGBT 51以及IGBT 52的剖面构造大致相同。以下，关于第2实施方式，主要说明与第1实施方式不同的点。
如图9所示，在IGBT 51a中，作为栅电极，具有多个沟槽形状的Gc栅极92，对该所有Gc栅极92施加同一栅极控制信号Gc 56。相对于此，IGBT 52b构成为具有沟槽形状的多个Gs栅极91和Gc栅极92，对Gs栅极91施加栅极控制信号Gs57，并且对Gc栅极92施加栅极控制信号Gc 56。
IGBT 51a、52a构成为分别具备n-型漂移层1A、1B、与该n-型漂移层1A、1B在纵向上相邻的p型阱层2、以及在与p型阱层2相反的一侧与n-型漂移层1A、1B在纵向上相邻的p型集电极层4。并且，在p型阱层2的上部，相邻地设置有p型供电层12和n型发射极区域3。另外，这些p型阱层2、n型发射极区域3经由栅极绝缘膜5而与沟槽形状的Gs栅极91或者Gc栅极92相接。
在此，经由栅极绝缘膜5而与1个相同的p型阱层2相接的2个栅电极在IGBT 51a的情况下都是Gc栅极92，但在IGBT 52a的情况下一方是Gc栅极92而另一方是Gs栅极91。另外，在IGBT 51a中，关于与1个p型阱层2相接的2个Gc栅极92的组，其多个组在横向上被反复配置。同样地，在IGBT 52a中，关于与1个p型阱层2相接的2个Gs栅极91和Gc栅极92的组，其多个组在横向上被反复配置。
而且，设置于它们上部的发射极电极7具有向下凸的沟槽形状，并与p型供电层12以及n型发射极区域3相接，另一方面，经由绝缘膜16而与各栅电极(Gs栅极91或者Gc栅极92)绝缘。另外，n-型漂移层1A、1B在与p型阱层2相反的面中与p型集电极层4相接。而且，与p型集电极层4的下表面侧相接地设置有集电极电极8。
在此，在低接通电压的IGBT 51a和高接通电压双栅型的IGBT 52a中，形成为使n-型漂移层1A、1B中的载流子的寿命相互不同。即，载流子的寿命形成为在n-型漂移层1A中变长并在n-型漂移层1B中变短。此外，能够通过对n-型漂移层1A、1B分别照射不同的量的电子线、质子(P、H+)、氦(He)等寿命扼杀元素，控制载流子的寿命。
此外，在寿命长的n-型漂移层1A中，由从p型集电极层4注入的空穴载流子和从n型发射极区域3经由沟道层注入的电子载流子引起的电导率调制被促进。因此，n-型漂移层1A中的载流子浓度变高，所以IGBT 51a的接通电压变低。另一方面，在寿命短的n-型漂移层1B中，载流子的寿命变短，所以n-型漂移层1B中的载流子浓度变低。因此，IGBT 52a的接通电压变高。
在本实施方式中，为了实现低接通电压的IGBT 51a以及高接通电压的IGBT 52a，设为仅进行n-型漂移层1A、1B中的载流子的寿命控制，但也可以一并进行如第1实施方式的情况那样的改变p型集电极层4的杂质浓度的控制。
图10是示意地示出在第2实施方式所涉及的半导体装置200中对Gs栅极91以及Gc栅极92施加阈值电压以上的电压、并对集电极电极8与发射极电极7之间施加正向电压时的电子和空穴的载流子的分布的图。
在图10中，如果对Gs栅极91以及Gc栅极92施加阈值电压以上的电压，则在经由栅极绝缘膜5而与Gs栅极91以及Gc栅极92分别相接的p型阱层2内的界面部中，形成蓄积有电子的沟道层(反转层)。在该情况下，如果对集电极电极8与发射极电极7之间施加正向电压，则经由该沟道层从发射极电极7向n-型漂移层1A、1B注入电子。并且，在n-型漂移层1A、1B中，被注入的电子所诱发而从p型集电极层4注入空穴，在n-型漂移层1A、1B的内部发生电导率调制94、95。
在此，本实施方式所涉及的IGBT 51a、52a的特征在于，在沟槽状的Gs栅极91、Gc栅极92的一方的侧面侧配置p型阱层2，在另一方的侧面侧配置浮动电位的p型区域15或者n-型漂移层1A、1B。即，针对1个沟槽状的Gs栅极91或者Gc栅极92，沟道层仅形成于一方的侧面侧。
并且，配置p型阱层2的一侧的栅电极的间隔a被配置成比未配置p型阱层2的一侧的栅电极的间隔b更短。由此，在导通状态下，相对于从p型集电极层4注入的空穴载流子，成为向发射极电极7的电流路径的p型阱层2的区域变窄。其结果，该部位的电阻变大，所以空穴载流子的蓄积效果提高，能够促进电导率调制效果。
而且，在本实施方式中，在n-型漂移层中的载流子的寿命长的IGBT 51a中，特别是向该n-型漂移层1A注入的空穴载流子的浓度提高，电导率调制被促进。因此，在本实施方式所涉及的半导体装置200中，能够在低的电压降、即低接通电压下流过预定的电流，能够降低导通时的损失。
图11是示意地示出在第2实施方式所涉及的半导体装置200中接着图10的状态而对Gc栅极92施加小于阈值电压的电压、对Gs栅极91施加阈值电压以上的电压并对集电极电极8与发射极电极7之间施加正向电压时的电子和空穴的载流子的分布的图。在该情况下，在经由栅极绝缘膜5而与Gs栅极91相接的p型阱层2内的界面部中，形成蓄积有电子的沟道层(反转层)。另外，在经由栅极绝缘膜5而与Gc栅极92相接的p型阱层2内的界面部中，形成空穴的蓄积层。
如果在该状态下对集电极电极8与发射极电极7之间施加正向电压，则在IGBT 52a中经由形成于Gs栅极91侧的沟道层，从发射极电极7向n-型漂移层1注入电子载流子。另外，从p型集电极层4抽出空穴载流子，另一方面，n-型漂移层1B内部的空穴载流子的一部分经由形成于Gc栅极92侧的空穴的蓄积层而被排出到发射极电极7。因此，相比于对Gs栅极91和Gc栅极92这两方施加阈值电压异常的电压时，n-型漂移层1B中的电导率调制被抑制，能够降低蓄积载流子浓度。
而且，在本实施方式所涉及的半导体装置200中，关于具有载流子的寿命长的n-型漂移层1A的IGBT 51a，所有栅电极由Gc栅极92构成。另外，关于具有载流子的寿命短的n-型漂移层1B的双栅型的IGBT 52a，一部分栅电极由Gc栅极92构成。因此，在本实施方式所涉及的半导体装置200中，通过向Gc栅极92的偏置控制，能够控制n-型漂移层1中的载流子浓度。
即，在半导体装置200导通时对Gs栅极91以及Gc栅极92施加阈值电压以上的电压，从在n-型漂移层1中高浓度地蓄积有载流子的状态，仅对Gc栅极92施加小于阈值电压的电压，从而能够使大多数的载流子消失。因此，能够使n-型漂移层1中的蓄积载流子浓度成为比现有技术更低的浓度。即，本实施方式所涉及的半导体装置200相比于专利文献1、2、3所示的IGBT，可以说利用Gc栅极92的电压偏置(施加电压)实现的接通电压的控制性更高。
在此，如果考虑本实施方式所涉及的半导体装置200从导通状态转移到非导通状态的截止动作，则转移到非导通状态时的集电极-发射极间电压和集电极电流变化的时间依赖于在导通时对电导率调制作出贡献的蓄积载流子浓度。因此，在能够通过Gc栅极92的偏置来控制半导体装置200内部的蓄积载流子浓度、特别是该载流子浓度的控制性高的本实施方式中，能够同时实现导通时的低接通电压的性能和低的截止损失的性能。
如以上说明，本实施方式所涉及的半导体装置200的动作的特征与第1实施方式所涉及的半导体装置100的动作的特征大致相同。因此，通过本实施方式得到的效果与通过第1实施方式得到的效果大致相同，所以省略其说明。
此外，在本实施方式中，p型集电极层4的杂质浓度设为在IGBT 51a、IGBT 52a的任一个中都相同，但也可以将IGBT 51a设为比IGBT 52a更高的浓度。
《第3实施方式》
图12是示出作为构成本发明的第3实施方式所涉及的半导体装置300的2个IGBT51b、52b的半导体装置的剖面构造的例子的图。此外，在第3实施方式所涉及的半导体装置300中，其电路结构也与图1所示的第1实施方式所涉及的半导体装置100的电路结构相同。另外，构成该第3实施方式所涉及的半导体装置300的IGBT 51b以及IGBT 52b的剖面构造与图2所示的第1实施方式中的IGBT 51以及IGBT 52的剖面构造相比，相当多的部分类似。以下，关于第3实施方式，主要说明与第1实施方式不同的点。
在第1实施方式(参考图2)中，栅电极(Gs栅极91、Gc栅极92)在形成于半导体的基体部的沟槽中以填埋该沟槽的方式形成。相对于此，在本实施方式中成为如下构造：在半导体的基体部中形成宽幅的沟槽16a，在其两侧面设置有栅电极(Gs栅极91、Gc栅极92)。并且，在该沟槽16a的除了栅电极以外的部分中埋入有绝缘物质。以下，将具有这样的构造的栅电极称为侧壁(side wall)型。
在此，IGBT 51b具有侧壁型的多个Gc栅极92，对其所有Gc栅极92施加同一栅极控制信号Gc 56(参考图1)。另外，IGBT 52b构成为具有侧壁型的多个Gs栅极91以及Gc栅极92。并且，对Gs栅极91施加栅极控制信号Gs57，对Gc栅极92施加栅极控制信号Gc 56(参考图1)。
如图12所示，IGBT 51b、52b构成为具备n-型漂移层1、与该n-型漂移层1在纵向上相邻的p型阱层2、以及在与p型阱层2相反的一侧与n-型漂移层1在纵向上相邻的p型集电极层4A、4B。并且，在p型阱层2的上部，相邻地设置有p型供电层12和n型发射极区域3。另外，这些p型阱层2、n型发射极区域3经由栅极绝缘膜5而与Gs栅极91或者Gc栅极92的一方侧壁相接。
在此，经由栅极绝缘膜5而与1个相同的p型阱层2相接的2个栅电极在IGBT 51b的情况下都是Gc栅极92，但在IGBT 52b的情况下一方是Gc栅极92而另一方是Gs栅极91。
而且，设置于它们上部的发射极电极7具有向下凸的沟槽形状，并与p型供电层12以及n型发射极区域3相接。另一方面，发射极电极7隔着埋入于沟槽16a的绝缘物质而与各栅电极(Gs栅极91或者Gc栅极92)以及n-型漂移层1绝缘。另外，n-型漂移层1在与p型阱层2相反的面，与p型集电极层4A、4B相接。而且，与p型集电极层4A、4B的下表面侧相接地设置有集电极电极8。
在此，在低接通电压的IGBT 51b和高接通电压双栅型的IGBT 52b中，p型集电极层4A、4B各自的杂质浓度不同，低接通电压的IGBT 51b的p型集电极层4A的杂质浓度是比高接通电压双栅型的IGBT 52b的p型集电极层4B的杂质浓度高的浓度。
如以上那样，通过使p型集电极层4A、4B的杂质浓度不同，从这些p型集电极层4A、4B向n-型漂移层1注入的空穴载流子浓度也产生差异。因此，在与高浓度的p型集电极层4A相接的n-型漂移层1中，电导率调制变大，导通时的电阻降低。作为其结果，可得到IGBT51b的低接通电压的性能。另一方面，在与低浓度的p型集电极层4B相接的n-型漂移层1中，不会较大地发生电导率调制，导通时的电阻不怎么降低。作为其结果，可得到IGBT 52b的高接通电压的性能。
此外，构成IGBT 51以及IGBT 52的基体的半导体层由硅(silicon：Si)或者碳化硅(SiC)形成，栅极绝缘膜5由二氧化硅(SiO2)形成。
此外，在本实施方式中，通过提高p型集电极层4A的杂质浓度并降低p型集电极层4B的杂质浓度，来实现低接通电压的IGBT 51b以及高接通电压双栅型的IGBT 52b。但是，其实现方法不限于此，也可以与第2实施方式的情况同样地，通过延长IGBT 51b的n-型漂移层1的载流子的寿命并缩短IGBT 52b的n-型漂移层1的载流子的寿命来实现。
图13是示出第1实施方式以及第3实施方式各自中的半导体装置100、300的包含双栅电极部分的部分图的例子的图。在此，左侧的图是半导体装置100的包含双栅型的栅电极6a、13a的部分图，右侧的部分图是第3实施方式所涉及的半导体装置300的包含双栅型的栅电极6b、13b的部分图。此外，栅电极6a、6b与在此前的实施方式中所称的Gs栅极91相当，栅电极13a、13b与Gc栅极92相当。
如图13所示，关于第1实施方式所涉及的半导体装置100中的沟槽形状的栅电极6a、13a，其一方的侧面经由栅极绝缘膜5而与n型发射极区域3、p型阱层2以及n-型漂移层1相接。另外，栅电极6a、13a的另一方的侧面经由栅极绝缘膜5而与浮动电位的p型区域15以及n-型漂移层1相接。相对于此，在本实施方式(第3实施方式)所涉及的半导体装置300中，如图13所示，关于侧壁形状的栅电极6b、13b，仅其一方的侧面经由栅极绝缘膜5而与n型发射极区域3、p型阱层2以及n-型漂移层1相接。
即，本实施方式所涉及的侧壁形状的栅电极6b、13b相比于第1实施方式所涉及的沟槽形状的栅电极6a、13a，经由栅极绝缘膜5而与n-型漂移层1以及p型浮动层15相接的部分43的面积更小。这意味着，在第1实施方式的情况下栅电极6a、13a与n-型漂移层1之间的寄生电容大于本实施方式的情况。特别是，与栅电极6a、6b的寄生电容在半导体装置100、300进行截止/导通的切换动作时作为反馈电容发挥作用，发生对该反馈电容进行充电的镜像期间(mirror period)。因此，该寄生电容大成为阻碍半导体装置100、300的高速的电流/电压的变化并使切换损失上升的主要原因。
在本实施方式的情况下，相比于第1实施方式的情况，成为反馈电容的寄生电容更小，所以半导体装置300能够在切换动作时使电流/电压高速地变化。因此，在本实施方式中，相比于第1实施方式的情况，能够进一步降低切换损失。
《第4实施方式》
图14是示出作为构成本发明的第4实施方式所涉及的半导体装置400的2个IGBT51c、52c的半导体装置的剖面构造的例子的图。如图14所示，本实施方式所涉及的IGBT51c、52c的剖面构造相比于第3实施方式所涉及的IGBT 51b、52b的剖面构造(参考图12)，只是栅电极(Gs栅极91、Gc栅极92)的形状不同。
即，在第3实施方式所涉及的IGBT 51b、52b中，其栅电极的剖面是长方形形状，但第4实施方式所涉及的栅电极的剖面形成纵长的直角三角形或者该直角三角形的斜边部成为圆弧状的形状。在该情况下，栅电极的作为圆弧状的斜边成为沟槽16a的与形成有栅极绝缘膜5的面相反的一侧、即向宽幅的沟槽16a埋入有绝缘物质的一侧。因此，越靠集电极电极8侧，该栅电极的厚度越厚，随着向上部、即发射极电极侧前进，该栅电极的厚度逐渐变薄。
此外，在本实施方式中，栅电极的剖面成为如上所述的形状这是由半导体制造工艺中的制造过程上的制约而造成的。即，在本实施方式所涉及的IGBT 51c、52c中，在形成有n-型漂移层1、p型阱层2、n型发射极区域3等的半导体的基体部，首先形成沟槽16a。之后，在沟槽16a的内表面形成栅极绝缘膜5，并埋入栅电极的材料，然后对栅电极部分以外的栅电极的材料进行蚀刻。在该情况下，栅电极的剖面形状自然地成为如图14所示的栅电极的剖面形状。
此外，通过本实施方式所涉及的半导体装置400得到的效果涉及到第3实施方式，所以与通过半导体装置300得到的效果大致相同，因此省略其说明。
图15是示出构成第4实施方式所涉及的半导体装置400的2个IGBT 51c、52c的平面配置图的例子的图。此外，图14所示的IGBT 51c、52c的剖面构造与图15的平面配置图中的IGBT 51c的A-A’部以及IGBT 52c的B-B’部的剖面相当。另外，在图15中，示出由实线包围的区域是设置有栅电极或者栅电极材料层的区域，由虚线包围的区域是形成有金属布线的区域。
在本实施方式中，高接通电压双栅型的IGBT 52c具有多个Gs栅极91和多个Gc栅极92，Gs栅极91和Gc栅极92进行相互独立的控制。因此，在IGBT 52c中，设置有对Gs栅极91和Gc栅极92分别供给独立的控制信号的2根金属布线40、41。在此，金属布线40、41和Gs栅极91、Gc栅极92的栅电极材料层经由接触层42连接。因此，经由金属布线40、41输入的Gs栅极91、Gc栅极92的控制信号经由接触层42而被传递给各个Gs栅极91、Gc栅极92。
此外，配置接触层42的位置是位于形成有栅电极自身的有源区域外的设置有电极材料层的区域(以下称为栅电极的终端部)。在该栅电极的终端部的上部，隔着绝缘层而设置金属布线40、41。并且，金属布线40、41和终端部的栅电极层经由作为形成于该绝缘层的孔部的层的接触层42而被连接。因此，根据与在栅电极的终端部的上部所设置的金属布线40、41中的哪个连接，能够通过接触层42的配置而容易地选择将各栅电极设为Gs栅极91还是设为Gc栅极92。
如图14所示，低接通电压的IGBT 51c也具有与高接通电压双栅型的IGBT 52c大致相同的剖面构造，所以平面配置(布局)结构也能够与IGBT 52c大致相同。如从图15可知，高接通电压双栅型的IGBT 52c和低接通电压的IGBT 51c的平面配置上的差异可以说只是接触层42的位置被变更。
此外，使用图15说明的平面配置的结构是与具有图14的剖面构造的半导体装置400对应的结构，但其平面配置的结构在与具有图2、图9、图12所示的剖面构造的半导体装置100、200、300对应的结构中也是同样的。
《第4实施方式的变形例》
图16是示出作为构成本发明的第4实施方式的变形例所涉及的半导体装置401的2个IGBT 51d、52d的半导体装置的剖面构造的例子的图，图17是示出图16的2个IGBT 51d、52d的平面配置图的例子的图。
在本变形例中，从第4实施方式的情况变更了在高接通电压双栅型的IGBT 52d中所形成的Gc栅极92和Gs栅极91的根数比例。在此，在第4实施方式的情况下，形成于IGBT52c的Gc栅极92和Gs栅极91的根数比例为1：1。相对于此，在本变形例中，使Gc栅极92的根数增加，将Gc栅极92和Gs栅极91的根数比例例如设为2：1。关于这样的Gc栅极92和Gs栅极91的根数比例的变更，只是通过将接触层42的配置变更一部分就能够容易地实现。
在本变形例中，通过使高接通电压双栅型的IGBT 52d中的Gc栅极92的根数比例增加，能够进一步提高IGBT 52d中的载流子浓度的基于Gc栅极92的控制性。即，通过对导通时的Gc栅极92施加阈值电压以上的电压，在n-型漂移层1内部蓄积高浓度的载流子。而且，通过对Gc栅极92施加小于阈值的电压，该蓄积的大部分的空穴载流子经由在与根数比例多的Gc栅极92相接的p型阱层2中形成的空穴的蓄积层而被排出到发射极电极7。
由此，在截止时，耗尽化的速度进一步上升，集电极-发射极间电压的上升速度提高。因此，能够降低截止时的电压上升期间的功率损失。另一方面，在集电极-发射极间电压的上升速度高时，发生切换噪声的风险高，并且还发生由即将截止之前的临时性的接通电压的上升引起的功率损失，所以Gc栅极92和Gs栅极91的根数比例有与各个半导体装置401的额定电压、额定电流对应的最佳值。根据本变形例，该最佳的根数比例能够通过接触层42的配置的变更而容易地实现。
因此，根据本变形例，能够容易地实现可维持低的导通损失并且进一步提高利用向Gc栅极92的施加电压实现的电导率调制的抑制效果的最佳的栅极根数比例。并且，能够实现将导通损失和截止损失都进一步降低的具有低功耗性的半导体装置401。
《第5实施方式》
图18是示出本发明的第5实施方式所涉及的半导体装置500的结构的例子的图，(a)是半导体装置500的电路结构的例子，(b)是半导体装置500的平面配置结构的例子，(c)是剖面结构的例子。如图18所示，本实施方式所涉及的半导体装置500构成为包括低接通电压的IGBT 51、高接通电压双栅型的IGBT 52、以及作为整流元件的二极管98。即，半导体装置500成为对第1实施方式所涉及的半导体装置100并联地连接作为整流元件的二极管98的结构。此外，在半导体装置500中并联地连接二极管98的结构不限定于第1实施方式所涉及的半导体装置100，也可以是第2、第3、第4实施方式所涉及的半导体装置200、300、400等。
通过以上那样的半导体装置500的结构，不仅从半导体装置100的集电极侧向发射极侧流过电流，而且还能够从发射极侧向集电极侧也流过电流。因此，通过使用该半导体装置500，能够容易地实现以逆变器为代表的功率变换器。
此外，二极管98既可以是由向Si基板或者SiC基板内掺杂杂质而形成的PN结构成的二极管，也可以是由杂质的掺杂层和金属的肖特基势垒结构成的二极管。另外，二极管98既可以是一个元件，也可以是将小型的元件并联地搭载多个而成的结构。
接下来，如图18(b)所示，这些的2个IGBT 51、52以及二极管98配置于在同一绝缘基板99上形成的导电性薄膜105上并被接合。在它们的接合中使用焊料等。二极管98是被低接通电压的IGBT 51和高接通电压双栅型的IGBT 52夹持而配置的。此外，这些IGBT 51、52也可以是左右相互相反的配置。
如图18(c)所示，IGBT 51的集电极电极107、IGBT 52的集电极电极109以及二极管98的阴极电极111经由导电性薄膜105而被电连接。并且，在该导电性薄膜105的端部设置有端子113。而且，IGBT 51的发射极电极106、IGBT 52的发射极电极108以及二极管98的阳极电极110通过以铝、铜等为材料的导电性导线而被电连接，并与端子112连接。
端子112是以铝、铜为材料的导电性导线，向该端子112与形成在导电性薄膜105上的端子113之间施加电信号。这样，2个IGBT 51、52和二极管98被并联地连接，成为能够双向地流过电流的半导体装置500。此外，在此省略栅极控制信号Gc 56、Gs57输入用的端子。
在本实施方式中应注意，由于设为利用2个IGBT 51、52夹持二极管98的配置结构，所以通过各个元件进行动作而发生的功率起因的热集中被抑制。IGBT 51、52由于在导通时流过的电流和此时的电压而被消耗功率，另外在截止、导通的切换时由于过渡性的电流、电压的变化而被消耗功率。因此，IGBT 51、52由于这些被消耗的功率和周边的热电阻的关系而发热。
在此，功耗大的IGBT 51、52配置于功耗少的二极管98的外侧，所以在IGBT 51、52中发生的热容易向外周部扩散。其结果，从IGBT 51、52侧向二极管98侧流入的热量被降低，所以能够避免半导体装置500的中央部中的热集中。
由此，能够抑制构成半导体装置500的IGBT 51、52以及二极管98各自中的温度上升。作为其结果，能够期待半导体装置500的可靠性的提高、容许电流的上升的效果。因此，根据本实施方式，实现同时实现低导通损失和低截止损失、还具备高可靠性这样的特质的半导体装置500。
《第6实施方式》
图19是示出作为构成本发明的第6实施方式所涉及的半导体装置600的2个IGBT51e、52e的半导体装置的剖面构造的例子的图。如图19所示，在本实施方式所涉及的半导体装置600的剖面构造中，仅仅是在IGBT 52e中的相同的沟槽16a的两端部所形成的2个栅电极的间隔c与图14的第4实施方式的情况不同。
即，在第4实施方式中，在IGBT 52c中的相同的沟槽16a的两端部所形成的栅电极的间隔是b，相对于此，在本实施方式中，在IGBT 52e中的相同的沟槽16a的两端部所形成的栅电极的间隔是c。除此以外，本实施方式所涉及的IGBT 51e、IGBT 52e的剖面构造与第4实施方式所涉及的IGBT 51c、IGBT 52c的剖面构造相同，所以省略其说明。
在本实施方式所涉及的IGBT 51e中，夹着p型阱层2的2个栅电极的间隔a被设定为比未配置p型阱层2的一侧、即相同的沟槽16a的两端部所形成的栅电极的间隔b短(b>a)。另外，在IGBT 52e中，夹着p型阱层2的2个栅电极的间隔a被设定为比未配置双栅型的p型阱层2的一侧、即相同的沟槽16a的两端部所形成的栅电极的间隔c短(c>a)。而且，在此设为b>c。
图20是示出通过本发明的第6实施方式所涉及的半导体装置600得到的集电极-发射极间电流(Ice)的正向特性的图。在此，实线表示通过本实施方式所涉及的半导体装置600(c<b)得到的正向特性，虚线表示通过第4实施方式所涉及的半导体装置400(c＝b)得到的正向特性。由此容易地得知，本实施方式所涉及的半导体装置600(c<b)相比于第4实施方式所涉及的半导体装置400(c＝b)，饱和电流上升。
并且，关于其相对的上升率，将Gc栅极92设为小于阈值电压并将Gs栅极91设为阈值电压以上时的上升率大于将Gc栅极92、Gs栅极91都设为阈值电压以上时的上升率。这是因为，IGBT 52e中的每单位面积的栅电极的根数增大。因此，在IGBT 52e中，通过应用将Gc栅极92设为阈值电压以上或者小于阈值电压的施加电压控制，能够同时实现低接通电压和低截止损失的性能。并且，根据将Gc栅极92设为小于阈值电压时的饱和电流性能，决定能够在半导体装置600中流过的电流的最大值。
即，在本实施方式中，如果在将Gc栅极92设为小于阈值电压且将Gs栅极91设为阈值电压以上的条件下能够使饱和电流上升，则能够在半导体装置600中流过的容许电流上升，所以能够实现电流容量的大容量化。另外，在本实施方式中，使高接通电压的双栅型的IGBT 52e的栅电极的根数增加。因此，特别是在将Gc栅极92设为小于阈值电压并将Gs栅极91设为阈值电压以上的条件下，相比于b＝c的第4实施方式所涉及的半导体装置400，每单位面积的有效沟道宽度增大，饱和电流上升，所以能够实现电流容量的大容量化。
如以上那样，根据本实施方式，实现能够同时实现低导通损失和低截止损失、而且实现电流容量的大容量化的半导体装置600。
《第7实施方式》
图21是示出本发明的第1实施方式所涉及的半导体装置100成为导通时的动作波形的例子的图。在此，(a)是Gc栅极驱动信号波形的例子，(b)是Gs栅极驱动信号波形的例子，(c)是集电极-发射极间电压(Vce)波形的例子，(d)是集电极-发射极间电流(Ice)波形的例子。此外，图21所示的动作波形在第2实施方式及其以后的实施方式中说明的半导体装置200、300、400、401、600中也是同样的。
如图21所示，在半导体装置100的非导通期间45中，Gc栅极92、Gs栅极91的驱动信号都小于阈值电压26，在p型阱层2中未形成沟道。因此，集电极-发射极间电压(Vce)成为高电压。接下来，在导通期间46，仅将Gs栅极91先行地控制为阈值电压26以上的电压。由此，仅在Gs栅极91侧形成沟道，半导体装置100成为导通状态，但相比于使Gc栅极92以及Gs栅极91同时成为阈值电压26以上的情况，能够使半导体装置100的互导(gm)在低的状态下成为导通。
其结果，能够降低由于成为导通而产生的集电极-发射极间电压(Vce)的时间变化dv/dt。面向由该dv/dt引起的成为功率变换装置的应用上的课题的感应噪声、马达绝缘等的应对变得容易。
此外，在将Gc栅极92和Gs栅极91同时控制为阈值电压26的导通驱动中，dv/dt被抑制，所以需要对半导体装置100的Gs栅极91和Gc栅极92串联地连接栅极电阻。然而，由于该栅极电阻，半导体装置100的集电极-发射极间电流(Ice)的变化di/dt的降低不容易。因此，能够抑制dv/dt，而另一方面存在导通损失变高的副作用。
在图21(c)、(d)所示的集电极-发射极间电压(Vce)以及集电极-发射极间电流(Ice)的波形中，实线的波形48是根据本实施方式的驱动信号而得到的波形。相对于此，虚线的波形47是在Gc栅极92和Gs栅极91同时被控制为阈值电压26以上、并且经由栅极电阻而被驱动时得到的波形。
在本实施方式中，进行先于Gc栅极92而将Gs栅极91设为阈值电压以上的导通驱动。因此，相比于对Gc栅极92和Gs栅极91附加电阻而同时设为阈值电压以上的驱动，能够增大相同的dv/dt下的di/dt。因此，能够降低导通损失。
此外，该导通期间46的时间优选为0.5微秒至10微秒。另外，图6所示的导通期间23、即将截止之前的期间24、截止期间25中的驱动控制是如在第1实施方式中所说明那样，通过该驱动控制同时实现低的导通损失和低的截止损失。
《第7实施方式的变形例》
图22是示出本发明的第1实施方式所涉及的半导体装置100成为导通时的动作波形的变形例的图。在此，(a)是Gc栅极驱动信号波形的例子，(b)是Gs栅极驱动信号波形的例子，(c)是集电极-发射极间电压(Vce)波形的例子，(d)是集电极-发射极间电流(Ice)波形的例子。此外，图22所示的动作波形在第2实施方式以后的实施方式中说明的半导体装置200、300、400、401、600中也成为同样的波形。
如图22所示，在半导体装置100的非导通期间45，Gc栅极92、Gs栅极91的驱动信号都小于阈值电压26，在p型阱层2中未形成沟道。因此，集电极-发射极间电压(Vce)成为高电压。
接下来，在导通期间46，首先，对Gs栅极91和Gc栅极92同时施加阈值电压26以上的电压。接着，仅使Gc栅极92的施加电压临时降低到小于阈值电压26，之后再次使Gc栅极92的施加电压成为阈值电压26以上。
通过面向Gs栅极91以及Gc栅极92的以上那样的施加电压的控制，可得到如下的效果。首先，在集电极-发射极间电流(Ice)上升且di/dt上升的期间，在Gs和Gc的两侧生成沟道而提高载流子的注入效率，从而能够提高di/dt。在集电极-发射极间电流(Ice)上升且di/dt上升的期间，在Gc栅极92、Gs栅极91的两侧形成沟道，载流子的注入效率得到提高，所以能够提高di/dt。另一方面，在集电极-发射极间电压(Vce)降低且dv/dt上升的期间，仅在Gs栅极91的单侧形成沟道，注入载流子，所以互导gm降低，实现被恰当地抑制的dv/dt。
在图22(c)、(d)中，示出与接下来的3个情形的导通驱动控制的方法对应的集电极-发射极间电压(Vce)以及集电极-发射极间电流(Ice)的导通波形。在此，细虚线47的导通波形是在Gs栅极91以及Gc栅极92这两方都同时为阈值电压26以上的电压经由栅极电阻而被驱动的情况下得到的导通波形。另外，细实线48的导通波形是通过先于Gc栅极92而对Gs栅极91施加阈值电压以上的电压的栅电极的驱动方法(参考图21)得到的导通波形。另外，粗实线49的导通波形是通过对Gs栅极91以及Gc栅极92同时施加阈值电压26以上的电压之后仅将Gc栅极92的施加电压临时降低至小于阈值电压26、之后再次施加阈值电压26以上的电压这样的驱动方法(参考图22(a)、(b))而得到的导通波形。
在图22(a)、(b)中的驱动方法的情况下，设置有先于Gc栅极92而使Gs栅极91成为阈值电压以上的期间，所以能够将dv/dt抑制为适合的值。另外，在集电极-发射极间电流(Ice)变化的期间，对Gc栅极92、Gs栅极91都施加阈值电压以上的电压，从而能够进一步增大di/dt。其结果，能够降低导通损失。
此外，该导通期间46的时间优选为0.5微秒至10微秒。另外，图6所示的导通期间23、即将截止之前的期间24、截止期间25中的驱动控制是如在第1实施方式中所说明那样，通过该驱动控制同时实现低的导通损失和低的截止损失。
《第8实施方式》
图23是示出本发明的第8实施方式所涉及的功率变换装置800的电路结构的例子的图。本实施方式所涉及的功率变换装置800构成为包括三相交流用的上下支路的IGBT76、二极管66、以及根据来自控制电路64的IGBT用指令信号来驱动各IGBT 76的驱动电路67。
在此，IGBT 76是包括第1实施方式所示的低接通电压的IGBT 51和高接通电压双栅型的IGBT 52的半导体装置100，具有Gs栅极77和Gc栅极78而用作其导通、截止控制。
此外，在图23中所称的Gs栅极77和Gc栅极78与图2的剖面构造所示的Gs栅极91、Gc栅极92对应。另外，IGBT 76不限定于第1实施方式所涉及的半导体装置100，而也可以是第2～第7实施方式等所示的半导体装置200、300、400、401、600等。
功率变换装置800例如是对马达等感应性负载68进行驱动的逆变器，具有如下功能：将直流电源69的功率变换为U相、V相、W相的三相交流电压的功率，并供给到三相交流的感应性负载68。在该情况下，在直流电源69的正侧与负侧之间，设置有3组串联连接的2个IGBT 76。并且，从将正侧的IGBT 76的发射极和负侧的IGBT 76的集电极进行连接的部位，输出U相、V相、W相的三相交流电压。
在此，驱动电路67是以将从控制电路64输入的信号变换为IGBT 76的Gs栅极77以及Gc栅极78的输入用信号的电平移位电路为主构成要素来构成的。另外，控制电路64具有生成用于驱动感应性负载68的定时信号的功能。即，控制电路64为了实现IGBT 76的低损失性能而生成成为最佳的定时的Gs栅极77以及Gc栅极78的驱动控制信号。此外，这些驱动控制信号一般被称为脉冲宽度被调制的PWM(Pulse width modulation，脉冲宽度调制)信号。
本实施方式所涉及的功率变换装置800是使用第1实施方式至第7实施方式所示的半导体装置100、200、300、400、401、600而构成的，所以能够通过该低损失的性能来实现功率损失小的高效的功率变换装置。
《第8实施方式的变形例》
图24是示出本发明的第8实施方式的变形例所涉及的功率变换装置801的电路结构的例子的图。本变形例所涉及的功率变换装置801的结构相比于第8实施方式所涉及的功率变换装置800的结构，除了以下的点以外结构大致相同。即，在第8实施方式所涉及的功率变换装置800中，对各个IGBT76反并联地连接有pn结型的二极管66，但在本变形例中，连接有肖特基势垒二极管81。此外，作为该肖特基势垒二极管81的材料，例如使用SiC(碳化硅)结晶。
因此，本变形例所涉及的功率变换装置801的动作、功能也与第8实施方式所涉及的功率变换装置800大致相同。因此，在本变形例所涉及的功率变换装置801中，也能够与第8实施方式所涉及的功率变换装置800同样地实现功率损失小的高效的功率变换装置。
《第8实施方式的第2变形例》
图25是示出本发明的第8实施方式的第2变形例所涉及的功率变换装置802的电路结构的例子的图。本变形例所涉及的功率变换装置802的结构相比于第8实施方式所涉及的功率变换装置800的结构，除了以下的点以外结构大致相同。即，在第8实施方式所涉及的功率变换装置800中，对各个IGBT76反并联地连接有pn结型的二极管66，但在本变形例中，连接有绝缘栅控制型二极管82。
在此，绝缘栅控制型二极管82具有控制栅83，能够利用施加到控制栅83的电压，来控制导通时、切换时的载流子浓度。施加到控制栅的信号是由控制电路64以成为不同定时的方式生成，并经由驱动电路67供给的。因此，能够动态地控制绝缘栅控制型二极管82的导通时、切换时的电流、电压，所以相比于使用pn结型的二极管66的情况，能够降低损失。
如以上那样，除了使用绝缘栅控制型二极管82以外，本变形例所涉及的功率变换装置802的动作、功能也与第8实施方式所涉及的功率变换装置800大致相同。因此，在本变形例所涉及的功率变换装置802中，也能够与第8实施方式所涉及的功率变换装置800同样地实现功率损失小的高效的功率变换装置。
此外，本发明不限定于以上说明的实施方式、实施例，还包括各种变形例。例如，上述的实施方式以及实施例是为了易于理解地说明本发明而详细说明的例子，未必限定于具备所说明的所有结构。另外，能够将某个实施方式、实施例的结构的一部分置换为其它实施方式、实施例的结构，另外还能够对某个实施方式、实施例的结构追加其它实施方式、实施例的结构。另外，还能够对于各实施方式、实施例的结构的一部分，追加、删除、置换其它实施方式、实施例中包含的结构。

Claims (15)

1.一种半导体装置，是将第1半导体元件和第2半导体元件并联地连接而构成的半导体装置，其特征在于，
所述第1半导体元件具备：
第1导电类型的第1漂移层，形成于第1半导体基板；
第2导电类型的第1阱区域，与所述第1漂移层相接，形成于所述第1半导体基板的第1表面侧；
第1栅电极，在所述第1半导体基板的所述第1表面侧贯通所述第1阱区域而形成的多个沟槽中，以经由栅极绝缘膜而与所述第1漂移层及所述第1阱区域相接的方式设置所述第1栅电极；
第1导电类型的第1发射极区域，在所述第1栅电极之间夹着的所述第1阱区域的表面的一部分，以经由所述栅极绝缘膜而与所述第1栅电极相接的方式形成所述第1发射极区域；
第2导电类型的第1沟道区域，形成于隔着所述栅极绝缘膜而与所述第1栅电极对置的所述第1阱区域的表面；
第1发射极电极，电连接有所述第1发射极区域及所述第1阱区域；
第2导电类型的第1集电极层，与所述第1漂移层相接，形成于所述第1半导体基板的第2表面侧；以及
第1集电极电极，与所述第1集电极层电连接，
所述第2半导体元件具备：
第1导电类型的第2漂移层，形成于第2半导体基板；
第2导电类型的第2阱区域，与所述第2漂移层相接，形成于所述第2半导体基板的第1表面侧；
由第2栅电极及第3栅电极构成的栅电极的组，在所述第2半导体基板的所述第1表面侧贯通所述第2阱区域而形成的多个沟槽的相互相邻的每2个沟槽各自中，以经由栅极绝缘膜而与所述第2漂移层及所述第2阱区域相接的方式设置所述第2栅电极及所述第3栅电极；
第1导电类型的第2发射极区域，在属于所述栅电极的组的相同组的所述第2栅电极及所述第3栅电极之间夹着的所述第2阱区域的表面的一部分，以经由所述栅极绝缘膜而与所述第2栅电极及所述第3栅电极分别相接的方式形成所述第2发射极区域；
第2导电类型的第2沟道区域，形成于隔着所述栅极绝缘膜而与所述第2栅电极对置的所述第2阱区域的表面；
第2导电类型的第3沟道区域，形成于隔着所述栅极绝缘膜而与所述第3栅电极对置的所述第2阱区域的表面；
第2发射极电极，电连接有所述第2发射极区域及所述第2阱区域；
第2导电类型的第2集电极层，与所述第2漂移层相接，形成于所述第2半导体基板的第2表面侧；以及
第2集电极电极，与所述第2集电极层电连接，
所述第1半导体元件的第1发射极电极和所述第2半导体元件的第2发射极电极被电连接，
所述第1半导体元件的第1集电极电极和所述第2半导体元件的第2集电极电极被电连接，
所述第1半导体元件的第1栅电极和所述第2半导体元件的第2栅电极被电连接，
用于在所述第1半导体元件中流过预定的电流而所需的电压小于用于在所述第2半导体元件中流过所述预定的电流而所需的电压。
2.根据权利要求1所述的半导体装置，其特征在于，具备：
第1状态，针对所述第1半导体元件的第1栅电极和所述第2半导体元件的第2栅电极，施加在所述第1半导体元件的第1沟道区域和所述第2半导体元件的第2沟道区域中都形成反转层的电压，针对所述第2半导体元件的第3栅电极，施加在所述第2半导体元件的第3沟道区域中形成反转层的电压；以及
第2状态，针对所述第1半导体元件的第1栅电极和所述第2半导体元件的第2栅电极，施加在所述第1半导体元件的第1沟道区域和所述第2半导体元件的第2沟道区域中都不会形成反转层的电压，针对所述第2半导体元件的第3栅电极，施加在所述第2半导体元件的第3沟道区域中形成反转层的电压，
所述第1状态与所述第2状态相比，用于该半导体装置流过预定的电流而所需的电压小。
3.根据权利要求2所述的半导体装置，其特征在于，
还具备第3状态，在该第3状态下，针对所述第1半导体元件的第1栅电极和所述第2半导体元件的第2栅电极，施加在所述第1半导体元件的第1沟道区域和所述第2半导体元件的第2沟道区域中都不会形成反转层的电压，针对所述第2半导体元件的第3栅电极，施加在所述第2半导体元件的第3沟道区域中不会形成反转层的电压，
在该半导体装置从导通状态向非导通状态转移时，按照所述第1状态、所述第2状态、所述第3状态的顺序进行转移。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第1半导体元件的所述第1集电极层中的杂质浓度高于所述第2半导体元件的所述第2集电极层中的杂质浓度。
5.根据权利要求3所述的半导体装置，其特征在于，
所述第1半导体元件的所述第1漂移层中的载流子的寿命比所述第2半导体元件的所述第2漂移层中的载流子的寿命长。
6.根据权利要求4所述的半导体装置，其特征在于，
所述第1半导体元件的夹着所述第1阱区域的2个所述第1栅电极的间隔比所述第1栅电极与和所述第1栅电极分别相邻的其它第1栅电极的间隔窄，
所述第2半导体元件的夹着所述第2阱区域的所述第2栅电极与第3栅电极的间隔比所述第2栅电极与和所述第2栅电极分别相邻的其它第2栅电极的间隔窄，并且比所述第3栅电极与和所述第3栅电极分别相邻的其它第3栅电极的间隔窄。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第2半导体元件的所述第2栅电极与一个所述沟槽的侧壁相接，一个所述第2栅电极的一方的平面与所述第2阱区域相邻，并且存在于其相反侧的另一方的面与不存在所述第2阱区域的绝缘膜相邻，
所述第2半导体元件的所述第3栅电极与一个所述沟槽的不同的侧壁相接，一个所述第3栅电极的一方的平面与所述第2阱区域相邻，并且存在于其对极侧的另一方的面与不存在所述第2阱区域的绝缘膜相邻。
8.根据权利要求7所述的半导体装置，其特征在于，
所述第1半导体元件的所述第1栅电极与一个所述沟槽的不同的侧壁相接，一个所述第1栅电极的一方的平面与所述第1阱区域相邻，并且，存在于其对极侧的另一方的面与不存在所述第1阱区域的绝缘膜相邻。
9.根据权利要求7所述的半导体装置，其特征在于，
所述第1半导体元件的所述第1栅电极、所述第2半导体元件的所述第2栅电极以及所述第2半导体元件的所述第3栅电极的形状具有宽度从所述第1、第2发射极电极侧朝向所述第1、第2集电极电极侧变宽的侧壁形状。
10.根据权利要求7所述的半导体装置，其特征在于，
在该半导体装置从导通状态向非导通状态转移时，经过所述第2状态的时间是3微秒以上。
11.根据权利要求7所述的半导体装置，其特征在于，
在该半导体装置从非导通状态向导通状态转移时，按照所述第3状态、所述第2状态、所述第1状态的顺序进行转移。
12.根据权利要求11所述的半导体装置，其特征在于，
在该半导体装置从导通状态向非导通状态转移时，经过所述第2状态的时间是0.5微秒以上。
13.一种半导体装置，其特征在于，
对权利要求7所述的半导体装置反并联地连接有作为整流元件的二极管。
14.根据权利要求13所述的半导体装置，其特征在于，
所述二极管在半导体基板的第1表面具备阳极电极，并且在所述半导体基板的第2表面具备阴极电极，
该半导体装置中的所述第1半导体元件的第1集电极电极、所述第2半导体元件的第2集电极电极以及所述阴极电极在形成于同一绝缘基板上的导电性薄膜上被电连接，
所述第1半导体元件和所述第2半导体元件以夹持所述二极管的方式配置于所述二极管的两侧。
15.一种功率变换装置，其特征在于，构成为包括：
一对直流端子；
直流交流变换电路，在所述直流端子之间串联地连接对电流进行接通/断开的2个半导体元件而构成所述直流交流变换电路；以及
交流端子，连接于所述直流交流变换电路的所述2个半导体元件被连接的部位，
所述半导体元件是权利要求1至14中的任意一项所述的半导体装置。
CN201980006058.8A 2018-02-23 2019-02-01 半导体装置以及功率变换装置 Active CN111418071B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-031389 2018-02-23
JP2018031389A JP6820287B2 (ja) 2018-02-23 2018-02-23 半導体装置および電力変換装置
PCT/JP2019/003571 WO2019163478A1 (ja) 2018-02-23 2019-02-01 半導体装置および電力変換装置

Publications (2)

Publication Number Publication Date
CN111418071A CN111418071A (zh) 2020-07-14
CN111418071B true CN111418071B (zh) 2023-06-02

Family

ID=67688345

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980006058.8A Active CN111418071B (zh) 2018-02-23 2019-02-01 半导体装置以及功率变换装置

Country Status (5)

Country Link
US (1) US11296212B2 (zh)
JP (1) JP6820287B2 (zh)
CN (1) CN111418071B (zh)
DE (1) DE112019000544T5 (zh)
WO (1) WO2019163478A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021085316A1 (ja) * 2019-10-31 2021-05-06 パナソニックＩｐマネジメント株式会社 スイッチシステム
US11374563B2 (en) 2020-03-03 2022-06-28 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
JP7384750B2 (ja) * 2020-06-10 2023-11-21 株式会社東芝 半導体装置
JP7387562B2 (ja) * 2020-09-10 2023-11-28 株式会社東芝 半導体素子および半導体装置
JP2022167435A (ja) * 2021-04-23 2022-11-04 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法
JP2023106740A (ja) 2022-01-21 2023-08-02 株式会社東芝 駆動装置及び半導体モジュール
JP2023147422A (ja) * 2022-03-30 2023-10-13 株式会社 日立パワーデバイス 半導体装置および電力変換装置
CN117199120B (zh) * 2023-11-07 2024-01-23 上海功成半导体科技有限公司 Igbt器件结构及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280475A (ja) * 1991-03-08 1992-10-06 Fuji Electric Co Ltd 半導体スイッチング装置
JPH05291913A (ja) 1992-04-08 1993-11-05 Fuji Electric Co Ltd 半導体スイッチング装置
JPH06290863A (ja) 1993-04-02 1994-10-18 Matsushita Electric Ind Co Ltd 誘導加熱調理器
US5883402A (en) * 1995-11-06 1999-03-16 Kabushiki Kaisha Toshiba Semiconductor device and protection method
US9412854B2 (en) * 2010-10-20 2016-08-09 Infineon Technologies Austria Ag IGBT module and a circuit
JP2011155289A (ja) * 2011-03-25 2011-08-11 Renesas Electronics Corp トレンチ型絶縁ゲート半導体装置及びその製造方法
US9595602B2 (en) * 2012-09-07 2017-03-14 Hitachi, Ltd. Switching device for power conversion and power conversion device
JP5932623B2 (ja) * 2012-12-05 2016-06-08 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
KR20150061202A (ko) * 2013-11-27 2015-06-04 삼성전기주식회사 전력 반도체 소자
WO2015114787A1 (ja) * 2014-01-31 2015-08-06 株式会社日立製作所 半導体素子の駆動装置およびそれを用いた電力変換装置
JP6468150B2 (ja) 2015-09-29 2019-02-13 株式会社デンソー 負荷駆動装置
DE102016107311B3 (de) * 2016-04-20 2017-08-31 Infineon Technologies Ag Elektronische schaltung mit halbleitervorrichtung mit transistorzelleinheiten mit verschiedenen schwellspannungen
JP6865673B2 (ja) * 2017-12-05 2021-04-28 株式会社 日立パワーデバイス 半導体装置、半導体装置の制御方法、および半導体装置の制御回路

Also Published As

Publication number Publication date
US20210091217A1 (en) 2021-03-25
JP6820287B2 (ja) 2021-01-27
US11296212B2 (en) 2022-04-05
DE112019000544T5 (de) 2020-10-08
CN111418071A (zh) 2020-07-14
JP2019145758A (ja) 2019-08-29
WO2019163478A1 (ja) 2019-08-29

Similar Documents

Publication Publication Date Title
CN111418071B (zh) 半导体装置以及功率变换装置
US9595602B2 (en) Switching device for power conversion and power conversion device
JP4644730B2 (ja) 半導体装置及びそれを用いた電力変換装置
CN110678988B (zh) 半导体装置
CN104300951A (zh) 具有反向导通igbt和栅极驱动器电路的电子电路
US20140001512A1 (en) Semiconductor Device and Power Conversion Apparatus Using the Same
EP2549539A1 (en) Semiconductor device and electric power conversion system using the same
US10872959B2 (en) Semiconductor device and power converter
WO2017135037A1 (ja) 半導体装置、その製造方法、及びそれを用いた電力変換装置
CN108337917B (zh) 电力变换装置
EP2523217A1 (en) Semiconductor device and electric power conversion device using same
JP5135666B2 (ja) 電力変換装置
WO2018135224A1 (ja) 半導体装置、及びそれを用いた電力変換装置
CN116110959A (zh) 半导体装置、电力变换装置及半导体装置的驱动方法
JP5017850B2 (ja) 電力用半導体装置およびそれを用いた電力変換装置
WO2014128953A1 (ja) 半導体装置および半導体回路の駆動装置並びに電力変換装置
JP2017147468A (ja) 電力変換用スイッチング素子
WO2022224840A1 (ja) 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法
US20230246095A1 (en) Semiconductor device and three-phase inverter comprising the same
WO2023219135A1 (ja) 電力変換装置、電力変換装置の制御方法、半導体装置および半導体装置の制御方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant