JP2020513689A - 高電圧および高電流スイッチング用の電源デバイス - Google Patents

高電圧および高電流スイッチング用の電源デバイス Download PDF

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Abstract

装置は、高電流および／または高電圧スイッチングを行う回路構成を含む。該回路構成は、シリコン（Ｓｉ）基板上の第一窒化ガリウム（ＧａＮ）横型電界効果トランジスタを含む。このＳｉ基板上のＧａＮ横型電界効果トランジスタは、ソース端子に連結された高電圧絶縁抵抗素子、またはドレイン端子および基板端子に動作可能に連結された第二抵抗素子を介するＰ型Ｓｉ基板の裏側への電気接続を含む。高電圧絶縁抵抗素子および第二抵抗素子は、ドレイン端子からバッファ層を介するソース端子へのリーク電流をもたらす。このリーク電流が、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタ上の電圧低下と、直列に連結されたＳｉ基板上の第二ＧａＮ横型電界効果トランジスタ上の電圧低下と、を平衡化する。【選択図】図２

Description

テレビジョン、電動車両、レーダーシステム、電動モータコントローラ、および／または無停電電源システムなどの様々な製品およびシステムは、比較的に大量の電力の供給を必要とし得て、これらの電力は、高電圧電源から送電することができる。これら製品および／またはシステムが必要とし得るスイッチング機能を行うための電源スイッチとして、様々な種類の半導体電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を用いることができる。
発明と見なされる主題は具体的に指摘され、本明細書の結びの部分において明確に主張されている。図の簡潔性および明瞭性のため、諸図中に示された要素は、必ずしも正確な縮尺で描かれてはいない。例えば、これら要素の一部の寸法は、提示対象の明確化のため、他の要素に比較して拡大されていることがある。さらに、参照符号は、一致するまたは類似する要素を示すために、諸図の間で繰り返して使用されることがある。また一方、本明細書は、機構および動作の方法の両方とそれらの目的、特徴、および利点とに関し、以下の詳細な説明を添付の図面と合わせ読んで参照することによって、最良に理解することができよう。
いくつかの例証的な実施形態による、高電圧電力スイッチング回路構成の概略ブロック図表示である。 いくつかの例証的な実施形態による、電力スイッチング回路構成の概略図表現である。 いくつかの例証的な実施形態による、共通の電源を備える電力スイッチング回路構成の概略図表現である。 いくつかの例証的な実施形態による、単一の分離された電源を備える電力スイッチング回路構成の概略図表現である。 いくつかの例証的な実施形態による、高出力スイッチングデバイスの上面図の概略図表現である。 いくつかの例証的な実施形態による、高出力スイッチングデバイスの底面図の概略図表現である。 いくつかの例証的な実施形態による、ＧａＮトランジスタの物理構造の概略図表現である。 いくつかの例証的な実施形態による、複数の高出力デバイスのターンオンおよびターンオフエネルギ損失のグラフの概略図表現である。 いくつかの例証的な実施形態による、複数の高出力スイッチングデバイスのスイッチング損失エネルギのグラフの概略図表現である。 いくつかの例証的な実施形態による、高出力スイッチングデバイスの電圧および電流スイッチング時間波形の波形図の概略図表現である。 いくつかの例証的な実施形態による、高電圧高電流スイッチングデバイスを含むシステムのブロック図の概略図表現である。
以下の詳細な説明において、いくつかの実施形態の徹底した理解を提供するために、数々の具体的な細部が述べられる。但し、当業者には当然のことながら、一部の実施形態はこれらの具体的細部がなくても実践が可能である。別の例では、周知の方法、手順、コンポーネント、ユニット、および／または回路は、説明をあいまいにしないため詳しくは説明されていない。
例えば、「処理する」、「計算する」、「算定する」、「判断する」、「設定する」、「分析する」、「確認する」などの用語を用いた、本明細書中の説明は、コンピュータのレジスタおよび／またはメモリ内の物理的な（例えば電子的な）量として表現されたデータを、同様に、コンピュータのレジスタおよび／またはメモリ、または、演算および／または処理を実行するための命令を格納することが可能な他の情報ストレージ媒体内に物理的量として表現される他のデータに、操作および／または変換する、コンピュータ、コンピューティング・プラットフォーム、コンピューティング・システム、または他の電子コンピューティング・デバイスのオペレーション（群）および／または処理（群）を称するとしてよい。
本明細書で用いられる用語「複数」および「或る複数」は、例えば「多数」または「２つ以上」を含む。例えば、「複数の品目」は２つ以上の品目を含む。
「一実施形態」、「或る実施形態」、「例証的な実施形態」、「例示的な実施形態」、「様々な実施形態」などへの言及は、述べられた実施形態（群）が或る特定の特徴、構造、または特性を含み得るが、必ずしもあらゆる実施形態がその特定の特徴、構造、または特性を含むものではないことを示す。さらに、語句「一実施形態において」の繰り返しての使用は、同じ場合もあり得るが必ずしも同じ実施形態に言及してはいない。
本明細書での使用において、別途に指定されている場合を除き、共通の対象を表現する順序形容詞「第一」、「第二」、「第三」などの使用は、言及されている同じ対象の異なる個別例を示すだけであって、述べられた対象が、時間的にも、空間的にも、ランクにおいても、またはいかなる他の仕方においても、述べられた順でなければならないことを意味するようには意図されていない。
いくつかの例証的な実施形態によれば、半導体電界効果トランジスタ（ＦＥＴ）は、シリコン材料および／または他の材料に依拠し得る。例えば、ＦＥＴは、ソース端子およびドレイン端子を含むことができ、これらは、電源を負荷に連結するために用いることが可能である。ＦＥＴ中に、さらなる端子をソース端子とドレイン端子との間に配置することができ、この端子をゲート端子と称することができる。ゲート端子は、電流伝送チャネルの抵抗を制御することが可能である。
作動中、例えば、共通の接地に対する電圧であり得る或る電圧をゲート端子に印加することができ、この電圧がＦＥＴ中に電界を生成することが可能で、この電界が、例えば、ＦＥＴの抵抗を制御する役割をすることができ、さらに、当該トランジスタをオンおよび／またはオフに切り換える働きをすることができる。例えば、ＦＥＴがオンにされているとき、ゲート端子に印加される電圧は、例えば、ソース端子とドレイン端子との間を相対的に大きな電流が流れることができるように、電流伝送チャネル中の抵抗を低下させることが可能である。ＦＥＴがオンにできているときのソース端子とドレイン端子との間の合計抵抗を、そのトランジスタのオン抵抗と称することができる。このオン抵抗は、電流伝送チャネルの抵抗、ソース端子の近辺の下および中のＦＥＴ領域の電流の流れに対する抵抗、および／または、ドレイン端子の近辺の下および／または中のＦＥＴ領域の抵抗により決まり得る。ソースおよびドレイン端子の中および周辺のそれぞれの領域を、ＦＥＴのアクセス領域と称することができる。
シリコン（Ｓｉ）をベースとする従来型の電力ＦＥＴは、望ましい場合、電力スイッチング用途にスイッチング機能性を提供することができる。例えば、電動モータおよび／または車両、高速充電装置、無停電電源、および／または、太陽光発電インバータなどである。
いくつかの例証的な実施形態によれば、例えば、窒化ガリウム（ＧａＮ）および窒化アルミニウム（ＡｌＮ）などの窒化物系半導体は、比較的大きなバンドギャップを有することで特徴付けることができる。例えば、バンドギャップは、ＧａＮではほぼ３．４ｅＶ、および／または、ＡｌＮではほぼ６．２ｅＶであり得る。例えば、窒化半導体層構造を含み得るＦＥＴは、また大きなバンドギャップ層に隣接する小さなバンドギャップ層も含むことが可能である。これらのＦＥＴは、高飽和流動速度を有することによって特徴付けることが可能な、高移動度電子の比較的に高い濃度を有し得る。高移動度電子は、層間のインターフェースの狭小な三角形の電位ウェルに蓄積し得て比較的薄いシート状の電子濃度を形成し、これを二次元電子ガス（２ＤＥＧ：ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）と称することができる。例えば、この２ＤＥＧの幾何的構造および／または位置に起因して、２ＤＥＧ中の電子は、一般に、極めて低いドナー不純物散乱を示し得て、その結果、例えば、それぞれ、１８００ｃｍ２／Ｖ＊ｓ、および１．５×１０７ｃｍ／ｓオーダーの、比較的に高い電子移動度、および／または速度を有することが可能である。２ＤＥＧ中の電子の濃度は、１×１０１３／ｃｍ２まで高くなり得る。上記の結果、例えば、ＦＥＴトランジスタは非常に低い固有Ｒｄｓ（オン）を有することが可能である。
いくつかの例証的な実施形態によれば、２ＤＥＧ中の高移動度電子を生成しおよび／または制御することによって動作するＦＥＴトランジスタを、高電子移動度トランジスタと称することができる。異なる成分の複数の層を含み得る半導体層構造をヘテロ構造を有すると称することができ、相異なる成分の２つの隣接する層の間の境界面をヘテロ接合と称することができる。
いくつかの実施形態において、この技術は、拡大された阻止電圧範囲のため、Ｓｉ基板上のディスクリートおよび／またはモノリシックのＧａＮ横型電界効果トランジスタの複数の直列および／または並列接続の回路構成を含む。ＧａＮトランジスタのソースは、例えば、高値のおよび／または高電圧絶縁抵抗素子を介して、ｐ型Ｓｉ基板（ｓ ｐ−ｔｙｐｅ Ｓｉ ｓｕｂｓｔｒａｔｅ）の裏側への電気接続を有してよい。この高電圧絶縁抵抗素子（ｈｉｇｈ ｖｏｌｔａｇｅ ｉｓｏｌａｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）は、数メガオームの値を有してよい。例えば、縦方向リーク電流は、ソースから、バッファ層を通って導電性Ｓｉ基板に、さらに導電性Ｓｉ基板からバッファ層を通ってドレインに流れることが可能である。縦方向リーク電流は、非線形の抵抗素子および／またはバス電圧依存電流と見なすことができる。さらに、縦方向阻止電圧（例えば、ソース−基板−ドレイン）は、横方向阻止電圧よりも低くなり得て、縦方向基板−ドレインリーク電流は、横方向のソース−ドレインリークよりも高くなり得る。Ｓｉ上ＧａＮトランジスタは、少なくとも１アンペアの電流能力および／または少なくとも６００Ｖの阻止電圧を有することが可能である。
いくつかの実施形態によれば、例えば、この回路構成は、Ｓｉ基板上で成長されたエピタキシャルバッファ層の電圧依存性抵抗素子、および／またはソース端子の、高電圧抵抗素子を介する基板への接続を含んでよい。この回路構成は、上限６５０Ｖまでの、または、望ましい場合、例えば１２００Ｖ、１７００Ｖ、３５００Ｖもしくはそれより上までの範囲に亘る、ディスクリートおよび／またはモノリシックのＳｉ上ＧａＮトランジスタからの高電圧範囲の中で動作するデバイスおよびシステムに応用することが可能である。
ここで図１を参照すると、この図は、いくつかの例証的な実施形態による、電力スイッチング回路構成１００を概略的に表している。例えば、電力スイッチング回路構成１１０は、「ノ−マリオフ」の高出力高電圧スイッチング回路を含んでよい。スイッチング回路構成１００は、回路１１０、回路１２０、およびｎ個の回路１３０を含むことができる。回路１１０、１２０、および１３０は、望ましい場合、同じ構成部品を含んでよい。
例えば、回路１１０は、ＧａＮトランジスタ（Ｑ１）１１１、抵抗素子（Ｒｖ１）１１２、抵抗素子（Ｒ１）１１３、およびコンデンサ（Ｃｏｓｓ１）１１４を含んでよい。トランジスタ１１１は、Ｐ型Ｓｉ基板端子１１５、ドレイン端子１１６、ゲート端子１１７、およびソース端子１１８を含んでよい。回路１２０は、ＧａＮトランジスタ（Ｑ２）１２１、抵抗素子（Ｒｖ２）１２２、抵抗素子（Ｒ２）１２３、コンデンサ（Ｃｏｓｓ２）１２４を含んでよい。トランジスタ１２１は、Ｐ型Ｓｉ基板端子１２５、ドレイン端子１２６、ゲート端子１２７、およびソース端子１２８を含んでよい。回路１３０は、回路１１０および１２０と、実質上同じ構成部品、および実質上同じ回路設計を有してよい。
本発明のいくつかの実施形態によれば、例えば、回路１１０、１２０、１３０は、より高い電圧範囲を達成するための構築ブロックとして使用することができる。例えば、これら回路は、様々な所望の電圧レベルを達成するために、直列におよび／または並列に繰り返して接続されてよい。例えば、単一の回路（例えば、回路１１０）が６５０ｖを供給でき、直列に連結された２つの回路（例えば、回路１１０、１２０）が１２００ｖを達成でき、直列に連結された３つの回路（例えば、回路１１０、１２０、および１３０）が１７００ｖを達成でき、直列に連結された６つの回路が３５００ｖを達成できる、等々である。
いくつかの例証的な実施形態によれば、例として、例えばＧａＮトランジスタなどのトランジスタ１１１および１２１、および抵抗素子１１２は、シリコン（Ｓｉ）基板上に成長させることができる。いくつかの実施形態では、例えば、Ｓｉ基板の直径は、望ましい場合、６〜１２インチ（約１５〜３０センチメートル）の範囲内にあってよい。Ｓｉ基板と、ＧａＮトランジスタ例えばトランジスタ１１１との間にバッファ層（図示せず）を加えることができる。このバッファ層の厚さは、１〜８ミクロンの範囲内であってよい。このバッファ層は、基板からの絶縁および／または高電圧への対応を提供する。
いくつかの例証的な実施形態によれば、トランジスタ１１１、１２１例としてＱ１、Ｑ２は、例えば、直列に接続された「ノーマリオン」の電力ＧａＮトランジスタとすることができる。抵抗素子１１２（例えばＲｖ１）および１２２（例えばＲｖ２）は、各々、半導体構造のドレイン−基板−ソースの内部電位依存性抵抗である。コンデンサ１１４（例えばＣｏｓｓ１）および１２４（例えばＣｏｓｓ２）は、内部電位依存性出力静電容量を備えるトランジスタを含んでいる。
いくつかの例証的な実施形態によれば、高出力スイッチング回路構成１００は３つの動作モードを有することが可能である。例えば、第一モードは「オフ」状態とすることができる。いくつかの実施形態では、「オフ」状態は、静的モードと称されてもよい。望ましい場合、「オフ」状態モードにおいて、トランジスタ１１１および１２１の両方は、「オフ」コンディションであってよい。第二モード、例えば過渡状態モードでは、トランジスタ１１１および１２１は過渡状態にあってよい。過渡状態は、トランジスタ、例えばトランジスタ１１１および１２１が、「オフ」状態から「オン」状態に切り替わり得るとき、またはその逆のときに生じ得る。いくつかの実施形態において、第三モードは、導通状態モードとすることができる。例えば、導通状態モードにおいて、トランジスタ１１１および１２１は「オン」状態にあってよい。上記の全ての状態において、トランジスタ１１１および／またはトランジスタ１２１またぐ電圧は、この例の回路設計中に組み込まれた自己平衡化特性によって、トランジスタ１１１と１２１との間にほぼ等しく分割することができるが、但し、当然のことながら、この技術の他の実施形態による他の回路設計を使用することも可能である。さらに、高出力スイッチング回路構成１００は、望ましい場合、少なくとも６００Ｖの阻止電圧で、２ｋＨｚの最小周波数でスイッチングできるようにすることが可能である。
いくつかの実施形態によれば、例えば、抵抗素子（Ｒｖ１）１１２およびコンデンサ（Ｃｏｓｓ１）１１４は、トランジスタ（Ｑ１）１１１の物理的構造体の一部とすることが可能である。抵抗素子（Ｒｖ２）１２２およびコンデンサ（Ｃｏｓｓ２）１２４も、トランジスタ（Ｑ２）１２１の物理的構造体の一部とすることが可能である。例えば、抵抗素子１１２および１２２は、１ｋオーム〜１００Ｍオームの範囲内であってよく、コンデンサ１１４および１２４は、１０ｐＦ〜１ｎＦの範囲内であってよい。抵抗素子（Ｒ１）１１３および抵抗素子（Ｒ２）１２３は、０オーム〜１００Ｍオームの範囲内であってよい。
一例示的な実施形態において、抵抗素子１１３および１２３の値は、１０Ｍオームであってよい。トランジスタ１１１および１２１のドレインでの、例えば非初期の電圧スパイクなど、電圧の傾斜および／または電圧の低下の場合、抵抗素子１１２および１２２は、コンデンサ１１４、１２４、および抵抗素子１１３、１２３とともに、トランジスタ１１１と１２１とにおける電圧低下をほぼ均等に平衡化することに関与し得る。
ここで、図２を参照すると、この図は、いくつかの例証的な実施形態による、電力スイッチング回路構成２００を概略的に表している。回路構成２００の動作は、回路構成１００の動作と類似であるが、２つの機能が付加されている。第一の機能は、イネーブルユニット２１６、２２６を含む、Ｖｃｃ不在保護回路である。第二の機能は、全てのユニット２１０、２２０、および２３０ｎの動作を制御する、ＰＷＭコントローラ２４０である。例えば、電力スイッチング回路構成２００は、高電圧、高出力スイッチング回路構成を含むことができる。スイッチング回路構成２００は、回路２１０、回路２２０、ｎ個の回路２３０、およびパルス幅変調（ＰＷＭ：ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）コントローラ２４０を含んでよい。回路２１０、２２０、および２３０は、ほぼ同一の回路設計を有してよく、同じ構成部品を含んでよい。いくつかの実施形態において、回路２２０および／または２３０に共通の回路は、望ましい場合、別々のドライバおよび／または別々のＳｉＭＯＳＦＥＴトランジスタを含まなくてもよい。
例えば、回路２１０は、Ｐチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）（Ｑ３）２１２、抵抗素子（Ｒｖ１）２１３、抵抗素子（Ｒ１）２１４、コンデンサ（Ｃｏｓｓ１）２１５、イネーブル回路２１６、およびドライバ回路２１７、に直列に連結されたＧａＮトランジスタ（Ｑ１）２１１を含むことができる。トランジスタ２１１は、Ｐ型Ｓｉ基板端子２１７を含むことが可能である。回路２２０は、ＧａＮトランジスタ（Ｑ２）２２１、ＰチャネルＭＯＳＦＥＴトランジスタ（Ｑ４）２２２、抵抗素子（Ｒｖ２）２２３、抵抗素子（Ｒ２）２２４、コンデンサ（Ｃｏｓｓ２）２２５、イネーブル回路２２６、およびドライバ回路２２７を含むことができる。トランジスタ２１１は、Ｐ型Ｓｉ基板端子２２７を含むことが可能である。
一例示的な実施形態によれば、回路２３０は、回路２１０および２２０とほぼ同じ回路設計および構成部品を有してよい。別の例示的な実施形態によれば、回路２２０は、ドライバ２２７およびトランジスタＱ４ ２２２を含まなくてもよい。この実施形態において、ドライバ２１７は、望ましい場合、点線で示されたトランジスタＱ２ ２２１のゲートに接続されてよい。当然のことながら、本発明の諸実施形態による、回路２２０の他の設計も可能である。
本発明のいくつかの実施形態によれば、例えば、回路２１０、２２０、２３０は、より高い電圧範囲を達成するための構築ブロックとして使用することができる。例えば、単一の回路（例えば回路２１０）が６５０ｖを供給でき、直列に連結された２つの回路（例えば、回路２１０、２２０）が１２００ｖを達成でき、直列に連結された３つの回路（例えば、回路２１０、２２０、および２３０）が１７００ｖを達成でき、直列に連結された６つの回路が３５００Ｖを達成できる等々である。
いくつかの例証的な実施形態によれば、例えば、トランジスタＱ１ ２１１、およびＱ２ ２２１は、直列に接続された「ノーマリオン」の電力ＧａＮトランジスタを含むことができる。トランジスタＱ３ ２１２およびＱ４ ２２２は、高電流ＳｉＭＯＳＦＥＴ Ｎおよび／またはＰチャネルトランジスタを含んでよい。トランジスタＱ３ ２１２およびＱ４ ２２２は、出力上昇、出力下降およびＶｃｃ不足電圧の過程で、および／または異常動作の場合、共通の電流遮断を備えることができる。連続的な正常作動の間、トランジスタＱ３ ２１２およびＱ４ ２２２は、イネーブル回路２２６によって連続して通電状態であり得て、これにより、電力オン／電力オフの通常スイッチングモードに対し「透明」であり得る。
イネーブル回路２１６および２２６は、トランジスタ２１２および２２２のゲートの電圧レベルへの制御を提供することができ、ＰＷＭ信号がＧａＮトランジスタのゲート、例えば、トランジスタ２１１、２２１のゲートに流れることを可能にするため、ドライバ２１７、２２７を作動および／または停止することができる。また、イネーブル回路２１６、２２６は、スイッチング起動の所定のシーケンスを提供することが可能で、前に説明したように、トランジスタ２１１、２１２、２２１、および２２２を、システム電源の動作のオン／オフ（ｏｆ）の過程における過渡状態から保護することができる。
いくつかの例証的な実施形態によれば、例えば、ドライバ、例としてドライバ２２７は、不足電圧ロックアウト機能を含まなくてもよい。この例によれば、Ｖｃｃが所定の閾値よりも低い場合、イネーブル回路２１６および２２６は、トランジスタＱ３ ２１２およびＱ４ ２２２を遮断することができ、トランジスタＱ１ ２１１およびＱ２ ２２１のゲート制御を遮断することができ、しかしてデバイス２００が「オフ」モードに転じることができる。用語、遮断は、トランジスタがオープン回路のように作動することを表すために使用することができ、そこでは、例えば、ドレインからソースには電流が流れず、および／またはゲートには信号が送られない。
いくつかの例示的な実施形態によれば、ＰＷＭコントローラ２４０は、ドライバ２１７および２２７に連結されてよい。例えば、望ましい場合、ＰＷＭコントローラ２４０は、トランジスタ２１１および２２１をほぼ同時に駆動することが可能である。
いくつかの例証的な実施形態によれば、抵抗素子（Ｒｖ１）２１３およびコンデンサ（Ｃｏｓｓ１）２１５は、トランジスタ（Ｑ１）２１１の物理的構造体の中に組み込まれる。抵抗素子（Ｒｖ２）２２３およびコンデンサ（Ｃｏｓｓ２）２２５も、トランジスタ（Ｑ２）２２１の物理的構造体の中に組み込まれる。例えば、抵抗素子２１３および２２３は、１ｋオーム（キロオーム）〜１００Ｍオーム（メガオーム）の範囲内にあってよく、コンデンサ２１５および２２５は、１０ｐＦ（ピコファラッド）〜１ｎＦ（ナノファラッド）の範囲内にあってよい。抵抗素子（Ｒ１）２１４および抵抗素子（Ｒ２）２２４は、０オーム〜１００Ｍオームの範囲内にあってよい。トランジスタ２１１および２２１のドレインでの、例えば非初期の電圧スパイクなど、電圧傾斜および／または電圧低下の場合、抵抗素子２１３および２２３は、コンデンサ２１５、２２５、抵抗素子２１４、２２４、ならびにトランジスタ２１２および２２４とともに、トランジスタ１１１と１２１とにおける電圧低下をほぼ均等に平衡化するように作動し得る。
いくつかの例証的な実施形態によれば、例えば、Ｓｉ基板上の複数のディスクリートおよび／またはモノリシックＧａＮ横型電界効果トランジスタの直列の接続は、Ｃｏｓｓ合計＝Ｃｏｓｓ１／Ｎの合計出力静電容量（Ｃｏｓｓ）をもたらし得て、このＣｏｓｓ１は、Ｓｉ基板上のディスクリートおよび／またはモノリシックＧａＮ横型電界効果トランジスタの出力静電容量であり、Ｎは、直列に連結された、Ｓｉ基板上のディスクリートおよび／またはモノリシックＧａＮ横型電界効果トランジスタの数である。
ここで図３を参照すると、この図は、いくつかの例証的な実施形態による、単一の電源（ＰＳ：ｐｏｗｅｒ ｓｕｐｐｌｙ）３１０を備えた電力スイッチング回路構成３００を概略的に表している。いくつかの実施形態によれば、この電力スイッチング回路構成は、高電圧電力スイッチング回路構成を含むことができる。電力スイッチング回路構成３００は、例えば、ツェナーダイオード（Ｄ２）３１５、コンデンサ（Ｃ）、ダイオード（Ｄ１）３３０、イネーブル回路３３５、ドライバ３４０、ＧａＮトランジスタ（Ｑ１）３４５、ＧａＮトランジスタ（Ｑ２）３５０、ＭＯＳＦＥＴトランジスタ３５５、ドレイン端子３６０、およびソース端子３７０を含んでよい。
この例の実施形態によれば、作動中、ＰＳ３１０は、ＶＣＣ１を、ドライバ３４０、イネーブル回路３３５に、ＲＴＮ１を、ＧａＮトランジスタＱ２ ３５０のソース、およびトランジスタＱ２ ３５５のドレインに（例えば、ＧａＮトランジスタＱ２ ３５０のソースは、トランジスタＱ３ ３５５のソースに接続されている）に供給することができる。ＶＣＣ１の電圧範囲は、例えば、−８Ｖ〜−１５Ｖであってよい。
いくつかの実施形態によれば、トランジスタＱ２ ３５０がオフコンディションに転じ得ると、そのドレイン電圧は、トランジスタＱ１ ３４５のソース電圧とともに上昇することが可能となる。トランジスタＱ１ ３４５のゲート閾値電圧より高くあり得る正電圧に達した後、トランジスタＱ１ ３４５はオフコンディションに転じることができる。例えば、トランジスタＱ１ ３４５のゲート閾値電圧は、−６Ｖ〜−１５Ｖの範囲内にあってよい。トランジスタＱ２ ３５０（例えばＧａＮトランジスタ）がオフコンディションに移行し得ると、トランジスタＱ１ ３４５は、トランジスタＱ１ ３４５のゲートがコンデンサＣ３２０を介して接地電位に接続されてい得るので、移行期間が遅延し得る。例えば、この遅延（ｌｅｇ）期間は、０．５ｎｓ〜１０ｎｓであり得る。
いくつかの実施形態によれば、例えば、トランジスタＱ２ ３５０（例えばＧａＮトランジスタ）の電圧上昇は、ツェナーダイオードＤ２ ３１５によって４００Ｖに制限することができる。ツェナーダイオードＤ２ ３１５は、トランジスタＱ１ ３４５の破壊電圧に応じて定格を選べばよい。例えば、トランジスタＱ１ ３４５の破壊電圧は６５０Ｖであり得る。
いくつかの例示の実施形態によれば、ＶＣＣ１が不在のときに、トランジスタＱ１ ３４５およびＱ３ ３５５にドレイン−ソース電圧を印加すると、ＧａＮトランジスタＱ２ ３５０はオフコンディションになり得る。「ノーマリオン」のトランジスタ、例えばＱ１ ３４５およびＱ２ ３５０のゲート−ソース電圧が、ダイオードＤ２ ３１５およびＤ１ ３３０によって、それらトランジスタの閾値電圧に等しくなり得たとき、ＤＣの平衡化が達成可能となる。例えば、この閾値電圧は、−６Ｖ〜−１５Ｖであってよい。
いくつかの実施形態によれば、ＶＣＣ１が印加されると、それがイネーブル回路３３５をオンにすることができる。例えば、イネーブル回路３３５は、電源３１０によって供給され得るＶＣＣ１電圧によって、トランジスタ３５５をオンまたはオフすることができるが、但し、当然のことながら、この例は図３の回路構成に限定はされない。
ここで図４を参照すると、この図は、いくつかの例証的な実施形態による、単一の電源（ＰＳ）４０５を備えた電力スイッチング回路構成４００を概略的に表している。いくつかの実施形態によれば、電力スイッチング回路構成４００は、高電圧電力スイッチング回路を含むことができる。電力スイッチング回路構成４００（２００）は、例えば、ツェナーダイオード（Ｄ２）４１０、コンデンサ（Ｃ）４２０、イネーブル回路４２５、ドライバ４３０、ダイオード（Ｄ１）４３５、ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０、Ｑ６ ４５５、ＧａＮトランジスタＱ２ ４６０、Ｑ５ ４６５、Ｑ７ ４７０、ＭＯＳＦＥＴトランジスタ４７５、ドレイン端子４４０、およびソース端子４８０を含んでよい。
この例の実施形態によれば、作動中、ＰＳ４０５は、ＶＣＣ１を、ドライバ４３０に、ＲＴＮ１を、ＧａＮトランジスタＱ２ ４６０、Ｑ５ ４６５．．．Ｑ７ ４７０の共通のソース、およびトランジスタＱ３ ４７５のドレインに供給することができる（例えば、ＧａＮトランジスタＱ２ ４６０、Ｑ５ ４６５．．．Ｑ７ ４７０の共通のソースはトランジスタＱ３ ４７５のドレインに接続されている）。例えば、ＶＣＣ１の電圧の範囲は、−８Ｖ〜−１５Ｖであってよい。
いくつかの実施形態によれば、ＧａＮトランジスタＱ２ ４６０、Ｑ５ ４６５．．．Ｑ７ ４７０がオフコンディションに転じ得ると、それらのドレイン電圧は、ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５のソース電圧とともに上昇し得る。この電圧は、正電圧、例えば４００Ｖに達するまで上昇することが可能である。ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５のゲート閾値電圧より上であり得る正電圧に達した後、ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５は、オフコンディションに転じ得る。例えば、ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５のゲート閾値電圧は、−６Ｖ〜−１５Ｖの範囲内であってよい。ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５がオフコンディションに移行し得ると、ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５は、ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５のゲートが、コンデンサＣ４２０を介して接地電位に接続されてい得るので、移行期間が遅延し得る。例えば、この遅延期間は、０．５ｎｓ〜１０ｎｓであってよい。
いくつかの実施形態によれば、例えば、ＧａＮトランジスタＱ２ ４６０、Ｑ５ ４６５．．．Ｑ７ ４７０の電圧上昇は、ツェナーダイオードＤ２ ４１０によって４００Ｖに制限することができる。ツェナーダイオードＤ２ ４１０は、ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５の破壊電圧に応じて定格を選べばよい。例えば、ＧａＮトランジスタＱ１ ４４５、Ｑ４４５０．．．Ｑ６ ４５５の破壊電圧は６５０Ｖであり得る。
いくつかの例示の実施形態によれば、ＶＣＣ１が不在のときに、ＧａＮトランジスタＱ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５、およびＧａＮトランジスタＱ２ ４６０、Ｑ５ ４６５．．．Ｑ７ ４７０にドレインソース電圧を印加すると、ＭＯＳＦＥＴトランジスタＱ３ ４７５はオフコンディションになり得る。ノーマリオンのＧａＮトランジスタ、例えば、Ｑ１ ４４５、Ｑ４ ４５０．．．Ｑ６ ４５５、およびＧａＮトランジスタＱ２ ４６０、Ｑ５ ４６５．．．Ｑ７ ４７０のゲート−ソース電圧が、ダイオードＤ２ ４１０およびＤ１ ４３５によって、それらトランジスタの閾値電圧に等しくなり得たとき、ＤＣの平衡化が達成可能となる。例えば、この閾値電圧は、−６Ｖ〜−１５Ｖであってよい。
いくつかの実施形態によれば、ＶＣＣ１が印加されると、それがイネーブル回路４２５をオンにすることができる。例えば、イネーブル回路４２５は、ＰＳ４０５によって供給され得るＶＣＣ１電圧によって、ＭＯＳＦＥＴトランジスタ４７５をオンおよび／またはオフにすることができるが、但し、当然のことながら、この例は図４の回路構成に限定はされない。
いくつかの例証的な実施形態によれば、有利には、図４に示されているようにＧａＮトランジスタを並列配置することによって、組み合わされたＧａＮトランジスタＱ１ ４４５、Ｑ４（２） ４５０．．．Ｑ６ ４５５、およびＧａＮトランジスタＱ２ ４６０、Ｑ５ ４６５．．．Ｑ７ ４７０のより高いドレイン４４０−ソース４８０電流とより低いオン状態抵抗とを達成することができる。この例の構成は、導電損失を低減しながら、より高い電圧および／またはより高い電流の両方をほぼ同時に達成することを可能にすることができる。
ここで図５ａを参照すると、この図は、いくつかの例証的な実施形態による、高出力スイッチングデバイス５００の上面図を概略的に表している。例えば、高出力スイッチングデバイス５００は、低電流リード端子５１０、高電流リード端子５２０、成形コンパウンド５３０、および／または露出熱界面パッド５４０を含んでよい。例えば、望ましい場合、高出力スイッチングデバイス５００の電力トランジスタを冷却するためのヒートシンクを、露出熱界面パッド５４０に取付けることが可能である。
ここで図５ｂを参照すると、この図は、いくつかの例証的な実施形態による、高出力スイッチングデバイス５００の底面図を概略的に表している。例えば、高出力スイッチングデバイス５００は、低電流リード端子５１０、高電流リード端子５２０、三次元（３Ｄ：３ ｄｉｍｅｎｓｉｏｎａｌ）パワーダイスタック５３０、セラミックインタポーザ５３５、内蔵セラミック挿入体５４０、Ｓｉ上ＧａＮＦＥＴ５５０、ＳｉＭＯＳＦＥＴ５６０、イネーブル回路５７０、高電圧（ＨＶ：ｈｉｇｈ ｖｏｌｔａｇｅ）抵抗素子５８０、および／または小直径ボンドワイヤ５９０を含んでよい。
いくつかの例証的な実施形態によれば、例えば、図１、２、３の回路構成、または図４の回路構成は、高出力デバイス５００上に実装することが可能である。低電流リード端子５１０は、入力信号および／または電圧をドライバ２１７および２２７に供するために使うことができる。高電流リード端子５２０は、望ましい場合、高電圧をトランジスタ２１１のドレインに、および接地電位をトランジスタ２２２のソースに供するために使うことができる。
さらに、例えば３Ｄパワーダイスタック５３０は、絶縁を提供し、さらにＳｉ上ＧａＮＦＥＴ５５０から、セラミックインタポーザ５３５、ＳｉＭＯＳＦＥＴ５６０を通して、上面の熱パッド５４０およびヒートシンク（図示せず）への熱の移送を提供するためのセラミックインタポーザ５３５を含んでよい。セラミック挿入体５４０は、高い熱伝導性を有することができる。イネーブル回路５７０は、例えば、ＧａＮＦＥＴのリーク低減のために使用が可能なＨＶ抵抗素子５８０を含んでよい。
いくつかの例証的な実施形態によれば、高出力スイッチングデバイス５００は、例えば内蔵セラミック挿入体を含む印刷回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）５０５を含み得る高電圧パッケージ中に組み込むことができる。ＰＣＢ５０５は、ＰＣＢ５０５からセラミック挿入体５４０上を連続して延びることが可能な複数の伝導体を含むことができる。複数の高電流５２０および／または低電流５１０金属リード端子は、鉛フリーはんだの融点を上回り、且つ摂氏３５０度（度Ｃ）を下回る融点を持つ導電性媒体を使って、ＰＣＢ５０５上に取付けることが可能である。例えば、この高電圧パッケージは、成形コンパウンド４３０で被覆されてよい。
いくつかの例示的な実施形態によれば３Ｄパワーダイスタック５３０は、Ｓｉ上ＧａＮ電力ＦＥＴダイ５５０、Ｓｉ電力ＭＯＳＦＥＴダイ５６０、および／または、例えば、複数の伝導体および導電ビアを備えたセラミックインタポーザ５３５を含んでよい。セラミックインタポーザ５３５は、内側および／または外側ワイヤ相互接続のため複数のワイヤボンドパッドを含むことができる。Ｓｉ上ＧａＮダイ５５０、ＳｉＭＯＳＦＥＴダイ５６０、および／またはセラミックインタポーザ５３５（４３５）は、例えば、はんだの融点を上回り、および／または５５０度Ｃを下回る融点を持つ何らかの導電性媒体を使って、取付けることが可能である。また、この高電圧パッケージは、低い漂遊インダクタンスおよび／または高い温度サイクル信頼性のため、Ｓｉ上ＧａＮＦＥＴダイ５５０およびＳｉＭＯＳＦＥＴダイ５６０上に、複数の小直径のワイヤボンドを含むことが可能である。
ここで図６を参照すると、この図は、いくつかの例証的な実施形態による、ＧａＮトランジスタ６００の物理構造の概略図表現である。いくつかの例証的な実施形態によれば、ＧａＮトランジスタ６００は、ソース端子６１０、ゲート端子６２０、ドレイン端子６３０、バリア層６４０、２ＤＥＧ６５０、バッファ層６６０、ＰチャネルＳｉ基板６７０、および／またはリーク電流６８０を含んでよい。
この例示の実施形態によれば、縦方向リーク電流６８０は、ドレイン端子６３０から、バリア層６４０、２ＤＥＧ６５０、バッファ層６６０を通って、導電性Ｓｉ基板６７０に、および／または、導電性Ｓｉ基板６７０から、バッファ層６６０、２ＤＥＧ６５０、バリア層６４０を通って、ソース端子６１０に流れ得る。縦方向リーク電流４８０は、非線形の抵抗素子および／またはバス電圧依存電流として挙動し得る。
さらに、ソース端子６１０、Ｐチャネル基板６７０、およびドレイン端子上の縦方向阻止電圧は、横方向阻止電圧よりも低くあり得、および／または、縦方向基板−ドレインリーク電流は、横方向のソース−ドレインリークよりも高くあり得る。Ｓｉ上ＧａＮトランジスタは、望ましい場合、少なくとも１アンペアの電流能力、および少なくとも６００Ｖの阻止電圧を有することが可能である。
図７を参照すると、この図は、いくつかの例証的な実施形態による、複数の高出力デバイスのターンオンおよび／またはターンオフエネルギ損失のグラフを概略的に表している。高出力スイッチングデバイス３００の或る実施形態のターンオンエネルギおよび／またはターンオフエネルギのパフォーマンスの例が低部の線で示されている。有利には、例えば、１０アンペア（Ａ）から４０Ａまでの電流に対して、ターンオンエネルギの範囲は、２５μＪ〜１００μＪとすることが可能で、ターンオフエネルギ範囲は、７５μＪ〜１００μＪとすることが可能である。他の従来技術のスイッチングデバイスと比べて、本実施形態は、より低いターンオン、ターンオフエネルギ損失で作動することができる。
図８を参照すると、この図は、いくつかの例証的な実施形態による、複数の高出力スイッチングデバイスのスイッチング損失エネルギのグラフを概略的に表している。高出力スイッチングデバイス３００の或る実施形態の合計スイッチング損失が、４５ｍオームとして描かれた低部の線で示されている。有利には、例えば、１０Ａから４０Ａまでの電流に対し、スイッチングエネルギの範囲は、２５μＪ〜２００μＪである。他の従来技術のスイッチングデバイスと比べて、本実施形態は、低いスイッチングエネルギ損失を提供することができる。
ここで図９を参照すると、この図は、いくつかの例証的な実施形態による、高出力スイッチングデバイスの電圧および電流スイッチング時間波形を概略的に表している。例えば、第一波形は電圧波形７１０であり、第二波形は電流波形７２０である。電圧波形７１０は、１８．３ｎｓの立ち上がり時間、および１４．３ｎｓの立ち下り時間の１ｋＶ電圧のスイッチングを示し、これは現状技術よりも良好であり得る。電流波形６２０は、電圧波形６１０と同様な立ち上がりおよび立ち下り時間による、１１．６Ａのスイッチングを示す。電流および電圧、６１０および６２０の波形は、スイッチング時間の間、連続する直線を示し、これは直列に連結されたＳｉ上ＧａＮＦＥＴトランジスタの間での電圧平衡化および／または同期化されたオペレーションを証明している。
図１０を参照すると、この図は、いくつかの例証的な実施形態による、高電圧高電流スイッチングデバイス１０１０を含むシステム１０００のブロック図を表している。例えば、システム１０００は、例えば、ＡＣ／ＤＣ電源、三相モータドライブ、ソーラーインバータ、無停電電源、バッテリ充電器、数ｋＶ高電圧コンバータおよびインバータなどのスイッチング電源を含むことができる。
いくつかの例示の実施形態によれば、高電圧および／または高電流スイッチングデバイス１０１０は、図１、２、３、４、５ａ、および５ｂで前述した回路構成およびデバイスを含むことが可能であるが、但し、当然のことながら、図１、２、３、４、５ａ、および５ｂは、非限定の例示の実施形態であって、望ましい場合、他の実施形態を用いることができる。
本発明の特定の特徴をここで図示し説明してきたが、当業者には、多くの修改、代替、変更、および等価物が思い浮かぶであろう。したがって、当然のことながら、添付の特許請求の範囲は、本発明の真の趣旨内に包含される、かかる全ての修改および変更を網羅することが意図されている。
例
以下の例は、さらなる諸実施形態に関する。
例１は、或る回路構成を含む装置を含み、この回路構成は、シリコン（Ｓｉ）基板上の第一窒化ガリウム（ＧａＮ）横型電界効果トランジスタを含み、該Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタのソース端子は、第一抵抗素子を介してＰ型Ｓｉ基板端子と、第一ＧａＮ横型電界効果トランジスタのドレイン端子およびＰ型Ｓｉ基板端子に操作可能に連結された第二抵抗素子と、への電気接続を含み、第一ＧａＮ横型電界効果トランジスタ上の電圧が低下すると、ドレイン端子からバッファ層を介するソース端子への第一リーク電流が、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタ上の電圧と、直列に連結された該Ｓｉ基板上の第二ＧａＮ横型電界効果トランジスタ上の電圧とを平衡化することになり、このバッファ層は、Ｓｉ基板で導電性基板上にエピタキシャル成長させられる。
例２は、例１の主題を含み、オプションとして、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタが、該Ｓｉ基板上の第一ディスクリートＧａＮ横型電界効果トランジスタを含み、該Ｓｉ基板上の第二ＧａＮ横型電界効果トランジスタが、該Ｓｉ基板上の第二ディスクリートＧａＮ横型電界効果トランジスタを含む。
例３は、例１および例２の主題を含み、オプションとして、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタと、該Ｓｉ基板上の第二ＧａＮ横型電界効果トランジスタとが、モノリシックに該Ｓｉ基板中に合体される。
例４は、例１〜例３の主題を含み、オプションとして、本回路構成が、第二ＧａＮ横型電界効果トランジスタのドレイン端子およびＰ型Ｓｉ基板端子に動作可能に連結された第三抵抗素子を含み、第二ＧａＮ横型電界効果トランジスタの、バッファ層を介するドレイン端子からソース端子へのリーク電流が、第二ＧａＮ横型電界効果トランジスタ上の電圧低下を、直列に連結された第一ＧａＮ横型電界効果トランジスタ上の電圧と平衡化することになり、このバッファ層は、Ｓｉ基板で導電性基板上にエピタキシャル成長させられる。
例５は、例１〜例４の主題を含み、本回路構成が、スイッチ信号を第一ＧａＮ横型電界効果トランジスタに供給するための第一ドライバと、スイッチ信号を第二ＧａＮ横型電界効果トランジスタに供給するための第二ドライバと、第一ＧａＮ横型電界効果トランジスタに直列に連結された第一Ｓｉ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、第二ＧａＮ横型電界効果トランジスタに直列に連結された第二ＳｉＭＯＳＦＥＴと、を含み、第一および第二ＳｉＭＯＳＦＥＴは、第一ドライバおよび第二ドライバの１つが作動されないときは、共通の電流遮断を行うことになる。
例６は、例１〜例５の主題を含み、オプションとして、本回路構成が、第一ＳｉＭＯＳＦＥＴのゲートと、第一ＧａＮ横型電界効果トランジスタのゲートに動作可能に連結された第一ドライバと、に動作可能に連結された第一イネーブル回路、および第二ＳｉＭＯＳＦＥＴのゲートと、第二ＧａＮ横型電界効果トランジスタのゲートに動作可能に連結された第二ドライバと、に動作可能に連結された第二イネーブル回路を含み、第一および第二イネーブル回路が、電流を流すために第一および第二ＳｉＭＯＳＦＥＴを開路することになる。
例７は、例１〜例６の主題を含み、オプションとして、本回路構成が、第一および第二ＧａＮ横型電界効果トランジスタをほぼ同時に駆動するために、第一ドライバと第二ドライバとに動作可能に連結されたパルス幅変調（ＰＷＭ）コントローラを含む。
例８は、例１〜例７の主題を含み、オプションとして、第一および第二イネーブル回路が、本装置のターンオンおよびターンオフタイミングシーケンスを提供し、ＰＷＭコントローラからのＰＷＭ信号の配信を可能にすることになる。
例９は、例１〜例８の主題を含み、オプションとして、本装置が、高電圧および高電流スイッチングデバイスを含む。
例１０は、例１〜例９の主題を含み、オプションとして、本装置が、第一および第二ＧａＮ横型電界効果トランジスタを、１キロヘルツの最低周波数且つ少なくとも６００ボルトの阻止電圧でスイッチングさせることになる。
例１１は、例１〜例１０の主題を含み、オプションとして、複数のＧａＮ横型電界効果トランジスタの直列連結が、Ｃｏｓｓ合計＝Ｃｏｓｓ１／Ｎの合計出力静電容量（Ｃｏｓｓ）をもたらし、このＣｏｓｓ１は、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタの出力静電容量であり、Ｎは直列に連結されたＳｉ基板上のＧａＮ横型電界効果トランジスタの数である。
例１２は、例１〜例１１の主題を含み、オプションとして、第一および第二ＧａＮ横型電界効果トランジスタが、ノーマリオフ型のトランジスタである。
例１３は、高電圧高電流スイッチング用の装置を含むシステムを含み、この装置は、シリコン（Ｓｉ）基板上の第一窒化ガリウム（ＧａＮ）横型電界効果トランジスタを含み、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタのソース端子が、第一抵抗素子を介してＰ型Ｓｉ基板端子と、第一ＧａＮ横型電界効果トランジスタのドレイン端子およびＰ型Ｓｉ基板端子に動作可能に連結された第二抵抗素子と、への電気接続を含み、第一ＧａＮ横型電界効果トランジスタ上の電圧が低下すると、ドレイン端子からバッファ層を介するソース端子への第一リーク電流が、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタ上の電圧と、直列に連結された該Ｓｉ基板上の第二ＧａＮ横型電界効果トランジスタ上の電圧とを平衡化することになり、このバッファ層は、Ｓｉ基板で導電性基板上にエピタキシャル成長させられる。
例１４は、例１３の主題を含み、オプションとして、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタが、該Ｓｉ基板上の第一ディスクリートＧａＮ横型電界効果トランジスタを含み、該Ｓｉ基板上の第二ＧａＮ横型電界効果トランジスタが、該Ｓｉ基板上の第二ディスクリートＧａＮ横型電界効果トランジスタを含む。
例１５は、例１３および例１４の主題を含み、オプションとして、Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタと、該Ｓｉ基板上の第二ＧａＮ横型電界効果トランジスタとが、モノリシックに該Ｓｉ基板に合体される。
例１６は、例１３〜例１５の主題を含み、オプションとして、本装置が、Ｓｉ基板上の第二ＧａＮ横型電界効果トランジスタのドレイン端子およびＰ型基板端子の裏側に動作可能に連結された第三抵抗素子を含み、第一ＧａＮ横型電界効果トランジスタ上の電圧が低下すると、バッファ層を介する、第二ＧａＮ横型電界効果トランジスタのドレイン端子からソース端子へのリーク電流が、Ｓｉ基板上の第二ＧａＮ横型電界効果トランジスタ上の電圧と、直列に連結された該Ｓｉ基板上の第一ＧａＮ横型電界効果トランジスタ上の電圧とを平衡化することになり、このバッファ層は、Ｓｉ基板で導電性基板上にエピタキシャル成長させられる。
例１７は、例１３〜例１６の主題を含み、オプションとして、本装置が、スイッチ信号をＳｉ基板上の第一ＧａＮ横型電界効果トランジスタに供給するための第一ドライバと、スイッチ信号を第二ＧａＮ横型電界効果トランジスタに供給するための第二ドライバと、第一ＧａＮ横型電界効果トランジスタに直列に連結された第一Ｓｉ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）ｔｒａｎｓｉｓｔｏｒ）と、第二ＧａＮ横型電界効果トランジスタに直列に連結された第二ＳｉＭＯＳＦＥＴと、を含み、第一および第二ＳｉＭＯＳＦＥＴは、第一ドライバおよび第二ドライバの１つのドライバが作動されないときは、共通の電流遮断を行うことになる。
例１８は、例１３〜例１７の主題を含み、オプションとして、本装置が、第一ＳｉＭＯＳＦＥＴのゲート端子と、第一ＧａＮ横型電界効果トランジスタのゲート端子に動作可能に連結された第一ドライバと、に動作可能に連結された第一イネーブル回路、および第二ＳｉＭＯＳＦＥＴのゲートと、第二ＧａＮ横型電界効果トランジスタのゲート端子に動作可能に連結された第二ドライバと、に動作可能に連結された第二イネーブル回路を含み、第一および第二イネーブル回路が、電流を流すために第一および第二ＳｉＭＯＳＦＥＴを作動することになる。
例１９は、例１３〜例１８の主題を含み、オプションとして、本装置が、第一および第二ＧａＮ横型電界効果トランジスタをほぼ同時に駆動するため、第一ドライバと第二ドライバとに動作可能に連結されたパルス幅変調（ＰＷＭ）コントローラを含む。
例２０は、例１３〜例１９の主題を含み、オプションとして、第一および第二イネーブル回路が、本装置のターンオンおよびターンオフタイミングシーケンスを提供し、ＰＷＭコントローラからのＰＷＭ信号の配信を可能にすることになる。
例２１は、例１３〜例２０の主題を含み、オプションとして、本装置が、高電圧および高電流スイッチング電源を含む。
例２２は、例１３〜例２１の主題を含み、オプションとして、本装置が、第一および第二ＧａＮ横型電界効果トランジスタを、１キロヘルツの最低周波数且つ少なくとも６００ボルトの阻止電圧でスイッチングさせるように構成される。
例２３は、例１３〜例２２の主題を含み、オプションとして、複数のＧａＮ横型電界効果トランジスタの直列連結が、Ｃｏｓｓ合計＝Ｃｏｓｓ１／Ｎの合計出力静電容量（Ｃｏｓｓ）をもたらし、このＣｏｓｓ１は、第一ＧａＮ横型電界効果トランジスタの出力静電容量であり、Ｎは直列に連結されたＧａＮ横型電界効果トランジスタの数である。
例２４は、例１３〜例２３の主題を含み、第一および第二ＧａＮ横型電界効果トランジスタがノーマリオフ型のトランジスタである。
例２４は、印刷回路基板（ＰＣＢ）を備えた高電圧パッケージを含む装置を含み、このＰＣＢは、内蔵セラミック挿入体、３Ｄパワーダイスタックを含み、この３Ｄパワーダイスタックは、Ｓｉ電力ＦＥＴダイ上のＧａＮトランジスタ、電力ＳｉＭＯＳＦＥＴダイ、複数の伝導体および導電ビアを備えるセラミックインタポーザを含み、このＳｉ電力ＦＥＴダイ上のＧａＮトランジスタ、ＳｉＭＯＳＦＥＴ、およびセラミックインタポーザは、はんだの融点を上回る融点を持つ導電性媒体によって取付けられる。
例２５は、例２４の主題を含み、オプションとして、セラミックインタポーザが、内側および外側のワイヤ接続のための複数のワイヤボンドパッドと、ＰＣＢから連続して延びる複数の伝導体と、鉛フリーはんだの融点を上回り且つ摂氏３５０度を下回る融点を持つ導電性媒体によってＰＣＢ上に取付けられた複数の高電流および低電流金属リード端子を含む。
例２６は、例２４および例２５の主題を含み、オプションとして、ＰＣＢを有する高電圧パッケージが、成型コンパウンドで被覆される。
例２７は、例２４〜例２６の主題を含み、オプションとして、本装置が、該デバイスの上面または底面上に熱界面電気絶縁パッド、および露出された熱電気絶縁パッドを含む。
例２８は、例２４〜例２７の主題を含み、本装置が、ＳｉＦＥＴダイ上のＧａＮトランジスタ、およびＳｉＭＯＳＦＥＴダイ上に、複数の小直径のワイヤボンドを含み、これら複数の小直径のワイヤボンドは、低い漂遊インダクタンスおよび高い温度サイクル信頼性を備える。

Claims (7)

  1. 動作電圧範囲を、各スイッチングユニットの破壊電圧を超えて拡大するようになされた、Ｓｉ基板上の少なくとも２つのＧａＮスイッチングユニット（１１０、１２０）の直列連結であって、各ユニットは、
    第一トランジスタ（１１１、１２１）を含み、前記少なくとも２つのスイッチングユニットのうちの一スイッチングユニットの前記第一トランジスタのソースが、次段のスイッチングユニットの前記第一トランジスタのドレインに連結されており、
    各第一トランジスタの前記ソースが、高抵抗を有する外部抵抗素子（１１３、１２３）を介してそのＳｉ基板に接続されており、
    前記直列連結の前記第一トランジスタの各々上でほぼ同じ電圧低下を維持するように適合された回路構成を形成するために、各第一トランジスタの前記ドレインが、前記外部抵抗素子（１１３、１２３）と併せ、前記第一トランジスタのＳｉ基板上のＧａＮの内部バッファ層のエピタキシャル構造中に形成された内部の電圧制御抵抗（１１２、１２２）に接続される、
    直列連結。
  2. 前記第一トランジスタのＳｉ基板上のＧａＮの前記内部バッファ層のエピタキシャル構造中に形成され、前記第一トランジスタの前記ドレインとソースとの間に接続され、前記直列連結の前記第一トランジスタの各々上でほぼ同じＡＣ電圧低下を維持するように適合される、内部の電圧制御静電容量（１１４、１２４）を、
    さらに含む、請求項１に記載の直列連結。
  3. 前記第一トランジスタの各々のゲート（１１７、１２７）が、絶縁同期化ドライバに連結される、請求項１に記載の直列連結。
  4. 前記絶縁ドライバの各々が同じＰＷＭ信号によって制御される、請求項３に記載の直列連結。
  5. 前記スイッチングユニットの各々が、
    前記それぞれの第一トランジスタの前記ソースと、次段のスイッチングユニットの前記第一トランジスタの前記ドレインとの間に直列に連結された保護トランジスタと、
    前記それぞれの第一トランジスタを通る過電流を防止するため、前記それぞれの第一トランジスタの前記ドライバの動作、および前記保護トランジスタの動作を制御するためのイネーブル回路と、
    をさらに含む、請求項１に記載の直列連結。
  6. 内部の抵抗素子の前記抵抗が、０．１ＭΩ〜１００ＭΩの範囲内である、請求項１に記載の直列連結。
  7. 前記第一トランジスタの各々が、ＤモードまたはＥモードトランジスタの一種類である、請求項５に記載の直列連結。
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