CN104934473A - 半导体装置 - Google Patents

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Abstract

本发明提供一种导通损失较少、元件特性不易劣化的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设在第1电极与第2电极之间；第1导电型的第2半导体区域，设在第1半导体区域与第1电极之间，杂质浓度比第1半导体区域高；第2导电型的第3半导体区域，设在第1半导体区域与第2电极之间；第2导电型的第5半导体区域，设在第1半导体区域与第2电极之间；第1导电型的第4半导体区域，设在第3半导体区域与第2电极之间、以及第5半导体区域与第2电极之间，杂质浓度比第1半导体区域高；第3电极，经由第1绝缘膜接触在第1半导体区域、第3半导体区域及第4半导体区域上；第2绝缘膜，接触在第1半导体区域、第5半导体区域及第4半导体区域上。

Description

半导体装置
相关申请的交叉引用
本申请享受以日本专利申请2014－53253号(申请日：2014年3月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
禁带宽度较大的4H型的碳化硅(SiC)代替硅(Si)作为半导体元件的材料受到关注。此外，4H型的碳化硅其绝缘耐压比硅大。因此，如果使用4H型的碳化硅，则能够形成高耐压的元件。
但是，在使用硅作为半导体材料的情况下，pn结的内建电位是1V左右，相对于此，在使用4H型的碳化硅作为半导体材料的情况下，pn结的内建电位为3V左右。因此，在使用4H型的碳化硅的MOSFET中，内置二极管的导通电压为3V左右。由此，内置二极管的导通损失变大。进而，在使用4H型的碳化硅的pn二极管中，有通过载流子的再结合释放的能量将存在于SiC结晶内的位错分解为部分位错而产生堆垛层错的性质。因此，如果使用4H型的碳化硅作为半导体材料，则有元件特性劣化的情况。
发明内容
本发明提供一种导通损失较少、元件特性不易劣化的半导体装置。
技术方案的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设在上述第1电极与上述第2电极之间；第1导电型的第2半导体区域，设在上述第1半导体区域与上述第1电极之间，杂质浓度比上述第1半导体区域高；第2导电型的第3半导体区域，设在上述第1半导体区域与上述第2电极之间；第2导电型的第5半导体区域，设在上述第1半导体区域与上述第2电极之间；第1导电型的第4半导体区域，设在上述第3半导体区域与上述第2电极之间、以及上述第5半导体区域与上述第2电极之间，杂质浓度比上述第1半导体区域高；第3电极，经由第1绝缘膜接触在上述第1半导体区域、上述第3半导体区域及上述第4半导体区域上；以及第2绝缘膜，接触在上述第1半导体区域、上述第5半导体区域及上述第4半导体区域上。
附图说明
图1是表示有关第1实施方式的半导体装置的示意剖视图。
图2是表示有关第1实施方式的半导体装置的示意平面图。
图3是表示有关参考例的半导体装置的示意剖视图。
图4(a)及图4(b)是表示有关参考例的电子电路的电路图。
图5(a)是表示有关参考例的半导体装置的示意剖视图，图5(b)是有关参考例的半导体装置的电流电压曲线。
图6是表示有关参考例的半导体装置的示意剖视图。
图7(a)及图7(b)是表示有关参考例的电子电路的时间与栅极－源极间电压的关系的图。
图8(a)及图8(b)是表示有关第1实施方式的半导体装置的能带的图。
图9是有关第1实施方式的半导体装置的电流电压曲线。
图10是表示有关第2实施方式的半导体装置的示意剖视图。
图11是表示有关第3实施方式的半导体装置的示意剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下的说明中，对于相同的部件赋予相同的标号，关于说明了一次的部件适当省略其说明。
(第1实施方式)
图1是表示有关第1实施方式的半导体装置的示意剖视图。
图2是表示有关第1实施方式的半导体装置的示意平面图。
这里，在图1中，表示沿着图2的A－A’线的位置处的截面。在图2中，表示对沿着图1的B－B’线的位置处的切断面进行俯视的状态。
如图1所示，半导体装置1具备上下电极构造的MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。这里，MOSFET的栅极电极是在半导体装置1的横向上延伸的平面型栅极。此外，在半导体装置1中内置有二极管。半导体装置1例如被作为功率电路的开关元件使用。
半导体装置1具备漏极电极10(第1电极)和源极电极11(第2电极)。在漏极电极10与源极电极11之间，设有n型的漂移区域20(第1半导体区域)。
在漂移区域20与漏极电极10之间，设有n+型的漏极区域21(第2半导体区域)。漏极区域21的杂质浓度比漂移区域20的杂质浓度高。
在漂移区域20与源极电极11之间，设有p型的基底区域30。在半导体装置1中，基底区域30－1(第3半导体区域)和基底区域30－2(第5半导体区域)为相同的区域，形成为基底区域30。在基底区域30与源极电极11之间，设有n+型的源极区域40(第4半导体区域)。源极区域40的杂质浓度比漂移区域20的杂质浓度高。在基底区域30与源极电极11之间，设有p+型的接触区域35。接触区域35的杂质浓度比基底区域30的杂质浓度高。
接触区域35作为用来将基底区域30的电位固定的区域发挥功能。由于接触区域35连接在源极电极11上，所以在源极电极11的电位为基准电位的情况下，基底区域30也为基准电位。
栅极电极50(第3电极)经由栅极绝缘膜51(第1绝缘膜)接触在漂移区域20、基底区域30－1及源极区域40上。此外，绝缘膜52(第2绝缘膜)接触在漂移区域20、基底区域30－2及源极区域40上。基底区域30－2接触在绝缘膜52上的部分30a的杂质浓度比基底区域30接触在漂移区域20上的部分30b的杂质浓度低。通过控制栅极电极50的电位，能够调制基底区域30－1的表面电位。另一方面，基底区域30－2的表面电位不被调制。
在栅极电极50与源极电极11之间设有绝缘膜57。在绝缘膜52与源极电极11之间设有绝缘膜58。
在热平衡状态下，基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒比基底区域30接触在漂移区域20上的部分30b与漂移区域20之间的能量势垒低。例如，基底区域30－2的表面的杂质浓度被设定得比漏极电极10侧的基底区域30的杂质浓度低。在绝缘膜52与基底区域30－2的界面附近(以下，称作MOS界面附近)的基底区域30－2处，存在约1×1012cm－2eV－1左右的高密度的界面能级而带电为正。另外，接触在栅极绝缘膜51上的基底区域30－1的结构(杂质浓度、界面能级)也可以与接触在绝缘膜52上的基底区域30－2的结构相同(以下设为相同)。
此外，在热平衡状态中，基底区域30接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒、和基底区域30接触在漂移区域20上的部分30b与漂移区域20之间的能量势垒之差是0.4eV以上。
例如，在基底区域30接触在漂移区域20上的部分30b与漂移区域20之间的能量势垒假如是3eV的情况下，基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒是2.6eV以下。例如，基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒是1eV。这里，在半导体装置1中，将基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒可以任意地调整。为了不使通过载流子的再结合释放的能量将存在于SiC结晶内的位错分解为部分位错而产生堆垛层错，需要抑制对载流子赋予的能量。由于Si－C结合的结合能量是2.8eV左右，所以只要将对载流子赋予的能量抑制在该值以下，就能够避免位错的分解。因而，优选的是使热能的能量分布的扩散为0.2eV左右，作为基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒而设定为2.6eV以下。
另一方面，存在于源极区域40的电子之中的、具有越过基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒的能量的电子越过该势垒而到达漂移区域20，成为晶体管处于关闭状态时的泄漏电流成分。从该观点看，优选的是，基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒较大。源极区域40中的电子浓度典型地是1×1020cm－3左右。如果将基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒部位的电子浓度抑制为1×1012cm－3以下，以使得在元件温度为250℃时泄漏电流变得足够小，则基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒需要为0.83eV以上。即，将基底区域30－2接触在绝缘膜52上的部分30a与漂移区域20之间的能量势垒设定为0.83eV以上且2.6eV以下。为了抑制反向导通时的能量消耗，该势垒能量优选的是较小，考虑制造波动，作为该势垒能量的设定值的一例可以设为1eV。
这样，在半导体装置1中，在区域1m中配置有具备源极、漏极、栅极的MOSFET。此外，在区域1d中配置有具有p型的部分30a和漂移区域20的二极管。进而，也由基底区域30和漂移区域20构成二极管。并且，前者的二极管的能量势垒比后者的二极管的能量势垒低。
此外，如图2所示，基底区域30、源极区域40及接触区域35的组以岛状配置在漂移区域20上。该组在X方向上成为列而并排，进而，该列在Y方向上排列。各个列中的该组的周期既可以一致，也可以如图2所示那样错开。
在实施方式中，关于n+型及n型也可以称作第1导电型，关于p+型及p型也可以称作第2导电型。这里，意味着以n+型、n型的顺序或p+型、p型的顺序，杂质浓度变低。
上述“杂质浓度”，是指对半导体材料的导电性有贡献的杂质元素的有效的浓度。例如，在半导体材料中含有作为施主的杂质元素和作为受主的杂质元素的情况下，将活化的杂质元素中的、除去了施主与受主的抵消量后的浓度作为杂质浓度。
漂移区域20、漏极区域21、基底区域30及源极区域40含有4H型的碳化硅。作为第1导电型的杂质元素，例如使用氮(N)等。作为第2导电型的杂质元素，例如使用铝(Al)等。
电极的材料例如是包括从铝(Al)、钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、铜(Cu)、金(Au)、铂(Pt)、多晶硅等的群中选择的至少1种在内的金属。绝缘膜的材料是硅氧化物等。
在说明半导体装置1的作用效果之前，说明有关参考例的半导体装置、电子电路等。
图3(a)是表示有关参考例的半导体装置的示意剖视图，图3(b)是图3(a)所示的半导体装置的等价电路图。
图3(a)所示的半导体装置100是通常的上下电极构造的MOSFET。在漏极区域21之上，设有具有规定的杂质浓度的漂移区域20。在漂移区域20之上设有基底区域30。在基底区域30之上，设有源极区域40和接触区域35。基底区域30设在源极区域40与漂移区域20之间。基底区域30作为妨碍源极区域40与漂移区域20之间的电子传导的势垒而发挥功能。
在源极区域40、基底区域30及漂移区域20之上，经由栅极绝缘膜51设有栅极电极50。在源极区域40及接触区域35上连接着源极电极11。在漏极区域21上连接着漏极电极10。
通常，如果使漏极电极10相对于源极电极11偏压为正、使栅极电极50相对于源极电极11偏压为正，则沿着基底区域30与栅极绝缘膜51的界面，在基底区域30中形成电子沟道，在源极区域40与漂移区域20之间流过电流(导通状态)。
另一方面，如果将栅极电极50相对于源极电极11的电位降低，则在基底区域30中感应出的电子浓度减少，源极－漏极间的导通被切断(断开状态)。并且，如果电流被切断，则耗尽层从基底区域30向漂移区域20延伸，在漏极－源极间发生电压差。设定漂移区域20的杂质浓度和厚度，以保持希望的绝缘耐压。
说明半导体装置100的反向导通状态。
如果使漏极侧相对于源极侧偏压为负，则基底区域30相对于漂移区域20偏压为正。并且，如果超过基底区域30与漂移区域20之间的pn二极管的上升电压，则从源极侧朝向漏极侧流过电流(反向导通状态)。将在基底区域30与漂移区域20之间形成的二极管称作内置二极管。
如果将半导体装置100用电路表现，则成为图3(b)那样。半导体装置100具备MOSFET100m和内置二极管100d。此外，将半导体装置100应用到驱动感应性负载的电路中。
图4(a)及图4(b)是表示有关参考例的电子电路的电路图。
在图4(a)中，表示由H电桥形成的直流交流变换电路(逆变器电路)。在该逆变器电路中，感应性负载130的负载端子140经由MOSFET连接在直流电源150的正极160和负极170上。为了调节负载电流的增减，在直流电源150的正极160与负载端子140之间设有MOSFET180，在直流电源150的负极170与负载端子140之间设有MOSFET190。
由于负载为感应性，所以如果将负载电流突然切断，则发生较大的浪涌电压，电路内的元件有可能破坏。因此，在MOSFET的各自上，并联地连接着回流二极管200、210。由于各回流二极管为与MOSFET的内置二极管相同的连接状况，所以如果能够将内置二极管作为回流二极管使用，则能够削减电子电路内的元件，实现电路的小型化、成本降低。但是，将MOSFET的内置二极管用作回流二极管也有较困难的一面。
例如，在MOSFET中，为了削减导通电阻而提高了漂移区域20的结晶性。因而，MOSFET的漂移区域20的载流子寿命变长，内置二极管的反向恢复时间也变长。
例如，设想从负载电流经过回流二极管210流动的回流模式(标号220)切换为MOSFET180导通且电流从直流电源150供给的时候(标号230)。此时，在回流二极管210进行反向恢复的期间中，直流电源150经过MOSFET180和回流二极管210而流过短路的贯通电流240。由此，电路损失变大。因而，以往对于逆变器电路等的被要求变换效率的高效化的电路，不进行将MOSFET的内置二极管原样用在回流二极管中的处置。
在重视变换效率的用途中，例如如图4(b)所示的电子电路那样，有在MOSFET110的源极侧串联连接二极管250、防止MOSFET110的内置二极管120被正向偏压、进而连接外装二极管260来保持反向导通性的方法。
这里，外装二极管260是削减了反向恢复时间的高速二极管，削减了由贯通电流造成的损失。二极管250是肖特基二极管等的正向电位下降较小的元件。由此，正向损失被削减。但是，外装元件需要较多，导致电路的巨大化、成本增加。
为了解决这些问题，需要改善内置二极管的开关性能，使用内置二极管作为回流二极管。这里，在改善内置二极管的开关特性的方法中，有对漂移区域导入结晶缺陷而使载流子寿命变短的方法。但是，该方法带来漂移区域的电阻增加，即导通电阻增加，不能兼顾导通损失的降低和开关损失的降低。
此外，与这些课题并行地，虽然还有作为元件材料而采用耐压比硅高的4H型的碳化硅的方法，但在此情况下，有上述的可靠性的课题。
在这样的状况中，有将具备用MOS栅极对MOSFET的内置二极管的表面势垒进行了调制的MOS调制型二极管(MOS controlled diode，以下简称作MCD)的MOSFET应用到逆变器电路等中的方法。
图5(a)是表示有关参考例的半导体装置的示意剖视图，图5(b)是有关参考例的半导体装置的电流电压曲线。
在图5(a)所示的半导体装置100中，MCD的MOS界面附近的基底区域30的电子势垒比由基底区域30和漂移区域20构成的通常的pn二极管的电位势垒小。
例如，通过对栅极电极50施加偏压的方法，能够将MOS界面附近的基底区域30的电子势垒设定得比通常的pn二极管的电位势垒低。将其称作第1MCD。
此外，还可以通过将基底区域30的杂质浓度在MOS界面的附近降低、或对MOS界面导入固定电荷等的方法，将MOS界面附近的基底区域30的电子势垒设定得比通常的pn二极管的电位势垒低。将其称作第2MCD。
在这些MCD中，如果漏极侧被偏压为负，源极侧被偏压为正，且漏极－源极间电压变得比MOS界面附近的基底区域30的电位势垒大，则电子电流270越过MOS界面附近的基底区域30的电位势垒，从漏极侧向源极侧流过电子电流270。此时，对于基底区域30中的空穴而言，漂移区域20的电位势垒为通常的pn结的电位势垒，所以不会从基底区域30向漂移区域20注入空穴。
即，如果使用MCD，则在漂移区域20中不发生少数载流子的积蓄，二极管的反向恢复时间变短。进而，在使用4H型SiC的MOSFET中，还能够避免与少数载流子的再结合过程相伴的缺陷增加。
但是，如果使用MCD，也发生以下说明的新的现象。
首先，说明使用第1MCD的情况。在第1MCD中，在栅极－源极间的电位为零的状态下，MOS界面附近的基底区域30的电子势垒成为与pn结的电位势垒大致相同。并且，如果对栅极－源极间施加正的电位，则漏极－源极间的势垒下降，电子电流从漏极侧向源极侧流动。
在将包括第1MCD在内的MOSFET应用到上述逆变器电路中的情况下，在负载端子140与直流电源150的连接的极性切换的瞬间，必须将上下两个MOSFET180、190断开。这是因为，假如上下的MOSFET180、190同时成为导通，则直流电源150短路。这成为较大的电力损失。
但是，如果将上下的MOSFET180、190的栅极电位偏压为断开状态，则MCD也断开。因而，在将两者的MOSFET180、190断开的死区时间期间中，根据负载电流的方向，上下的某个MOSFET180、190的内置二极管(通常的pn二极管)动作。
在死区时间后，如果根据负载电流的方向将希望的MOSFET的栅极－源极间电压切换为正，则也能够使MCD动作(同步整流模式)。但是，即使死区时间是短时间，MOSFET的体二极管也动作，所以空穴被注入到漂移区域20中。即，MOSFET的可靠性下降。
相对于此，说明使用第2MCD的情况。在第2MCD中，在栅极－源极间电压从零到MOSFET的阈值电压之间，MOS界面附近的基底区域30的电子势垒被设定得小于通常的pn二极管的电位势垒。
在这样的MOSFET中，在死区时间中将栅极－源极间电压设定为从零到阈值电压的范围，即使MOSFET成为断开，MCD也根据负载电流的方向而动作。因而，在第2MCD中，不易发生从体二极管(通常的pn二极管)的基底区域30向漂移区域20的空穴注入。
但是，第2MCD能够适当地动作的栅极电压的范围很窄。因而，实际上难以使用第2MCD使逆变器电路动作。以下说明该现象。
在图5(b)中表示具有第2MCD的MOSFET的漏极－源极间的电流电压特性。横轴是漏极－源极间电压(VDS)，纵轴是漏极－源极间电流(IDS)。
在该MOSFET中，正向动作时的栅极阈值是2.5V。此外，在该MOSFET中，如果栅极－源极间电压(VGS)成为2.5V以上，则漏极电流正向流动。
另一方面，对于反向而言，当栅极－源极间电压为0V时，从漏极－源极间电压为－1V左右起，流过反向的漏极电流。即，图5(b)的结果表示MOSFET中的MCD正常地动作的情况。
这里，如果栅极－源极间电压向负侧增加，则MOS界面附近的基底区域30的电子势垒增加。因此，MCD的上升电压向负侧增加，当栅极－源极间电压为－2V时，上升电压为－2V附近。进而，如果栅极－源极间电压成为－4V以下，则上升电压在－3V附近饱和。
如果栅极－源极间电压成为－4V以下，则在MOS界面附近的基底区域30发生空穴的积蓄。此时，由于基底区域30的电子势垒与通常的pn结的电子势垒相同或比其更大，所以有可能从基底区域30对漂移区域20注入空穴。
因而，为了不使空穴从基底区域30对漂移区域20注入，必须将栅极－源极间电压正确地控制在－2V～+2V的范围中。这是因为，如果是该范围，则体二极管不动作，仅MCD动作。但是，如果进行这样的控制，则实际上有逆变器电路误动作的情况。
图6是表示有关参考例的电子电路的电路图。
图7(a)及图7(b)是表示有关参考例的电子电路的时间与栅极－源极间电压的关系的图。
MOSFET280对应于逆变器电路的下臂的开关元件。电容290是漏极－栅极间电容CDG，例如是20pF。电容300是栅极－源极间电容CGS，例如是2000pF。电容310是漏极－源极间电容CDS，例如是150pF。上臂的开关元件用开关元件320简略化表示。
现在，设想上臂为断开、下臂也为断开、经过下臂的MCD330从主电源350的负极对负载340供给电流的状态。下臂的MOSFET280的栅极－源极间电压从电源370(VGG)经过栅极电阻360(RGG)被供给。这里，VGG为了使MCD动作而被设定为0V。另外，栅极电阻(RGG)是4Ω。主电源350的电压VCC是600V。
设想从该状态起，将上臂的开关元件320导通而将负载电流的供给向主电源350的正极切换。在切换时，通过流过漏极－栅极间电容CDG和栅极－源极间电容CGS的位移电流，下臂的MOSFET280的栅极－源极间电压VGS如数学式(1)那样变动。
【数学式(1)】
VGS＝VGG+(CDG/(CDG+CGS))·VCC·exp(－t/((CDG+CGS)·RGG))
图7(a)所示的时刻t是从刚切换后起的时间。如果在(1)式中设VGG＝0V，则VGS如图7(a)所示那样变化。但是，在时刻t为0～7(ns)的期间中VGS超过阈值2.5V，下臂的MOSFET280成为导通状态。
即，由于上臂和下臂同时成为导通状态，所以主电源350被短路，发生较大的损失。
为了防止由这样的切换时的位移电流造成的栅极电极的误导通现象，在(1)式中，将栅极－源极间的施加电压VGG偏压为负是最简便的手段。
例如，在图7(b)中表示将VGG设定为－15V左右时的栅极－源极间电压VGS的变动的状况。根据图7(b)，VGS即使是最大值也为－9V，相对于阈值电压(+2.5V)变低。即，能够可靠地防止下臂的误导通。
但是，如果将这样的较大的负偏压对栅极－源极间供给，则导致偏离MCD的动作。即，在反向导通模式中，从基底区域30向漂移区域20注入空穴。结果，在漂移区域20中积蓄少数载流子，反向恢复损失增大。进而，在4H型SiC结晶中发生堆垛层错，半导体装置的可靠性下降。
相对于此，如果使用有关第1实施方式的半导体装置1，则向漂移区域20的空穴注入被抑制，能够防止反向恢复损失的增大、缺陷扩展。进而，如果使用半导体装置1，则为了防止开关时的误导通，能够对栅极－源极间施加较大的负偏压。以下，说明有关第1实施方式的半导体装置1的效果的详细情况。
图8(a)及图8(b)是表示有关第1实施方式的半导体装置的能带的图。
在图8(a)所示的状态下，接触在栅极绝缘膜51(或绝缘膜52)上的基底区域30的界面能级是，如果捕获电子则为中性、如果释放电子则带电为正的施主型的能级。此外，使界面能级均匀地分布于禁带中的能量范围中。
这里，如果使基底区域30的受主浓度为5×1016(atoms/cm3)，则在施加在栅极绝缘膜51(或绝缘膜52)上的电场为零的状态下，基底区域30的电子势垒距热平衡状态的费米能级的高度为1eV左右。
接着，在图8(b)中，表示还附加了栅极电极50的状态。使栅极绝缘膜51的厚度为50nm。栅极电极50含有n型的多晶硅。
如果当电子的准费米能级达到SiC的传导带时形成电子沟道，则MOS界面附近的基底区域30的电场强度为约200kV/cm。
这里，假设比费米能级靠下侧的界面能级是中性，是在MOS界面感应的电子密度也较小的状态。基底区域30内与栅极绝缘膜51内的电束密度相等，栅极绝缘膜51内的电场强度为约460kV/cm。由此，栅极－源极间电压估计是约2.7V的阈值。
这样，当栅极绝缘膜51中的电场强度非常小、处于零附近时，能够将MOS界面附近的基底区域30相对于漂移区域20的电子势垒设定为1eV，进而能够将MOSFET的栅极阈值设定为2V～3V。
在图1所示的半导体装置1中，在基底区域30上设有栅极电极50的区域1m中，MOSFET动作。另一方面，在没有栅极电极50的区域1d中，MCD动作。即，如果漏极侧的电位变得比源极侧的电位低，则电子从漂移区域20向MOS界面附近的基底区域30流动，流到源极区域40中。这里，不论栅极电极50的电位如何，绝缘膜52中的电场强度都在较低的状态下被保持。因而，从漂移区域20看到的MOS界面附近的基底区域30的电子势垒被保持在1eV。另外，半导体装置1的栅极绝缘膜51的厚度及绝缘膜52的厚度是50nm。栅极电极50的材料含有n型的多晶硅。
图9是有关第1实施方式的半导体装置的电流电压曲线。
横轴是漏极－源极间电压(VDS)，纵轴是漏极－源极间电流(IDS)。在半导体装置1中，即使将栅极－源极间电压(VGS)向负侧增压、使MOS界面附近的基底区域30积蓄空穴，MCD也不依赖于栅极电压而动作。因此，即使将栅极－源极间电压(VGS)向负侧增加，反向导通二极管的导通电压(VDS)也被固定为－1V左右。此外，即使使栅极－源极间电压(VGS)为－15V，MCD也动作。
即，如果使用半导体装置1，则能够可靠地防止上述的误导通。此外，在半导体装置1中，由于内置二极管的导通电压较小，所以反向的导通损失被减少，并且向漂移区域20的空穴注入被抑制。即，兼顾了反向恢复损失的减少和因缺陷扩展的抑制带来的可靠性的改善。
这样，在漏极电位比源极电位低的反向导通状态下，将栅极电位设定为相比源极电位为负。并且，在使栅极电极50下的基底区域30成为p型积蓄状态的状态下，MOS界面附近的基底区域30和漂移区域20的势垒电位处于0.8eV～2.6eV的范围。
由此，如果漏极电位相对于源极电位处在0.8V～2.6V的范围，则从漏极侧向源极侧流过电子电流。即，如果漏极电位相对于源极电位处在0.8V～2.6V的范围，则从源极侧向漏极侧流过电流。即，反向导通二极管的导通电压变得比4H型碳化硅的pn结的导通电压低，所以不发生从基底区域30向漂移区域20的空穴注入。因此，在半导体装置1中，在反向导通状态下在漂移区域20中不会发生过剩载流子的积蓄，能够减少反向导通二极管的开关损失。此外，也不发生因电子－空穴再结合带来的结晶缺陷的扩展，能够实现可靠性较高的半导体装置。
此外，如果将半导体装置1应用到逆变器电路等中，则不再需要用来附加反向导通功能的外装的元件。由此，能够实现电子电路的小型化及低成本化。此外，由于反向导通二极管的导通电压比由以往的pn结构成的内置二极管小，所以当处于反向导通状态时，导通损失变小。
进而，当使半导体装置1成为断开状态时，能够供给足够大的负的栅极电压(例如，－15V)。因此，能够防止开关时的误动作。
(第2实施方式)
图10是表示有关第2实施方式的半导体装置的示意剖视图。
在图1中，表示了栅极绝缘膜51和绝缘膜52接触在相同的基底区域30上的例子，但并不限定于该例。即，如图10所示的半导体装置2那样，栅极绝缘膜51接触的基底区域30和绝缘膜52接触的基底区域30也可以分别离开配置。
在此情况下，栅极电极50经由栅极绝缘膜51接触在漂移区域20、多个基底区域30的某个基底区域30－1、以及源极区域40上。此外，绝缘膜52接触在漂移区域20、上述某个基底区域30－1以外的基底区域30－2、以及源极区域40上。此外，栅极电极50的数量和绝缘膜52的数量不需要为1对1，也可以将各自的数量适当变更。
(第3实施方式)
图11是表示有关第3实施方式的半导体装置的示意剖视图。
图11所示的半导体装置3具备沟槽栅极型的MOSFET。半导体装置3的半导体材料含有碳化硅。
半导体装置3具备漏极电极10和源极电极11。在漏极电极10与源极电极11之间设有n型的漂移区域20。在漂移区域20与漏极电极10之间设有n+型的漏极区域21。
在漂移区域20与源极电极11之间设有p型的基底区域30。在基底区域30与源极电极11之间设有n+型的源极区域40。接触区域35连接在源极区域40及源极电极11上。进而，在接触区域35与漂移区域20之间设有p+型的接触区域36。
栅极电极53a经由栅极绝缘膜54a接触在漂移区域20、基底区域30及源极区域40上。此外，与栅极电极53a相邻而设有电极53b。电极53b经由绝缘膜54b接触在漂移区域20、基底区域30及源极区域40上。这里，电极53b被电连接在源极电极11上，为固定电位。
基底区域30接触在绝缘膜54上的部分30a的杂质浓度比基底区域30接触在漂移区域20上的部分30b的杂质浓度低。在栅极电极53a与源极电极11之间、电极53b与源极电极11之间，设有绝缘膜70。
例如，在基底区域30接触在漂移区域20上的部分30b与漂移区域20之间的能量势垒假如是3eV的情况下，基底区域30接触在绝缘膜54b上的部分30a与漂移区域20之间的能量势垒是1eV。此外，栅极电极53a的阈值被设定为3V左右。此外，接触在栅极绝缘膜54a上的基底区域30的结构(杂质浓度、界面能级)可以与接触在绝缘膜54b上的基底区域30的结构相同。
此外，在接触区域35的下方设有比栅极电极53a更深的接触区域36，以使得在漏极侧的电位上升时高电场不会波及到栅极电极53a。
这里，经由栅极绝缘膜54a接触在栅极电极53a上的基底区域30对应于栅极电压而产生电子沟道和空穴的积蓄层，成为MOSFET的一部分。另一方面，经由绝缘膜54b接触在电极53b上的基底区域30不论栅极电压如何都为MCD的一部分。
即，在第3实施方式中，也起到与第1实施方式同样的效果。另外，使栅极电极53a和电极53b交替地排列，但该例是一例。
以上，参照具体例对实施方式进行了说明。但是，实施方式并不限定于这些具体例。即，本领域的技术人员对这些具体例适当加入了设计变更的形态，只要具备实施方式的特征，就也包含在实施方式的范围中。上述的各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示，可以适当变更。
此外，上述各实施方式具备的各要素只要在技术上可能，可以复合，对它们进行了组合后的形态只要包括实施方式的特征就包含在实施方式的范围中。除此以外，应了解，在实施方式的思想的范畴中，对于只要是本领域的技术人员就能够想到各种变更例及修正例，关于这些变更例及修正例也属于实施方式的范围。
对本发明的一些实施方式进行了说明，但这些实施方式是作为例子提示的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

Claims (15)

1.一种半导体装置，其特征在于，具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设在上述第1电极与上述第2电极之间；
第1导电型的第2半导体区域，设在上述第1半导体区域与上述第1电极之间，杂质浓度比上述第1半导体区域高；
第2导电型的第3半导体区域，设在上述第1半导体区域与上述第2电极之间；
第2导电型的第5半导体区域，设在上述第1半导体区域与上述第2电极之间；
第1导电型的第4半导体区域，设在上述第3半导体区域与上述第2电极之间、以及上述第5半导体区域与上述第2电极之间，杂质浓度比上述第1半导体区域高；
第3电极，经由第1绝缘膜而与上述第1半导体区域、上述第3半导体区域及上述第4半导体区域相接；以及
第2绝缘膜，与上述第1半导体区域、上述第5半导体区域及上述第4半导体区域相接。
2.如权利要求1所述的半导体装置，其特征在于，
上述第3半导体区域和上述第5半导体区域形成为相同的区域。
3.如权利要求1所述的半导体装置，其特征在于，
上述第5半导体区域与上述第2绝缘膜的界面具有固定电荷。
4.如权利要求1所述的半导体装置，其特征在于，
上述第5半导体区域的和上述第2绝缘膜相接的部分的杂质浓度比上述第5半导体区域的和上述第1半导体区域相接的部分的杂质浓度低。
5.如权利要求1所述的半导体装置，其特征在于，
上述第5半导体区域的和上述第2绝缘膜相接的部分的杂质浓度与上述第3半导体区域的和上述第1绝缘膜相接的部分的杂质浓度相同；
上述第5半导体区域的和上述第1半导体区域相接的部分的杂质浓度与上述第3半导体区域的和上述第1半导体区域相接的部分的杂质浓度相同。
6.如权利要求1所述的半导体装置，其特征在于，
在热平衡状态下，上述第5半导体区域的和上述第2绝缘膜相接的上述部分与上述第1半导体区域之间的能量势垒，比上述第5半导体区域的和上述第1半导体区域相接的部分与上述第1半导体区域之间的能量势垒低。
7.如权利要求1所述的半导体装置，其特征在于，
在热平衡状态下，上述第5半导体区域的和上述第2绝缘膜相接的上述部分与上述第1半导体区域之间的能量势垒、和上述第5半导体区域的和上述第1半导体区域相接的部分与上述第1半导体区域之间的能量势垒之差是0.4V以上。
8.如权利要求1所述的半导体装置，其特征在于，
在上述第2绝缘膜与上述第2电极之间还具备第4电极；
上述第4电极的电位是固定电位。
9.如权利要求1所述的半导体装置，其特征在于，
在上述第2绝缘膜与上述第2电极之间还具备第4电极；
上述第4电极电连接于上述第2电极。
10.如权利要求1所述的半导体装置，其特征在于，
在热平衡状态下，上述第5半导体区域的和上述第2绝缘膜相接的部分与上述第1半导体区域之间的能量势垒是2.6eV以下。
11.如权利要求1所述的半导体装置，其特征在于，
上述第3电极和上述第2绝缘膜设有多个，上述第3电极的数量与上述第2绝缘膜的数量不同。
12.如权利要求1所述的半导体装置，其特征在于，
上述第1半导体区域、上述第3半导体区域及上述第4半导体区域在从上述第1电极朝向上述第2电极的方向上排列。
13.如权利要求1所述的半导体装置，其特征在于，
上述第1半导体区域、上述第3半导体区域及上述第4半导体区域在与从上述第1电极朝向上述第2电极的方向交叉的方向上排列。
14.如权利要求1所述的半导体装置，其特征在于，
上述第1绝缘膜的厚度与上述第2绝缘膜的厚度相同。
15.如权利要求1所述的半导体装置，其特征在于，
上述第1半导体区域、上述第2半导体区域、上述第3半导体区域、上述第4半导体区域及上述第5半导体区域含有碳化硅。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911471A (zh) * 2018-09-14 2020-03-24 株式会社东芝 半导体装置
TWI783253B (zh) * 2019-08-07 2022-11-11 即思創意股份有限公司 碳化矽半導體裝置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6542174B2 (ja) * 2016-09-21 2019-07-10 株式会社東芝 半導体装置及び半導体装置の制御方法
US11239802B2 (en) 2019-10-02 2022-02-01 Wolfspeed, Inc. Radio frequency transistor amplifiers having engineered instrinsic capacitances for improved performance

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03203380A (ja) * 1989-12-29 1991-09-05 Nec Corp 縦型ｍｏｓ電界効果トランジスタの保護装置
US6575172B1 (en) * 2000-09-26 2003-06-10 Marion Crosby Disposable nail polish removal pad with handle
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
US20050051812A1 (en) * 2003-07-18 2005-03-10 Interuniversitair Microelektronica Centrum (Imec Vzw) Multiple gate semiconductor device and method for forming same
CN1906767A (zh) * 2004-02-27 2007-01-31 罗姆股份有限公司 半导体装置及其制造方法
JP2012234848A (ja) * 2011-04-28 2012-11-29 Sanken Electric Co Ltd 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1519419B1 (en) * 2003-09-24 2018-02-21 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP4815885B2 (ja) 2005-06-09 2011-11-16 トヨタ自動車株式会社 半導体装置の制御方法
JP2010062332A (ja) 2008-09-03 2010-03-18 Toshiba Discrete Technology Kk 電力用半導体装置
CN103219382B (zh) * 2009-04-30 2015-07-22 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
JP2013055177A (ja) 2011-09-02 2013-03-21 Mitsubishi Electric Corp 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03203380A (ja) * 1989-12-29 1991-09-05 Nec Corp 縦型ｍｏｓ電界効果トランジスタの保護装置
US6575172B1 (en) * 2000-09-26 2003-06-10 Marion Crosby Disposable nail polish removal pad with handle
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
US20050051812A1 (en) * 2003-07-18 2005-03-10 Interuniversitair Microelektronica Centrum (Imec Vzw) Multiple gate semiconductor device and method for forming same
CN1906767A (zh) * 2004-02-27 2007-01-31 罗姆股份有限公司 半导体装置及其制造方法
JP2012234848A (ja) * 2011-04-28 2012-11-29 Sanken Electric Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911471A (zh) * 2018-09-14 2020-03-24 株式会社东芝 半导体装置
TWI783253B (zh) * 2019-08-07 2022-11-11 即思創意股份有限公司 碳化矽半導體裝置

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