CN112786696A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN112786696A
CN112786696A CN202010951158.2A CN202010951158A CN112786696A CN 112786696 A CN112786696 A CN 112786696A CN 202010951158 A CN202010951158 A CN 202010951158A CN 112786696 A CN112786696 A CN 112786696A
Authority
CN
China
Prior art keywords
semiconductor layer
electrode
semiconductor
control electrode
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010951158.2A
Other languages
English (en)
Other versions
CN112786696B (zh
Inventor
下条亮平
坂野竜则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of CN112786696A publication Critical patent/CN112786696A/zh
Application granted granted Critical
Publication of CN112786696B publication Critical patent/CN112786696B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供能改善二极管特性的半导体装置，其具备半导体部的第1面上的第1电极、与第1面相反一侧的第2面上的第2电极以及位于第1面侧的沟槽中的第1控制电极、第2控制电极。半导体部包括第1导电类型第1层、第2导电类型第2层、第2导电类型第3层、第1导电类型第4层、第2导电类型第5层以及第1导电类型第6层。第2层选择性地设置于第1层与第1电极之间，与第1控制电极相向。第3层包含浓度比第1层的第2导电类型杂质高的第2导电类型杂质，与第2控制电极相向。第4层选择性地设置于第2层与第1电极之间。第5层以及第6层选择性地设置于第1层与第2电极之间。第1电极电连接于第2层以及第3层，第2电极电连接于第4层以及第5层。

Description

半导体装置
本申请以日本专利申请2019-199659(申请日2019年11月1日)为基础，从该申请享有优先权。本申请通过参照该申请，包含该申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
使IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)和二极管单芯片化而成的反向导通型IGBT被实用化。然而，就反向导通型IGBT而言，难以不对IGBT的特性造成影响地改善二极管特性。
发明内容
实施方式提供能够改善二极管特性的半导体装置。
实施方式的半导体装置具备：半导体部，具有第1面以及与所述第1面相反一侧的第2面；第1电极，设置于所述半导体部的所述第1面上；第2电极，设置于所述半导体部的所述第2面上；以及第1～第3控制电极，设置于所述半导体部与所述第1电极之间。所述第1控制电极位于设置于所述半导体部的所述第1面侧的第1沟槽中，通过第1绝缘膜与所述半导体部电绝缘。所述第2控制电极位于设置于所述半导体部的所述第1面侧的第2沟槽中，通过第2绝缘膜与所述半导体部电绝缘。所述第3控制电极位于设置于所述半导体部的所述第1面侧的第3沟槽中，通过第3绝缘膜与所述半导体部电绝缘，与所述第1控制电极以及所述第2控制电极电分离。所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、第2导电类型的第3半导体层、第1导电类型的第4半导体层、第2导电类型的第5半导体层以及第1导电类型的第6半导体层。所述第2半导体层选择性地设置于所述第1半导体层与所述第1电极之间，包括隔着所述第1绝缘膜与所述第1控制电极相向的部分。所述第3半导体层选择性地设置于所述第1半导体层与所述第1电极之间，包含浓度比所述第2半导体层的第2导电类型杂质高的第2导电类型杂质。所述第3半导体层包括隔着所述第2绝缘膜与所述第2控制电极相向的部分、以及隔着所述第3绝缘膜与所述第3控制电极相向的部分。所述第4半导体层选择性地设置于所述第2半导体层与所述第1电极之间，配置于与所述第1绝缘膜相接的位置。所述第5半导体层选择性地设置于所述第1半导体层与所述第2电极之间。所述第6半导体层选择性地设置于所述第1半导体层与所述第2电极之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。所述第5半导体层以及所述第6半导体层沿着所述第2电极交替地配置。所述第1电极通过第4绝缘膜与所述第1控制电极电绝缘，通过第5绝缘膜与所述第2控制电极电绝缘。所述第1电极电连接于所述第2半导体层、所述第3半导体层以及所述第4半导体层，所述第2电极电连接于所述第5半导体层以及所述第6半导体层。
根据上述结构的半导体装置，能够提供能够改善二极管特性的半导体装置。
附图说明
图1是示出实施方式的半导体装置的示意剖视图。
图2是示出使用了实施方式的半导体装置的电力变换电路的电路图。
图3是示出图2所示的电力变换电路的控制方法的时序图。
图4是示出实施方式的半导体装置的动作的示意剖视图。
图5是示出实施方式的第1变形例的半导体装置的示意剖视图。
图6是示出实施方式的第1变形例的半导体装置的示意俯视图。
图7是示出实施方式的第2变形例的半导体装置的示意剖视图。
符号说明
1、2、3：半导体装置；10：半导体部；10A：第1面；10B：第2面；11：第1半导体层；13：第2半导体层；14：第3半导体层；15：第4半导体层；17：第7半导体层；20：第1电极；21：第5半导体层；23：第6半导体层；25：第8半导体层；27：第9半导体层；30：第2电极；34：第10半导体层；37：第11半导体层；40：第1控制电极；43：第1绝缘膜；45：第4绝缘膜；47：第7绝缘膜；50：第2控制电极；53：第2绝缘膜；55：第5绝缘膜；60：第3控制电极；63：第3绝缘膜；65：第6绝缘膜；100：电力变换电路；GC1：第1接触部；GC2：第2接触部；GC3：第3接触部；GT1：第1沟槽；GT2：第2沟槽；GT3：第3沟槽；GW1：第1控制布线；GW2：第2控制布线；MT：第1控制端子；ST：第2控制端子。
具体实施方式
以下，参照附图说明实施方式。对附图中的相同部分附加相同编号，适当地省略其详细的说明，对不同的部分进行说明。此外，附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分之间的大小的比例等不一定与现实的情况相同。另外，即使在表示相同的部分的情况下，也有时还因附图不同而相互的尺寸、比例被不同地表示。
进而，使用各图中所示的X轴、Y轴以及Z轴，说明各部分的配置以及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向设为上方，将与其相反的方向设为下方来进行说明。
图1是示出实施方式的半导体装置1的示意剖视图。半导体装置1例如为反向导通型IGBT(RC－IGBT)。
半导体装置1具备半导体部10、第1电极20以及第2电极30。半导体部10例如为硅。第1电极20例如为发射极电极。第1电极20设置于半导体部10的第1面10A上。第1电极20例如为包含铝(Al)的金属层。第2电极30例如为集电极电极。第2电极30设置于半导体部10的第2面10B上。第2面10B例如为半导体部10的背面，位于第1面10A的相反侧。第2电极30例如为包含钛(Ti)或铝(Al)的金属层。
半导体装置1还具备第1控制电极40、第2控制电极50以及第3控制电极60。第1控制电极40、第2控制电极50以及第3控制电极60设置于半导体部10与第1电极20之间。第1控制电极40、第2控制电极50以及第3控制电极60例如为导电性的多晶硅。
第1控制电极40配置于在半导体部10的第1面10A侧设置的沟槽GT1的内部。第1控制电极40通过第1绝缘膜43与半导体部10电绝缘。第1绝缘膜43例如为氧化硅膜。
第2控制电极50配置于在半导体部10的第1面10A侧设置的沟槽GT2的内部。第2控制电极50通过第2绝缘膜53与半导体部10电绝缘。第2绝缘膜53例如为氧化硅膜。
第3控制电极60配置于在半导体部10的第1面10A侧设置的沟槽GT3的内部。第3控制电极60通过第3绝缘膜63与半导体部10电绝缘。第3绝缘膜63例如为氧化硅膜。
半导体部10包括第1导电类型(以下，n型)的第1半导体层11、第2导电类型(以下，p型)的第2半导体层13、p型的第3半导体层14、n型的第4半导体层15、p型的第5半导体层21以及n型的第6半导体层23。
第1半导体层11例如为n型基底层。第1半导体层11例如包含低浓度(1×1013～1×1015cm-3)的n型杂质。
第2半导体层13例如为p型基底层。第2半导体层13选择性地设置于第1半导体层11与第1电极20之间。第2半导体层13例如包含1×1017～1×1018cm-3的浓度范围的p型杂质。第2半导体层13包括隔着第1绝缘膜43与第1控制电极40相向的部分。第2半导体层13的p型杂质浓度更优选的是处于1×1017～5×1017cm-3的范围。
第3半导体层14例如为p型阳极层。第3半导体层14选择性地设置于第1半导体层11与第1电极20之间。第3半导体层14包含浓度比第2半导体层13的p型杂质高的p型杂质。第3半导体层14例如包含3×1017～5×1018cm-3的浓度范围的p型杂质。第3半导体层14的p型杂质浓度更优选的是处于5×1017～1×1018cm-3的范围。在控制向第1半导体层11的空穴注入这点上使第3半导体层14的p型杂质浓度为第2半导体层13的p型杂质浓度的两倍以上且5倍以内是优选的。第3半导体层14包括隔着第2绝缘膜53与第2控制电极50相向的部分。
第4半导体层15例如为n型发射极层。第4半导体层15选择性地设置于第2半导体层13与第1电极20之间。第4半导体层15配置于与第1绝缘膜43相接的位置。第4半导体层15包含浓度比第1半导体层11的n型杂质高的n型杂质。第1电极20例如与第4半导体层15相接，且电连接。
第5半导体层21例如为p型集电极层。第5半导体层21选择性地设置于第1半导体层11与第2电极30之间。第5半导体层21例如包含浓度水平与第2半导体层13的p型杂质相同的p型杂质。第5半导体层21例如包含1×1017～5×1017cm-3的浓度范围的p型杂质。
第6半导体层23例如为n型阴极层。第6半导体层23选择性地设置于第1半导体层11与第2电极30之间。第6半导体层23包含浓度比第1半导体层11的n型杂质高的n型杂质。
第5半导体层21以及第6半导体层23设置于第2电极30上，沿着第2电极30交替地配置。第2电极30电连接于第5半导体层21以及第6半导体层23。另外，第2电极30经由第6半导体层23电连接于第1半导体层11。
半导体部10还包括第7半导体层17、第8半导体层25、第9半导体层27、第10半导体层34以及第11半导体层37。
第7半导体层17例如为p型发射极层。第7半导体层17选择性地设置于第2半导体层13与第1电极20之间。第7半导体层17包含浓度比第2半导体层13的p型杂质高的p型杂质。另外，第7半导体层17包含浓度比第3半导体层14的p型杂质高的p型杂质。
第7半导体层17与第4半导体层15一起沿着第1电极20而配置。第1电极20例如与第7半导体层17相接，且电连接。第1电极20经由第7半导体层17电连接于第2半导体层13。
第8半导体层25例如为n型缓冲层。第8半导体层25设置于第1半导体层11与第5半导体层21之间。第8半导体层25包含浓度比第1半导体层11的n型杂质高的n型杂质。
第9半导体层27例如为p型接触层。第9半导体层27选择性地设置于第3半导体层14与第1电极20之间。第9半导体层27包含浓度比第3半导体层14的p型杂质高的p型杂质。第1电极20例如与第9半导体层27相接，且电连接。第1电极20经由第9半导体层27电连接于第3半导体层14。
第10半导体层34例如为p型阳极层。第10半导体层34选择性地设置于第1半导体层11与第1电极20之间。第10半导体层34位于相邻的两个第3控制电极60之间，包括隔着第3绝缘膜63与第3控制电极60的各个相向的部分。第10半导体层34包含浓度比第2半导体层13的p型杂质高的p型杂质。第10半导体层34例如包含浓度水平与第3半导体层14的p型杂质相同的p型杂质。
第11半导体层37例如为p型接触层。第11半导体层37选择性地设置于第10半导体层34与第1电极20之间。第11半导体层37包含浓度比第10半导体层34的p型杂质高的p型杂质。第1电极20例如与第11半导体层37相接，且电连接。第1电极20经由第11半导体层37电连接于第10半导体层34。
第1控制电极40通过第4绝缘膜45与第1电极20电绝缘。第4绝缘膜45例如为氧化硅膜。第1控制电极40例如电连接于第1控制端子MT。
第2控制电极50通过第5绝缘膜55与第1电极20电绝缘。第5绝缘膜55例如为氧化硅膜。第2控制电极50例如电连接于第1控制端子MT。对第2控制电极50施加与第1控制电极40相同的控制电压。
第3控制电极60例如电连接于第1电极20。在第1电极20与第3控制电极60之间例如设置第6绝缘膜65。第6绝缘膜65例如为氧化硅膜。第1电极20经由贯通第6绝缘膜65而到达第3控制电极60的接触部(参照图6)，电连接于第3控制电极60。第3控制电极60与第1控制电极40以及第2控制电极50电分离(绝缘)，独立地被施加偏置。实施方式不限于该例子，例如，也可以构成为不配置第6绝缘膜65，而第1电极20直接连结于第3控制电极60。
此外，第1控制电极40设置有多个，第2控制电极50以及第3控制电极60配置于相邻的第1控制电极40之间。为了降低IGBT模式以及二极管模式下的导通损耗以及开关损耗，适当地配置第2控制电极50以及第3控制电极60。因此，也并不总是产生第2控制电极50不介于相邻的第3控制电极60之间的配置。即，有时还不设置第10半导体层34以及第11半导体层37。
图2的(a)以及(b)是示出使用了实施方式的半导体装置1的电力变换电路100的电路图。图2的(a)以及(b)是表示包括4个半导体装置1(以下，半导体装置RC1～RC4)的单相逆变器电路的电路图。
如图2的(a)以及(b)所示，半导体装置RC1以及RC3并联配置于高电位侧的支路，半导体装置RC2以及RC4并联配置于低电位侧的支路。半导体装置RC1～RC4以使预定的频率的AC电流流过负载ZL的方式被开关控制。负载ZL例如为电感器。
图2的(a)以及(b)示出了在负载ZL中流过的电流IL的波形控制的过程。例如，以使在负载ZL中流过的电流IL的波形接近正弦波的方式，交替地实施图2的(a)以及(b)所示的控制。
在图2的(a)所示的过程中，半导体装置RC1～RC4在IGBT模式下进行动作，半导体装置RC1以及RC4处于接通状态，半导体装置RC2以及RC3处于关断状态。电流IL从电源V供给到负载ZL。此时，电流IL流过经由半导体装置RC1以及RC4的路径。
在图2的(b)所示的过程中，半导体装置RC4被关断，半导体装置RC1维持接通状态。半导体装置RC2维持关断状态。由此，来自电源V的电流IL的供给停止，但由于保持于负载ZL的电能，电流IL一边逐渐减少，一边持续流过。此时，电流IL流过经由半导体装置RC3以及RC1的路径。半导体装置RC3中的、第1半导体层11与第2半导体层13之间的pn结(参照图1)因负载ZL所产生的电动势而被施加正向偏置。即，半导体装置RC3在二极管模式下进行动作，构成电流IL的路径。
接着，半导体装置RC4再次被接通。由此，返回到图2的(a)所示的过程，电流IL通过经由半导体装置RC1以及RC4的路径从电源V供给到负载ZL。半导体装置RC2维持为关断状态。半导体装置RC3从二极管模式转移到IGBT模式，成为关断状态。
之后，半导体装置RC4再次被关断，返回到图2的(b)所示的过程。这样，通过半导体装置RC4的接通关断，交替地重复图2的(a)以及(b)所示的过程，控制电流IL的波形。
此外，在控制与图2的(a)以及(b)所示的电流IL相反的方向上流过的负载电流时，半导体装置RC1成为关断状态，使半导体装置RC2接通的状态下，重复半导体装置RC3的接通关断。与其对应地，半导体装置RC4交替地重复IGBT模式以及二极管模式的动作。
图3是示出电力变换电路100的控制方法的时序图。图3所示的控制电压Vge经由第1控制端子MT被施加到半导体装置RC1～RC4各自的第1控制电极40以及第2控制电极50。
图3中所示的控制电压Vge1以及Vge2在图2的(a)以及(b)所示的控制过程中，分别被施加到半导体装置RC3以及RC4。控制电压Vge1被施加到半导体装置RC3，控制电压Vge2被施加到半导体装置RC4。
如图3所示，被施加到半导体装置RC4的控制电压Vge2在时间t0之前，例如保持为正15V，在时间t0，例如切换为负15V。之后，控制电压Vge2在时间t3之前保持为负15V，在时间t3，例如切换为正15V。
第1控制电极40以及第2控制电极50的阈值电压例如为正15V以下。因而，半导体装置RC4在时间t0被关断，在时间t3被接通。
另一方面，被施加到半导体装置RC3的控制电压Vge1在时间t1之前，例如为负15V，在时间t1，例如切换为正15V。接着，在时间t3之前的时间t2，控制电压Vge1恢复为负15V。
半导体装置RC3与半导体装置RC4的接通关断对应地，重复IGBT模式的动作和二极管模式的动作(参照图2的(a)以及(b))。即，半导体装置RC3在时间t0与时间t3之间，在二极管模式下进行动作。
图4的(a)以及(b)是示出实施方式的半导体装置1的动作的示意俯视图。图4的(a)以及(b)对应于图2的(b)所示的控制过程中的半导体装置RC3的动作。即，示出了半导体装置1的二极管模式下的载流子的动作。
在半导体装置1的二极管模式下，第1半导体层11与第2半导体层13之间、第1半导体层11与第3半导体层14之间、以及第1半导体层11与第10半导体层34之间的pn结被施加正偏置，空穴从第2半导体层13、第3半导体层14以及第10半导体层34被输入到第1半导体层11。与其对应地，电子从第6半导体层23被注入到第1半导体层11。
在半导体装置1中，第3半导体层14以及第10半导体层34包含浓度比第2半导体层13的p型杂质高的p型杂质。因此，更多的空穴从第3半导体层14以及第10半导体层34被注入到第1半导体层11。因而，相比于使第3半导体层14以及第10半导体层34的p型杂质浓度成为与第2半导体层13的p型杂质浓度相同的浓度水平的情况，第1半导体层11中的空穴以及电子的密度变高，能够降低导通损耗。
进而，在实施方式的控制方法中，将负15V的控制电压Vge1施加到第1控制电极40以及第2控制电极50(参照图3)。
如图4的(a)所示，在第1半导体层11与第1绝缘膜43的界面处形成空穴的积蓄层。另外，在第1半导体层11与第2绝缘膜53的界面处也积蓄空穴。因此，促进空穴从第2半导体层13以及第3半导体层14向第1半导体层11的注入，能够进一步提高第1半导体层11中的空穴以及电子的密度。即，能够更加降低半导体装置1的二极管模式下的导通损耗。
进而，在刚要接通半导体装置RC4之前，将正15V的控制电压Vge1施加到第1控制电极40以及第2控制电极50(参照图3)。由此，在第2半导体层13与第1绝缘膜43的界面处诱发形成n型反转层(未图示)。
如图4的(b)所示，在第1控制电极40的附近，形成经由n型反转层以及第4半导体层15的、从第1半导体层11向第1电极20的电子的排出路径。由此，能够使第1半导体层11中的空穴以及电子的密度下降。进而，在第2控制电极50的附近，在第1半导体层11与第2绝缘膜53的界面处形成电子的积蓄层。因此，第2控制电极50与第3控制电极60之间的空穴的注入路径变窄，从第3半导体层14向第1半导体层11的空穴注入被抑制。
这样，在半导体装置1中，使第1半导体层11中的空穴以及电子的密度上升，从而能够降低导通损耗。进而，适当地控制第1控制电极40以及第2控制电极50，从而能够使第1半导体层11的空穴以及电子的密度下降，降低二极管模式下的开关损耗。
在电力变换电路100中，能够在刚要使半导体装置RC4接通之前，降低半导体装置RC3的第1半导体层11中的空穴以及电子的密度(参照图3)。由此，能够缩短在使半导体装置RC4接通之后使半导体装置RC3的第1半导体层11耗尽化的时间。
另外，如果过度地降低半导体装置RC3的第1半导体层11中的空穴以及电子的密度，则正向电阻变大，导通损耗增加。另外，还有时过度的正向电压被施加到半导体装置RC3，造成元件的损坏。因此，对第1半导体层11的空穴以及电子的密度例如通过施加正15V的控制电压Vge1的时间te(参照图3)适当地控制。
另外，从在时间t2使控制电压Vge1恢复为负电压起至使半导体装置RC4接通为止的时间td(参照图3)例如是为了避免半导体装置RC3和半导体装置RC4同时成为接通状态而设定的。例如，即使在时间t1～t2的期间(参照图3)降低第1半导体层11的空穴和电子的密度，如果使时间td变长，则也有可能会恢复为原来的状态。因而，优选的是时间td短。时间td例如被设定成比时间te短。
图5是示出实施方式的第1变形例的半导体装置2的示意剖视图。半导体装置2例如为RC－IGBT，包括第1控制电极40、第2控制电极50以及第3控制电极60。
如图5所示，在半导体装置2中，第1控制电极40电连接于第1控制端子MT，第2控制电极50电连接于第2控制端子ST。第3控制电极60电连接于第1电极20。
在半导体装置2中，能够与第1控制电极40独立地控制第2控制电极50的电位。由此，能够独立地控制从第3半导体层14向第1半导体层11的空穴注入，能够提高第1半导体层11的空穴以及电子的密度的控制性。
图6是示出实施方式的第1变形例的半导体装置2的示意俯视图。图6是示出第1电极20、第1控制端子MT以及第2控制端子ST的配置的示意图。
第1控制端子MT以及第2控制端子ST例如为栅极焊盘。第1控制端子MT以及第2控制端子ST例如通过第7绝缘膜47与半导体部10电绝缘。第7绝缘膜47例如为氧化硅膜。
如图6所示，半导体装置2还具备第1控制布线GW1以及第2控制布线GW2。第1控制布线GW1连结于第1控制端子MT，例如，在X方向上延伸。第2控制布线GW2连结于第2控制端子ST，例如在X方向上延伸。第1控制布线GW1以及第2控制布线GW2例如通过第7绝缘膜47与半导体部10电绝缘。
第1控制端子MT以及第1控制布线GW1从第1电极20、第2控制端子ST以及第2控制布线GW2分离地配置。第2控制端子ST以及第2控制布线GW2从第1电极20分离地配置。第1电极20例如配置于第1控制端子MT与第2控制端子ST之间、第1控制布线GW1与第2控制布线GW2之间。
如图6中的虚线所示，第1控制电极40、第2控制电极50以及第3控制电极60例如在第1电极20的下方，在Y方向上延伸。第1控制电极40被设置成与第1控制端子MT或第1控制布线GW1交叉。第2控制电极50被设置成与第2控制端子ST或第2控制布线GW2交叉。
第1控制电极40例如经由第1接触部GC1电连接于第1控制端子MT或第1控制布线GW1。第1接触部GC1设置于第1控制电极40与第1控制端子MT或第1控制布线GW1交叉的部分。第1接触部GC1从第1控制端子MT或第1控制布线GW1贯通绝缘膜47而延伸，连接于第1控制电极40。第1接触部GC1例如为在设置于第7绝缘膜47的接触孔中延伸的第1控制端子MT或第1控制布线GW1的一部分。
第2控制电极50例如经由第2接触部GC2电连接于第2控制端子ST或第2控制布线GW2。第2接触部GC2设置于第2控制电极50与第2控制端子ST或第2控制布线GW2交叉的部分。第2接触部GC2从第2控制端子ST或第2控制布线GW2贯通绝缘膜47而延伸，连接于第2控制电极50。第2接触部GC2例如为在设置于第7绝缘膜47的接触孔中延伸的第2控制端子ST或第2控制布线GW2的一部分。
第3控制电极60例如经由第3接触部GC3电连接于第1电极20。第3接触部GC3从第1电极20贯通第6绝缘膜65(参照图1)而延伸，连接于第3控制电极60。第3接触部GC3例如为在设置于第6绝缘膜65的接触孔中延伸的第1电极20的一部分。
图7是示出实施方式的第2变形例的半导体装置3的示意剖视图。如图7所示，半导体装置3中的第4半导体层15在第2半导体层13与第1电极20之间，在与第1绝缘膜43(参照图1)相接的位置处配置，并且在第3半导体层14与第1电极20之间，在与第2绝缘膜53相接的位置处也配置。即，第2控制电极50具有与第1控制电极40相同的栅极构造。
半导体装置3中的第1控制电极40电连接于第1控制端子MT，第2控制电极50电连接于第2控制端子ST。即，能够与第1控制电极40的电位独立地控制第2控制电极50的电位。因而，即使使第3半导体层14中的p型杂质浓度比第2半导体层13的p型杂质浓度高，通过将比第1控制电极40高的控制电压施加到第2控制电极50，也能够在第3半导体层14与第2绝缘膜53的界面处诱发形成n型反转层。
即，在第1控制电极40中的第1绝缘膜43与第2半导体层13的界面处诱发形成n型反转层，并且在第3半导体层14与第2绝缘膜53的界面处诱发形成n型反转层，从而能够高效地将电子经由n型反转层以及第4半导体层15从第1半导体层11排出到第1电极20，降低空穴以及电子的密度。
实施方式也可以包括以下的技术方案。
(技术方案1)
一种半导体装置，具备：
半导体部，具有第1面以及与所述第1面相反一侧的第2面；
第1电极，设置于所述半导体部的所述第1面上；
第2电极，设置于所述半导体部的所述第2面上；
第1控制电极，设置于所述半导体部与所述第1电极之间，位于设置于所述半导体部的所述第1面侧的第1沟槽中，通过第1绝缘膜与所述半导体部电绝缘；
第2控制电极，设置于所述半导体部与所述第1电极之间，位于设置于所述半导体部的所述第1面侧的第2沟槽中，通过第2绝缘膜与所述半导体部电绝缘；
第3控制电极，设置于所述半导体部与所述第1电极之间，位于设置于所述半导体部的所述第1面侧的第3沟槽中，通过第3绝缘膜与所述半导体部电绝缘，与所述第1控制电极以及所述第2控制电极电分离，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、第2导电类型的第3半导体层、第1导电类型的第4半导体层、第2导电类型的第5半导体层以及第1导电类型的第6半导体层，
所述第2半导体层选择性地设置于所述第1半导体层与所述第1电极之间，包括隔着所述第1绝缘膜与所述第1控制电极相向的部分，
所述第3半导体层选择性地设置于所述第1半导体层与所述第1电极之间，包含浓度比所述第2半导体层的第2导电类型杂质高的第2导电类型杂质，包括隔着所述第2绝缘膜与所述第2控制电极相向的部分、以及隔着所述第3绝缘膜与所述第3控制电极相向的部分，
所述第4半导体层选择性地设置于所述第2半导体层与所述第1电极之间，配置于与所述第1绝缘膜相接的位置，
所述第5半导体层选择性地设置于所述第1半导体层与所述第2电极之间，
所述第6半导体层选择性地设置于所述第1半导体层与所述第2电极之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质，
所述第5半导体层以及所述第6半导体层沿着所述第2电极交替地配置，
所述第1电极通过第4绝缘膜与所述第1控制电极电绝缘，通过第5绝缘膜与所述第2控制电极电绝缘，电连接于所述第2半导体层、所述第3半导体层以及所述第4半导体层，
所述第2电极电连接于所述第5半导体层以及所述第6半导体层。
(技术方案2)
根据技术方案1所记载的半导体装置，其中，
所述半导体部还包括第2导电类型的第7半导体层，
所述第7半导体层选择性地设置于所述第2半导体层与所述第1电极之间，包含浓度比所述第3半导体层的所述第2导电类型杂质高的第2导电类型杂质，
所述第4半导体层以及所述第7半导体层沿着所述第1电极而配置。
(技术方案3)
根据技术方案1或者2所记载的半导体装置，其中，
所述半导体部还包括第1导电类型的第8半导体层，
所述第8半导体层设置于所述第1半导体层与所述第5半导体层之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
(技术方案4)
根据技术方案1～3中的任意一项所记载的半导体装置，其中，
所述半导体部还包括第2导电类型的第9半导体层，
所述第9半导体层选择性地设置于所述第3半导体层与所述第1电极之间，包含浓度比所述第3半导体层的所述第2导电类型杂质高的第2导电类型杂质。
(技术方案5)
根据技术方案1～4中的任意一项所记载的半导体装置，其中，
所述第3控制电极设置有多个，
所述半导体部还包括第2导电类型的第10半导体层，
所述第10半导体层位于多个所述第3控制电极中的相邻的两个第3控制电极之间，包括隔着第3绝缘膜与所述两个第3控制电极的各个第3控制电极相向的部分，包含浓度比所述第2半导体层的所述第2导电类型杂质高的第2导电类型杂质。
(技术方案6)
根据技术方案5所记载的半导体装置，其中，
所述半导体部还包括第2导电类型的第11半导体层，
所述第11半导体层选择性地设置于所述第10半导体层与所述第1电极之间，包含浓度比所述第10半导体层的所述第2导电类型杂质高的第2导电类型杂质。
(技术方案7)
根据技术方案1～6中的任意一项所记载的半导体装置，其中，
所述第4半导体层设置有多个，
多个所述第4半导体层中的一个第4半导体层选择性地设置于所述第3半导体层与所述第1电极之间，配置于与所述第2绝缘膜相接的位置。
(技术方案8)
根据技术方案1～7中的任意一项所记载的半导体装置，其中，
所述第2控制电极电连接于所述第1控制电极。
(技术方案9)
根据技术方案1～8中的任意一项所记载的半导体装置，其中，
所述第3控制电极电连接于所述第1电极。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提示的，未意图限定发明的范围。这些实施方式能够以其它各种方式被实施，能够在不脱离发明的要旨的范围进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、要旨，并且包含于专利权利要求书所记载的发明及与其均等的范围。

Claims (10)

1.一种半导体装置，具备：
半导体部，具有第1面以及与所述第1面相反一侧的第2面；
第1电极，设置于所述半导体部的所述第1面上；
第2电极，设置于所述半导体部的所述第2面上；
第1控制电极，设置于所述半导体部与所述第1电极之间，位于设置于所述半导体部的所述第1面侧的第1沟槽中，通过第1绝缘膜与所述半导体部电绝缘；
第2控制电极，设置于所述半导体部与所述第1电极之间，位于设置于所述半导体部的所述第1面侧的第2沟槽中，通过第2绝缘膜与所述半导体部电绝缘；
第3控制电极，设置于所述半导体部与所述第1电极之间，位于设置于所述半导体部的所述第1面侧的第3沟槽中，通过第3绝缘膜与所述半导体部电绝缘，与所述第1控制电极以及所述第2控制电极电分离，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、第2导电类型的第3半导体层、第1导电类型的第4半导体层、第2导电类型的第5半导体层以及第1导电类型的第6半导体层，
所述第2半导体层选择性地设置于所述第1半导体层与所述第1电极之间，包括隔着所述第1绝缘膜与所述第1控制电极相向的部分，
所述第3半导体层选择性地设置于所述第1半导体层与所述第1电极之间，包含浓度比所述第2半导体层的第2导电类型杂质高的第2导电类型杂质，包括隔着所述第2绝缘膜与所述第2控制电极相向的部分、以及隔着所述第3绝缘膜与所述第3控制电极相向的部分，
所述第4半导体层选择性地设置于所述第2半导体层与所述第1电极之间，配置于与所述第1绝缘膜相接的位置，
所述第5半导体层选择性地设置于所述第1半导体层与所述第2电极之间，
所述第6半导体层选择性地设置于所述第1半导体层与所述第2电极之间，包含浓度比所述第1半导体层的所述第1导电类型杂质高的第1导电类型杂质，
所述第5半导体层以及所述第6半导体层沿着所述第2电极交替地配置，
所述第1电极通过第4绝缘膜与所述第1控制电极电绝缘，通过第5绝缘膜与所述第2控制电极电绝缘，电连接于所述第2半导体层、所述第3半导体层以及所述第4半导体层，
所述第2电极电连接于所述第5半导体层以及所述第6半导体层。
2.根据权利要求1所述的半导体装置，其中，
所述第3控制电极以与所述第1控制电极相邻的方式设置，
所述第2半导体层设置于所述第1控制电极与所述第3控制电极之间，隔着所述第3绝缘膜与所述第3控制电极相向。
3.根据权利要求1所述的半导体装置，其中，
所述半导体部还包括第2导电类型的第7半导体层，
所述第7半导体层选择性地设置于所述第2半导体层与所述第1电极之间，包含浓度比所述第3半导体层的所述第2导电类型杂质高的第2导电类型杂质，
所述第4半导体层以及所述第7半导体层沿着所述第1电极而配置。
4.根据权利要求1所述的半导体装置，其中，
所述半导体部还包括第1导电类型的第8半导体层，
所述第8半导体层设置于所述第1半导体层与所述第5半导体层之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
5.根据权利要求1所述的半导体装置，其中，
所述半导体部还包括第2导电类型的第9半导体层，
所述第9半导体层选择性地设置于所述第3半导体层与所述第1电极之间，包含浓度比所述第3半导体层的所述第2导电类型杂质高的第2导电类型杂质。
6.根据权利要求1所述的半导体装置，其中，
所述第3控制电极设置有多个，
所述半导体部还包括第2导电类型的第10半导体层，
所述第10半导体层位于多个所述第3控制电极中的相邻的两个第3控制电极之间，包括隔着第3绝缘膜与所述两个第3控制电极的各个第3控制电极相向的部分，包含浓度比所述第2半导体层的所述第2导电类型杂质高的第2导电类型杂质。
7.根据权利要求6所述的半导体装置，其中，
所述半导体部还包括第2导电类型的第11半导体层，
所述第11半导体层选择性地设置于所述第10半导体层与所述第1电极之间，包含浓度比所述第10半导体层的所述第2导电类型杂质高的第2导电类型杂质。
8.根据权利要求1所述的半导体装置，其中，
所述第4半导体层设置有多个，
多个所述第4半导体层中的一个第4半导体层选择性地设置于所述第3半导体层与所述第1电极之间，配置于与所述第2绝缘膜相接的位置。
9.根据权利要求1所述的半导体装置，其中，
所述第2控制电极电连接于所述第1控制电极。
10.根据权利要求1所述的半导体装置，其中，
所述第3控制电极电连接于所述第1电极。
CN202010951158.2A 2019-11-01 2020-09-11 半导体装置 Active CN112786696B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019199659A JP7319601B2 (ja) 2019-11-01 2019-11-01 半導体装置
JP2019-199659 2019-11-01

Publications (2)

Publication Number Publication Date
CN112786696A true CN112786696A (zh) 2021-05-11
CN112786696B CN112786696B (zh) 2023-06-27

Family

ID=75688096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010951158.2A Active CN112786696B (zh) 2019-11-01 2020-09-11 半导体装置

Country Status (3)

Country Link
US (1) US11296076B2 (zh)
JP (1) JP7319601B2 (zh)
CN (1) CN112786696B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7387501B2 (ja) * 2020-03-18 2023-11-28 株式会社東芝 半導体装置およびその制御方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977570A (en) * 1995-07-19 1999-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US20130328122A1 (en) * 2012-06-12 2013-12-12 Monolithic Power Systems, Inc. Split trench-gate mosfet with integrated schottky diode
CN105990411A (zh) * 2014-09-11 2016-10-05 株式会社东芝 半导体装置
WO2017135037A1 (ja) * 2016-02-05 2017-08-10 株式会社日立パワーデバイス 半導体装置、その製造方法、及びそれを用いた電力変換装置
US20190157436A1 (en) * 2016-07-11 2019-05-23 Lau Pui Sze Reverse-conducting insulated-gate bipolar transistor structure and corresponding fabrication method thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010011609A (ja) 2008-06-26 2010-01-14 Toyota Motor Corp インバータの駆動装置
JP4947230B2 (ja) * 2011-08-29 2012-06-06 トヨタ自動車株式会社 半導体装置
JP5532062B2 (ja) 2012-02-13 2014-06-25 株式会社デンソー 逆導通スイッチング素子の駆動装置
JP5939281B2 (ja) 2013-07-10 2016-06-22 株式会社デンソー 駆動制御装置
JP5935768B2 (ja) 2013-07-10 2016-06-15 株式会社デンソー 駆動制御装置
US9590616B2 (en) 2013-07-10 2017-03-07 Denso Corporation Drive control device
JP6119577B2 (ja) 2013-11-26 2017-04-26 三菱電機株式会社 半導体装置
WO2015162811A1 (ja) * 2014-04-21 2015-10-29 三菱電機株式会社 電力用半導体装置
JP6337615B2 (ja) 2014-05-27 2018-06-06 株式会社デンソー Ｒｃ−ｉｇｂｔ駆動回路
DE102014110681B4 (de) * 2014-07-29 2019-06-06 Infineon Technologies Ag Rückwärts leitender igbt und herstellungsverfahren dafür
JP2016092163A (ja) 2014-11-03 2016-05-23 株式会社デンソー 半導体装置
DE102014119543B4 (de) 2014-12-23 2018-10-11 Infineon Technologies Ag Halbleitervorrichtung mit transistorzellen und anreicherungszellen sowie leistungsmodul
JP6350298B2 (ja) 2015-01-21 2018-07-04 株式会社デンソー 半導体装置
JP2017120801A (ja) 2015-12-28 2017-07-06 株式会社日立製作所 半導体装置およびそれを用いる電力変換装置
JP6414090B2 (ja) 2016-01-27 2018-10-31 株式会社デンソー 半導体装置
JP6658021B2 (ja) 2016-02-03 2020-03-04 株式会社デンソー 半導体装置
JP6589817B2 (ja) * 2016-10-26 2019-10-16 株式会社デンソー 半導体装置
US11373998B2 (en) * 2018-03-28 2022-06-28 Mitsubishi Electric Corporation Semiconductor device with differences in crystallinity between components
JP6996461B2 (ja) * 2018-09-11 2022-01-17 株式会社デンソー 半導体装置
DE112020000200T5 (de) * 2019-07-31 2021-09-09 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP7353891B2 (ja) * 2019-09-20 2023-10-02 株式会社東芝 半導体装置及び半導体回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977570A (en) * 1995-07-19 1999-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US20130328122A1 (en) * 2012-06-12 2013-12-12 Monolithic Power Systems, Inc. Split trench-gate mosfet with integrated schottky diode
CN105990411A (zh) * 2014-09-11 2016-10-05 株式会社东芝 半导体装置
WO2017135037A1 (ja) * 2016-02-05 2017-08-10 株式会社日立パワーデバイス 半導体装置、その製造方法、及びそれを用いた電力変換装置
US20190157436A1 (en) * 2016-07-11 2019-05-23 Lau Pui Sze Reverse-conducting insulated-gate bipolar transistor structure and corresponding fabrication method thereof

Also Published As

Publication number Publication date
CN112786696B (zh) 2023-06-27
US11296076B2 (en) 2022-04-05
JP2021072407A (ja) 2021-05-06
JP7319601B2 (ja) 2023-08-02
US20210134791A1 (en) 2021-05-06

Similar Documents

Publication Publication Date Title
JP4840370B2 (ja) 半導体装置とその半導体装置を備えている給電装置の駆動方法
CN108463888B (zh) 半导体装置
EP2003694B1 (en) Semiconductor device
JP2009141202A (ja) 半導体装置とその半導体装置を備えている給電装置の駆動方法
CN111418071B (zh) 半导体装置以及功率变换装置
JP2007258363A (ja) 半導体装置
US10224425B2 (en) Electric power converter
KR20140143826A (ko) 절연 게이트형 바이폴라 트랜지스터
WO2018135224A1 (ja) 半導体装置、及びそれを用いた電力変換装置
JP4947230B2 (ja) 半導体装置
CN112786696B (zh) 半导体装置
JP2014511573A (ja) ２つの型の電荷キャリアを制御するサイリスタ
JP2007150121A (ja) 電力用半導体装置およびそれを用いた電力変換装置
CN112713187B (zh) 半导体装置
JP7352443B2 (ja) 半導体装置の制御方法
CN110767651A (zh) 功率半导体器件
US20120181576A1 (en) Insulated gate bipolar transistor
TWI533451B (zh) 半導體裝置及使用其之電力轉換裝置
CN117178370A (zh) 半导体装置以及使用它的电力变换装置、半导体装置的制造方法
CN110767751A (zh) 功率半导体器件
US20030122149A1 (en) Complex semiconductor device and electric power conversion appratus using it
JP2002076343A (ja) 半導体素子
JPH10209447A (ja) 半導体スイッチ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant