JP2002076343A

JP2002076343A - 半導体素子

Info

Publication number: JP2002076343A
Application number: JP2000251854A
Authority: JP
Inventors: Shoichi Yamaguchi; 正一山口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-08-23
Filing date: 2000-08-23
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】本発明は、誘導負荷を有するスイッチング回
路で用いられる半導体素子に係り、小型化と高性能化を
実現し得る半導体素子を提供することを目的とする。【解決手段】本発明の半導体素子は、高抵抗の第１導
電型ベース層と、第１導電型ベース層の一方の表面上に
形成された第１導電型ドレイン層と、第１導電型ベース
層の他方の表面に選択的に形成された第２導電型ベース
層と、第２導電型ベース層の表面に形成された第１導電
型ソース層と、第１導電型ベース層の表面に形成され、
且つ前記第２導電型ベース層から所定距離離れて形成さ
れた第２導電型アノード層と、第２導電型ベース層にゲ
ート電極と、第１導電型ドレイン層に形成された第１の
主電極と、第１導電型ソース層に形成された第２の主電
極と第２導電型アノード層に形成され、第２の主電極に
接続されたアノード電極とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘導負荷を有する
スイッチング回路で用いられるパワー半導体素子に係
り、特に、逆並列還流ダイオードの機能を内蔵すること
により、順方向においてスイッチング機能を有し、逆方
向において導通特性を有するバイポーラ型の半導体素子
に関する。

【０００２】

【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、そ
のキー部品であるパワー半導体素子に対しては、高耐圧
・大電流化、低損失化、高速化といった性能改善はもと
より、小型化と高性能化のニーズがますます高まってい
る。パワー半導体素子を適用した代表的なスイッチング
回路の一つとして、インバータ回路について述べる。図
３１に従来の半導体素子を用いたインバータの主回路構
成を示す。インバータ回路では、モータ制御のように負
荷にインダクタンス成分を含むため、スイッチング素子
（例えば、パワートランジスタ）をターンオフする際
に、負荷のインダクタンスに蓄えられたエネルギーを放
出する必要がある。この電気エネルギーを還流するた
め、インバータ回路は、図３１に示すように、還流ダイ
オード（フリーホイール・ダイオード）Ｄ１〜Ｄ４がパ
ワートランジスタＴ１〜Ｔ４にそれぞれ逆並列に接続さ
れ、図示しない駆動回路によって各パワートランジスタ
Ｔ１〜Ｔ４のベース端子にベース信号ＩB1〜ＩB4を印加
するように構成されている。例えば図３２に示すよう
に、各ベース信号ＩB1〜ＩB4が各パワートランジスタＴ
１〜Ｔ４に印加されると、出力電圧Ｖinv（図３１にお
けるＢＣ間の電圧）が負荷に加えられる。一般的には、
負荷に供給される電力を木目細かく制御するために、パ
ワートランジスタＴ３はオフ、Ｔ４はオンの状態で、図
３３に示すようにＴ１とＴ２がオン・オフされる。これ
によって、出力電圧Ｖinvはベース信号ＩB1に対応した
波形になり、還流ダイオードＤ2のフリーホイール電流
ＩD2はベース信号ＩB1と逆極性の波形になる。このよう
な駆動方法を用いて、図３４に示すような、ＰＷＭ（パ
ルス幅変調）制御の出力電圧波形が得られる。

【０００３】このような従来の半導体素子を用いたスイ
ッチング回路では、パワートランジスタ（Ｔ１〜Ｔ４）
と還流ダイオード（Ｄ１〜Ｄ４）の各々において、電源
電圧以上の耐圧、さらには駆動中に素子に誘起される跳
ね上り電圧以上の耐圧を得るために、半導体チップ内で
一定面積以上の接合終端領域が必要になる。このため、
チップ面積の縮小が難しく、高電流密度化の達成が困難
である。また、モジュールとして実装する際に、パワー
トランジスタ（Ｔ１〜Ｔ４）には個別素子の還流ダイオ
ード（Ｄ１〜Ｄ４）が外付けで接続される。すなわち、
パワートランジスタ・チップと還流ダイオード・チップ
とが同一のモジュール基板上に搭載され、それぞれチッ
プ上の電極と外部導出電極との間が配線で接続される。
よって、モジュール内の配線が多く複雑になるのみでな
く、接続配線のインダクタンスのために、高速化が困難
となる問題がある。

【０００４】

【発明が解決しようとする課題】以上述べたように、従
来の半導体素子では、パワートランジスタ（Ｔ１〜Ｔ
４）に還流ダイオード（Ｄ１〜Ｄ４）を逆並列に接続す
るために高電流密度化が難しく、接続配線のインダクタ
ンスのために高速化が困難である問題がある。本発明
は、上記事情を考慮してなされたもので、その目的とす
るところは、小型化と高性能化を実現し得る半導体素子
を提供することにある。

【０００５】

【課題を解決するための手段】本発明の第１の半導体素
子は、高抵抗の第１導電型ベース層と、前記第１導電型
ベース層の一方の表面上に形成された第１導電型ドレイ
ン層と、前記第１導電型ベース層の他方の表面に選択的
に形成された複数の第２導電型ベース層と、前記第２導
電型ベース層の表面に形成された第１導電型ソース層
と、前記第１導電型ベース層の他方の表面で、前記第２
導電型ベース層とは異なる領域に形成された複数の第２
導電型アノード層と、前記第２導電型ベース層の表面に
形成されたゲート電極と、前記第１導電型ドレイン層に
形成された第１の主電極と、前記第１導電型ソース層に
形成された第２の主電極と、前記第２導電型アノード層
の表面に形成され、且つ前記第２の主電極と電気的に接
続されたアノード電極とを具備することを特徴とする。
本発明の第２の半導体素子は、第１の半導体素子におい
て、前記第２導電型ベース層と前記第２導電型アノード
層とが相互に所定距離離れて複数形成されていることを
特徴とする。本発明の第３の半導体素子は、第２の半導
体素子において、前記所定距離がキャリアの有効拡散長
の１／２より大きいことを特徴とする。

【０００６】本発明の第３の半導体素子は、第１乃至第
３の半導体素子において、前記第１導電型ベース層の他
方の表面で、前記第２導電型ベース層ならびに前記第２
導電型アノード層とは異なる領域に形成された第２導電
型ゲート層と、前記第２導電型ゲート層の表面に形成さ
れ、且つ抵抗を介して前記ゲート電極と電気的に接続さ
れた第２のゲート電極とを具備することを特徴とする。
本発明の第５の半導体素子は、第１乃至第３の半導体素
子において、前記第２導電型ベース層と前記第２導電型
アノード層との間の前記第１導電型ベース層にゲート絶
縁膜を介して設けられ、且つ前記ゲート電極と電気的に
接続された絶縁ゲート電極を具備することを特徴とする
本発明の第６の半導体素子は、第１乃至第３の半導体素
子において、前記第２導電型アノード層内に第１導電型
ウェル層が形成され、この第１導電型ウェル層表面に第
２導電型ソース層が形成され、この第２導電型ソース層
と前記第２導電型アノード層との間の前記第１導電型ウ
ェル層表面にゲート絶縁膜を介して絶縁ゲート電極が設
けられ、この絶縁ゲート電極が前記ゲート電極と電気的
に接続されていることを特徴とする。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の全ての実
施の形態では第１導電型層としてｎ型、第２導電型層と
してｐ型を用いている。（第１の実施形態）図１は、本発明の第１の実施の形態
に係る半導体素子の要部構造を示す断面図である。本実
施形態は、高抵抗のｎ型ベース層１の一方の面に高濃度
のｎ型ドレイン層２が形成されている。ｎ型ベース層１
の他方の面には複数のｐ型ベース層３が選択的に形成さ
れ、ｐ型ベース層３内にはｎ型ソース層４が形成されて
いる。また、ｎ型ベース層１の表面には、ｐ型ベース層
３から所定距離離れた位置にｐ型アノード層５が形成さ
れている。ｐ型ベース層３上にはｎ型ソース層４に隣接
してゲート電極６が設けられている。ｎ型ドレイン層２
にはドレイン電極７が設けられ、ｎ型ソース層４にはソ
ース電極８が設けられている。また、ｐ型アノード層５
には、アノード電極９が設けられ、このアノード電極９
はソース電極８と電気的に接続されている。特に、本発
明の半導体素子は、上記の要部構造を単位構造（セル構
造）として、それが複数、並列配置される。次に、この
ような半導体素子の動作を図２のタイムチャートを用い
て説明する。図２は、同実施の形態がスイッチング素子
として機能している状態の動作およびゲート駆動方法を
示すタイムチャートである。まず、インバータ回路にお
いて主素子（スイッチング素子）として機能している場
合の動作を説明する。図２中の各線は、上から順に、ゲ
ート端子のゲート電圧ＶＧ、ゲート端子のゲート電流Ｉ
Ｇ、ドレイン電圧ＶＤ、ドレイン電流ＩＤを示してい
る。

【０００８】ターンオン時（時刻ｔ＝ｔ1）には、ゲー
ト端子にソースに対して正の電圧を印加する。これによ
り、図３に示すように、ｐ型ベース層３からｎ型ベース
層１に正孔が注入され、同時にｎ型ソース層４から同じ
くｎ型ベース層１に電子が注入されて、素子がターンオ
ン（時刻ｔ＝ｔ1〜ｔ2）する。この結果、ｎ型ベース層
１で伝導度変調が起こり、低オン電圧で通電される。こ
の時、ｎ型ベース層１内ではその深い位置まで正孔ｈが
注入されて伝導度変調を起こし、オン電圧が低減され
る。本発明の半導体素子がスイッチング素子として機能
している場合の電圧−電流特性を図４に示す。この素子
では、低オン電圧を得るのに必要なゲート電流が小さ
く、電流利得（直流電流増幅率：ｈFS＝ＩＤ／ＩＧ）が
大きいので、ダーリントン接続して使用する必要がな
い。この結果、図４に示すように零電圧から電流が立ち
上るので、低電流領域から高電流領域に亙って低オン電
圧を得ることができる。なお、大きな電流利得が得られ
る理由は、図９〜図１４を用いて後述する。一方、第１
の実施形態に対応する半導体素子は、ターンオフ時、ゲ
ート端子に負電圧を印加する（時刻ｔ＝ｔ３）。なお、
図２中、ｔ＝ｔ３〜ｔ４時のＶG波形で、ＶGが正電圧を
示しているが、これは、ゲート回路からゲート電極６に
負電圧が印加されるものの、素子内部に依然キャリアが
残留しているため、ｐ型ベース層３の電位がオン時と同
様の約０.８Ｖに維持されていることによる。これによ
り、図５に示すように、ｎベース層１中に蓄積されてい
た正孔ｈがｐ型ベース層３とｐ型アノード層５とを介し
てゲート電極６とアノード電極９から素子外に排出され
る。正孔ｈの排出に伴い、ｐ型ベース層３の電位がｐｎ
接合のビルトイン電圧以下まで低下する結果、ｎ型ソー
ス層４からの電子注入が止まり、素子がターンオフする
（ｔ＝ｔ３〜ｔ４）。このターンオフ時には、ｎ型ソー
ス層４に隣接して設けられたゲート電極６を介して正孔
ｈが排出されるのに加えて、一部の正孔ｈがアノード電
極９からも排出されるので、高いターンオフ能力をもつ
半導体素子を実現することができる。さらに、オフ状態
では、ターンオフ時に引き続き、ゲート端子６にソース
に対して負の電圧を印加する（ｔ＝ｔ４〜）。これによ
り、ｐ型ベース層３の電位がゲート電極６を介して負の
電位に固定されるので、ノイズによる誤点弧を防止する
ことができる。

【０００９】次に、インバータ回路において還流ダイオ
ードとして機能している場合の動作を説明する。本発明
の半導体素子は、図６のタイムチャートに示すような動
作原理により還流ダイオードと等価な動作をさせること
ができる。図６中の各線は、上から順に、上側アームの
半導体素子に流れる主電流ＩT1、下側アームの半導体素
子に流れる還流電流ＩD2、同じく下側アームの半導体素
子にかかるソース電圧（アノード電圧）ＶD2を示してい
る。まず、上側アーム素子がオンしている時（ｔ＝ｔ１
〜ｔ２）、下側アーム素子のソース電極８及びアノード
電極９にはドレイン電極７に対して負の電圧が印加され
ており、オフ状態が保持されている。ここで、上側アー
ム素子をターンオフさせると（ｔ＝ｔ２）、誘導負荷に
よる逆起電力が発生し、下側アーム素子のドレイン電極
７が負に、ソース電極８及びアノード電極９が正にバイ
アスされる。これに伴って、ｐ型アノード層５とｎ型ベ
ース層１より構成されるｐｎ接合が順バイアスされる結
果となり、ｐ型アノード層５からｎ型ベース層１に正孔
が注入されて、素子が逆方向にターンオンする。これに
伴って、ｎ型ドレイン層２からｎ型ベース層１を介して
ｐ型アノード層５に電子が直接注入するようになる。こ
の結果、ｎ型ベース層１内で伝導度変調が起こり、低オ
ン電圧で通電する（ｔ＝ｔ２〜ｔ１）。この時のキャリ
アの流れを図７に示す。

【００１０】次に、上側アーム素子がターンオンすると
（ｔ＝ｔ１）、下側アーム素子のドレイン電極７が正
に、ソース電極８及びアノード電極９が負にバイアスさ
れる。これに伴って、図８に示すように、ｎ型ベース層
１内に蓄積されていた電子ｅはｎ型ドレイン層２を介し
てドレイン電極７に、正孔ｈはｐ型ベース層３とｐ型ア
ノード層５を介してゲート電極６とドレイン電極９から
素子外に排出される。この結果、下側アーム素子の電気
導通は止まり、電圧が回復する（逆回復）。図６中、Ｉ
rrは逆回復電流、ｔrrは逆回復時間を表すが、これは図
８に示したように、ｎ型ベース層１内に蓄積された電子
ｅと正孔ｈとが各々素子外に排出される過程に起因す
る。この逆回復電流は上側アーム素子のターンオン時の
電流に重畳されて損失の増大につながることから、Ｉr
r、ｔrrは小さいほうが好ましい。本発明による半導体
素子の逆回復時には、アノード電極９を介して正孔ｈが
排出されるのに加えて、一部の正孔ｈがゲート電極６か
らも排出されるので、逆回復電流が小さく逆回復時間の
短い、優れた逆回復特性をもつ半導体素子を実現するこ
とができる。上述したように、第１の実施形態によれ
ば、スイッチング素子として機能する場合、オン状態で
は、ｎ型ベース層１の深い位置まで電子ｅ・正孔ｈの双
方のキャリアが蓄積されて伝導度変調が起き、且つ、ｐ
型ベース層３とｎ型ソース層４におけるキャリア再結合
が低減されるので、高い電流利得（直流電流増幅率）を
実現することができる。また、ターンオフ時には、ｎ型
ソース層４に隣接して設けられたゲート電極６とｐアノ
ード層５に設けられたアノード電極９とを介して正孔ｈ
が排出されるので、高いターンオフ能力が得られる。さ
らにまた、オフ状態では、ゲート電極６にソースに対し
て負の電圧を印加することにより、ｐ型ベース層３の電
位が負の電位に固定されるので、ノイズによる誤点弧を
防止することができる。一方、還流ダイオードとして機
能する場合、アノード電極９からだけでなくゲート電極
６からも正孔ｈが排出されるので、優れた逆回復特性が
得られる。

【００１１】以上の構成によれば、高電流利得・低オン
電圧特性をもったスイッチング素子としての機能と低オ
ン電圧特性・優れた逆回復特性をもった還流ダイオード
としての機能とを同一チップ上に一体形成することが可
能になる。すなわち、図３１におけるトランジスタＴ１
とダイオードＤ１とを一つの半導体素子で置き換えるこ
とができ、その結果、チップ面積が縮小され、高電流密
度化が図れると同時に、Ｔ１・Ｄ１間の配線が不要にな
るので高速化が図られる。本発明の半導体素子で大きな
電流利得が得られる理由を以下に説明する。図９は、図
１の半導体素子において、ｐベース層３の幅に対する電
流利得の依存性を説明するための模式図、図１０はその
依存性を示す特性図である。本発明者らの研究によれ
ば、電流利得は、単位構造面積（セル面積）に対する不
純物層の面積の比率に大きく依存する。本実施形態に当
てはめれば、ｐ型ベース層３の占有率（Ｗp／Ｗcell）
やｎ型ソース層４の占有率(Ｗn+/Ｗcell)に大きく依存
する。これは、不純物濃度が大きいほどキャリアライフ
タイムが小さいことに起因する。すなわち、ｐ型ベース
層３の面積やｎ型ソース層４の面積が大きい場合、ゲー
ト電極６から注入された正孔がこれらの不純物層中で再
結合するキャリア量（再結合電流）が増加し、電流利得
が低下してしまう。これに対して、本発明の半導体素子
では、ｐ型ベース層３が選択的に分割形成されており、
ｐ型ベース層３の面積が小さく設定されるので、大きな
電流ゲインが実現できる。具体的には例えば、Ｗcell＝
２０μm、Ｗp＝８μｍの寸法で形成することによって、
ｈFS＝５０以上の電流利得が得られる。

【００１２】図１１は、図１の半導体素子において、ｐ
ベース層３の幅（Ｗp）を一定とした時の、セルサイズ
（単位構造幅）Ｗcellに対する電流利得の依存性を説明
するための模式図、図１２はその依存性を示す特性図で
ある。本発明者らの研究によれば、電流利得は、図１０
の依存性が示すように、セル幅Ｗcellに対するｐ型ベー
ス層３の幅Ｗpの比率（Ｗp／Ｗcell）が小さいほど、電
流利得は大きくなる。これは、Ｗpを小さくするか、或
いはＷcellを大きく設定すれば良い。ところが、ある一
定以上、Ｗcellを大きくすると、ｎ型ベース層１内に電
子・正孔の流れない領域が生じてしまうため、図１２の
ごとく電流利得が低下してしまう。従って、Ｗcellは、
電子・正孔の有効拡散長をＬaと表すと、Ｌa／２≦Ｗce
ll≦Ｌaの大きさが最適である。図１３は、図１の半導
体素子において、ｐ型ベース層３とｐ型アノード層９と
の間隔（ＷGA）に対する電流利得の依存性を説明するた
めの模式図、図１４はその依存性を示す図である。本発
明者らの研究によれば、ＷGAを小さくすると、スイッチ
ング素子として機能する場合に、一部の正孔ｈがｐ型ア
ノード層５を介してアノード電極９から素子外に流出し
てしまう結果、図１４のごとく電流利得が低下してしま
う。従って、ＷGAは、電子・正孔の有効拡散長をＬaと
表すと、Ｌa／２≦ＷGA≦Ｌaの大きさが最適である。換
言すれば、Ｌa／２≦ＷGA≦ＬaにＷGAを設定することに
よって、高電流ゲインを維持したまま、還流ダイオード
を一体形成することができるので、チップ面積を縮小で
き高電流密度化が図れる。

【００１３】（第２の実施形態）図１５は、本発明の第
２の実施の形態に係る半導体素子の要部構造を示す断面
図である。本実施形態では、図１で示した第１の実施形
態と異なって、ｐ型ベース層３内のｐ型アノード層９寄
りの位置にｎ型ソース層４が形成されている。これによ
って、ｎ型ソース層４の密度がハーフセル当たり１つ相
当になり、図１の２倍に増加するので、電子ｅが効率的
に注入される。同時に、ゲート電極６とｐ型アノード層
９との距離が増えて正孔ｈのアノード電極９への流出が
防止されるので、いっそう大きな電流利得が得られる。（第３の実施形態）図１６は、本発明の第３の実施の形
態に係る半導体素子の要部構造を示す断面図である。本
実施形態では、図１で示した第１の実施形態と異なっ
て、ｐ型ベース層３上にｎ型ソース層４に隣接してｐ+
型層１０が形成され、そのｐ+型層１０上にゲート電極
６が設けられている。これによって、ゲート電極６のコ
ンタクト抵抗が低減されるので、ターンオン時に効率良
く正孔ｈが注入されると共に、ターンオフ時にはより早
く正孔ｈを排出することができる。なお、本実施形態で
示した構造は、第１の実施形態以外の実施形態に適用す
ることもできる。

【００１４】（第４の実施形態）図１７は、本発明の第
４の実施の形態に係る半導体素子の要部構造を示す断面
図である。本実施形態では、図１で示した第１の実施形
態と異なって、ｐ型アノード層５ａが低濃度に形成さ
れ、そのｐ型アノード層５ａ表面に選択的にｐ+型層１
１が形成され、アノード電極９がそれらｐ型アノード層
５ａとｐ+型層１１の両方にコンタクトして設けられて
いる。これによって、本実施形態の半導体素子が還流ダ
イオードとして機能する場合、オン状態においてｐ型ア
ノード層５ａからの正孔ｈの注入効率が低減されるの
で、ｎ型ベース層１内のｐ型アノード層５側の蓄積キャ
リア濃度が小さくなり、逆回復特性が向上する。（第５の実施形態）図１８は、本発明の第５の実施の形
態に係る半導体素子の要部構造を示す断面図である。本
実施形態では、図１７に示した第４の実施形態と異なっ
て、低濃度に形成されたｐ型アノード層５ａ表面におい
て、ｐ+型層１１が形成されていない領域に選択的にｎ+
型層１２が形成され、アノード電極９がこれらｐ+型層
１１とｎ+型層１２の両方にコンタクトして設けられて
いる。これによって、本実施形態の半導体素子が還流ダ
イオードとして機能する場合、オン状態におけるｐ型ア
ノード層５ａからの正孔ｈの注入効率がいっそう低下す
るので、逆回復特性をいっそう向上させることができ
る。

【００１５】さらに、本実施形態では、ｎ型ドレイン層
２を低濃度かつ浅い接合深さをもって形成することによ
って、より優れた逆回復特性が実現できる。ここで、従
来のダイオードは、ｎ型ベース層１の一方の表面にｎ型
カソード層２が、別の表面にｐ型アノード層５が、何れ
も全面に形成された構造を有するが、この従来のダイオ
ードのｎ型ドレイン層２は、例えば、表面濃度１×１０
¹⁹cm^-3、接合深さ１００μｍ以上をもって形成されるの
に対して、本実施形態ではｎ型ドレイン層２を表面濃度
２×１０¹⁷cm^-3、接合深さ１μｍをもって形成する。こ
れにより、還流ダイオードとして機能する場合のオン状
態のキャリア濃度分布が図１９に示すように平坦な分布
となるので、逆回復電流と逆回復時間が低減される。な
お、比較のために、従来のダイオードのオン状態のキャ
リア濃度分布を図２０に示した。なお、ここで述べた低
濃度のｎ型ドレイン層２は、本実施形態に限らず他の実
施形態に適用しても同様の効果が得られる。（第６の実施形態）図２１は、本発明の第６の実施の形
態に係る半導体素子の要部構造を示す断面図である。本
実施形態では、図１で示した第１の実施形態と異なっ
て、所定距離離して形成されたｐ型ベース層３とｐ型ア
ノード層５の間のｎ型ベース層１の表面に、ｐ型ゲート
層１４が形成されている。さらに、ｐ型ゲート層１４上
には第２のゲート電極１５が設けられ、この第２のゲー
ト電極１５は抵抗１６を介して第１のゲート電極６と電
気的に接続されている。

【００１６】本実施形態の半導体素子は、スイッチング
素子として機能する場合には図２２に示すように動作
し、還流ダイオードとして機能する場合には図２３に示
すように動作する。この半導体素子では、スイッチング
素子としてのオン状態と還流ダイオードとしてのオン状
態においては何れもｐ型ゲート層１４から正孔ｈが注入
されないように駆動され、高電流利得・低オン電圧特性
を維持する。一方、スイッチング素子としてのターンオ
フ時と還流ダイオードとしての逆回復時には、ｐ型ベー
ス層３とｐ型アノード層５のみでなく、ｐ型ゲート層１
４を介しても正孔ｈが排出されるように駆動されるの
で、よりいっそう優れたターンオフ特性と逆回復特性を
実現できる。（第７の実施形態）図２４は、本発明の第７の実施の形
態に係る半導体素子の要部構造を示す断面図である。本
実施形態では、図１で示した第１の実施形態と異なっ
て、所定距離離して形成されたｐ型ベース層３とｐ型ア
ノード層５の間のｎ型ベース層１の表面に、ゲート絶縁
膜１７を介して絶縁ゲート電極１８が設けられている。
この半導体素子では、スイッチング素子としてのオン状
態と還流ダイオードとしてのオン状態の何れの場合にお
いても、絶縁ゲート電極１８直下のｎ型ベース層１表面
にｎ型蓄積層が形成されるので、キャリアの表面再結合
が防止され、いっそう大きな電流利得と低いオン電圧を
実現できる。一方、スイッチング素子としてのターンオ
フ時と還流ダイオードとしての逆回復時には、絶縁ゲー
ト電極１８直下のｎ型ベース層１表面にｐ型反転層が形
成されるので、このｐ型反転層を介しても正孔ｈが排出
されて、優れたターンオフ特性と逆回復特性を実現でき
る。

【００１７】（第８の実施形態）図２５は、本発明の第
８の実施の形態に係る半導体素子の要部構造を示す断面
図であり、図２６はその等価回路図である。本実施形態
では、図１で示した第１の実施形態と異なって、ｐ型ア
ノード層５内にｎ型ウェル層１９が形成され、このｎ型
ウェル層１９表面にｐ型ソース層２０が形成されてい
る。さらに、ｐ型アノード層５とｐ型ソース層２０との
間のｎ型ウェル層１９の表面にはゲート絶縁膜１７を介
して絶縁ゲート電極１８が設けられ、この絶縁ゲート電
極１８はゲート電極６と電気的に接続されている。ま
た、ｎ型ウェル層１９とｐ型ソース層２０の両方にコン
タクトするようにアノード電極９が設けられ、このアノ
ード電極９はソース電極８と電気的に接続されている。
この半導体素子は、スイッチング素子として機能する場
合、図２７に示すように動作する。特にオン状態では、
図２８にキャリアの流れを示すように、正孔ｈにとって
ｎ型ウェル層１９がエネルギー障壁（バリア）となっ
て、ｐ型ベース層３から注入される正孔ｈがアノード電
極９に流出することがないので、よりいっそう高い電流
利得が得られる。一方、還流ダイオードとして機能する
場合は、図２９にオン状態でのキャリアの流れを示すよ
うに、絶縁ゲート電極１８直下のｎ型ウェル層１９表面
にｐ型反転層が形成され、ｐ型ソース層２０とｎ型ウェ
ル層１９、ｐ型アノード層５より構成されるＭＯＳＦＥ
Ｔが導通状態となる。これにより、ｐ型アノード層５か
らｎ型ベース層１に正孔ｈが注入されて、低オン電圧特
性を維持する。

【００１８】（第９の実施形態）図３０は、本発明の第
９の実施の形態に係る半導体素子の要部構造を示す断面
図である。本実施形態では、図１で示した第１の実施形
態と異なって、ｐ型アノード層５表面に第２のｎ型ソー
ス層２１とｎ+型層２２が選択的に形成される。さら
に、第２のｎ型ソース層２１とｎ+型層２２との間のｐ
型アノード層５の表面にはゲート絶縁膜１７を介して第
２の絶縁ゲート電極２４が設けられる。また、第２のｎ
型ソース層２１上にはアノード電極９が設けられ、ｎ+
型層２２とｐ型アノード層９の表面にはその両方にコン
タクトするように電極２３が設けられる。この半導体素
子は、スイッチング素子として機能する場合、第８の実
施形態と同様に、正孔ｈにとって第２のｎ型ソース層２
１がエネルギー障壁（バリア）となり、ｐ型ベース層３
から注入される正孔ｈがアノード電極９に直接流出する
ことがないので、よりいっそう高い電流利得が得られ
る。一方、還流ダイオードとして機能する場合は、第２
のゲート電極２４に正電圧を印加することにより、第２
の絶縁ゲート電極２４直下のｐ型アノード層５表面にｎ
型反転層が形成され、第２のｎ型ソース層２１とｎ+型
層２２、ｐ型アノード層５より構成されるＭＯＳＦＥＴ
が導通状態となる。これにより、電極２３を介して電子
と正孔が交換されてｐ型アノード層５からｎ型ベース層
１に正孔ｈが注入されるので、低オン電圧特性を維持す
る。

【００１９】

【発明の効果】以上詳述したように、本発明によれば、
逆並列還流ダイオードの機能が内臓され、順方向では、
ゲート電極信号に応じて、第２導電型ベース層からの第
２導電型キャリアの注入・排出によってオン・オフする
スイッチング機能を有し、逆方向では、第２導電型アノ
ード層と第１導電型ドレイン層との電位差に応じて導通
・非導通が決まる導通特性を有するので、誘導負荷によ
り逆起電力が発生すると自動的に、半導体素子が逆方向
にターンオンする。よって、逆並列還流ダイオードが不
要になる結果、高電流密度化と高速化を図ることがで
き、小型化と高性能化を実現できる半導体素子を提供で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体素子の
要部構造を示す断面図。

【図２】第１の実施の形態に係る半導体素子がスイッチ
ング素子として機能している状態の動作およびゲート駆
動方法を示すタイムチャート。

【図３】第１の実施の形態に係る半導体素子がスイッチ
ング素子として機能している状態の、オン状態のキャリ
アの流れを示す模式図。

【図４】第１の実施の形態に係る半導体素子がスイッチ
ング素子として機能している状態の電流−電圧特性を示
す特性図。

【図５】第１の実施の形態に係る半導体素子がスイッチ
ング素子として機能している状態の、ターンオフ時のキ
ャリアの流れを示す模式図。

【図６】第１の実施の形態に係る半導体素子が還流ダイ
オードとして機能している状態の動作を示すタイムチャ
ート。

【図７】第１の実施の形態に係る半導体素子が還流ダイ
オードとして機能している状態の、オン状態のキャリア
の流れを示す模式図。

【図８】第１の実施の形態に係る半導体素子が還流ダイ
オードとして機能している状態の、逆回復状態のキャリ
アの流れを示す模式図。

【図９】第１の実施の形態に係る半導体素子がスイッチ
ング素子として機能している状態の、電流利得のｐ型ベ
ース層幅依存性を説明するための模式図。

【図１０】第１の実施の形態に係る半導体素子がスイッ
チング素子として機能している状態の、電流利得のｐ型
ベース層幅依存性を示す特性図。

【図１１】第１の実施の形態に係る半導体素子がスイッ
チング素子として機能している状態の、電流利得のセル
幅（単位構造幅）依存性を説明するための模式図。

【図１２】第１の実施の形態に係る半導体素子がスイッ
チング素子として機能している状態の、電流利得のセル
幅（単位構造幅）依存性を示す特性図。

【図１３】第１の実施の形態に係る半導体素子がスイッ
チング素子として機能している状態の、電流利得のｐ型
ベース層／ｐ型アノード層間隔依存性を説明するための
模式図。

【図１４】第１の実施の形態に係る半導体素子がスイッ
チング素子として機能している状態の、電流利得のｐ型
ベース層／ｐ型アノード層間隔依存性を説明するための
模式図。

【図１５】本発明の第２の実施の形態に係る半導体素子
の要部構造を示す断面図。

【図１６】本発明の第３の実施の形態に係る半導体素子
の要部構造を示す断面図。

【図１７】本発明の第４の実施の形態に係る半導体素子
の要部構造を示す断面図。

【図１８】本発明の第５の実施の形態に係る半導体素子
の要部構造を示す断面図。

【図１９】本発明の第５の実施形態に関わる半導体素子
が還流ダイオードとして機能している場合のオン状態の
キャリア濃度分布を示す図。

【図２０】従来のダイオードのオン状態のキャリア濃度
分布を示す図。

【図２１】本発明の第６の実施の形態に係る半導体素子
の要部構造を示す断面図。

【図２２】第６の実施の形態に係る半導体素子がスイッ
チング素子として機能している状態の動作およびゲート
駆動方法を示すタイムチャート。

【図２３】第６の実施の形態に係る半導体素子が還流ダ
イオードとして機能している状態の動作およびゲート駆
動方法を示すタイムチャート。

【図２４】本発明の第７の実施の形態に係る半導体素子
の要部構造を示す断面図。

【図２５】本発明の第８の実施の形態に係る半導体素子
の要部構造を示す断面図。

【図２６】第８の実施の形態に係る半導体素子の等価回
路を示す図。

【図２７】第８の実施の形態に係る半導体素子がスイッ
チング素子として機能している状態の動作およびゲート
駆動方法を示すタイムチャート。

【図２８】第８の実施の形態に係る半導体素子がスイッ
チング素子として機能している状態の、オン状態のキャ
リアの流れを示す模式図。

【図２９】第８の実施の形態に係る半導体素子が還流ダ
イオードとして機能している状態の、オン状態のキャリ
アの流れを示す模式図。

【図３０】本発明の第９の実施の形態に係る半導体素子
の要部構造を示す断面図。

【図３１】従来の一般的なインバータ回路を示す回路
図。

【図３２】従来の一般的なインバータ回路の動作を説明
するためのタイムチャート。

【図３３】従来の一般的なインバータ回路の動作を説明
するためのタイムチャート。

【図３４】従来の一般的なインバータ回路のＰＷＭ制御
された出力電圧波形を示すタイムチャート。

【符号の説明】

１高抵抗ｎ型ベース層２ｎ型ドレイン層３ｐ型ベース層４ｎ型ソース層５ｐ型アノード層６ゲート電極７ドレイン電極８ソース電極９アノード電極１０ｐ+型層（高濃度ｐ型層）１１ｐ+型層（高濃度ｐ型層）１２ｎ+型層（高濃度ｎ型層）１３ショットキー接合１４ｐ型ゲート層１５第２のゲート電極１６抵抗１７ゲート絶縁膜１８絶縁ゲート電極１９ｎ型ウェル層２０ｐ型ソース層２１第２のｎ型ソース層２２ｎ+型層２３電極２４第２のゲート電極

Claims

【特許請求の範囲】

【請求項１】高抵抗の第１導電型ベース層と、前記第１導電型ベース層の一方の表面上に形成された第
１導電型ドレイン層と、前記第１導電型ベース層の他方の表面に選択的に形成さ
れた複数の第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型
ソース層と、前記第１導電型ベース層の他方の表面で、前記第２導電
型ベース層とは異なる領域に形成された複数の第２導電
型アノード層と、前記第２導電型ベース層の表面に形成されたゲート電極
と、前記第１導電型ドレイン層に形成された第１の主電極
と、前記第１導電型ソース層に形成された第２の主電極と、前記第２導電型アノード層の表面に形成され、且つ前記
第２の主電極と電気的に接続されたアノード電極と、を
備えた半導体素子。
【請求項２】前記第２導電型ベース層と前記第２導電型
アノード層とが相互に所定距離離れて複数形成されてい
ることを特徴とする請求項１記載の半導体素子。
【請求項３】前記所定距離がキャリアの有効拡散長の１
／２より大きいことを特徴とする請求項２記載の半導体
素子。
【請求項４】前記第１導電型ベース層の他方の表面で、
前記第２導電型ベース層ならびに前記第２導電型アノー
ド層とは異なる領域に形成された第２導電型ゲート層
と、前記第２導電型ゲート層の表面に形成され、且つ抵抗を
介して前記ゲート電極と電気的に接続された第２のゲー
ト電極と、を備えたことを特徴とする請求項１乃至３記
載の半導体素子。
【請求項５】前記第２導電型ベース層と前記第２導電型
アノード層との間の前記第１導電型ベース層にゲート絶
縁膜を介して設けられ、且つ前記ゲート電極と電気的に
接続された絶縁ゲート電極を備えたことを特徴とする請
求項１乃至３記載の半導体素子。
【請求項６】前記第２導電型アノード層内に第１導電型
ウェル層が形成され、この第１導電型ウェル層表面に第
２導電型ソース層が形成され、この第２導電型ソース層
と前記第２導電型アノード層との間の前記第１導電型ウ
ェル層表面にゲート絶縁膜を介して絶縁ゲート電極が設
けられ、この絶縁ゲート電極が前記ゲート電極と電気的
に接続されていることを特徴とする請求項１乃至３記載
の半導体素子。