JP2688510B2 - ゲートターンオフサイリスタの駆動方法 - Google Patents
ゲートターンオフサイリスタの駆動方法Info
- Publication number
- JP2688510B2 JP2688510B2 JP63307028A JP30702888A JP2688510B2 JP 2688510 B2 JP2688510 B2 JP 2688510B2 JP 63307028 A JP63307028 A JP 63307028A JP 30702888 A JP30702888 A JP 30702888A JP 2688510 B2 JP2688510 B2 JP 2688510B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gto
- element section
- current
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ゲートターンオフサイリスタの駆動方法に
係り、特に電力用の大容量平型のゲートターンオフサイ
リスタに好適な駆動方法に関する。
係り、特に電力用の大容量平型のゲートターンオフサイ
リスタに好適な駆動方法に関する。
［従来の技術］ 近年、半導体装置の進歩は著しく、これに伴つて、そ
のスペツクに対する要求も留まるところを知らない趨勢
にある。
のスペツクに対する要求も留まるところを知らない趨勢
にある。
そして、このような半導体装置の１にゲートターンオ
フサイリスタ（以下、GTOという）があり、そのオン電
圧の低減と、遮断耐量の向上が常に併存して望まれてい
る状態にある。
フサイリスタ（以下、GTOという）があり、そのオン電
圧の低減と、遮断耐量の向上が常に併存して望まれてい
る状態にある。
ところで、従来から、このGTOの遮断耐量の向上に関
しては、特開昭62-1281号公報などによる、いわゆる埋
込ゲート構造によるGTOや、電気学会研究会資料「EDD-8
4-74」による、短冊形に分割されたカソードエミツタの
幅を狭くしたGTOなどが知られている。
しては、特開昭62-1281号公報などによる、いわゆる埋
込ゲート構造によるGTOや、電気学会研究会資料「EDD-8
4-74」による、短冊形に分割されたカソードエミツタの
幅を狭くしたGTOなどが知られている。
［発明が解決しようとする課題］ 上記従来技術では、GTOのオン電圧の増加について配
慮がされておらず、遮断耐量の向上に伴つてオン電圧が
増加してしまうため、これらの協調が必要で、遮断耐量
の向上に制限を受けてしまうという問題があつた。
慮がされておらず、遮断耐量の向上に伴つてオン電圧が
増加してしまうため、これらの協調が必要で、遮断耐量
の向上に制限を受けてしまうという問題があつた。
本発明の目的は、オン電圧の著しい増加を伴わずに、
充分に遮断耐量の向上が容易に得られるようにしたGTO
の駆動方法を提供することにある。
充分に遮断耐量の向上が容易に得られるようにしたGTO
の駆動方法を提供することにある。
［課題を解決するための手段］ 上記目的は、それぞれがゲート電極を有する第１の素
子部と第２の素子部を備え、第１の素子部の遮断耐量特
性は第２の素子部よりも高く、第２の素子部のオン電圧
は前記第１の素子部よりも低くされているゲートターン
オフサイリスタの駆動方法において、ゲートターンオフ
サイリスタが導通していて、第１の素子部と第２の素子
部とにそれぞれ負荷電流が流れているときは、第１の素
子部のゲート電極と第２の素子部のゲート電極にそれぞ
れオン用のゲート電流を流し、ゲートターンオフサイリ
スタをオフするときには、第１の素子部のゲート電極に
オン用の電流を流したまま、第２の素子部のゲート電極
に流すゲート電流をオン用のゲート電流からオフ用のゲ
ート電流に切り替えて、第２の素子部に流れる負荷電流
を第１の素子部に転流させ、第１の素子部に負荷電流が
転流した後、第２の素子部のゲート電極にオフ用のゲー
ト電流を流したまま、第１の素子部のゲート電極に流れ
るゲート電流を、オン用のゲート電流からオフ用のゲー
ト電流に切り替えるようにして達成される。
子部と第２の素子部を備え、第１の素子部の遮断耐量特
性は第２の素子部よりも高く、第２の素子部のオン電圧
は前記第１の素子部よりも低くされているゲートターン
オフサイリスタの駆動方法において、ゲートターンオフ
サイリスタが導通していて、第１の素子部と第２の素子
部とにそれぞれ負荷電流が流れているときは、第１の素
子部のゲート電極と第２の素子部のゲート電極にそれぞ
れオン用のゲート電流を流し、ゲートターンオフサイリ
スタをオフするときには、第１の素子部のゲート電極に
オン用の電流を流したまま、第２の素子部のゲート電極
に流すゲート電流をオン用のゲート電流からオフ用のゲ
ート電流に切り替えて、第２の素子部に流れる負荷電流
を第１の素子部に転流させ、第１の素子部に負荷電流が
転流した後、第２の素子部のゲート電極にオフ用のゲー
ト電流を流したまま、第１の素子部のゲート電極に流れ
るゲート電流を、オン用のゲート電流からオフ用のゲー
ト電流に切り替えるようにして達成される。
［作用］ ゲートターンオフ時には、所定の１のGTO素子部に負
荷電流を転流させることができるので、このGTO素子部
の電気的特性を所定の状態に選ぶことにより充分な遮断
耐量を与え、他方、オン電圧は、残りのGTO素子部の電
気的特性の選択により充分に低く抑えることができ、両
者の協調とは無関係に、オン電圧の増加を伴わずに遮断
耐量の向上が可能になる。
荷電流を転流させることができるので、このGTO素子部
の電気的特性を所定の状態に選ぶことにより充分な遮断
耐量を与え、他方、オン電圧は、残りのGTO素子部の電
気的特性の選択により充分に低く抑えることができ、両
者の協調とは無関係に、オン電圧の増加を伴わずに遮断
耐量の向上が可能になる。
［従来の技術］ 以下、本発明によるGTOの駆動方法について、図示の
実施例により詳細に説明する。
実施例により詳細に説明する。
第１図及び第２図は、本発明による駆動方法が適用対
象とするGTOの一例を示したもので、ここでは、電力用
の比較的大容量の円板状（平型）GTOの場合について示
しており、図では、円形の1/4について示したものであ
り、第１図は平面図、第２図は断面図を示し、円形の半
導体基体１の表面に、複数の短冊状のｎ型のカソードエ
ミツタ層２が放射状に配列形成され、それらの周囲には
ｐ型のカソードベース層３が露出するようにして設けら
れている。
象とするGTOの一例を示したもので、ここでは、電力用
の比較的大容量の円板状（平型）GTOの場合について示
しており、図では、円形の1/4について示したものであ
り、第１図は平面図、第２図は断面図を示し、円形の半
導体基体１の表面に、複数の短冊状のｎ型のカソードエ
ミツタ層２が放射状に配列形成され、それらの周囲には
ｐ型のカソードベース層３が露出するようにして設けら
れている。
このカソードベース層３は、その表面に同心状の円形
をなして形成されている溝部７により、内側のａ部分
と、外側のｂ部分とに区画されており、これらの部分ご
とに独立して、２個のゲート電極20,21が、それぞれ複
数の短冊状のカソードエミツタ層２を取り囲むようにし
て設けられており、この結果、この実施例によるGTO
は、GTO素子部ａとGTO素子部ｂの２個のGTO素子部が独
立に、１個の半導体基体１に形成されていることにな
る。
をなして形成されている溝部７により、内側のａ部分
と、外側のｂ部分とに区画されており、これらの部分ご
とに独立して、２個のゲート電極20,21が、それぞれ複
数の短冊状のカソードエミツタ層２を取り囲むようにし
て設けられており、この結果、この実施例によるGTO
は、GTO素子部ａとGTO素子部ｂの２個のGTO素子部が独
立に、１個の半導体基体１に形成されていることにな
る。
さらに、このｐ型のカソードベース層３の内部には、
同じくｐ型で、カソードベース層３よりも低抵抗特性の
半導体層４が設けてあり、これにより、いわゆる埋込ゲ
ート構造に作られている。
同じくｐ型で、カソードベース層３よりも低抵抗特性の
半導体層４が設けてあり、これにより、いわゆる埋込ゲ
ート構造に作られている。
上記したように、この実施例では、溝部７を境にし
て、ａとｂの２個のGTO素子部が形成されているが、こ
こで、GTO素子部ａは、その短冊状のカソードエミツタ
層２の直下の半導体層４の分布間隔が、GTO素子部ｂで
のそれよりも狭く作られており、これにより、GTO素子
部ａの方がゲート引き抜き抵抗が低くなるようにしてあ
る。そして、この結果、このGTO素子部ａの方が、GTO素
子部ｂよりも遮断耐量が大きくなつている。
て、ａとｂの２個のGTO素子部が形成されているが、こ
こで、GTO素子部ａは、その短冊状のカソードエミツタ
層２の直下の半導体層４の分布間隔が、GTO素子部ｂで
のそれよりも狭く作られており、これにより、GTO素子
部ａの方がゲート引き抜き抵抗が低くなるようにしてあ
る。そして、この結果、このGTO素子部ａの方が、GTO素
子部ｂよりも遮断耐量が大きくなつている。
他方、オン電圧についてみると、カソードベース層３
の抵抵抗半導体層４が存在する部分は、導通領域にはな
らないため、半導体層４の分布間隔が広いGTO素子部ｂ
では、導通領域が広く、当然オン電圧が低くなつてい
る。
の抵抵抗半導体層４が存在する部分は、導通領域にはな
らないため、半導体層４の分布間隔が広いGTO素子部ｂ
では、導通領域が広く、当然オン電圧が低くなつてい
る。
複数の短冊状のカソードエミツタ層２には全て電極30
が設けられており、これらは共通のカソード端子50に接
続される。
が設けられており、これらは共通のカソード端子50に接
続される。
また、図において、６はｐ型のアノードエミツタ層で
あり、このアノードエミツタ層６にはアノード電極40が
設けられ、アノード端子51に接続されている。
あり、このアノードエミツタ層６にはアノード電極40が
設けられ、アノード端子51に接続されている。
他方、各ゲート電極20,21は、それぞれ独立に、各々
のゲート端子52,53に接続されている。
のゲート端子52,53に接続されている。
次に、この実施例の動作について説明する。
以上の説明から明らかなように、この実施例では、GT
O素子部がａ部とｂ部とに区分され、これに、ゲート電
極20,21が分離して設けられているから、これらのGTO素
子部ａとｂとは独立して制御動作させることができる。
O素子部がａ部とｂ部とに区分され、これに、ゲート電
極20,21が分離して設けられているから、これらのGTO素
子部ａとｂとは独立して制御動作させることができる。
そこで、この実施例では、オン状態では、オン電圧の
低いｂ部に負荷電流を流すと共に、ターンオフ時には、
まずゲート端子52にオンゲート信号を、ゲート端子53に
オフゲート信号を供給して遮断耐量の大きなａ部へ負荷
電流を転流させてからそこで電流遮断するようにし、こ
れにより低オン電圧かつ高遮断耐量のGTOを実現したも
のである。
低いｂ部に負荷電流を流すと共に、ターンオフ時には、
まずゲート端子52にオンゲート信号を、ゲート端子53に
オフゲート信号を供給して遮断耐量の大きなａ部へ負荷
電流を転流させてからそこで電流遮断するようにし、こ
れにより低オン電圧かつ高遮断耐量のGTOを実現したも
のである。
なお、GTO素子部ａとｂとの特性を異ならせる方法と
しては、本実施例のように低抵抗半導体層４のパターン
構造によるもののほか、この半導体層４の不純物濃度が
ａ部ではｂ部よりも高くなるようにし、これによりカソ
ードエミツタ層２からの電子の注入を抑える方法もあ
る。また、アノード側の接合構造を、いわゆるアノード
エミツタ短絡構造にしてもよい。
しては、本実施例のように低抵抗半導体層４のパターン
構造によるもののほか、この半導体層４の不純物濃度が
ａ部ではｂ部よりも高くなるようにし、これによりカソ
ードエミツタ層２からの電子の注入を抑える方法もあ
る。また、アノード側の接合構造を、いわゆるアノード
エミツタ短絡構造にしてもよい。
第３図は本発明の別の実施例を示す縦方向断面図であ
る。
る。
この実施例は、GTO素子部ａに選択的にライフタイム
キラーをドープして過剰キヤリアを減少させることによ
り、このａ部の遮断耐量を高めたものであり、各部の符
号は第１図の実施例と同じである。
キラーをドープして過剰キヤリアを減少させることによ
り、このａ部の遮断耐量を高めたものであり、各部の符
号は第１図の実施例と同じである。
ところで、GTO素子部の一方の遮断耐量を他方より高
くする他の方法としては、アノードエミツタ短絡構造や
カソードエミツタ構造によるものがある。
くする他の方法としては、アノードエミツタ短絡構造や
カソードエミツタ構造によるものがある。
第４図はGTO素子部のａ部とｂ部でアノードエミツタ
短絡構造を変えた実施例であるが、カソード側の平面パ
ターンは第１図と同じなので、第１図中のAA'及びBB'に
おける縦方向断面図だけを示した。
短絡構造を変えた実施例であるが、カソード側の平面パ
ターンは第１図と同じなので、第１図中のAA'及びBB'に
おける縦方向断面図だけを示した。
アノード側にはｎ型のアノードベース層５と同じ導電
型で、かつ不純物濃度が高い短絡用半導体層８が部分的
に設けられ、該短絡用半導体層８によつてアノードベー
ス層５がアノード電極40に接続されるようになつてい
る。
型で、かつ不純物濃度が高い短絡用半導体層８が部分的
に設けられ、該短絡用半導体層８によつてアノードベー
ス層５がアノード電極40に接続されるようになつてい
る。
そして、GTO素子部ａのアノードエミツタ層６の幅XPA
はｂ部のそれXPBよりも狭く、かつ短絡用半導体XnAはｂ
部におけるXnBよりも広くなつている。そして、アノー
ド側におけるアノードエミツタ層６と短絡用半導体層８
の面積比は、ａ部では（XPA/XnA）、ｂ部では（XPB/X
nB）となるから、上述したように寸法を設定すると、
（XPA/XnA）＞（XPB/XnB）となる。すなわちａ部の方が
アノードエミツタ層６の面積比率が小さいので、アノー
ドエミツタ層６からのホールの注入が抑えられている。
従つてａ部の遮断耐量をｂ部より高くすることができる
のである。
はｂ部のそれXPBよりも狭く、かつ短絡用半導体XnAはｂ
部におけるXnBよりも広くなつている。そして、アノー
ド側におけるアノードエミツタ層６と短絡用半導体層８
の面積比は、ａ部では（XPA/XnA）、ｂ部では（XPB/X
nB）となるから、上述したように寸法を設定すると、
（XPA/XnA）＞（XPB/XnB）となる。すなわちａ部の方が
アノードエミツタ層６の面積比率が小さいので、アノー
ドエミツタ層６からのホールの注入が抑えられている。
従つてａ部の遮断耐量をｂ部より高くすることができる
のである。
さらに第５図の実施例は、第４図と同様に、縦方向断
面図で示してあるが、ここではカソード側のみを示し
た。
面図で示してあるが、ここではカソード側のみを示し
た。
図のように、ａ部におけるカソードエミツタ層の幅WA
はｂ部のそれWBよりも狭くしてあり、従つてゲート引き
抜き抵抗はａ部の方が小さくなるので遮断耐量を大きく
できるのである。
はｂ部のそれWBよりも狭くしてあり、従つてゲート引き
抜き抵抗はａ部の方が小さくなるので遮断耐量を大きく
できるのである。
なお、以上述べた各方法は併用可能である。
次に、第６図並びに第７図は本発明によるGTOの駆動
方法を示す。なお、簡単のために、GTOは回路図にて示
した。
方法を示す。なお、簡単のために、GTOは回路図にて示
した。
まず、第６図では、オンゲート信号並びにオフゲート
信号を発生するゲート回路101をGTO素子部ａ及びｂのそ
れぞれに接続する。
信号を発生するゲート回路101をGTO素子部ａ及びｂのそ
れぞれに接続する。
次に、第７図のタイミングチヤートにより、この実施
例の動作について説明する。なお、ここでは、GTOが動
作原理上有する、動作遅れ時間は無視して表示してあ
る。
例の動作について説明する。なお、ここでは、GTOが動
作原理上有する、動作遅れ時間は無視して表示してあ
る。
第７図において、（ａ）は負荷電流iL、（ｂ）はGTO
素子部ｂのアノード電流iA1、（ｃ）はGTO素子部ｂのゲ
ート電流iG1、（ｄ）はGTO素子部ａのアノード電流
iA2、（ｅ）はGTO素子部ａのゲート電流iG2（いずれも
第６図参照）である。
素子部ｂのアノード電流iA1、（ｃ）はGTO素子部ｂのゲ
ート電流iG1、（ｄ）はGTO素子部ａのアノード電流
iA2、（ｅ）はGTO素子部ａのゲート電流iG2（いずれも
第６図参照）である。
まず、オン動作について説明すると、いま、時刻t
1で、ゲート回路101により、GTO素子部ｂのゲート電流i
G1とGTO素子部ａのゲート電流iG2とが立ち上げられる
と、これに応じて両GTO素子部a,bが共にオンされ、GTO
素子部ｂのアノード電流iA1とGTO素子部ａのアノード電
流iA2とが流れだし、この結果、所定の負荷電流iLを流
通させる。
1で、ゲート回路101により、GTO素子部ｂのゲート電流i
G1とGTO素子部ａのゲート電流iG2とが立ち上げられる
と、これに応じて両GTO素子部a,bが共にオンされ、GTO
素子部ｂのアノード電流iA1とGTO素子部ａのアノード電
流iA2とが流れだし、この結果、所定の負荷電流iLを流
通させる。
しかしながら、上述したように、GTO素子部ｂのオン
電圧の方が、GTO素子部ａのそれよりも充分に低くなる
ように作られているから、負荷電流iL（＝iA1＋iA2）で
はあるが、両素子部が導通したときには（iA1≫iA2）と
なり、負荷電流iLのほとんどはGTO素子部ｂに流れ、負
荷電流iL（iL≒iA1）となるので、この状態では充分に
低いオン電圧での動作が得られることになる。
電圧の方が、GTO素子部ａのそれよりも充分に低くなる
ように作られているから、負荷電流iL（＝iA1＋iA2）で
はあるが、両素子部が導通したときには（iA1≫iA2）と
なり、負荷電流iLのほとんどはGTO素子部ｂに流れ、負
荷電流iL（iL≒iA1）となるので、この状態では充分に
低いオン電圧での動作が得られることになる。
次に、オフ動作について説明すると、時刻t2では、ま
ず、GTO素子部ｂのゲート電流iG1だけを立ち下げてオフ
用のゲート電流に切換え、これによりGTO素子部ｂをオ
フさせる。従つて、GTO素子部ｂのアノード電流iA1は、
この時刻t2で遮断されて零にされてしまい（第７図
（ｃ），（ｂ））、この結果、時刻t2以降、負荷電流iL
は全てGTO素子部ａに転流され、（iL＝iA2）の状態とな
る。つまり、このときには、オン電圧はかなり高くなつ
ているが、負荷電流iLは高遮断耐量特性のGTO素子部ａ
に全て流れていることになる。
ず、GTO素子部ｂのゲート電流iG1だけを立ち下げてオフ
用のゲート電流に切換え、これによりGTO素子部ｂをオ
フさせる。従つて、GTO素子部ｂのアノード電流iA1は、
この時刻t2で遮断されて零にされてしまい（第７図
（ｃ），（ｂ））、この結果、時刻t2以降、負荷電流iL
は全てGTO素子部ａに転流され、（iL＝iA2）の状態とな
る。つまり、このときには、オン電圧はかなり高くなつ
ているが、負荷電流iLは高遮断耐量特性のGTO素子部ａ
に全て流れていることになる。
そこで、このあと、時刻t3で、今度はGTO素子部ａの
ゲート電流iG2を立ち下げ、オフ用のゲート電流に切換
え、これによりGTO素子部ａをオフさせるようにする
と、この高遮断耐量特性を有するGTO素子部ａによる負
荷電流iLの遮断が行われ、容易にターンオフされること
になるのである。
ゲート電流iG2を立ち下げ、オフ用のゲート電流に切換
え、これによりGTO素子部ａをオフさせるようにする
と、この高遮断耐量特性を有するGTO素子部ａによる負
荷電流iLの遮断が行われ、容易にターンオフされること
になるのである。
従つて、この実施例によれば、導通状態では、低オン
電圧特性を有するGTO素子部ｂにより負荷電流iLのほと
んどが供給されるので、低オン電圧特性が与えられ、他
方、遮断時には、低オン電圧特性を有するGTO素子部ｂ
から、一旦、高遮断耐量特性を有するGTO素子部ａに負
荷電流iLの全てが転流された後、このGTO素子部ａによ
り最終的に遮断動作されるので、高遮断耐量特性が与え
られることになり、低オン電圧特性と高遮断耐量特性と
を兼ね備えたGTOを得ることができる。
電圧特性を有するGTO素子部ｂにより負荷電流iLのほと
んどが供給されるので、低オン電圧特性が与えられ、他
方、遮断時には、低オン電圧特性を有するGTO素子部ｂ
から、一旦、高遮断耐量特性を有するGTO素子部ａに負
荷電流iLの全てが転流された後、このGTO素子部ａによ
り最終的に遮断動作されるので、高遮断耐量特性が与え
られることになり、低オン電圧特性と高遮断耐量特性と
を兼ね備えたGTOを得ることができる。
次に、第８図は本発明のさらに別の一実施例で、この
実施例は、第６図の実施例にゲート回路104を付加した
もので、まず、このゲート回路104によりGTO素子部ｂの
ゲート端子53からオフゲート電流を引き抜くと共に、こ
のオフゲート電流をGTO素子部ａのゲート端子52に、今
度はオンゲート信号として供給し、これにより、このGT
O素子部ａをターンオンさせ、GTO素子部ｂに流れていた
負荷電流をGTO素子部ａに転流させる。そして、この直
後にゲート回路102からオフゲート信号を端子52に供給
し、このGTO素子部ａに転流されている負荷電流を遮断
するのである。なお、ゲート回路103はGTO素子部ｂをタ
ーンオンさせるためのものである。
実施例は、第６図の実施例にゲート回路104を付加した
もので、まず、このゲート回路104によりGTO素子部ｂの
ゲート端子53からオフゲート電流を引き抜くと共に、こ
のオフゲート電流をGTO素子部ａのゲート端子52に、今
度はオンゲート信号として供給し、これにより、このGT
O素子部ａをターンオンさせ、GTO素子部ｂに流れていた
負荷電流をGTO素子部ａに転流させる。そして、この直
後にゲート回路102からオフゲート信号を端子52に供給
し、このGTO素子部ａに転流されている負荷電流を遮断
するのである。なお、ゲート回路103はGTO素子部ｂをタ
ーンオンさせるためのものである。
［発明の効果］ 本発明によれば、単一の素子として、低オン電圧特性
と高遮断耐量特性とを兼ね備えたGTOを容易に実現する
ことができ、電力変換装置などのローコスト化と高性能
化に大きく寄与することができる。
と高遮断耐量特性とを兼ね備えたGTOを容易に実現する
ことができ、電力変換装置などのローコスト化と高性能
化に大きく寄与することができる。
第１図は本発明によるゲートターンオフサイリスタの一
実施例を示す平面図、第２図はその半径方向の縦断面
図、第３図は本発明の他の一実施例を示す縦断面図、第
４図はアノード・エミツタ短絡構造による本発明の一実
施例を示す縦断面図、第５図はカソード・エミツタ層の
幅を変えた本発明の一実施例を示す縦断面図、第６図は
本発明によるゲートターンオフサイリスタの駆動回路の
一実施例を示す回路図、第７図はその動作説明用のタイ
ミングチヤート、第８図は駆動回路の他の一実施例を示
す回路図である。 １……半導体基体、２……カソードエミツタ層、３……
カソードベース層、４……低抵抗半導体層、５……アノ
ードベース層、６……アノードエミツタ層、７……溝
部、20,21……ゲート電極。
実施例を示す平面図、第２図はその半径方向の縦断面
図、第３図は本発明の他の一実施例を示す縦断面図、第
４図はアノード・エミツタ短絡構造による本発明の一実
施例を示す縦断面図、第５図はカソード・エミツタ層の
幅を変えた本発明の一実施例を示す縦断面図、第６図は
本発明によるゲートターンオフサイリスタの駆動回路の
一実施例を示す回路図、第７図はその動作説明用のタイ
ミングチヤート、第８図は駆動回路の他の一実施例を示
す回路図である。 １……半導体基体、２……カソードエミツタ層、３……
カソードベース層、４……低抵抗半導体層、５……アノ
ードベース層、６……アノードエミツタ層、７……溝
部、20,21……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八尾 勉 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 寺沢 義雄 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭62−282461（ＪＰ，Ａ) 特開 昭55−27641（ＪＰ，Ａ) 特開 昭57−153467（ＪＰ，Ａ)
Claims (1)
- 【請求項１】それぞれがゲート電極を有する第１の素子
部と第２の素子部を備え、前記第１の素子部の遮断耐量
特性は前記第２の素子部よりも高く、前記第２の素子部
のオン電圧は前記第１の素子部よりも低くされているゲ
ートターンオフサイリスタの駆動方法において、 前記ゲートターンオフサイリスタが導通していて、前記
第１の素子部と前記第２の素子部とにそれぞれ負荷電流
が流れているときは、 前記第１の素子部のゲート電極と前記第２の素子部のゲ
ート電極にそれぞれオン用のゲート電流を流し、 前記ゲートターンオフサイリスタをオフするときには、 前記第１の素子部のゲート電極にオン用の電流を流した
まま、前記第２の素子部のゲート電極に流すゲート電流
をオン用のゲート電流からオフ用のゲート電流に切り替
えて、前記第２の素子部に流れる負荷電流を前記第１の
素子部に転流させ、 前記第１の素子部に負荷電流が転流した後、前記第２の
素子部のゲート電極にオフ用のゲート電流を流したま
ま、前記第１の素子部のゲート電極に流れるゲート電流
を、オン用のゲート電流からオフ用のゲート電流に切り
替えることを特徴とするゲートターンオフサイリスタの
駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307028A JP2688510B2 (ja) | 1988-12-06 | 1988-12-06 | ゲートターンオフサイリスタの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307028A JP2688510B2 (ja) | 1988-12-06 | 1988-12-06 | ゲートターンオフサイリスタの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153569A JPH02153569A (ja) | 1990-06-13 |
| JP2688510B2 true JP2688510B2 (ja) | 1997-12-10 |
Family
ID=17964162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307028A Expired - Lifetime JP2688510B2 (ja) | 1988-12-06 | 1988-12-06 | ゲートターンオフサイリスタの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2688510B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4234829C2 (de) * | 1992-10-15 | 1996-01-18 | Siemens Ag | GTO-Thyristor |
| JP3891559B2 (ja) * | 2002-07-01 | 2007-03-14 | 株式会社デンソー | 多相インバータモジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607394B2 (ja) * | 1978-08-18 | 1985-02-23 | 株式会社明電舎 | 半導体制御素子 |
| JPS57153467A (en) * | 1981-03-18 | 1982-09-22 | Hitachi Ltd | Semiconductor device |
| JPS62282461A (ja) * | 1986-05-30 | 1987-12-08 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
-
1988
- 1988-12-06 JP JP63307028A patent/JP2688510B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02153569A (ja) | 1990-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4967244A (en) | Power semiconductor component with switch-off facility | |
| JP3382172B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| US4969028A (en) | Gate enhanced rectifier | |
| EP0280535A2 (en) | Conductivity-modulation metal oxide semiconductor field effect transistor | |
| US5089864A (en) | Insulated gate type semiconductor device | |
| US20110129967A1 (en) | Three-terminal power device with high switching speed and manufacturing process | |
| JPH10163469A (ja) | ダイオードおよびその駆動方法 | |
| JP2743057B2 (ja) | 半導体装置 | |
| US5698867A (en) | Turn-off, MOS-controlled, power semiconductor component | |
| EP0177665B1 (en) | Self turnoff type semiconductor switching device | |
| EP0108273A2 (en) | A gate controlled semiconductor device | |
| US6137122A (en) | Latch-up controllable insulated gate bipolar transistor | |
| EP0065346A2 (en) | Semiconductor switching device | |
| JP2687163B2 (ja) | ターンオフ可能なサイリスタ | |
| US5625203A (en) | Controlled turn-off power semiconductor device | |
| JP2688510B2 (ja) | ゲートターンオフサイリスタの駆動方法 | |
| US4581626A (en) | Thyristor cathode and transistor emitter structures with insulator islands | |
| EP0081642B1 (en) | Multicellular thyristor | |
| US5350935A (en) | Semiconductor device with improved turn-off capability | |
| JP2000311998A (ja) | 絶縁ゲートターンオフサイリスタ | |
| US5111268A (en) | Semiconductor device with improved turn-off capability | |
| US4825270A (en) | Gate turn-off thyristor | |
| US5296725A (en) | Integrated multicelled semiconductor switching device for high current applications | |
| JPS6141146B2 (ja) | ||
| JPH0345536B2 (ja) |