JPH10163469A - ダイオードおよびその駆動方法 - Google Patents
ダイオードおよびその駆動方法Info
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- JPH10163469A JPH10163469A JP8319423A JP31942396A JPH10163469A JP H10163469 A JPH10163469 A JP H10163469A JP 8319423 A JP8319423 A JP 8319423A JP 31942396 A JP31942396 A JP 31942396A JP H10163469 A JPH10163469 A JP H10163469A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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Abstract
(57)【要約】
【課題】低いオン抵抗およびソフトリカバリを同時に実
現できる電力用ダイオードを提供すること。 【解決手段】Ｎ- 型ベース層１の表面にＰ型エミッタ層
２、裏面にＮ+ 型エミッタ層を形成し、さらにＰ型エミ
ッタ層２の表面にＮ- 型ベース層１に達する深さのトレ
ンチ溝を形成し、このトレンチ溝内にゲート絶縁膜３を
介してゲート電極４を埋め込み形成する。
現できる電力用ダイオードを提供すること。 【解決手段】Ｎ- 型ベース層１の表面にＰ型エミッタ層
２、裏面にＮ+ 型エミッタ層を形成し、さらにＰ型エミ
ッタ層２の表面にＮ- 型ベース層１に達する深さのトレ
ンチ溝を形成し、このトレンチ溝内にゲート絶縁膜３を
介してゲート電極４を埋め込み形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオード、特に
電力用ダイオードおよびその駆動方法に関する。
電力用ダイオードおよびその駆動方法に関する。
【０００２】
【従来の技術】電力用半導体素子の１つとして、電力用
ダイオードが良く知られている。図１１に、従来の電力
用ダイオードの素子構造およびオン状態のときのキャリ
アプロファイルを示す。
ダイオードが良く知られている。図１１に、従来の電力
用ダイオードの素子構造およびオン状態のときのキャリ
アプロファイルを示す。
【０００３】図中、９１は高抵抗のＮ- 型ベース層を示
しており、このＮ- 型ベース層９１の表面には、高不純
物濃度のＰ+ 型エミッタ層９２が形成されている。一
方、Ｎ- 型ベース層９１の裏面には、高不純物濃度のＮ
+ 型エミッタ層９３が形成されている。そして、Ｐ+ 型
エミッタ層９２、Ｎ+ 型エミッタ層９３には、それぞ
れ、アノード電極９４、カソード電極９５が設けられて
いる。
しており、このＮ- 型ベース層９１の表面には、高不純
物濃度のＰ+ 型エミッタ層９２が形成されている。一
方、Ｎ- 型ベース層９１の裏面には、高不純物濃度のＮ
+ 型エミッタ層９３が形成されている。そして、Ｐ+ 型
エミッタ層９２、Ｎ+ 型エミッタ層９３には、それぞ
れ、アノード電極９４、カソード電極９５が設けられて
いる。
【０００４】この種の電力用ダイオードには、低いオン
抵抗、速いスイッチングスピード（短い逆回復時間）、
ソフトリカバリなどの素子特性が求められている。従来
から良く知られているように、低いオン抵抗を実現する
には、Ｐ+ 型エミッタ層９２およびＮ+ 型エミッタ層９
３のキャリアの注入効率をできるだけ高くして、Ｎ- 型
ベース層９１内の導電変調をできるだけ深く起こした方
が良い。
抵抗、速いスイッチングスピード（短い逆回復時間）、
ソフトリカバリなどの素子特性が求められている。従来
から良く知られているように、低いオン抵抗を実現する
には、Ｐ+ 型エミッタ層９２およびＮ+ 型エミッタ層９
３のキャリアの注入効率をできるだけ高くして、Ｎ- 型
ベース層９１内の導電変調をできるだけ深く起こした方
が良い。
【０００５】一方、速いスイッチングスピードを実現す
るためには、Ｐ+ 型エミッタ層９２およびＮ+ 型エミッ
タ層９３のキャリアの注入効率をできるだけ低くして、
逆回復時直前のＮ- 型ベース層９１内の蓄積キャリアの
量をできるだけ少なくした方が良い。
るためには、Ｐ+ 型エミッタ層９２およびＮ+ 型エミッ
タ層９３のキャリアの注入効率をできるだけ低くして、
逆回復時直前のＮ- 型ベース層９１内の蓄積キャリアの
量をできるだけ少なくした方が良い。
【０００６】また、ダイオードを装置に組み込む際に求
められるソフトリカバリを実現するには、逆回復時に空
乏層が広がり始めるＰ+ 型エミッタ層９２の注入効率を
できるだけ低く、かつＮ+ 型エミッタ層９３の注入効率
をできるだけ高くする方が良い（Ｍ．Ｋｉｔａｇａｗａ
ｅｔ ａｌ．，Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＳＰ
ＳＤ９２，ｐｐ６０−６５，１９９２）。
められるソフトリカバリを実現するには、逆回復時に空
乏層が広がり始めるＰ+ 型エミッタ層９２の注入効率を
できるだけ低く、かつＮ+ 型エミッタ層９３の注入効率
をできるだけ高くする方が良い（Ｍ．Ｋｉｔａｇａｗａ
ｅｔ ａｌ．，Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＳＰ
ＳＤ９２，ｐｐ６０−６５，１９９２）。
【０００７】
【発明が解決しようとする課題】このように低いオン抵
抗、速いスイッチングスピードおよびソフトリカバリを
実現するのに適したエミッタ層９２，９３のエミッタ注
入効率、言い換えれば、素子オン状態の素子内のキャリ
アプロファイルはそれぞれ異なっている。
抗、速いスイッチングスピードおよびソフトリカバリを
実現するのに適したエミッタ層９２，９３のエミッタ注
入効率、言い換えれば、素子オン状態の素子内のキャリ
アプロファイルはそれぞれ異なっている。
【０００８】しかしながら、従来の電力用ダイオード
は、いったん拡散工程で形成されたエミッタ層９２，９
３のエミッタ注入効率を変えることができず、上記素子
特性間のトレードオフを改善することは困難であるとい
う問題があった。
は、いったん拡散工程で形成されたエミッタ層９２，９
３のエミッタ注入効率を変えることができず、上記素子
特性間のトレードオフを改善することは困難であるとい
う問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子特性間のトレード
オフを改善することができるダイオードおよびその駆動
方法を提供することにある。
ので、その目的とするところは、素子特性間のトレード
オフを改善することができるダイオードおよびその駆動
方法を提供することにある。
【００１０】
［構成］上記目的を達成するために、本発明に係るダイ
オード（請求項１）は、第１主面および第２主面を有す
る高抵抗の第１導電型のベース層と、このベース層の前
記第１主面の表面に形成された第２導電型のエミッタ層
と、前記ベース層の第２主面の表面に形成された第１導
電型のエミッタ層と、これら２つのエミッタ層の少なく
とも一方に形成された、前記ベース層に達する深さの複
数の溝内の各々に、ゲート絶縁膜を介して埋め込み形成
されたゲート電極とを備えていることを特徴とする。
オード（請求項１）は、第１主面および第２主面を有す
る高抵抗の第１導電型のベース層と、このベース層の前
記第１主面の表面に形成された第２導電型のエミッタ層
と、前記ベース層の第２主面の表面に形成された第１導
電型のエミッタ層と、これら２つのエミッタ層の少なく
とも一方に形成された、前記ベース層に達する深さの複
数の溝内の各々に、ゲート絶縁膜を介して埋め込み形成
されたゲート電極とを備えていることを特徴とする。
【００１１】また、本発明に係る他のダイオード（請求
項２）は、上記ダイオード（請求項１）において、前記
ゲート電極には、前記溝が形成されたエミッタ層の多数
キャリアと同極性のキャリアが、前記溝の周囲に誘起さ
れる所定の電圧が印加されることを特徴とする。
項２）は、上記ダイオード（請求項１）において、前記
ゲート電極には、前記溝が形成されたエミッタ層の多数
キャリアと同極性のキャリアが、前記溝の周囲に誘起さ
れる所定の電圧が印加されることを特徴とする。
【００１２】また、本発明に係る他のダイオード（請求
項３）は、上記ダイオード（請求項１）において、前記
ゲート電極に前記所定の電圧を印加した場合の、前記溝
が形成されたエミッタ層の注入効率が、前記ゲート電極
に前記所定の電圧を印加しない場合のそれよりも実効的
に高くなるように、前記溝が形成されたエミッタ層の本
来の注入効率が低く設定されていることを特徴とする。
項３）は、上記ダイオード（請求項１）において、前記
ゲート電極に前記所定の電圧を印加した場合の、前記溝
が形成されたエミッタ層の注入効率が、前記ゲート電極
に前記所定の電圧を印加しない場合のそれよりも実効的
に高くなるように、前記溝が形成されたエミッタ層の本
来の注入効率が低く設定されていることを特徴とする。
【００１３】また、本発明に係る他のダイオード（請求
項４）は、上記ダイオード（請求項３）において、前記
エミッタ層の不純物濃度を低くすることにより、前記エ
ミッタ層の本来の注入効率が低く設定されていることを
特徴とする。
項４）は、上記ダイオード（請求項３）において、前記
エミッタ層の不純物濃度を低くすることにより、前記エ
ミッタ層の本来の注入効率が低く設定されていることを
特徴とする。
【００１４】また、本発明に係る他のダイオード（請求
項５）は、上記ダイオード（請求項４）において、前記
エミッタ層の表面に、該エミッタ層と逆導電型の拡散層
を形成することにより、前記エミッタ層の本来の注入効
率が低く設定されていることを特徴とする。
項５）は、上記ダイオード（請求項４）において、前記
エミッタ層の表面に、該エミッタ層と逆導電型の拡散層
を形成することにより、前記エミッタ層の本来の注入効
率が低く設定されていることを特徴とする。
【００１５】また、本発明に係る他のダイオード（請求
項６）は、上記ダイオード（請求項１〜請求項５）にお
いて、前記溝を介して隣り合う２つの前記エミッタ層の
間隔（単位セルサイズ）を２Ｃ、隣り合う２つの前記溝
の間の領域の幅を２Ｗ、前記エミッタ層と前記第１導電
型ベース層との界面から前記溝の底までの距離をＤとし
たときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1
より小さく設定されていることを特徴とする。
項６）は、上記ダイオード（請求項１〜請求項５）にお
いて、前記溝を介して隣り合う２つの前記エミッタ層の
間隔（単位セルサイズ）を２Ｃ、隣り合う２つの前記溝
の間の領域の幅を２Ｗ、前記エミッタ層と前記第１導電
型ベース層との界面から前記溝の底までの距離をＤとし
たときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1
より小さく設定されていることを特徴とする。
【００１６】本発明に係るダイオードの駆動方法（請求
項７）は、上記ダイオード（請求項１〜請求項６）であ
って、逆回復時に空乏層が広がり始める側のエミッタ層
に前記ゲート電極が形成されたダイオードを導通状態に
する場合には、前記ゲート電極に所定の電圧を印加し、
前記ダイオードに順方向電圧を印加して、前記ダイオー
ドを非導通状態にする場合には、前記所定の電圧の印加
を停止し、前記ダイオードに逆方向電圧を印加すること
を特徴とする。
項７）は、上記ダイオード（請求項１〜請求項６）であ
って、逆回復時に空乏層が広がり始める側のエミッタ層
に前記ゲート電極が形成されたダイオードを導通状態に
する場合には、前記ゲート電極に所定の電圧を印加し、
前記ダイオードに順方向電圧を印加して、前記ダイオー
ドを非導通状態にする場合には、前記所定の電圧の印加
を停止し、前記ダイオードに逆方向電圧を印加すること
を特徴とする。
【００１７】ここで、上記所定の電圧は、上記発明（請
求項２，３）のそれと同様のものである。また、本発明
に係る他のダイオードの駆動方法（請求項８）は、上記
ダイオードの駆動方法（請求項７）において、前記ダイ
オードが他の素子に接続され、この接続された素子と連
動して、前記ダイオードのゲート電極に印加される電圧
が制御されることを特徴とする。
求項２，３）のそれと同様のものである。また、本発明
に係る他のダイオードの駆動方法（請求項８）は、上記
ダイオードの駆動方法（請求項７）において、前記ダイ
オードが他の素子に接続され、この接続された素子と連
動して、前記ダイオードのゲート電極に印加される電圧
が制御されることを特徴とする。
【００１８】［作用］本発明では、エミッタ層にいわゆ
る埋め込み絶縁ゲートを形成しているので、ゲート電極
に電圧を印加することにより、エミッタ層の注入効率を
制御することが可能となる。
る埋め込み絶縁ゲートを形成しているので、ゲート電極
に電圧を印加することにより、エミッタ層の注入効率を
制御することが可能となる。
【００１９】オン抵抗、スイッチングスピード（逆回復
時間）およびソフトリカバリは、エミッタ層の注入効率
を変えることで制御できる。従来のエミッタ層の注入効
率は固定されていたので、上記素子特性間には強いトレ
ードオフが存在する。
時間）およびソフトリカバリは、エミッタ層の注入効率
を変えることで制御できる。従来のエミッタ層の注入効
率は固定されていたので、上記素子特性間には強いトレ
ードオフが存在する。
【００２０】これに対して、本発明によれば、ゲート電
極に印加する電圧により、エミッタ層の注入効率を制御
できるので、上記素子特性間のトレードオフを改善でき
るようになる。
極に印加する電圧により、エミッタ層の注入効率を制御
できるので、上記素子特性間のトレードオフを改善でき
るようになる。
【００２１】また、導通状態にする際に、エミッタ層の
注入効率を高くすれば、低いオン抵抗を実現でき、ま
た、非導通状態にする際に、逆回復時に空乏層が広がり
始める側のエミッタ層の注入効率を低くすれば、ソフト
リカバリで小さな逆回復電流を実現できるので、ダイオ
ードに接続された素子の破壊を防止し、装置全体の性能
・効率を改善することができるようになる（請求項
８）。
注入効率を高くすれば、低いオン抵抗を実現でき、ま
た、非導通状態にする際に、逆回復時に空乏層が広がり
始める側のエミッタ層の注入効率を低くすれば、ソフト
リカバリで小さな逆回復電流を実現できるので、ダイオ
ードに接続された素子の破壊を防止し、装置全体の性能
・効率を改善することができるようになる（請求項
８）。
【００２２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１、図２は、本発明の第１の実施
形態に係る電力用ダイオードの素子構造およびキャリア
プロファイルを示す図である。図１はゲート電圧ＶG ＝
−１５Ｖの場合の図、図２はゲート電圧ＶG ＝０Ｖの場
合の図である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１、図２は、本発明の第１の実施
形態に係る電力用ダイオードの素子構造およびキャリア
プロファイルを示す図である。図１はゲート電圧ＶG ＝
−１５Ｖの場合の図、図２はゲート電圧ＶG ＝０Ｖの場
合の図である。
【００２３】図中、１は高抵抗のＮ- 型ベース層を示し
ており、このＮ- 型ベース層１の表面には、Ｐ型エミッ
タ層２が形成されている。ここで、Ｐ型エミッタ層２
は、その本来の注入効率が低くなるように形成されてい
る。本実施形態では、Ｐ型エミッタ層２のＰ型不純物濃
度を低くするなどの方法で、本来の注入効率を低くして
いる。
ており、このＮ- 型ベース層１の表面には、Ｐ型エミッ
タ層２が形成されている。ここで、Ｐ型エミッタ層２
は、その本来の注入効率が低くなるように形成されてい
る。本実施形態では、Ｐ型エミッタ層２のＰ型不純物濃
度を低くするなどの方法で、本来の注入効率を低くして
いる。
【００２４】また、Ｐ型エミッタ層２側（アノード側）
には、複数の埋め込み絶縁ゲート電極が形成されてい
る。すなわち、Ｐ型エミッタ層２内には、その表面から
Ｎ- 型ベース層１に達する深さのトレンチ溝が複数形成
され、これらトレンチ溝内には、それぞれ、ゲート絶縁
膜３を介してゲート電極４が埋め込み形成されている。
トレンチ溝で挟まれた領域のＰ型エミッタ層２には、そ
れぞれ、アノード電極５が設けられている。
には、複数の埋め込み絶縁ゲート電極が形成されてい
る。すなわち、Ｐ型エミッタ層２内には、その表面から
Ｎ- 型ベース層１に達する深さのトレンチ溝が複数形成
され、これらトレンチ溝内には、それぞれ、ゲート絶縁
膜３を介してゲート電極４が埋め込み形成されている。
トレンチ溝で挟まれた領域のＰ型エミッタ層２には、そ
れぞれ、アノード電極５が設けられている。
【００２５】ここで、本発明の効果（エミッタ層の実効
的な注入効率を高くすること）を十分に発揮させるため
には、トレンチ溝を介して隣り合う２つのＰ型エミッタ
層２の間隔（単位セルサイズ）を２Ｃ、隣り合う２つの
トレンチ溝の間の領域の幅を２Ｗ、Ｎ- 型ベース層１と
Ｐ型エミッタ層２との界面からトレンチ溝の底までの距
離をＤとしたときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１
０3 ｃｍ-1より小さくなるように、間隔２Ｃ、幅２Ｗ，
距離Ｄを設定することが好ましい。
的な注入効率を高くすること）を十分に発揮させるため
には、トレンチ溝を介して隣り合う２つのＰ型エミッタ
層２の間隔（単位セルサイズ）を２Ｃ、隣り合う２つの
トレンチ溝の間の領域の幅を２Ｗ、Ｎ- 型ベース層１と
Ｐ型エミッタ層２との界面からトレンチ溝の底までの距
離をＤとしたときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１
０3 ｃｍ-1より小さくなるように、間隔２Ｃ、幅２Ｗ，
距離Ｄを設定することが好ましい。
【００２６】一方、Ｐ型エミッタ層２と反対側のＮ- 型
ベース層１の表面には、高不純物濃度のＮ+ 型エミッタ
層６が形成され、このＮ+ 型エミッタ層６には、カソー
ド電極７が設けられている。
ベース層１の表面には、高不純物濃度のＮ+ 型エミッタ
層６が形成され、このＮ+ 型エミッタ層６には、カソー
ド電極７が設けられている。
【００２７】ここで、Ｎ+ 型エミッタ層６は、不純物濃
度が高いので、Ｐ型エミッタ層２とは異なり、その本来
の注入効率は高い。このように構成された電力用ダイオ
ードにおいて、アノード電極５とカソード電極７との間
に順方向電圧を印加するとともに、ゲート電極４に−１
５Ｖ（負電圧）を印加すると、トレンチ溝（埋め込み絶
縁ゲート）の周囲にプラスキャリア（正孔）ｈが誘起さ
れ、この誘起された正孔ｈは、トレンチ溝の存在によっ
てＰ型エミッタ層２側に蓄積される。
度が高いので、Ｐ型エミッタ層２とは異なり、その本来
の注入効率は高い。このように構成された電力用ダイオ
ードにおいて、アノード電極５とカソード電極７との間
に順方向電圧を印加するとともに、ゲート電極４に−１
５Ｖ（負電圧）を印加すると、トレンチ溝（埋め込み絶
縁ゲート）の周囲にプラスキャリア（正孔）ｈが誘起さ
れ、この誘起された正孔ｈは、トレンチ溝の存在によっ
てＰ型エミッタ層２側に蓄積される。
【００２８】この結果、Ｐ型エミッタ層２の本来の注入
効率が低くても、上記の如きにゲート電極４に負電圧を
印加することにより、Ｐ型エミッタ層２の実効的な注入
効率γh ＝Ｊh ／Ｊ（Ｊ：全電流，Ｊ＝Ｊh ＋Ｊe ，
Ｊ：電子電流，Ｊh ：正孔電流）が高くなるので、導通
状態（オン状態）でのＰ型エミッタ層２側のキャリア
（電子、正孔）濃度は、図１のキャリアプロファイルに
示すようｆに、Ｎ+ 型エミッタ層６のそれと同程度に高
くなる。
効率が低くても、上記の如きにゲート電極４に負電圧を
印加することにより、Ｐ型エミッタ層２の実効的な注入
効率γh ＝Ｊh ／Ｊ（Ｊ：全電流，Ｊ＝Ｊh ＋Ｊe ，
Ｊ：電子電流，Ｊh ：正孔電流）が高くなるので、導通
状態（オン状態）でのＰ型エミッタ層２側のキャリア
（電子、正孔）濃度は、図１のキャリアプロファイルに
示すようｆに、Ｎ+ 型エミッタ層６のそれと同程度に高
くなる。
【００２９】ここで、Ｐ型エミッタ層２の実効的な注入
効率の増加は、Ｗ／（Ｄ・Ｃ）の値を１．０×１０3 ｃ
ｍ-1より小さく設定することにより、効果的に高めるこ
とができる(M.Kitagawa et al.,Technical Digest of i
edm'93 USP 5329142) 。
効率の増加は、Ｗ／（Ｄ・Ｃ）の値を１．０×１０3 ｃ
ｍ-1より小さく設定することにより、効果的に高めるこ
とができる(M.Kitagawa et al.,Technical Digest of i
edm'93 USP 5329142) 。
【００３０】これはＷ／（Ｄ・Ｃ）＜１．０×１０3 ｃ
ｍ-1となるように、素子寸法を設定することにより、ト
レンチ溝による誘起された正孔ｈの蓄積効果が大幅に高
くなるからである。
ｍ-1となるように、素子寸法を設定することにより、ト
レンチ溝による誘起された正孔ｈの蓄積効果が大幅に高
くなるからである。
【００３１】したがって、導通状態（オン状態）でのＰ
型エミッタ層２の実効的な注入効率は、Ｎ+ 型エミッタ
層６のそれと同様に高くなり、つまり、Ｐ型エミッタ層
２およびＮ+ 型エミッタ層６の注入効率を同時に高くで
きるので、オン抵抗を非常に低くできるようになる。
型エミッタ層２の実効的な注入効率は、Ｎ+ 型エミッタ
層６のそれと同様に高くなり、つまり、Ｐ型エミッタ層
２およびＮ+ 型エミッタ層６の注入効率を同時に高くで
きるので、オン抵抗を非常に低くできるようになる。
【００３２】また、この状態でゲート電極４に０Ｖを印
加すると、トレンチ溝の周囲に正孔ｈが誘起されなくな
るので、Ｐ型エミッタ層２側のキャリア濃度は、Ｐ型エ
ミッタ層２の本来の注入効率が低いことから、図２のキ
ャリアプロファイルに示すように低くなる。
加すると、トレンチ溝の周囲に正孔ｈが誘起されなくな
るので、Ｐ型エミッタ層２側のキャリア濃度は、Ｐ型エ
ミッタ層２の本来の注入効率が低いことから、図２のキ
ャリアプロファイルに示すように低くなる。
【００３３】したがって、この状態で、つまり、Ｐ型エ
ミッタ層２側のキャリア濃度が低く、Ｎ+ 型エミッタ層
６のキャリア濃度が高い導通状態から、アノード電極５
とカソード電極７との間に逆方向電圧を印加して、非導
通状態（オン状態）に切り替えると、逆回復時のリカバ
リ特性は、図１１に示した従来の電力用ダイオードに比
べて、よりソフトリカバリとなり、逆回復時のリカバリ
特性は改善される。また、Ｐ型エミッタ層２のキャリア
濃度が低くいことから、スイッチングスピード（逆回復
時間）も改善される。
ミッタ層２側のキャリア濃度が低く、Ｎ+ 型エミッタ層
６のキャリア濃度が高い導通状態から、アノード電極５
とカソード電極７との間に逆方向電圧を印加して、非導
通状態（オン状態）に切り替えると、逆回復時のリカバ
リ特性は、図１１に示した従来の電力用ダイオードに比
べて、よりソフトリカバリとなり、逆回復時のリカバリ
特性は改善される。また、Ｐ型エミッタ層２のキャリア
濃度が低くいことから、スイッチングスピード（逆回復
時間）も改善される。
【００３４】図１０に、本実施形態の変形例を示す。こ
れは、図１のアノード電極５間の１つのトレンチゲート
を２つの（複数の）トレンチゲートにした例である。 （第２の実施形態）図３、図４は、本発明の第２の実施
形態に係る電力用ダイオードの素子構造およびキャリア
プロファイルを示す図である。図３はゲート電圧ＶG ＝
−１５Ｖの場合の図、図４はゲート電圧ＶG ＝０Ｖの場
合の図である。
れは、図１のアノード電極５間の１つのトレンチゲート
を２つの（複数の）トレンチゲートにした例である。 （第２の実施形態）図３、図４は、本発明の第２の実施
形態に係る電力用ダイオードの素子構造およびキャリア
プロファイルを示す図である。図３はゲート電圧ＶG ＝
−１５Ｖの場合の図、図４はゲート電圧ＶG ＝０Ｖの場
合の図である。
【００３５】なお、図１、図２の電力用ダイオードと対
応する部分には、図１、図２と同一符号を付してあり、
詳細な説明は省略する。本実施形態が第１の実施形態と
異なる点は、Ｐ型エミッタ層２の表面にトレンチ溝の周
囲に沿ってＮ型拡散層８を形成したことにある。このＮ
型拡散層８により、Ｐ型エミッタ層２の実効的な厚さが
薄くなる。
応する部分には、図１、図２と同一符号を付してあり、
詳細な説明は省略する。本実施形態が第１の実施形態と
異なる点は、Ｐ型エミッタ層２の表面にトレンチ溝の周
囲に沿ってＮ型拡散層８を形成したことにある。このＮ
型拡散層８により、Ｐ型エミッタ層２の実効的な厚さが
薄くなる。
【００３６】したがって、本実施形態によれば、Ｐ型エ
ミッタ層２の本来の注入効率がさらに低くなるので、逆
回復時のリカバリ特性をさらに改善できるようになる。
なお、Ｎ型拡散層８は、一見、ソース・ドレイン拡散層
に見えるが、その役割はない。言い換えれば、Ｎ型拡散
層８がソース・ドレイン拡散層として機能しないよう
に、ゲート電圧等のパラメータを設定する。 （第３の実施形態）図５は、本発明の第３の実施形態に
係る電力用ダイオードの素子構造およびキャリアプロフ
ァイルを示す図である。キャリアプロファイルはゲート
電圧ＶG ＝−１５Ｖの場合のものである。
ミッタ層２の本来の注入効率がさらに低くなるので、逆
回復時のリカバリ特性をさらに改善できるようになる。
なお、Ｎ型拡散層８は、一見、ソース・ドレイン拡散層
に見えるが、その役割はない。言い換えれば、Ｎ型拡散
層８がソース・ドレイン拡散層として機能しないよう
に、ゲート電圧等のパラメータを設定する。 （第３の実施形態）図５は、本発明の第３の実施形態に
係る電力用ダイオードの素子構造およびキャリアプロフ
ァイルを示す図である。キャリアプロファイルはゲート
電圧ＶG ＝−１５Ｖの場合のものである。
【００３７】なお、図１、図２の電力用ダイオードと対
応する部分には、図１、図２と同一符号を付してあり、
詳細な説明は省略する。本実施形態が第１の実施形態と
異なる点は、トレンチ溝で挟まれたＰ型エミッタ層２の
表面に、複数のＮ型拡散層８ａが一定の間隔をおいて形
成されていることにある。したがって、トレンチ溝で挟
まれた領域の平面パターンは、Ｐ型エミッタ層２とＮ型
拡散層８ａとが交互に現れるパターンとなる。
応する部分には、図１、図２と同一符号を付してあり、
詳細な説明は省略する。本実施形態が第１の実施形態と
異なる点は、トレンチ溝で挟まれたＰ型エミッタ層２の
表面に、複数のＮ型拡散層８ａが一定の間隔をおいて形
成されていることにある。したがって、トレンチ溝で挟
まれた領域の平面パターンは、Ｐ型エミッタ層２とＮ型
拡散層８ａとが交互に現れるパターンとなる。
【００３８】したがって、本実施形態によれば、Ｎ型拡
散層８ａにより、Ｐ型エミッタ層２の実効的な厚さが薄
くなり、Ｐ型エミッタ層２の本来の注入効率がさらに低
くなるので、逆回復時のリカバリ特性をさらに改善でき
るようになる。
散層８ａにより、Ｐ型エミッタ層２の実効的な厚さが薄
くなり、Ｐ型エミッタ層２の本来の注入効率がさらに低
くなるので、逆回復時のリカバリ特性をさらに改善でき
るようになる。
【００３９】なお、Ｎ型拡散層８ａは、一見、ソース・
ドレイン拡散層に見えるが、その役割はない。言い換え
れば、Ｎ型拡散層８がソース・ドレイン拡散層として機
能しないように、ゲート電圧等のパラメータを設定す
る。 （第４の実施形態）図６、図７は、本発明の第４の実施
形態に係る電力用ダイオードの素子構造およびキャリア
プロファイルを示す図である。図１はゲート電圧ＶG ＝
＋１５Ｖの場合の図、図２はゲート電圧ＶG ＝０Ｖの場
合の図である。
ドレイン拡散層に見えるが、その役割はない。言い換え
れば、Ｎ型拡散層８がソース・ドレイン拡散層として機
能しないように、ゲート電圧等のパラメータを設定す
る。 （第４の実施形態）図６、図７は、本発明の第４の実施
形態に係る電力用ダイオードの素子構造およびキャリア
プロファイルを示す図である。図１はゲート電圧ＶG ＝
＋１５Ｖの場合の図、図２はゲート電圧ＶG ＝０Ｖの場
合の図である。
【００４０】なお、図１、図２の電力用ダイオードと対
応する部分には、図１、図２と同一符号を付してあり、
詳細な説明は省略する。本実施形態がこれまでの実施形
態と主として異なる点は、Ｎ型エミッタ層６ａ側（カソ
ード側）に埋め込み絶縁ゲート電極を設けたことにあ
る。
応する部分には、図１、図２と同一符号を付してあり、
詳細な説明は省略する。本実施形態がこれまでの実施形
態と主として異なる点は、Ｎ型エミッタ層６ａ側（カソ
ード側）に埋め込み絶縁ゲート電極を設けたことにあ
る。
【００４１】Ｎ型エミッタ層６ａの表面には、高不純物
濃度のＰ+ 型拡散層９、Ｎ+ 型拡散層１０が交互に形成
されている。Ｎ型エミッタ層６ａは、Ｎ+ 型エミッタ層
６よりも不純物濃度が低く、本来の注入効率は低くなっ
ている。さらに、Ｐ+ 型拡散層９によっても本来の注入
効率は低くなっている。Ｎ+ 型拡散層１０はコンタクト
抵抗を下げるためのコンタクト層である。
濃度のＰ+ 型拡散層９、Ｎ+ 型拡散層１０が交互に形成
されている。Ｎ型エミッタ層６ａは、Ｎ+ 型エミッタ層
６よりも不純物濃度が低く、本来の注入効率は低くなっ
ている。さらに、Ｐ+ 型拡散層９によっても本来の注入
効率は低くなっている。Ｎ+ 型拡散層１０はコンタクト
抵抗を下げるためのコンタクト層である。
【００４２】このように構成された電力用ダイオードに
おいて、アノード電極５とカソード電極７との間に順方
向電圧を印加するとともに、ゲート電極４に＋１５Ｖ
（正電圧）を印加すると、トレンチ溝（埋め込み絶縁ゲ
ート）の周囲にマイナスキャリア（電子）ｅ- が誘起さ
れ、この誘起された電子ｅ- は、トレンチ溝の存在によ
ってＮ型エミッタ層６ａ側に蓄積される。
おいて、アノード電極５とカソード電極７との間に順方
向電圧を印加するとともに、ゲート電極４に＋１５Ｖ
（正電圧）を印加すると、トレンチ溝（埋め込み絶縁ゲ
ート）の周囲にマイナスキャリア（電子）ｅ- が誘起さ
れ、この誘起された電子ｅ- は、トレンチ溝の存在によ
ってＮ型エミッタ層６ａ側に蓄積される。
【００４３】この結果、Ｎ型エミッタ層６ａの本来の注
入効率が低くても、上記の如きにゲート電極４に正電圧
を印加することにより、Ｎ型エミッタ層６ａの実効的な
注入効率γh が高くなる。
入効率が低くても、上記の如きにゲート電極４に正電圧
を印加することにより、Ｎ型エミッタ層６ａの実効的な
注入効率γh が高くなる。
【００４４】したがって、導通状態（オン状態）でのＮ
型エミッタ層６ａのキャリア（電子、正孔）濃度は、図
６のキャリアプロファイルに示すように、第１〜第３の
実施形態のＮ+ 型エミッタ層６のそれらと同程度に高く
なる。
型エミッタ層６ａのキャリア（電子、正孔）濃度は、図
６のキャリアプロファイルに示すように、第１〜第３の
実施形態のＮ+ 型エミッタ層６のそれらと同程度に高く
なる。
【００４５】ここで、Ｎ型エミッタ層６ａの実効的な注
入効率の増加は、Ｗ／（Ｄ・Ｃ）の値を１．０×１０3
ｃｍ-1より小さく設定することにより、効果的に高める
ことができる。これは上記の如く、素子寸法を設定する
ことにより、トレンチ溝による誘起された電子ｅ- の蓄
積効果が大幅に高くなるからである。
入効率の増加は、Ｗ／（Ｄ・Ｃ）の値を１．０×１０3
ｃｍ-1より小さく設定することにより、効果的に高める
ことができる。これは上記の如く、素子寸法を設定する
ことにより、トレンチ溝による誘起された電子ｅ- の蓄
積効果が大幅に高くなるからである。
【００４６】ただし、Ｐ型エミッタ層２の本来の注入効
率が低いので、第１〜第３の実施形態とは異なり、オン
抵抗が非常に低くなることはない。また、この状態でゲ
ート電極４に０Ｖを印加すると、トレンチ溝の周囲に電
子ｅ- が誘起されなくなるので、Ｎ型エミッタ層６ａ側
のキャリア濃度は、Ｎ型エミッタ層６ａの本来の注入効
率が低いことから、図７のキャリアプロファイルに示す
ように低くなる。
率が低いので、第１〜第３の実施形態とは異なり、オン
抵抗が非常に低くなることはない。また、この状態でゲ
ート電極４に０Ｖを印加すると、トレンチ溝の周囲に電
子ｅ- が誘起されなくなるので、Ｎ型エミッタ層６ａ側
のキャリア濃度は、Ｎ型エミッタ層６ａの本来の注入効
率が低いことから、図７のキャリアプロファイルに示す
ように低くなる。
【００４７】したがって、この状態で、つまり、Ｎ型エ
ミッタ層６ａ側のキャリア濃度が低く、さらにＰ型エミ
ッタ層２のキャリア濃度も低い導通状態から、アノード
電極５とカソード電極７との間に逆方向電圧を印加し
て、非導通状態（オン状態）に切り替えると、スイッチ
ングスピード（逆回復時間）は、第１〜第３の実施形態
に示した電力用ダイオードに比べて、速く（短く）な
る。
ミッタ層６ａ側のキャリア濃度が低く、さらにＰ型エミ
ッタ層２のキャリア濃度も低い導通状態から、アノード
電極５とカソード電極７との間に逆方向電圧を印加し
て、非導通状態（オン状態）に切り替えると、スイッチ
ングスピード（逆回復時間）は、第１〜第３の実施形態
に示した電力用ダイオードに比べて、速く（短く）な
る。
【００４８】また、逆回復特性は、Ｎ型エミッタ層６ａ
およびＰ型エミッタ層２のキャリア濃度が低いことか
ら、第１〜第３の実施形態に示した電力用ダイオードに
比べて、ハードリカバリとなる。
およびＰ型エミッタ層２のキャリア濃度が低いことか
ら、第１〜第３の実施形態に示した電力用ダイオードに
比べて、ハードリカバリとなる。
【００４９】図８に、第２〜第４の実施形態の電力用ダ
イオードを導通状態（オン状態）から非導通状態（オフ
状態）に切り替えた場合の逆回復電流波形を示す。縦軸
は逆回復電流の電流密度、横軸は非導通状態に切り替え
た後の時間を示している。また、条件は、順方向電流Ｉ
F ＝１００Ａ／ｃｍ2 、順方向電圧ＶF ＝２．６Ｖ、電
流減少率ｄｉ／ｄｔ＝−２００Ａ／μｓである。
イオードを導通状態（オン状態）から非導通状態（オフ
状態）に切り替えた場合の逆回復電流波形を示す。縦軸
は逆回復電流の電流密度、横軸は非導通状態に切り替え
た後の時間を示している。また、条件は、順方向電流Ｉ
F ＝１００Ａ／ｃｍ2 、順方向電圧ＶF ＝２．６Ｖ、電
流減少率ｄｉ／ｄｔ＝−２００Ａ／μｓである。
【００５０】波形ａは、第２、第３の実施形態の電力用
ダイオードを、ＶG ＝−１５Ｖのまま導通状態から非導
通状態に切り替えた場合を示し、波形ｂは、第２、第３
の実施形態の電力用ダイオードをＶG ＝−１５Ｖの導通
状態からＶG ＝０Ｖの非導通状態に切り替えた場合を示
し、そして、波形ｃは、第４の実施形態の電力用ダイオ
ードをＶG ＝＋１５Ｖの導通状態からＶG ＝０Ｖの非導
通状態に切り替えた場合を示している。
ダイオードを、ＶG ＝−１５Ｖのまま導通状態から非導
通状態に切り替えた場合を示し、波形ｂは、第２、第３
の実施形態の電力用ダイオードをＶG ＝−１５Ｖの導通
状態からＶG ＝０Ｖの非導通状態に切り替えた場合を示
し、そして、波形ｃは、第４の実施形態の電力用ダイオ
ードをＶG ＝＋１５Ｖの導通状態からＶG ＝０Ｖの非導
通状態に切り替えた場合を示している。
【００５１】図から、第２、第３の実施形態によれば、
十分なソフトリカバリを実現でき、第４の実施形態によ
れば、短い逆回復時間を実現できることが分かる。ま
た、第４の実施形態では、ダイオード自身の損失を小さ
くすることができる。 （第５の実施形態）図９は、本発明の第５の実施形態に
係る電力用半導体装置を示す断面斜視図である。
十分なソフトリカバリを実現でき、第４の実施形態によ
れば、短い逆回復時間を実現できることが分かる。ま
た、第４の実施形態では、ダイオード自身の損失を小さ
くすることができる。 （第５の実施形態）図９は、本発明の第５の実施形態に
係る電力用半導体装置を示す断面斜視図である。
【００５２】この電力用半導体装置は、ＩＥＧＴ（ＩＧ
ＢＴ）と、第３の実施形態の電力用ダイオードとから構
成されている。図中、１１、１２、１３は、それぞれ、
ＩＥＧＴ（ＩＧＢＴ）を構成するＰ型ドレイン層、Ｐ型
ベース層、Ｎ型ソース層を示している。
ＢＴ）と、第３の実施形態の電力用ダイオードとから構
成されている。図中、１１、１２、１３は、それぞれ、
ＩＥＧＴ（ＩＧＢＴ）を構成するＰ型ドレイン層、Ｐ型
ベース層、Ｎ型ソース層を示している。
【００５３】本実施形態の電力用半導体装置は、電力用
ダイオードとして、第３の実施形態の電力用ダイオード
を用いているので、Ｐ型エミッタ層２の本来の注入効率
を下げるためのＮ型拡散層８ａと、Ｎ型ソース層１３と
が同じパターンになる。したがって、Ｎ型拡散層８ａの
パターンとＮ型ソース層１３のパターンとの合せずれを
考慮する必要がなくなり、製造上有利である。また、合
せマージンが不要になるため、微細化や高集積化が容易
になる。
ダイオードとして、第３の実施形態の電力用ダイオード
を用いているので、Ｐ型エミッタ層２の本来の注入効率
を下げるためのＮ型拡散層８ａと、Ｎ型ソース層１３と
が同じパターンになる。したがって、Ｎ型拡散層８ａの
パターンとＮ型ソース層１３のパターンとの合せずれを
考慮する必要がなくなり、製造上有利である。また、合
せマージンが不要になるため、微細化や高集積化が容易
になる。
【００５４】また、電力用ダイオードをオン電圧の低い
導通状態（ＶG ＝−１５Ｖ）から非導通状態に切り替え
る際に、ＶG ＝０Ｖに設定すれば、Ｐ型エミッタ層２の
注入効率が本来通りに低くなるので、ソフトリカバリが
実現される。したがって、本実施形態によれば、ＩＥＧ
Ｔ（ＩＧＢＴ）の破壊を防止できるようになる。
導通状態（ＶG ＝−１５Ｖ）から非導通状態に切り替え
る際に、ＶG ＝０Ｖに設定すれば、Ｐ型エミッタ層２の
注入効率が本来通りに低くなるので、ソフトリカバリが
実現される。したがって、本実施形態によれば、ＩＥＧ
Ｔ（ＩＧＢＴ）の破壊を防止できるようになる。
【００５５】なお、本発明は上記実施形態に限定される
ものではない。上記実施形態では、Ｐ型エミッタ層の本
来の注入効率が低く、Ｎ型エミッタ層の本来の注入効率
が高く、上記Ｐ型エミッタ層に埋め込み絶縁ゲートを設
けたタイプの電力用ダイオード（第１〜第３、第５の実
施形態）、Ｐ型エミッタ層およびＮ型エミッタ層の本来
の注入効率が低く、上記Ｎ型エミッタ層に埋め込み絶縁
ゲートを設けたタイプの電力用ダイオード（第４の実施
形態）について説明したが、以下のタイプのものも可能
である。
ものではない。上記実施形態では、Ｐ型エミッタ層の本
来の注入効率が低く、Ｎ型エミッタ層の本来の注入効率
が高く、上記Ｐ型エミッタ層に埋め込み絶縁ゲートを設
けたタイプの電力用ダイオード（第１〜第３、第５の実
施形態）、Ｐ型エミッタ層およびＮ型エミッタ層の本来
の注入効率が低く、上記Ｎ型エミッタ層に埋め込み絶縁
ゲートを設けたタイプの電力用ダイオード（第４の実施
形態）について説明したが、以下のタイプのものも可能
である。
【００５６】すなわち、Ｐ型エミッタ層およびＮ型エミ
ッタ層の本来の注入効率が低く、上記Ｐ型エミッタ層に
埋め込み絶縁ゲートを設けたタイプ、Ｐ型エミッタ層お
よびＮ型エミッタ層の本来の注入効率が低く、上記Ｐ型
エミッタ層およびＮ型エミッタ層に埋め込み絶縁ゲート
を設けたタイプ、Ｐ型エミッタ層の本来の注入効率が高
く、Ｎ型エミッタ層の本来の注入効率が低く、上記Ｎ型
エミッタ層に埋め込み絶縁ゲートを設けたタイプのもの
が可能である。
ッタ層の本来の注入効率が低く、上記Ｐ型エミッタ層に
埋め込み絶縁ゲートを設けたタイプ、Ｐ型エミッタ層お
よびＮ型エミッタ層の本来の注入効率が低く、上記Ｐ型
エミッタ層およびＮ型エミッタ層に埋め込み絶縁ゲート
を設けたタイプ、Ｐ型エミッタ層の本来の注入効率が高
く、Ｎ型エミッタ層の本来の注入効率が低く、上記Ｎ型
エミッタ層に埋め込み絶縁ゲートを設けたタイプのもの
が可能である。
【００５７】１番目、２番目のタイプの場合、Ｐ型エミ
ッタ層およびＮエミッタ層の本来の注入効率が低いの
で、スイッチングスピード（逆回復時間）をより速く
（短く）でき、３番目のタイプの場合、Ｐ型エミッタ層
の本来の注入効率が高いので、第４の実施形態とは異な
り、オン電圧も十分に低くできる。
ッタ層およびＮエミッタ層の本来の注入効率が低いの
で、スイッチングスピード（逆回復時間）をより速く
（短く）でき、３番目のタイプの場合、Ｐ型エミッタ層
の本来の注入効率が高いので、第４の実施形態とは異な
り、オン電圧も十分に低くできる。
【００５８】また、本発明のダイオードに接続した素子
の動作のタイミングを考えて、本発明のダイオードのゲ
ート電極に印加する電圧のタイミングを設定することに
よって、装置全体の効率・性能を向上することが可能で
ある。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施できる。
の動作のタイミングを考えて、本発明のダイオードのゲ
ート電極に印加する電圧のタイミングを設定することに
よって、装置全体の効率・性能を向上することが可能で
ある。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施できる。
【００５９】
【発明の効果】以上詳述したように本発明によれば、埋
め込み絶縁ゲートにより、エミッタ層の注入効率を制御
できるので、素子特性間のトレードオフを改善できるよ
うになる。
め込み絶縁ゲートにより、エミッタ層の注入効率を制御
できるので、素子特性間のトレードオフを改善できるよ
うになる。
【図１】本発明の第１の実施形態に係る電力用ダイオー
ドの素子構造およびＶG ＝−１５Ｖのときのキャリアプ
ロファイルを示す図
ドの素子構造およびＶG ＝−１５Ｖのときのキャリアプ
ロファイルを示す図
【図２】本発明の第１の実施形態に係る電力用ダイオー
ドの素子構造およびＶG ＝０Ｖのときのキャリアプロフ
ァイルを示す図
ドの素子構造およびＶG ＝０Ｖのときのキャリアプロフ
ァイルを示す図
【図３】本発明の第２の実施形態に係る電力用ダイオー
ドの素子構造およびＶG ＝−１５Ｖのときのキャリアプ
ロファイルを示す図
ドの素子構造およびＶG ＝−１５Ｖのときのキャリアプ
ロファイルを示す図
【図４】本発明の第２の実施形態に係る電力用ダイオー
ドの素子構造およびＶG ＝０Ｖのときのキャリアプロフ
ァイルを示す図
ドの素子構造およびＶG ＝０Ｖのときのキャリアプロフ
ァイルを示す図
【図５】本発明の第３の実施形態に係る電力用ダイオー
ドの素子構造およびＶG ＝−１５Ｖのときのキャリアプ
ロファイルを示す図
ドの素子構造およびＶG ＝−１５Ｖのときのキャリアプ
ロファイルを示す図
【図６】本発明の第４の実施形態に係る電力用ダイオー
ドの素子構造およびＶG ＝１５Ｖのときのキャリアプロ
ファイルを示す図
ドの素子構造およびＶG ＝１５Ｖのときのキャリアプロ
ファイルを示す図
【図７】本発明の第４の実施形態に係る電力用ダイオー
ドの素子構造およびＶG ＝０Ｖのときのキャリアプロフ
ァイルを示す図
ドの素子構造およびＶG ＝０Ｖのときのキャリアプロフ
ァイルを示す図
【図８】第２〜第４の実施形態の電力用ダイオードを導
通状態（オン状態）から非導通状態（オフ状態）に切り
替えた場合の逆回復電流波形を示す図
通状態（オン状態）から非導通状態（オフ状態）に切り
替えた場合の逆回復電流波形を示す図
【図９】本発明の第５の実施形態に係る電力用半導体装
置を示す断面斜視図
置を示す断面斜視図
【図１０】図１の電力用ダイオードの変形例を示す断面
図
図
【図１１】従来の電力用ダイオードの素子構造およびオ
ン状態のときのキャリアプロファイルを示す図
ン状態のときのキャリアプロファイルを示す図
１…Ｎ- 型ベース層（第１導電型ベース層） ２…Ｐ型エミッタ層（第２導電型エミッタ層） ３…ゲート絶縁膜 ４…ゲート電極 ５…アノード電極 ６…Ｎ+ 型エミッタ層（第１導電型エミッタ層） ６ａ…Ｎ型エミッタ層（第２導電型エミッタ層） ７…カソード電極 ８，８ａ…Ｎ型拡散層 ９…Ｐ+ 型拡散層 １０…Ｎ+ 型拡散層 １１…Ｐ型ドレイン層 １２…Ｐ型ベース層 １３…Ｎ型ソース層
Claims (8)
- 【請求項１】第１主面および第２主面を有する高抵抗の
第１導電型のベース層と、 このベース層の前記第１主面の表面に形成された第２導
電型のエミッタ層と、 前記ベース層の第２主面の表面に形成された第１導電型
のエミッタ層と、 これら２つのエミッタ層の少なくとも一方に形成され
た、前記ベース層に達する深さの複数の溝内の各々に、
ゲート絶縁膜を介して埋め込み形成されたゲート電極と
を具備してなることを特徴とするダイオード。 - 【請求項２】前記ゲート電極には、前記溝が形成された
エミッタ層の多数キャリアと同極性のキャリアが、前記
溝の周囲に誘起される所定の電圧が印加されることを特
徴とする請求項１に記載のダイオード。 - 【請求項３】前記ゲート電極に前記所定の電圧を印加し
た場合の、前記溝が形成されたエミッタ層の注入効率
が、前記ゲート電極に前記所定の電圧を印加しない場合
のそれよりも実効的に高くなるように、前記溝が形成さ
れたエミッタ層の本来の注入効率が低く設定されている
ことを特徴とする請求項２に記載のダイオード。 - 【請求項４】前記エミッタ層の不純物濃度を低くするこ
とにより、前記エミッタ層の本来の注入効率が低く設定
されていることを特徴とする請求項３に記載のダイオー
ド。 - 【請求項５】前記エミッタ層の表面に、該エミッタ層と
逆導電型の拡散層を形成することにより、前記エミッタ
層の本来の注入効率が低く設定されていることを特徴と
する請求項３に記載のダイオード。 - 【請求項６】前記溝を介して隣り合う２つの前記エミッ
タ層の間隔（単位セルサイズ）を２Ｃ、隣り合う２つの
前記溝の間の領域の幅を２Ｗ、前記エミッタ層と前記ベ
ース層との界面から前記溝の底までの距離をＤとしたと
きに、Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1より
小さく設定されていることを特徴とする請求項１ないし
請求項５のいずれかに記載のダイオード。 - 【請求項７】請求項１ないし請求項６のいずれかに記載
されたダイオードであって、逆回復時に空乏層が広がり
始める側のエミッタ層に前記溝が形成されたダイオード
を導通状態にする場合には、前記ゲート電極に所定の電
圧、前記ダイオードに順方向電圧を印加し、前記ダイオ
ードを非導通状態にする場合には、前記所定の電圧の印
加を停止し、前記ダイオードに逆方向電圧を印加するこ
とを特徴とするダイオードの駆動方法。 - 【請求項８】前記ダイオードは他の素子に接続されてい
ることを特徴とする請求項７に記載のダイオードの駆動
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31942396A JP3779401B2 (ja) | 1996-11-29 | 1996-11-29 | ダイオードの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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