JP2004006896A - 半導体装置 - Google Patents
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Abstract
【解決手段】カソード電極30上にn+カソード領域32、n−カソード領域34が設けられ、さらにp−チャネル領域36が設けられる。p−チャネル領域36は酸化膜40で絶縁されたトレンチ構造38の間に設けられ、p−チャネル領域36上にはアノード電極42がショットキー接合される。トレンチ構造38の間隔は、p−チャネル領域36の不純物濃度に応じた間隔であり、かつ、トレンチ構造38及びアノード電極42にゼロバイアスを印加した状態でp−チャネル領域36全体を空乏化するように設定される。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は半導体装置、特にゼロゲート電圧で電流を遮断するトランジスタ及びダイオードに関する。
【0002】
【従来の技術】
従来より、トレンチゲートを用いた半導体装置が知られている。図9には、従来のトレンチゲート型半導体装置の構成が示されている。図において、(a)は平面図(但し、ソース電極は省略)、(b)は(a)のb−b断面図である。n+基板120上にnドリフト領域130が設けられ、絶縁膜で被覆されたトレンチゲート160の間にpボディ領域140が設けられる。pボディ領域140にはトレンチゲート160に隣接してn+ソース領域150が形成され、このn+ソース領域150にソース電極190が接続される。ソース電極190とトレンチゲート160との間は絶縁膜180で絶縁されており、n+基板120にはドレイン電極110が設けられる。このような構成において、トレンチゲート160に所定の正バイアスを印加すると、pボディ領域140のトレンチゲート160との界面においてチャネルが形成され、電流が流れる。
【0003】
また、図10には、従来における他の半導体装置が示されており、いわゆるショットキー型ダイオードである。図において、n+カソード領域220上にn−カソード領域230が設けられ、このn−カソード領域230にトレンチゲート類似のトレンチ領域240が形成される。そして、n−カソード領域230上にさらにアノード電極260が設けられる。アノード電極260とトレンチ領域240とは接続されており、同電位に設定される。したがって、トレンチ領域240は実質的にアノードとして機能する。このような構成において、順方向バイアスを印加すると、トレンチ領域240間に形成されたn−カソード領域230にチャネルが形成され、電流が流れる。
【0004】
【特許文献1】
特表平9−511876号公報
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、チャネル領域の不純物濃度が比較的高く(例えば、図9の半導体装置においては、一般にイオン注入及び拡散によりpボディ領域を形成するためドリフト領域よりもその不純物濃度が高くなる)、正バイアス印加時にもトレンチ領域との界面でのみ電流が流れるため、ON抵抗が大きくなる問題があった。
【0006】
本発明の目的は、従来より低ON抵抗の半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
本発明は、カソード電極と、前記カソード電極上に設けられた第1導電型カソード領域と、前記カソード領域上にあってトレンチゲート間に設けられた第2導電型チャネル領域と、前記チャネル領域上に設けられたアノード電極とを有する半導体装置であって、前記トレンチゲート間隔は、前記チャネル領域の不純物濃度に応じた間隔であって前記アノード電極及び前記トレンチゲート間にゼロバイアス電圧を印加したときに前記チャネル領域が前記トレンチゲート間全体で空乏化する程度の間隔に設定されることを特徴とする。チャネル領域全体を空乏化するために必要なトレンチゲート間隔は、チャネル領域の不純物濃度に応じて決定され、不純物濃度と間隔は負の相関にある。チャネル領域の不純物濃度を低濃度とした場合、従来よりも大きなトレンチゲート間隔に設定できる。本発明の一つの実施形態では、第1導電型はn型、第2導電型はp型であり、第2導電型チャネル領域はp−チャネル領域として形成され得る。
【0008】
また、本発明は、カソード電極と、前記カソード電極上に設けられた第1導電型カソード領域と、前記カソード領域上にあってトレンチゲート間に設けられた第2導電型低不純物濃度アノード領域と、前記低不純物アノード領域上に設けられた第2導電型高不純物濃度アノード領域と、前記高不純物濃度アノード領域上に設けられたアノード電極とを有する半導体装置であって、前記トレンチゲート間隔は、前記アノード電極及び前記トレンチゲート間にゼロバイアス電圧を印加したときに前記低不純物濃度アノード領域が前記トレンチゲート間全体で空乏化する程度の間隔に設定されることを特徴とする。
【0009】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態について説明する。
【0010】
<第1実施形態>
図1には、本実施形態の構成図が示されている。本実施形態は、トレンチゲート型トランジスタである。図において(a)は平面図(但し、ソース電極は省略)、(b)は(a)のb−b断面図である。図において、n+基板12上にnドリフト領域14が設けられ、nドリフト領域14上であって絶縁されたトレンチゲート18間にp−チャネル領域16が設けられる。p−チャネル領域16上にはn+ソース領域17が形成され、さらにこのn+ソース領域17にソース電極22が接続される。ソース電極22は図に示すように断面形状がT字型であり、トレンチゲート18との間は絶縁膜20により絶縁されている。
【0011】
ここで、p−チャネル領域16は従来のようにイオン注入ではなく、例えばエピタキシャル成長により形成され、その不純物濃度はnドリフト領域14の不純物濃度以下に設定される。このようにp−チャネル領域16の不純物濃度を低くすることで、トレンチゲート18の間隔が比較的大きくてもチャネル全体を空乏化し易くなり、p−チャネル領域16の不純物濃度に応じたゲート間隔とすることで、トレンチゲート18にゼロバイアスを印加した状態でp−チャネル領域16の全体を空乏化することができる(もちろん、p−チャネル領域16の不純物濃度は従来のチャネル領域の不純物濃度よりも小さいため、本実施形態のゲート間隔は従来のゲート間隔よりも大きく設定でき、製造も容易となる)。
【0012】
そして、トレンチゲート18に正のバイアス電圧を印加した場合には、従来のようにトレンチゲートとの界面のみにチャネルが形成されるのではなく、p−チャネル領域16の全体、すなわちトレンチゲート18の間の全体に形成されることになるため、界面準位の影響が少なく、チャネルの抵抗を従来以上に低く抑えることができる。
【0013】
なお、本実施形態において、p−チャネル領域16からソース電極22に正孔を引き抜けるようにp−チャネル領域16とソース電極22との間にp+ソース領域19(図1(a)参照)を形成することも好適である。このp+ソース領域19は、図1(a)に示されるように、n+ソース領域17と交互に形成される。
【0014】
図2には、図1に示された半導体装置の製造方法が示されている。まず、n+シリコン基板12上に順次nドリフト領域14及びp−チャネル領域16をエピタキシャル成長させる。その後、n+ソース領域17を1μm程度(及び必要であればp+ソース領域19)をイオン注入と拡散により形成する(a)。
【0015】
次に、表面を熱酸化して酸化膜24を50nm程度形成する。その後、CVD法を用いて窒化膜26を200nm程度、酸化膜28を200nm程度形成する(b)。
【0016】
次に、フォトリソグラフィ工程を用いてレジストマスクを形成し、このレジストマスクを用いて酸化膜28、窒化膜26、酸化膜24を順次ドライエッチングする。レジストを除去した後、酸化膜24、窒化膜26、酸化膜28をマスクとしてシリコンを6μm程度ドライエッチングし、トレンチ構造を形成する(c)。
【0017】
次に、トレンチの側壁を熱酸化にて50nm程度酸化し、フッ酸で除去する。さらにトレンチ側壁をケミカルドライエッチングにて50nm程度エッチングする。その後、熱酸化にてゲート酸化膜を100nm程度形成する。さらに、多結晶シリコンでトレンチを埋め、トレンチゲート18を形成する。ドライエッチングにて窒化膜26のところまで全面エッチバックしてゲート電極とする(d)。
【0018】
次に、表面の酸化膜28をドライエッチングにて除去し、熱酸化にてゲート電極の表面を400nm程度酸化して酸化膜20を形成する(e)。このとき、窒化膜26の下は酸化されず、ゲート電極の表面のみを酸化することができる。
【0019】
次に、ドライエッチングにて窒化膜26及び酸化膜24を除去し(f)、スパッタリング法を用いてソース電極22(例えばAl)を形成し、フォトリソグラフィやエッチングを用いて所望の形状に加工する(g)。最後に、スパッタリング法を用いてドレイン電極10(例えばTi/Ni/Au)を形成する(h)。
【0020】
以上、本実施形態について説明したが、基板はn型ではなくp型を用いることも可能である。この場合、ドリフト領域やチャネル領域の導電型も基板に応じて変更することが必要である。
【0021】
また、基板をドリフト領域とは異なる導電型としたIGBT(絶縁ゲートバイポーラトランジスタ)を構成することもできる。さらに図3に示すように、基板とドリフト領域との間にバッファ領域29を設けることも可能である。この時、バッファ領域は基板とは異なる導電型である。
【0022】
<第2実施形態>
上述した第1実施形態では、p−チャネル領域16の全体をチャネル化できるため、従来のようにソース電極から電子を供給するためのn+ソース領域17を従来のようにトレンチゲート18に隣接するように配置する必要がなくなる。そこで、本実施形態では、ソース領域の位置を従来と異なる位置、すなわちトレンチゲート18に隣接しない位置に設ける場合について説明する。
【0023】
図4には、本実施形態における半導体装置の構成が示されている。(a)は一部平面図(但し、ソース電極は省略)、(b)は(a)のb−b断面図である。図1と同様に、ドレイン電極10、n+基板12、nドリフト領域14、p−チャネル領域16、トレンチゲート18及びソース電極22が形成されているが、図1と異なる点は、n+ソース領域23がp−チャネル領域16のほぼ中央に形成され、トレンチゲート18に隣接していないことである。従来のトレンチゲート型半導体装置においては、チャネル領域内のトレンチゲートとの界面にチャネルが形成されるため、ソース領域はこのチャネル領域に電子を供給すべくトレンチゲートに隣接して設ける必要があったが、本実施形態ではチャネルはp−チャネル領域の全体にわたって形成されるため、ソース領域をトレンチゲート18に隣接して設ける必要がなくなり、このようにチャネル領域の中央に配置することが可能となる。
【0024】
そして、このようにソース領域の位置をチャネル領域の中央に配置することで、チャネル領域からソース電極22に正孔を引き抜くためのp+ソース領域19をトレンチゲート18に隣接した位置に配置する(中央部にp−チャネル領域16が形成され、その周囲にp+ソース領域19が形成される)ことが可能となり、迅速に正孔を引き抜いてON動作からOFF動作への高速スイッチングが可能となる。さらにp+ソース領域の面積をn+ソース領域の面積より大きくすることも容易である。
【0025】
なお、図4において、p−チャネル領域16やn+ソース領域23は平面形状が円形ではなく、矩形でもよい。
【0026】
<第3実施形態>
図5には、本実施形態の半導体装置の構成が示されている。本実施形態は、ショットキー型ダイオードである。図において、(a)は平面図(但し、アノード電極は省略)、(b)は(a)のb−b断面図である。n+カソード領域32上にn−カソード領域34が設けられ、さらにn−チャネル領域36が設けられる。n−チャネル領域36は酸化膜40で絶縁されたトレンチ構造38の間に設けられ、n−チャネル領域36上にはアノード電極42がショットキー接合される。アノード電極42とトレンチ構造38はオーミックコンタクトにより接続されており、同電位である。また、n+カソード領域32にはカソード電極30が接続される。
【0027】
このような構成において、n−チャネル領域36の不純物濃度はn−カソード領域34の不純物濃度以下であり、図10に示された従来のn−カソード領域230よりも低い不純物濃度である。したがって、トレンチ構造38の間隔が比較的大きくても従来に比べてチャネル全体を空乏化し易くなり、n−チャネル領域36の不純物濃度、すなわちn型低不純物濃度に応じたゲート間隔とすることで、トレンチ構造38及びアノード電極42にゼロバイアスを印加した状態(短絡した状態)でn−チャネル領域36の全体を空乏化することができ(もちろん、n−チャネル領域の不純物濃度は従来のチャネル領域の不純物濃度よりも小さいため、本実施形態のトレンチ構造38の間隔は従来の間隔よりも大きく設定でき、製造が容易化される)、高耐圧のショットキー型ダイオードを得ることができる。
【0028】
なお、n−チャネル領域36の代わりにp−チャネル領域を用いることも可能である。すなわち、カソード電極30上にn+カソード領域32、n−カソード領域34が設けられ、n−カソード領域34上にp−チャネル領域36がトレンチ構造38の間に設けられ、p−チャネル領域36上にアノード電極42がショットキー接合される。トレンチ構造38及びアノード電極42にゼロバイアスを印加した状態でp−チャネル領域36の全体が空乏化される。この場合にはトレンチ構造38の間隔をより大きく設定することが可能である。
【0029】
図6には、本実施形態の半導体装置の製造方法が示されている。まず、n+カソード領域32上にn−カソード領域34及びn−チャネル領域36をエピタキシャル成長させる(a)。
【0030】
次に、表面を熱酸化し、酸化膜44を500nm程度形成する(b)。次に、フォトリソグラフィ工程を用いてレジストマスクを作成し、このマスクを用いて酸化膜44をドライエッチングしトレンチを形成する(c)。
【0031】
次に、トレンチの側壁を熱酸化にて50nm程度酸化し、フッ酸にて除去する。さらに、トレンチ側壁をケミカルドライエッチングにて50nm程度エッチングし、熱酸化にて酸化膜40を100nm程度形成し、CVD法によりトレンチを多結晶シリコンで埋めてトレンチ構造38を形成する(d)。
【0032】
次に、ドライエッチングにより酸化膜40の表面を除去し(e)、スパッタリング法を用いてアノード電極42(例えばAl)を形成する。フォトリソグラフィとエッチングにより所望の形状に加工し、420℃30分の熱処理にてn−チャネル領域36とショットキー接合を形成するとともに、トレンチ構造38との間にオーミックコンタクトを形成する(f)。
【0033】
最後に、スパッタリング法を用いてカソード電極30(例えばTi/Ni/Au)を形成する(g)。
【0034】
なお、本実施形態において、n−チャネル(あるいはp−チャネル)領域36は平面形状が矩形ではなく、例えば図7に示すように円形でもよい。
【0035】
また、本実施形態では、ショットキー型ダイオードについて説明したが、接合ダイオードでも同様に適用することができる。
【0036】
図8は、接合ダイオードに適用した場合の構成図である。図において、(a)は平面図(但し、アノード電極は省略)、(b)は(a)のb−b断面図である。カソード電極30上に、順次n+カソード領域32、n−カソード領域34、p−アノード領域37、p+アノード領域46が形成される。p−アノード領域37及びp+アノード領域46はトレンチ構造38の間に形成される。p+アノード領域46上とトレンチ構造38上にはアノード電極42が形成され、短絡されている。低不純物濃度のp−アノード領域37を設けることで、比較的広いトレンチ構造38間隔でゼロバイアス時にp−アノード領域37の全体をピンチオフすることができ、高耐圧を得ることができる。
【0037】
なお、図8において、p−アノード領域37の代わりに、n−カソード領域34以下の不純物濃度を有するn−アノード領域を設けることも可能である。
【0038】
【発明の効果】
以上説明したように、本発明によれば、低ON抵抗あるいは高耐圧の半導体装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態の構成図である。
【図2】図1の半導体装置の製造方法を示す説明図である。
【図3】第1実施形態の変形例を示す断面図である。
【図4】本発明の第2実施形態の構成図である。
【図5】本発明の第3実施形態の構成図である。
【図6】図5の半導体装置の製造方法を示す説明図である。
【図7】第3実施形態の変形例を示す平面図である。
【図8】第3実施形態の他の変形例を示す構成図である。
【図9】従来のトレンチゲート型トランジスタの構成図である。
【図10】従来のショットキー型ダイオードの構成図である。
【符号の説明】
10 ドレイン電極、12 n+基板、14 nドリフト領域、16 p−チャネル領域、17 n+ソース領域、18 トレンチゲート、19 p+ソース領域、20 酸化膜、22 ソース電極、30 カソード電極、32 n+カソード領域、34 n−カソード領域、36 n−チャネル領域、38 トレンチ構造、40 酸化膜、42 アノード電極。
Claims (2)
- カソード電極と、
前記カソード電極上に設けられた第1導電型カソード領域と、
前記カソード領域上にあってトレンチゲート間に設けられた第2導電型チャネル領域と、
前記チャネル領域上に設けられたアノード電極と、
を有する半導体装置であって、
前記トレンチゲート間隔は、前記チャネル領域の不純物濃度に応じた間隔であって前記アノード電極及び前記トレンチゲート間にゼロバイアス電圧を印加したときに前記チャネル領域が前記トレンチゲート間全体で空乏化する程度の間隔に設定される
ことを特徴とする半導体装置。 - カソード電極と、
前記カソード電極上に設けられた第1導電型カソード領域と、
前記カソード領域上にあってトレンチゲート間に設けられた第2導電型低不純物濃度アノード領域と、
前記低不純物アノード領域上に設けられた第2導電型高不純物濃度アノード領域と、
前記高不純物濃度アノード領域上に設けられたアノード電極と、
を有する半導体装置であって、
前記トレンチゲート間隔は、前記アノード電極及び前記トレンチゲート間にゼロバイアス電圧を印加したときに前記低不純物濃度アノード領域が前記トレンチゲート間全体で空乏化する程度の間隔に設定される
ことを特徴とする半導体装置。
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