JP2000228528A - 炭化けい素縦形ｆｅｔおよびその製造方法 - Google Patents
炭化けい素縦形ｆｅｔおよびその製造方法Info
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- JP2000228528A JP2000228528A JP11028388A JP2838899A JP2000228528A JP 2000228528 A JP2000228528 A JP 2000228528A JP 11028388 A JP11028388 A JP 11028388A JP 2838899 A JP2838899 A JP 2838899A JP 2000228528 A JP2000228528 A JP 2000228528A
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Abstract
(57)【要約】
【課題】オン抵抗の小さい炭化けい素縦型電界効果トラ
ンジスタおよびその製造方法を提供する。 【解決手段】ｐ+ 埋め込み領域４２の上方のｐゲート領
域４４をセル状とし、ｎ+ ソース領域４３をそれを囲む
ように配置してチャネル部分の面積を増大させる。逆に
ｎ+ ソース領域をセル状とし、それを囲むようにｐゲー
ト領域を配置してもよい。その製造方法としては、多結
晶シリコン膜からなる第一のマスクによりｐ+ 埋め込み
領域４２を規定し、第一のマスクを熱酸化した第二のマ
スクによりｎ+ ソース領域４３を規定して、微細なチャ
ネル長の制御をおこなう。
ンジスタおよびその製造方法を提供する。 【解決手段】ｐ+ 埋め込み領域４２の上方のｐゲート領
域４４をセル状とし、ｎ+ ソース領域４３をそれを囲む
ように配置してチャネル部分の面積を増大させる。逆に
ｎ+ ソース領域をセル状とし、それを囲むようにｐゲー
ト領域を配置してもよい。その製造方法としては、多結
晶シリコン膜からなる第一のマスクによりｐ+ 埋め込み
領域４２を規定し、第一のマスクを熱酸化した第二のマ
スクによりｎ+ ソース領域４３を規定して、微細なチャ
ネル長の制御をおこなう。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料として
炭化珪素を用いた電力用電界効果トランジスタ（以下Ｆ
ＥＴと記す）、特に電力用素子として注目される接合型
のＦＥＴ（以下ＪＦＥＴと記す）および金属ー半導体接
合型のＦＥＴ（以下ＭＥＳＦＥＴと記す）、並びにそれ
らの製造方法に関する。
炭化珪素を用いた電力用電界効果トランジスタ（以下Ｆ
ＥＴと記す）、特に電力用素子として注目される接合型
のＦＥＴ（以下ＪＦＥＴと記す）および金属ー半導体接
合型のＦＥＴ（以下ＭＥＳＦＥＴと記す）、並びにそれ
らの製造方法に関する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと記す）は、バ
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣの
単結晶ウェハを用いて様々な電子デバイスへ応用されて
きており、特に高温、電力用素子に適すると考えられて
いる。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層し
た形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称
されるベータ相ＳｉＣの結晶でも半導体装置が試作され
ている。その中で接合型ＦＥＴは構造が簡単であり、か
つ非常に汎用性の広いすぐれたデバイスであることから
ＳｉＣでＦＥＴを製作しようとする研究が盛んである。
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣの
単結晶ウェハを用いて様々な電子デバイスへ応用されて
きており、特に高温、電力用素子に適すると考えられて
いる。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層し
た形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称
されるベータ相ＳｉＣの結晶でも半導体装置が試作され
ている。その中で接合型ＦＥＴは構造が簡単であり、か
つ非常に汎用性の広いすぐれたデバイスであることから
ＳｉＣでＦＥＴを製作しようとする研究が盛んである。
【０００３】ＳｉＣはシリコンと同様にイオン注入によ
ってｐｎ接合が形成できるため、接合型ＦＥＴの製造は
シリコンデバイスとほぼ同じ工程で作成可能であり、応
用が期待される。すでにこれまでｐｎ接合を利用してい
くつかの静電誘導型ＦＥＴ（以下ＳＩＴ）が試作されて
その特性が示されてきた。
ってｐｎ接合が形成できるため、接合型ＦＥＴの製造は
シリコンデバイスとほぼ同じ工程で作成可能であり、応
用が期待される。すでにこれまでｐｎ接合を利用してい
くつかの静電誘導型ＦＥＴ（以下ＳＩＴ）が試作されて
その特性が示されてきた。
【０００４】先ず従来のＳｉＣのＦＥＴについて説明す
る。図９はこれまでに報告されている電力用のＭＥＳＦ
ＥＴの一例の断面図である。［Weitzel,C.E.,Palmour,
J.W.,Carter,Jr.C.H., Moore,K.,Nordquist,K.J.,Alle
n,S.,Thero,C. and Bhatnagar,M.,IEEE Trans. Electrn
Devices, Vol.43, No.10 (1998) p.1732 参照] ｎ+ ドレイン層１１ａ上に、高抵抗のｎドリフト層１１
ｂ、高抵抗のｎ+ ソース層１３が積層されており、その
表面からｎドリフト層１１ｂに達するトレンチ１２が設
けられている。そのトレンチ１２に接触してショットキ
ー接合を形成するゲート電極１６が、ｎ+ ソース領域１
３に接触してソース電極１７が、ｎ+ ドレイン層１１ａ
に接触してドレイン電極１８がそれぞれ設けられてい
る。
る。図９はこれまでに報告されている電力用のＭＥＳＦ
ＥＴの一例の断面図である。［Weitzel,C.E.,Palmour,
J.W.,Carter,Jr.C.H., Moore,K.,Nordquist,K.J.,Alle
n,S.,Thero,C. and Bhatnagar,M.,IEEE Trans. Electrn
Devices, Vol.43, No.10 (1998) p.1732 参照] ｎ+ ドレイン層１１ａ上に、高抵抗のｎドリフト層１１
ｂ、高抵抗のｎ+ ソース層１３が積層されており、その
表面からｎドリフト層１１ｂに達するトレンチ１２が設
けられている。そのトレンチ１２に接触してショットキ
ー接合を形成するゲート電極１６が、ｎ+ ソース領域１
３に接触してソース電極１７が、ｎ+ ドレイン層１１ａ
に接触してドレイン電極１８がそれぞれ設けられてい
る。
【０００５】ゲート電極１６に負の電圧を印加するとゲ
ート電極１６からｎドリフト層１１ｂに空乏層が広が
り、ｎドリフト層１１ｂの導電領域が狭められる。この
ことによってソース電極１７とドレイン電極１８との間
の電流が制御される。ここではショットキー接合を用
い、トレンチの凸部分に空乏層を広げることで、ソース
・ドレイン間に流れる電流を制御可能な素子となってい
る。
ート電極１６からｎドリフト層１１ｂに空乏層が広が
り、ｎドリフト層１１ｂの導電領域が狭められる。この
ことによってソース電極１７とドレイン電極１８との間
の電流が制御される。ここではショットキー接合を用
い、トレンチの凸部分に空乏層を広げることで、ソース
・ドレイン間に流れる電流を制御可能な素子となってい
る。
【０００６】これに対しプレーナ型の縦形ＦＥＴも考案
されている。図１０、１１は発明者の出願［特願平７―
１８３７２１］になるプレーナ型の縦形ＦＥＴの断面図
である。
されている。図１０、１１は発明者の出願［特願平７―
１８３７２１］になるプレーナ型の縦形ＦＥＴの断面図
である。
【０００７】図１０は電力用のＭＥＳＦＥＴの別の例の
断面図である。ｎ+ ドレイン層２１ａ上に積層されたｎ
ドリフト層２１ｂの表面層に選択的に高加速電圧のイオ
ン注入によりｐ+ 埋め込み領域２２が形成されている。
ｐ+ 埋め込み領域２２の上方のｎドリフト層２１ｂは、
必要により不純物が導入されて濃度制御されたｎチャネ
ル領域３０とされることもある。そのｎチャネル領域３
０の表面層にｎ+ ソース領域２３が形成されている。ｐ
+ 埋め込み領域２２が形成されていない部分の上方の表
面にショットキー接合を形成するゲート電極２６が、ｎ
+ ソース領域２３に接触してソース電極２７が、ｎ+ ド
レイン層２１ａに接触してドレイン電極２８がそれぞれ
設けられている。ソース電極２７は、ｎ+ ソース領域２
３だけてなく、ｐ+ 埋め込み領域２２にも接触してい
る。ｎ+ ソース領域２３、ゲート電極２６等は例えば紙
面に垂直なストライプ状である。
断面図である。ｎ+ ドレイン層２１ａ上に積層されたｎ
ドリフト層２１ｂの表面層に選択的に高加速電圧のイオ
ン注入によりｐ+ 埋め込み領域２２が形成されている。
ｐ+ 埋め込み領域２２の上方のｎドリフト層２１ｂは、
必要により不純物が導入されて濃度制御されたｎチャネ
ル領域３０とされることもある。そのｎチャネル領域３
０の表面層にｎ+ ソース領域２３が形成されている。ｐ
+ 埋め込み領域２２が形成されていない部分の上方の表
面にショットキー接合を形成するゲート電極２６が、ｎ
+ ソース領域２３に接触してソース電極２７が、ｎ+ ド
レイン層２１ａに接触してドレイン電極２８がそれぞれ
設けられている。ソース電極２７は、ｎ+ ソース領域２
３だけてなく、ｐ+ 埋め込み領域２２にも接触してい
る。ｎ+ ソース領域２３、ゲート電極２６等は例えば紙
面に垂直なストライプ状である。
【０００８】図１１は電力用のＪＦＥＴの例の断面図で
ある。ｎ+ ドレイン層３１ａ上に積層されたｎドリフト
層３１ｂの表面層に選択的に高加速電圧のイオン注入に
よりｐ+ 埋め込み領域３２が形成され、そのｐ+ 埋め込
み領域３２の上方のｎドリフト層３１ｂは、必要により
不純物が導入されて濃度制御されたｎチャネル領域４０
とされることもある。そのｎチャネル領域４０の表面層
にｎ+ ソース領域３３と、ｐ+ 埋め込み領域３２が形成
されていない部分の上方の表面層にｐゲート領域３４と
が形成されている。ｎ+ ソース領域３３に接触してソー
ス電極３７が、ｎ+ ドレイン層３１ａに接触してドレイ
ン電極３８が、ｐゲート領域３４に接触してゲート電極
３６がそれぞれ設けられている。ソース電極３７は、ｎ
+ ソース領域３３だけてなく、ｐ+ 埋め込み領域３２に
も接触している。これらのＭＥＳＦＥＴ、ＪＦＥＴでも
ゲート電極２６、３６への印加電圧によってソース・ド
レイン間の電流のスイッチングが可能な素子となってい
る。
ある。ｎ+ ドレイン層３１ａ上に積層されたｎドリフト
層３１ｂの表面層に選択的に高加速電圧のイオン注入に
よりｐ+ 埋め込み領域３２が形成され、そのｐ+ 埋め込
み領域３２の上方のｎドリフト層３１ｂは、必要により
不純物が導入されて濃度制御されたｎチャネル領域４０
とされることもある。そのｎチャネル領域４０の表面層
にｎ+ ソース領域３３と、ｐ+ 埋め込み領域３２が形成
されていない部分の上方の表面層にｐゲート領域３４と
が形成されている。ｎ+ ソース領域３３に接触してソー
ス電極３７が、ｎ+ ドレイン層３１ａに接触してドレイ
ン電極３８が、ｐゲート領域３４に接触してゲート電極
３６がそれぞれ設けられている。ソース電極３７は、ｎ
+ ソース領域３３だけてなく、ｐ+ 埋め込み領域３２に
も接触している。これらのＭＥＳＦＥＴ、ＪＦＥＴでも
ゲート電極２６、３６への印加電圧によってソース・ド
レイン間の電流のスイッチングが可能な素子となってい
る。
【０００９】
【発明が解決しようとする課題】図９のＭＥＳＦＥＴ
は、非常に単純な構造でＦＥＴ動作のデバイスを作成す
ることができる。しかし、トレンチ１２を形成しなけれ
ばならず、そのための、化学的に安定なＳｉＣのドライ
エッチング、およびトレンチ１２の形状の制御が困難で
あること、ドライエッチングによって得られた表面はダ
メージを受けているのでショットキー接合のリーク電流
が増加すること、また、ＳｉＣ基板表面にトレンチ１２
に伴う大きな凹凸が存在することから、微細加工が困難
であることなど、いくつかの製造上の問題を伴ってい
る。
は、非常に単純な構造でＦＥＴ動作のデバイスを作成す
ることができる。しかし、トレンチ１２を形成しなけれ
ばならず、そのための、化学的に安定なＳｉＣのドライ
エッチング、およびトレンチ１２の形状の制御が困難で
あること、ドライエッチングによって得られた表面はダ
メージを受けているのでショットキー接合のリーク電流
が増加すること、また、ＳｉＣ基板表面にトレンチ１２
に伴う大きな凹凸が存在することから、微細加工が困難
であることなど、いくつかの製造上の問題を伴ってい
る。
【００１０】図１０、１１の例はともにプレーナ型の素
子であり、図１０はショットキー接合を利用したＭＥＳ
ＦＥＴ、図１１はｐｎ接合を利用したＪＦＥＴである。
図１０のＭＥＳＦＥＴｐｎ接合を併用している。これら
の構造においては図９の例と異なり、プレーナ構造でデ
バイスを作成することから、上記のようなトレンチの形
成に伴う製造上の問題は免れている。しかしながら、そ
の一方で電流の流れるチャネル領域を広く確保すること
が難しい。
子であり、図１０はショットキー接合を利用したＭＥＳ
ＦＥＴ、図１１はｐｎ接合を利用したＪＦＥＴである。
図１０のＭＥＳＦＥＴｐｎ接合を併用している。これら
の構造においては図９の例と異なり、プレーナ構造でデ
バイスを作成することから、上記のようなトレンチの形
成に伴う製造上の問題は免れている。しかしながら、そ
の一方で電流の流れるチャネル領域を広く確保すること
が難しい。
【００１１】例えば、図１１においてｎチャネル領域４
０のｎ型不純物濃度を１×１０16cm -3とし、チャネル長
ｌc を５μm 、チャネル厚さｔc を０．２μm 、単位セ
ル間の距離を３０μm とすると、チャネル抵抗が約７０
mΩcm2 と計算される。これは耐圧６００V の場合のＳ
ｉＣの理想的なチャネル抵抗が０．１ mΩcm2 であるこ
とと比較すると非常に大きな値であり、素子全体の抵抗
がほとんどチャネル部分の抵抗で決定されて、ＳｉＣ本
来の低抵抗を実現できないことになる。従って、プレー
ナ型のＦＥＴにおいて重要なことは、いかにチャネルの
抵抗を下げることができるかということである。以上の
問題に鑑み本発明の目的は、製造が容易であり、かつチ
ャネル抵抗の小さい高耐圧の炭化けい素縦型ＦＥＴおよ
びその製造方法を提供することにある。
０のｎ型不純物濃度を１×１０16cm -3とし、チャネル長
ｌc を５μm 、チャネル厚さｔc を０．２μm 、単位セ
ル間の距離を３０μm とすると、チャネル抵抗が約７０
mΩcm2 と計算される。これは耐圧６００V の場合のＳ
ｉＣの理想的なチャネル抵抗が０．１ mΩcm2 であるこ
とと比較すると非常に大きな値であり、素子全体の抵抗
がほとんどチャネル部分の抵抗で決定されて、ＳｉＣ本
来の低抵抗を実現できないことになる。従って、プレー
ナ型のＦＥＴにおいて重要なことは、いかにチャネルの
抵抗を下げることができるかということである。以上の
問題に鑑み本発明の目的は、製造が容易であり、かつチ
ャネル抵抗の小さい高耐圧の炭化けい素縦型ＦＥＴおよ
びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記課題解決のため本発
明は、２つの手段を提供する。一つは２次元パターンを
工夫することによって、チャネル密度の向上を図るもの
であり、具体的には第一導電型ソース領域、または第二
導電型ゲート領域もしくはゲート電極を格子状に配置す
るものである。もう一つは、製造方法に関するもので、
チャネル長を正確に制御することにより、チャネル長の
短縮を図るものである。
明は、２つの手段を提供する。一つは２次元パターンを
工夫することによって、チャネル密度の向上を図るもの
であり、具体的には第一導電型ソース領域、または第二
導電型ゲート領域もしくはゲート電極を格子状に配置す
るものである。もう一つは、製造方法に関するもので、
チャネル長を正確に制御することにより、チャネル長の
短縮を図るものである。
【００１３】すなわち、第一導電型炭化けい素ドレイン
層上に積層された炭化けい素からなる第一導電型ドリフ
ト層と、その第一導電型ドリフト層の表面層に選択的に
互いに隔離して形成された第二導電型ゲート領域、第一
導電型ソース領域と、その第二導電型ゲート領域および
第一導電型ソース領域の下方に選択的に埋め込まれて形
成された第二導電型埋め込み領域と、第二導電型ゲート
領域の表面に接触して設けられたゲート電極と、第一導
電型ソース領域に接触して設けられたソース電極と、第
一導電型ドレイン層の裏面に設けられたドレイン電極と
を有する炭化けい素縦形ＦＥＴにおいて、第二導電型ゲ
ート領域の平面的な形状をセル状とし、その第二導電型
ゲート領域を囲むように第一導電型ソース領域を形成す
るものとする。或いは、第一導電型ソース領域の平面的
な形状をセル状とし、その第一導電型ソース領域を囲む
ように第二導電型ゲート領域を形成しても良い。
層上に積層された炭化けい素からなる第一導電型ドリフ
ト層と、その第一導電型ドリフト層の表面層に選択的に
互いに隔離して形成された第二導電型ゲート領域、第一
導電型ソース領域と、その第二導電型ゲート領域および
第一導電型ソース領域の下方に選択的に埋め込まれて形
成された第二導電型埋め込み領域と、第二導電型ゲート
領域の表面に接触して設けられたゲート電極と、第一導
電型ソース領域に接触して設けられたソース電極と、第
一導電型ドレイン層の裏面に設けられたドレイン電極と
を有する炭化けい素縦形ＦＥＴにおいて、第二導電型ゲ
ート領域の平面的な形状をセル状とし、その第二導電型
ゲート領域を囲むように第一導電型ソース領域を形成す
るものとする。或いは、第一導電型ソース領域の平面的
な形状をセル状とし、その第一導電型ソース領域を囲む
ように第二導電型ゲート領域を形成しても良い。
【００１４】第二導電型ゲート領域および第一導電型ソ
ース領域の一方をセル状とし、他方をそれを囲む形とす
れば、例えば正方形に近いセルとした場合、従来のスト
ライプ状に比べ、約２倍のチャネル密度とすることがで
きる。
ース領域の一方をセル状とし、他方をそれを囲む形とす
れば、例えば正方形に近いセルとした場合、従来のスト
ライプ状に比べ、約２倍のチャネル密度とすることがで
きる。
【００１５】第一導電型炭化けい素ドレイン層上に積層
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第一導電型ソース領域と、その第一導電
型ソース領域の下方に選択的に埋め込まれて形成された
第二導電型埋め込み領域と、第一導電型ドリフト層の表
面に接触して設けられたショットキー接合を形成するゲ
ート電極と、第一導電型ソース領域に接触して設けられ
たソース電極と、第一導電型ドレイン層の裏面に設けら
れたドレイン電極とを有する炭化けい素縦形ＦＥＴにお
いて、第一導電型ドリフト層の表面露出部の平面的な形
状をセル状とし、その表面露出部を囲むように第一導電
型ソース領域を形成し、或いは、第一導電型ソース領域
の平面的な形状をセル状とし、その第一導電型ソース領
域を囲むように第二導電型ゲート領域を形成しても同様
である。
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第一導電型ソース領域と、その第一導電
型ソース領域の下方に選択的に埋め込まれて形成された
第二導電型埋め込み領域と、第一導電型ドリフト層の表
面に接触して設けられたショットキー接合を形成するゲ
ート電極と、第一導電型ソース領域に接触して設けられ
たソース電極と、第一導電型ドレイン層の裏面に設けら
れたドレイン電極とを有する炭化けい素縦形ＦＥＴにお
いて、第一導電型ドリフト層の表面露出部の平面的な形
状をセル状とし、その表面露出部を囲むように第一導電
型ソース領域を形成し、或いは、第一導電型ソース領域
の平面的な形状をセル状とし、その第一導電型ソース領
域を囲むように第二導電型ゲート領域を形成しても同様
である。
【００１６】特に、第二導電型埋め込み領域に達する第
二導電型コンタクト領域を形成し、その第二導電型コン
タクト領域の表面に接触するコンタクト電極をソース電
極と接続するなどして、第二導電型埋め込み領域の電位
をソース電極と同電位とすれば、第二導電型埋め込み領
域の電位が固定され、動作が安定する。
二導電型コンタクト領域を形成し、その第二導電型コン
タクト領域の表面に接触するコンタクト電極をソース電
極と接続するなどして、第二導電型埋め込み領域の電位
をソース電極と同電位とすれば、第二導電型埋め込み領
域の電位が固定され、動作が安定する。
【００１７】或いは、第二導電型埋め込み領域に達する
第二導電型コンタクト領域を形成し、その第二導電型コ
ンタクト領域の表面に接触するコンタクト電極をゲート
電極と接続するなどして、第二導電型埋め込み領域の電
位をゲート電極と同電位とする。
第二導電型コンタクト領域を形成し、その第二導電型コ
ンタクト領域の表面に接触するコンタクト電極をゲート
電極と接続するなどして、第二導電型埋め込み領域の電
位をゲート電極と同電位とする。
【００１８】そのようにすれば、第二導電型埋め込み領
域の上法の第一導電型チャネル領域に、第二導電型埋め
込み領域と第二導電型ゲート領域またはショットキーバ
リアを形成するゲート電極との両方から空乏層がひろが
り、ゲート電圧に対する利得が大幅に向上するととも
に、スイッチング速度が早くなる。また、第二導電型埋
め込み領域と第二導電型ゲート領域とが同電位になるた
め、寄生トランジスタが作用せず、両者間での電流が流
れなくなる結果、誤動作が抑えられる。
域の上法の第一導電型チャネル領域に、第二導電型埋め
込み領域と第二導電型ゲート領域またはショットキーバ
リアを形成するゲート電極との両方から空乏層がひろが
り、ゲート電圧に対する利得が大幅に向上するととも
に、スイッチング速度が早くなる。また、第二導電型埋
め込み領域と第二導電型ゲート領域とが同電位になるた
め、寄生トランジスタが作用せず、両者間での電流が流
れなくなる結果、誤動作が抑えられる。
【００１９】以上のような炭化けい素縦形ＦＥＴの製造
方法としては、多結晶シリコン膜をマスクとしたイオン
注入および熱処理により第二導電型埋め込み領域を形成
し、多結晶シリコン膜を酸化した酸化膜をマスクとした
イオン注入および熱処理により第一導電型ソース領域を
形成するものとする。
方法としては、多結晶シリコン膜をマスクとしたイオン
注入および熱処理により第二導電型埋め込み領域を形成
し、多結晶シリコン膜を酸化した酸化膜をマスクとした
イオン注入および熱処理により第一導電型ソース領域を
形成するものとする。
【００２０】多結晶シリコン膜上にある厚さの酸化膜が
成長する熱酸化条件において、炭化けい素結晶上には１
／３０程度の薄い酸化膜が生じるに過ぎず、両者の酸化
速度の差は非常に大きい。多結晶シリコン膜の端部に厚
い酸化膜が成長することを利用して、多結晶シリコン膜
をマスクとしたイオン注入により第二導電型埋め込み領
域を形成し、多結晶シリコン膜の熱酸化膜をマスクとし
たイオン注入により第一導電型ソース領域を形成すれ
ば、整合した第二導電型埋め込み領域と第一導電型ソー
ス領域とを形成することができる。すなわち極めて短
く、且つ均一なチャネル長を正確に制御することができ
る。
成長する熱酸化条件において、炭化けい素結晶上には１
／３０程度の薄い酸化膜が生じるに過ぎず、両者の酸化
速度の差は非常に大きい。多結晶シリコン膜の端部に厚
い酸化膜が成長することを利用して、多結晶シリコン膜
をマスクとしたイオン注入により第二導電型埋め込み領
域を形成し、多結晶シリコン膜の熱酸化膜をマスクとし
たイオン注入により第一導電型ソース領域を形成すれ
ば、整合した第二導電型埋め込み領域と第一導電型ソー
ス領域とを形成することができる。すなわち極めて短
く、且つ均一なチャネル長を正確に制御することができ
る。
【００２１】もう一つの製造方法としては、第二導電型
埋め込み領域形成用のイオン注入のための第一のマスク
の端部にサイドウォールを設けて第一導電型ソース領域
形成のためのイオン注入をおこなうものとする。
埋め込み領域形成用のイオン注入のための第一のマスク
の端部にサイドウォールを設けて第一導電型ソース領域
形成のためのイオン注入をおこなうものとする。
【００２２】ＳｉＯ2 膜、多結晶シリコン膜などを材料
とする第一のマスクとして第二導電型埋め込み領域のた
めのイオン注入をおこない、ＣＶＤ法によりＳｉＯ2 膜
を堆積しエッチングして第一のマスクの端部にサイドウ
ォールを形成した後に第一導電型ソース領域のためのイ
オン注入をおこなうことにより、サイドウオールの厚さ
分に整合した第二導電型埋め込み領域と第一導電型ソー
ス領域とを形成することができる。
とする第一のマスクとして第二導電型埋め込み領域のた
めのイオン注入をおこない、ＣＶＤ法によりＳｉＯ2 膜
を堆積しエッチングして第一のマスクの端部にサイドウ
ォールを形成した後に第一導電型ソース領域のためのイ
オン注入をおこなうことにより、サイドウオールの厚さ
分に整合した第二導電型埋め込み領域と第一導電型ソー
ス領域とを形成することができる。
【００２３】
【発明の実施の形態】以下本発明について、実施例を示
しながら詳細に説明する。ただし、図９と共通の部分、
あるいは本発明とかかわりのない部分については説明を
省略する。本発明の重要な応用例としてｎチャネル型の
ＦＥＴを例に取っているが、導電型を逆にしたｐチャネ
ル型のＦＥＴにも本発明が適応可能なことは勿論であ
る。なお、ＳｉＣには良く知られているように、多くの
ポリタイプが存在するが、主に６Ｈおよび４Ｈと呼ばれ
るものを対象としている。
しながら詳細に説明する。ただし、図９と共通の部分、
あるいは本発明とかかわりのない部分については説明を
省略する。本発明の重要な応用例としてｎチャネル型の
ＦＥＴを例に取っているが、導電型を逆にしたｐチャネ
ル型のＦＥＴにも本発明が適応可能なことは勿論であ
る。なお、ＳｉＣには良く知られているように、多くの
ポリタイプが存在するが、主に６Ｈおよび４Ｈと呼ばれ
るものを対象としている。
【００２４】［実施例１］図１（ａ）は本発明第一の実
施例（以下実施例１と記す。以下同様）のＳｉＣＪＦＥ
Ｔの平面図、同図（ｂ）は図１（ａ）のＡ−Ａ線に沿っ
た断面図、同図（ｃ）は同じくＢ−Ｂ線に沿った断面図
である。
施例（以下実施例１と記す。以下同様）のＳｉＣＪＦＥ
Ｔの平面図、同図（ｂ）は図１（ａ）のＡ−Ａ線に沿っ
た断面図、同図（ｃ）は同じくＢ−Ｂ線に沿った断面図
である。
【００２５】図１（ｂ）において、ｎ+ ドレイン層４１
ａ上にエピタキシャル成長によりｎドリフト層４１ｂが
積層されたウェハのｎドリフト層４１ｂの表面から少し
深い位置に選択的にｐ+ 埋め込み領域４２が形成され、
ｐ+ 埋め込み領域４２の上方のｎドリフト層４１ｂは、
ｎ型不純物が導入されてｎチャネル領域５０となってい
る。但しｎ型不純物が導入されず、ｎドリフト層４１ｂ
のままの場合もある。そのｎチャネル領域５０の表面層
にはｐゲート領域４４、ｎ+ ソース領域４３およびｐ+
埋め込み領域４２に達するｐ+ コンタクト領域４２ａが
形成されている。ｐゲート領域４４の表面上にはゲート
電極４６が、ｎ+ ソース領域４３とｐ+コンタクト領域
４２ａの表面上には共通のソース電極４７がそれぞれ設
けられ、またｎ+ ドレイン層４１ａの裏面に接触してド
レイン電極４８が設けられている。各オーミック電極用
の金属としてはｐ型領域上にはチタン（Ｔｉ）やアルミ
ニウム（Ａｌ）、またはその合金、ｎ型領域上にはニッ
ケル（Ｎｉ）などが一般的ではあるが、ｐ型領域やｎ型
領域の表面濃度が１×１０19cm-3以上になると、いずれ
の金属でもオーミック接触を取れるようになる。４９は
絶縁膜である。
ａ上にエピタキシャル成長によりｎドリフト層４１ｂが
積層されたウェハのｎドリフト層４１ｂの表面から少し
深い位置に選択的にｐ+ 埋め込み領域４２が形成され、
ｐ+ 埋め込み領域４２の上方のｎドリフト層４１ｂは、
ｎ型不純物が導入されてｎチャネル領域５０となってい
る。但しｎ型不純物が導入されず、ｎドリフト層４１ｂ
のままの場合もある。そのｎチャネル領域５０の表面層
にはｐゲート領域４４、ｎ+ ソース領域４３およびｐ+
埋め込み領域４２に達するｐ+ コンタクト領域４２ａが
形成されている。ｐゲート領域４４の表面上にはゲート
電極４６が、ｎ+ ソース領域４３とｐ+コンタクト領域
４２ａの表面上には共通のソース電極４７がそれぞれ設
けられ、またｎ+ ドレイン層４１ａの裏面に接触してド
レイン電極４８が設けられている。各オーミック電極用
の金属としてはｐ型領域上にはチタン（Ｔｉ）やアルミ
ニウム（Ａｌ）、またはその合金、ｎ型領域上にはニッ
ケル（Ｎｉ）などが一般的ではあるが、ｐ型領域やｎ型
領域の表面濃度が１×１０19cm-3以上になると、いずれ
の金属でもオーミック接触を取れるようになる。４９は
絶縁膜である。
【００２６】主なディメンジョンの一例は、次のような
値である。ｎ+ ドレイン層４１ａの不純物濃度は１×１
０18cm-3、厚さ３５０μm 、ｎドリフト層４１ｂのそれ
は、１×１０16cm-3、厚さ９μm 。ｐ+ 埋め込み領域４
２の最高不純物濃度は１×１０19cm-3、厚さ０．２μm
で、その上に０．７μm のｎチャネル領域５０がある。
ｎチャネル領域５０の不純物濃度は、２×１０16cm-3で
ある。ｐ+ 埋め込み領域４２の無い部分の幅は、約６μ
m である。ｎ+ ソース領域４３の表面不純物濃度は１×
１０19ｃｍ3 、接合深さ０．３μm で、幅は約４μm 、
ｐゲート領域４４のそれらは、１×１０19cm-3、接合深
さ０．３μm 、幅は約１０μm 、ｐ+ コンタクト領域４
２ａのそれらは、１×１０19cm-3、接合深さ１．０μm
、幅は約６μm である。ｎ+ ソース領域４３とｐ+ 埋
め込み領域４２との間の横方向の差は約１μm である。
図の単位セルのピッチは約２０μm である。
値である。ｎ+ ドレイン層４１ａの不純物濃度は１×１
０18cm-3、厚さ３５０μm 、ｎドリフト層４１ｂのそれ
は、１×１０16cm-3、厚さ９μm 。ｐ+ 埋め込み領域４
２の最高不純物濃度は１×１０19cm-3、厚さ０．２μm
で、その上に０．７μm のｎチャネル領域５０がある。
ｎチャネル領域５０の不純物濃度は、２×１０16cm-3で
ある。ｐ+ 埋め込み領域４２の無い部分の幅は、約６μ
m である。ｎ+ ソース領域４３の表面不純物濃度は１×
１０19ｃｍ3 、接合深さ０．３μm で、幅は約４μm 、
ｐゲート領域４４のそれらは、１×１０19cm-3、接合深
さ０．３μm 、幅は約１０μm 、ｐ+ コンタクト領域４
２ａのそれらは、１×１０19cm-3、接合深さ１．０μm
、幅は約６μm である。ｎ+ ソース領域４３とｐ+ 埋
め込み領域４２との間の横方向の差は約１μm である。
図の単位セルのピッチは約２０μm である。
【００２７】図１（ａ）において、細線はｐｎ接合を、
点線は隠れたｐｎ接合を、太線は電極の端を示してい
る。ｎ+ ソース領域４３は、梯子状に形成され、その内
側に方形セル状のｐゲート領域４４が配され、ゲート電
極４６が接している。ｐゲート領域４４は例えば１０μ
m ×４０μm である。４７はストライプ状のソース電極
であり、半導体チップ周辺或いは適当な間隔で互いに連
結されている。図で上下の二つのｐゲート領域４４の間
に、両側のストライプ状のｎ+ ソース領域４３を結ぶ、
ゲート電極４６を設けないｎ+ ソース領域部分４３ａを
形成して、はしご状にすることによってチャネルの全面
積が確保されている。
点線は隠れたｐｎ接合を、太線は電極の端を示してい
る。ｎ+ ソース領域４３は、梯子状に形成され、その内
側に方形セル状のｐゲート領域４４が配され、ゲート電
極４６が接している。ｐゲート領域４４は例えば１０μ
m ×４０μm である。４７はストライプ状のソース電極
であり、半導体チップ周辺或いは適当な間隔で互いに連
結されている。図で上下の二つのｐゲート領域４４の間
に、両側のストライプ状のｎ+ ソース領域４３を結ぶ、
ゲート電極４６を設けないｎ+ ソース領域部分４３ａを
形成して、はしご状にすることによってチャネルの全面
積が確保されている。
【００２８】この図の配置では、このｎ+ ソース領域部
分４３ａは、ゲート電極４６を設けないので、ｎ+ ソー
ス領域部分４３ａの幅を狭くすることができることか
ら、チャネル領域を稠密に形成することが可能となる。
分４３ａは、ゲート電極４６を設けないので、ｎ+ ソー
ス領域部分４３ａの幅を狭くすることができることか
ら、チャネル領域を稠密に形成することが可能となる。
【００２９】図１（ｃ）では、ｎ+ ソース領域部分４３
ａの幅が狭いこと、その下方にｐ+埋め込み領域４２が
形成されていることが見られる。図２（ａ）ないし
（ｃ）は、図１の実施例１のＳｉＣＪＦＥＴの製造方法
を説明するための接合形成工程の製造工程順の表面近傍
の部分断面図である。以下順に説明する。
ａの幅が狭いこと、その下方にｐ+埋め込み領域４２が
形成されていることが見られる。図２（ａ）ないし
（ｃ）は、図１の実施例１のＳｉＣＪＦＥＴの製造方法
を説明するための接合形成工程の製造工程順の表面近傍
の部分断面図である。以下順に説明する。
【００３０】先ず、図示されないｎ+ ドレイン層上に燐
ドープのｎドリフト層４１ｂをエピタキシャル成長によ
り積層した４Ｈ−ＳｉＣ基板を準備する。例えば、ｎド
リフト層４１ｂの不純物濃度等は前述の通りである。そ
のｎドリフト層４１ｂの表面上に、多結晶シリコン膜を
減圧ＣＶＤ法により堆積し、フォトリソグラフィでパタ
ーンを形成して、第一マスクＭ１とする。多結晶シリコ
ン膜の厚さは１μm とした。第一マスクＭ１により規定
された領域に、ｐ型不純物となるイオン例えばほう素
（以下Ｂと記す）イオン３ａを注入する［図２
（ａ）］。３ｂは注入されたＢ原子である。これはｐ+
埋め込み領域４２形成のためであり、例えば加速電圧は
９００keV 、ドーズ量は約５×１０15cm-2、イオン注入
時の温度は、約８００℃である。高温でイオン注入する
ことにより、活性化率を向上させることができる。ｐ型
不純物としてはＢの他にアルミニウム（以下Ａｌと記
す）などが用いられる。
ドープのｎドリフト層４１ｂをエピタキシャル成長によ
り積層した４Ｈ−ＳｉＣ基板を準備する。例えば、ｎド
リフト層４１ｂの不純物濃度等は前述の通りである。そ
のｎドリフト層４１ｂの表面上に、多結晶シリコン膜を
減圧ＣＶＤ法により堆積し、フォトリソグラフィでパタ
ーンを形成して、第一マスクＭ１とする。多結晶シリコ
ン膜の厚さは１μm とした。第一マスクＭ１により規定
された領域に、ｐ型不純物となるイオン例えばほう素
（以下Ｂと記す）イオン３ａを注入する［図２
（ａ）］。３ｂは注入されたＢ原子である。これはｐ+
埋め込み領域４２形成のためであり、例えば加速電圧は
９００keV 、ドーズ量は約５×１０15cm-2、イオン注入
時の温度は、約８００℃である。高温でイオン注入する
ことにより、活性化率を向上させることができる。ｐ型
不純物としてはＢの他にアルミニウム（以下Ａｌと記
す）などが用いられる。
【００３１】多結晶シリコン膜の第一マスクＭ１をつけ
たまま熱酸化し、酸化膜（ＳｉＯ2膜）を形成する。こ
のとき、ＳｉＣ基板表面にもＳｉＯ2 膜が形成される
が、例えば１１００℃で数時間の酸化を行うと、多結晶
シリコン膜のＭ１上には１μm以上の厚い酸化膜が、Ｓ
ｉＣ表面上には０．０３μm 程度の薄い酸化膜が形成さ
れる。そのＳｉＯ2 膜を第二マスクＭ２として、ｎ型不
純物となるイオン例えば窒素（以下Ｎと記す）イオン５
ａを注入する［同図（ｂ）］。ＳｉＣ基板上の薄いＳｉ
Ｏ2 は殆どイオン注入のマスクとならない。５ｂは注入
されたＮ原子である。これはｎ+ ソース領域４３形成の
ためであり、例えば加速電圧は１００keV、ドーズ量は
約５×１０15cm-2である。このとき、多結晶シリコンお
よびこれの上に成長した酸化膜によって、マスク端はほ
ぼ酸化膜の厚さ程度、図で左側にずれる。このようにし
てｐ+ 埋め込み領域４２のためのイオン注入からわずか
にずれたｎ+ ソース領域４３のためのイオン注入が実現
される。ｎ型不純物となる不純物としてはＮの他に燐
（以下Ｐと記す）などを用いることができる。
たまま熱酸化し、酸化膜（ＳｉＯ2膜）を形成する。こ
のとき、ＳｉＣ基板表面にもＳｉＯ2 膜が形成される
が、例えば１１００℃で数時間の酸化を行うと、多結晶
シリコン膜のＭ１上には１μm以上の厚い酸化膜が、Ｓ
ｉＣ表面上には０．０３μm 程度の薄い酸化膜が形成さ
れる。そのＳｉＯ2 膜を第二マスクＭ２として、ｎ型不
純物となるイオン例えば窒素（以下Ｎと記す）イオン５
ａを注入する［同図（ｂ）］。ＳｉＣ基板上の薄いＳｉ
Ｏ2 は殆どイオン注入のマスクとならない。５ｂは注入
されたＮ原子である。これはｎ+ ソース領域４３形成の
ためであり、例えば加速電圧は１００keV、ドーズ量は
約５×１０15cm-2である。このとき、多結晶シリコンお
よびこれの上に成長した酸化膜によって、マスク端はほ
ぼ酸化膜の厚さ程度、図で左側にずれる。このようにし
てｐ+ 埋め込み領域４２のためのイオン注入からわずか
にずれたｎ+ ソース領域４３のためのイオン注入が実現
される。ｎ型不純物となる不純物としてはＮの他に燐
（以下Ｐと記す）などを用いることができる。
【００３２】第一マスクＭ１、第二マスクＭ２を除去し
た後、１６００℃、２時間の熱処理をおこない、注入し
た不純物を活性化することによってｎ+ ソース領域４
３、ｐ + 埋め込み領域４２の各領域が形成される［図２
（ｃ）］。先に述べたようにＳｉＣでは不純物の拡散が
殆ど起きないが、加速電圧の調節により、不純物領域の
形成される深さを制御することができる。例えば、ｐ+
埋め込み領域４２は、加速電圧を９００ｋｅＶと高くし
たことによって、深さ０．８μｍを中心にして、厚さ
０．２μｍの層ができており、その上には約０．７μｍ
のｎドリフト領域４１ｂが残されている。
た後、１６００℃、２時間の熱処理をおこない、注入し
た不純物を活性化することによってｎ+ ソース領域４
３、ｐ + 埋め込み領域４２の各領域が形成される［図２
（ｃ）］。先に述べたようにＳｉＣでは不純物の拡散が
殆ど起きないが、加速電圧の調節により、不純物領域の
形成される深さを制御することができる。例えば、ｐ+
埋め込み領域４２は、加速電圧を９００ｋｅＶと高くし
たことによって、深さ０．８μｍを中心にして、厚さ
０．２μｍの層ができており、その上には約０．７μｍ
のｎドリフト領域４１ｂが残されている。
【００３３】この前或いは後に、ｐゲート領域４４およ
びｐ+ コンタクト領域４２ａ形成のためのイオン注入お
よび必要により熱処理をおこなって接合形成を終えた
後、各電極や保護膜を形成してＳｉＣＪＦＥＴを完成す
る。
びｐ+ コンタクト領域４２ａ形成のためのイオン注入お
よび必要により熱処理をおこなって接合形成を終えた
後、各電極や保護膜を形成してＳｉＣＪＦＥＴを完成す
る。
【００３４】なお、多結晶シリコン膜を酸化した第二の
マスクにより先にｎ+ ソース領域４３形成のためのイオ
ン注入をおこない、酸化膜を除去した第一のマスクによ
りｐ + 埋め込み領域４２形成のためのイオン注入をおこ
なっても良いことは勿論である。
マスクにより先にｎ+ ソース領域４３形成のためのイオ
ン注入をおこない、酸化膜を除去した第一のマスクによ
りｐ + 埋め込み領域４２形成のためのイオン注入をおこ
なっても良いことは勿論である。
【００３５】このように多結晶シリコン膜とＳｉＣ結晶
との熱酸化膜の成長速度が一桁以上異なることを利用し
て、ｎ+ ソース領域４３とｐ+ 埋め込み領域４２とを整
合して形成することができ、これによりチャネル長を正
確に制御しながら微細でしかも均一なチャネルを形成す
ることができる。
との熱酸化膜の成長速度が一桁以上異なることを利用し
て、ｎ+ ソース領域４３とｐ+ 埋め込み領域４２とを整
合して形成することができ、これによりチャネル長を正
確に制御しながら微細でしかも均一なチャネルを形成す
ることができる。
【００３６】チャネル長は、ＦＥＴの特性を決定する主
たるパラメータであることから、その制御は応用上極め
て重要であるが、本実施例１のＳｉＣＪＦＥＴでは、チ
ャネル長が短く均一に、精度よく形成され、安定した特
性と高い歩留まりが得られる。試作した６００Ｖクラス
のＪＦＥＴのオン抵抗は、約１０ｍΩ・ｃｍ-2と、従来
の１／５以下に低減したＳｉＣＪＦＥＴを製造すること
ができた。
たるパラメータであることから、その制御は応用上極め
て重要であるが、本実施例１のＳｉＣＪＦＥＴでは、チ
ャネル長が短く均一に、精度よく形成され、安定した特
性と高い歩留まりが得られる。試作した６００Ｖクラス
のＪＦＥＴのオン抵抗は、約１０ｍΩ・ｃｍ-2と、従来
の１／５以下に低減したＳｉＣＪＦＥＴを製造すること
ができた。
【００３７】図３（ａ）ないし（ｄ）は、図１の実施例
１のＳｉＣＪＦＥＴの別の接合形成工程の製造工程順の
表面近傍の部分断面図である。以下順に説明する。先
ず、ｎドリフト層４１ｂの表面上に、多結晶シリコン膜
を減圧ＣＶＤ法により堆積し、フォトリソグラフィでパ
ターンを形成して、第一マスクＭ３とし、第一マスクＭ
３により規定された領域に、ｐ型不純物となるイオン例
えばほう素（以下Ｂと記す）イオン３ａを注入するまで
は、図２の方法と同じである［図３（ａ）］。３ｂは注
入されたＢ原子である。これはｐ+ 埋め込み領域４２形
成のためであり、例えば加速電圧は９００keV 、ドーズ
量は約５×１０15cm-2、イオン注入時の温度は、約８０
０℃である。ｐ型不純物としてはＢの他にＡｌなどが用
いられる。
１のＳｉＣＪＦＥＴの別の接合形成工程の製造工程順の
表面近傍の部分断面図である。以下順に説明する。先
ず、ｎドリフト層４１ｂの表面上に、多結晶シリコン膜
を減圧ＣＶＤ法により堆積し、フォトリソグラフィでパ
ターンを形成して、第一マスクＭ３とし、第一マスクＭ
３により規定された領域に、ｐ型不純物となるイオン例
えばほう素（以下Ｂと記す）イオン３ａを注入するまで
は、図２の方法と同じである［図３（ａ）］。３ｂは注
入されたＢ原子である。これはｐ+ 埋め込み領域４２形
成のためであり、例えば加速電圧は９００keV 、ドーズ
量は約５×１０15cm-2、イオン注入時の温度は、約８０
０℃である。ｐ型不純物としてはＢの他にＡｌなどが用
いられる。
【００３８】多結晶シリコン膜の第一マスクＭ３上にプ
ラズマＣＶＤ法により、ＣＶＤ酸化膜（ＳｉＯ2 膜）２
を堆積する［同図（ｂ）］。膜圧は約１μm である。
ラズマＣＶＤ法により、ＣＶＤ酸化膜（ＳｉＯ2 膜）２
を堆積する［同図（ｂ）］。膜圧は約１μm である。
【００３９】次に、例えば四ふっ化炭素（ＣＦ4 ）と酸
素（Ｏ2 ）との混合ガスを用いた異方性の反応性イオン
エッチングにより、ＣＶＤ酸化膜（ＳｉＯ2 膜）２をエ
ッチングし、多結晶シリコン膜のマスクＭ３の端部にサ
イドウォール２ａを残す［同図（ｃ）］。多結晶シリコ
ン膜の第一マスクＭ３とサイドウォール２ａとを第二マ
スクＭ４として、ｎ型不純物となるイオン例えば窒素
（以下Ｎと記す）イオン５ａを注入する［同図
（ｄ）］。５ｂは注入されたＮ原子である。これはｎ+
ソース領域４３形成のためであり、例えば加速電圧は１
００keV 、ドーズ量は約５×１０15cm-2である。このと
き、サイドウォール２ａによって、マスク端はサイドウ
ォール２ａの幅分だけ、図で左側にずれる。このように
してｐ+ 埋め込み領域４２のためのイオン注入からわず
かにずれたｎ+ ソース領域４３のためのイオン注入が実
現される。ずれ量は、サイドウォール２ａの幅に依存す
るが、それは、ＣＶＤＳｉＯ2 膜２の厚さおよび反応性
イオンエッチングの方法により制御することができる。
素（Ｏ2 ）との混合ガスを用いた異方性の反応性イオン
エッチングにより、ＣＶＤ酸化膜（ＳｉＯ2 膜）２をエ
ッチングし、多結晶シリコン膜のマスクＭ３の端部にサ
イドウォール２ａを残す［同図（ｃ）］。多結晶シリコ
ン膜の第一マスクＭ３とサイドウォール２ａとを第二マ
スクＭ４として、ｎ型不純物となるイオン例えば窒素
（以下Ｎと記す）イオン５ａを注入する［同図
（ｄ）］。５ｂは注入されたＮ原子である。これはｎ+
ソース領域４３形成のためであり、例えば加速電圧は１
００keV 、ドーズ量は約５×１０15cm-2である。このと
き、サイドウォール２ａによって、マスク端はサイドウ
ォール２ａの幅分だけ、図で左側にずれる。このように
してｐ+ 埋め込み領域４２のためのイオン注入からわず
かにずれたｎ+ ソース領域４３のためのイオン注入が実
現される。ずれ量は、サイドウォール２ａの幅に依存す
るが、それは、ＣＶＤＳｉＯ2 膜２の厚さおよび反応性
イオンエッチングの方法により制御することができる。
【００４０】第二マスクＭ４を除去した後、１５００か
ら１７００℃程度の熱処理をして、イオン注入した領域
の活性化をする［同図（ｅ）］。この前或いは後に、ｐ
ゲート領域４４形成のためのイオン注入および熱処理を
おこなって接合形成を終えた後、各電極や保護膜を形成
してＳｉＣＪＦＥＴを完成する。
ら１７００℃程度の熱処理をして、イオン注入した領域
の活性化をする［同図（ｅ）］。この前或いは後に、ｐ
ゲート領域４４形成のためのイオン注入および熱処理を
おこなって接合形成を終えた後、各電極や保護膜を形成
してＳｉＣＪＦＥＴを完成する。
【００４１】この方法の場合は、ｐ+ 埋め込み領域４２
形成のための第一マスクＭ３は、多結晶シリコン膜でも
よいし、他のＳｉＯ2 膜等でもよい。第一マスクＭ３の
端部にサイドウォール２ａを形成した後、ｎ+ ソース領
域４３のためのイオン注入をすることによって、ｐ+ 埋
め込み領域４２とｎ+ ソース領域４３とが整合して形成
されるので、極めて短くかつ均一なチャネル長が実現で
きる。
形成のための第一マスクＭ３は、多結晶シリコン膜でも
よいし、他のＳｉＯ2 膜等でもよい。第一マスクＭ３の
端部にサイドウォール２ａを形成した後、ｎ+ ソース領
域４３のためのイオン注入をすることによって、ｐ+ 埋
め込み領域４２とｎ+ ソース領域４３とが整合して形成
されるので、極めて短くかつ均一なチャネル長が実現で
きる。
【００４２】なお、サイドウォール２ａを形成した第二
のマスクにより先にｎ+ ソース領域４３形成のためのイ
オン注入をおこない、サイドウォール２ａを除去した第
一のマスクによりｐ+ 埋め込み領域４２形成のためのイ
オン注入をおこなっても良いことは勿論である。 ［実施例２］図４（ａ）は本発明実施例２のショットキ
ー接合を利用したＳｉＣＭＥＳＦＥＴの平面図、同図
（ｂ）は図４（ａ）のＣ−Ｃ線に沿った断面図、同図
（ｃ）は同じくＤ−Ｄ線に沿った断面図である。
のマスクにより先にｎ+ ソース領域４３形成のためのイ
オン注入をおこない、サイドウォール２ａを除去した第
一のマスクによりｐ+ 埋め込み領域４２形成のためのイ
オン注入をおこなっても良いことは勿論である。 ［実施例２］図４（ａ）は本発明実施例２のショットキ
ー接合を利用したＳｉＣＭＥＳＦＥＴの平面図、同図
（ｂ）は図４（ａ）のＣ−Ｃ線に沿った断面図、同図
（ｃ）は同じくＤ−Ｄ線に沿った断面図である。
【００４３】図４（ｂ）において、図１（ｂ）のＪＦＥ
Ｔと違っている点は、ｎチャネル領域６０の表面層にｐ
ゲート領域が形成されておらず、ゲート電極５６がショ
ットキー接合を形成する金属からなり、ｎチャネル領域
６０上に直接設けられている点である。ｐ+ 埋め込み領
域５２、ｎ+ ソース領域５３、ｐ+ コンタクト領域５２
ａは、実施例１と同様とする。ショットキー接合を形成
する金属としては、バリアハイトの高いＮｉ、Ｍｏ、Ｗ
が好ましい。他にＴｉ、Ａｌ、Ｐｔなどの金属がある。
Ｔと違っている点は、ｎチャネル領域６０の表面層にｐ
ゲート領域が形成されておらず、ゲート電極５６がショ
ットキー接合を形成する金属からなり、ｎチャネル領域
６０上に直接設けられている点である。ｐ+ 埋め込み領
域５２、ｎ+ ソース領域５３、ｐ+ コンタクト領域５２
ａは、実施例１と同様とする。ショットキー接合を形成
する金属としては、バリアハイトの高いＮｉ、Ｍｏ、Ｗ
が好ましい。他にＴｉ、Ａｌ、Ｐｔなどの金属がある。
【００４４】図４（ａ）は図１（ａ）と全く同じである
が、ゲート電極５６は、ＳｉＣ基板とショットキー接合
を形成するような金属であり、ソース電極５７と同じ金
属とは限らない。或いは、ショットキー接触をする金属
とソース電極５７と同じ金属との二層にしてもよい。こ
れを製造するプロセスについては上の例から容易に推測
できるので、説明を省略する。
が、ゲート電極５６は、ＳｉＣ基板とショットキー接合
を形成するような金属であり、ソース電極５７と同じ金
属とは限らない。或いは、ショットキー接触をする金属
とソース電極５７と同じ金属との二層にしてもよい。こ
れを製造するプロセスについては上の例から容易に推測
できるので、説明を省略する。
【００４５】図４（ｃ）では、ｎ+ ソース領域部分５３
ａの幅が狭いこと、その下方にｐ+埋め込み領域５２が
形成されていることが見られる。このＭＥＳＦＥＴも、
実施例１のＪＦＥＴと同様のプロセスで製造でき、ゲー
ト電極５６への電圧印加により、電流制御およびスイッ
チングが可能である。
ａの幅が狭いこと、その下方にｐ+埋め込み領域５２が
形成されていることが見られる。このＭＥＳＦＥＴも、
実施例１のＪＦＥＴと同様のプロセスで製造でき、ゲー
ト電極５６への電圧印加により、電流制御およびスイッ
チングが可能である。
【００４６】そして、例えば多結晶シリコン膜とＳｉＣ
結晶との熱酸化膜の成長速度が一桁以上異なることを利
用して、ｎ+ ソース領域５３とｐ+ 埋め込み領域５２と
を整合して形成することによって、チャネル長を正確に
制御しながら微細でしかも均一なチャネルを形成するこ
とができ、その結果、チャネル抵抗を例えば従来の１／
３以下に低減したＳｉＣＪＦＥＴを製造することができ
る。 ［実施例３］図５（ａ）は実施例３のＳｉＣＪＦＥＴの
平面図、同図（ｂ）は図５（ａ）のＥ−Ｅ線に沿った断
面図、同図（ｃ）は同じくＦ−Ｆ線に沿った断面図であ
る。
結晶との熱酸化膜の成長速度が一桁以上異なることを利
用して、ｎ+ ソース領域５３とｐ+ 埋め込み領域５２と
を整合して形成することによって、チャネル長を正確に
制御しながら微細でしかも均一なチャネルを形成するこ
とができ、その結果、チャネル抵抗を例えば従来の１／
３以下に低減したＳｉＣＪＦＥＴを製造することができ
る。 ［実施例３］図５（ａ）は実施例３のＳｉＣＪＦＥＴの
平面図、同図（ｂ）は図５（ａ）のＥ−Ｅ線に沿った断
面図、同図（ｃ）は同じくＦ−Ｆ線に沿った断面図であ
る。
【００４７】この例は図１の実施例１のＪＦＥＴとの配
置に対して逆になっている。すなわち、図５（ａ）にお
いて、ｎ+ ソース領域６３がセル状に形成されており、
その周囲をｐゲート領域６４が取り囲んでいる。ゲート
電極６６はストライプ状に設けられており、半導体チッ
プ周辺或いは適当な間隔で互いに連結されている。図で
上下の二つのｎ+ ソース領域６３の間に、両側のｐゲー
ト領域６４を結ぶ、ゲート電極６６を設けない部分６４
ａがある。
置に対して逆になっている。すなわち、図５（ａ）にお
いて、ｎ+ ソース領域６３がセル状に形成されており、
その周囲をｐゲート領域６４が取り囲んでいる。ゲート
電極６６はストライプ状に設けられており、半導体チッ
プ周辺或いは適当な間隔で互いに連結されている。図で
上下の二つのｎ+ ソース領域６３の間に、両側のｐゲー
ト領域６４を結ぶ、ゲート電極６６を設けない部分６４
ａがある。
【００４８】図５（ｂ）では、このｐゲート領域６４に
ゲート電極６６が、ｎ+ ソース領域６３およびｐ+ コン
タクト領域６２ａにソース電極６７が接していることが
見られる。図５（ｃ）では、二つのｎ+ ソース領域６３
の間のｐゲート領域部分６４ａの幅が、ゲート電極６６
を設けないので、狭くなっていることが見られる。
ゲート電極６６が、ｎ+ ソース領域６３およびｐ+ コン
タクト領域６２ａにソース電極６７が接していることが
見られる。図５（ｃ）では、二つのｎ+ ソース領域６３
の間のｐゲート領域部分６４ａの幅が、ゲート電極６６
を設けないので、狭くなっていることが見られる。
【００４９】実施例１と同様のプロセスを用いてｎ+ ソ
ース領域６３とｐ+ 埋め込み領域６２とを整合して形成
することによって、チャネル長を正確に制御しながら微
細でしかも均一なチャネルを形成することができ、その
結果、チャネル抵抗を例えば約１／２以下に低減したＳ
ｉＣＪＦＥＴを製造することができる。 ［実施例４］図６（ａ）は実施例４のＳｉＣＭＥＳＦＥ
Ｔの平面図、同図（ｂ）は図６（ａ）のＧ−Ｇ線に沿っ
た断面図、同図（ｃ）は同じくＨ−Ｈ線に沿った断面図
である。
ース領域６３とｐ+ 埋め込み領域６２とを整合して形成
することによって、チャネル長を正確に制御しながら微
細でしかも均一なチャネルを形成することができ、その
結果、チャネル抵抗を例えば約１／２以下に低減したＳ
ｉＣＪＦＥＴを製造することができる。 ［実施例４］図６（ａ）は実施例４のＳｉＣＭＥＳＦＥ
Ｔの平面図、同図（ｂ）は図６（ａ）のＧ−Ｇ線に沿っ
た断面図、同図（ｃ）は同じくＨ−Ｈ線に沿った断面図
である。
【００５０】図６（ｂ）において、図５（ｂ）のＪＦＥ
Ｔと違っている点は、ｎチャネル領域８０の表面層にｐ
ゲート領域が形成されておらず、ゲート電極７６がショ
ットキーバリアを形成する金属、例えばＮｉからなり、
ｎチャネル領域８０上に直接設けられている点である。
ｐ+ 埋め込み領域７２、ｎ+ ソース領域７３、ｐ+ コン
タクト領域７２ａは、実施例３と同様とする。
Ｔと違っている点は、ｎチャネル領域８０の表面層にｐ
ゲート領域が形成されておらず、ゲート電極７６がショ
ットキーバリアを形成する金属、例えばＮｉからなり、
ｎチャネル領域８０上に直接設けられている点である。
ｐ+ 埋め込み領域７２、ｎ+ ソース領域７３、ｐ+ コン
タクト領域７２ａは、実施例３と同様とする。
【００５１】図６（ａ）は図５（ａ）と全く同じである
が、ゲート電極７６の金属が異なることがある。図６
（ｃ）では、上下の二つのｎ+ ソース領域７３の間のゲ
ート電極部分７６ａの幅が狭いことが見られる。しか
し、ゲート電極部分７６ａを設けなければならないの
で、微細にアラインメントされなければならないため、
実施例３のＪＦＥＴの場合のように狭くはできない。
が、ゲート電極７６の金属が異なることがある。図６
（ｃ）では、上下の二つのｎ+ ソース領域７３の間のゲ
ート電極部分７６ａの幅が狭いことが見られる。しか
し、ゲート電極部分７６ａを設けなければならないの
で、微細にアラインメントされなければならないため、
実施例３のＪＦＥＴの場合のように狭くはできない。
【００５２】ゲート電極７６としては、バリアハイトの
高いＮｉ、Ｍｏ、Ｗなどの金属が好ましい。このＭＥＳ
ＦＥＴも、ゲート電極７６への電圧印加により、電流制
御およびスイッチングが可能である。
高いＮｉ、Ｍｏ、Ｗなどの金属が好ましい。このＭＥＳ
ＦＥＴも、ゲート電極７６への電圧印加により、電流制
御およびスイッチングが可能である。
【００５３】そして、実施例２と同様のプロセスを用い
てｎ+ ソース領域７３とｐ+ 埋め込み領域７２とを整合
して形成することによって、チャネル長を正確に制御し
ながら微細でしかも均一なチャネルを形成することがで
き、その結果、チャネル抵抗を例えば約１／２以下に低
減したＳｉＣＭＥＳＦＥＴを製造することができる。 ［実施例５］図７（ａ）は実施例５のＳｉＣＪＦＥＴの
平面図、同図（ｂ）は図７（ａ）のＩ−Ｉ線に沿った断
面図、同図（ｃ）は同じくＪ−Ｊ線に沿った断面図であ
る。
てｎ+ ソース領域７３とｐ+ 埋め込み領域７２とを整合
して形成することによって、チャネル長を正確に制御し
ながら微細でしかも均一なチャネルを形成することがで
き、その結果、チャネル抵抗を例えば約１／２以下に低
減したＳｉＣＭＥＳＦＥＴを製造することができる。 ［実施例５］図７（ａ）は実施例５のＳｉＣＪＦＥＴの
平面図、同図（ｂ）は図７（ａ）のＩ−Ｉ線に沿った断
面図、同図（ｃ）は同じくＪ−Ｊ線に沿った断面図であ
る。
【００５４】この例は、図７（ａ）に見られるようにｎ
+ ソース領域８３が梯子状となっており、セル状のｐゲ
ート領域８４を囲んでいる点は実施例１のＳｉＣＪＦＥ
Ｔと同様である。ｎ+ ソース領域８３は、梯子状に形成
され、その内側にセル状のｐゲート領域８４が配され、
ゲート電極８６が接している。しかし、図７（ｂ）に見
られるように、ｎ+ ソース領域８３とｐ+ コンタクト領
域８２ａとが分離して形成されている点と、ソース電極
８７がｐ+ コンタクト領域８２ａに接触していない点で
異なっている。ｐゲート領域８４は例えば１０μm ×４
０μm である。８７はストライプ状のソース電極であ
り、半導体チップ周辺或いは適当な間隔で互いに連結さ
れている。図で上下の二つのｐゲート領域８４の間に、
両側のストライプ状のｎ+ ソース領域８３を結ぶ、ゲー
ト電極８６を設けないｎ+ ソース領域部分８３ａを形成
して、はしご状にすることによってチャネルの面積が確
保されている。ｐ+ コンタクト領域８２ａの表面にはコ
ンタクト電極８６ａが設けられ、ゲート電極８６と結ば
れており、ｐ+ 埋め込み領域８２は、ｐ+ コンタクト領
域８２ａを介してｐゲート領域８４と同じ電位とされて
いる。
+ ソース領域８３が梯子状となっており、セル状のｐゲ
ート領域８４を囲んでいる点は実施例１のＳｉＣＪＦＥ
Ｔと同様である。ｎ+ ソース領域８３は、梯子状に形成
され、その内側にセル状のｐゲート領域８４が配され、
ゲート電極８６が接している。しかし、図７（ｂ）に見
られるように、ｎ+ ソース領域８３とｐ+ コンタクト領
域８２ａとが分離して形成されている点と、ソース電極
８７がｐ+ コンタクト領域８２ａに接触していない点で
異なっている。ｐゲート領域８４は例えば１０μm ×４
０μm である。８７はストライプ状のソース電極であ
り、半導体チップ周辺或いは適当な間隔で互いに連結さ
れている。図で上下の二つのｐゲート領域８４の間に、
両側のストライプ状のｎ+ ソース領域８３を結ぶ、ゲー
ト電極８６を設けないｎ+ ソース領域部分８３ａを形成
して、はしご状にすることによってチャネルの面積が確
保されている。ｐ+ コンタクト領域８２ａの表面にはコ
ンタクト電極８６ａが設けられ、ゲート電極８６と結ば
れており、ｐ+ 埋め込み領域８２は、ｐ+ コンタクト領
域８２ａを介してｐゲート領域８４と同じ電位とされて
いる。
【００５５】この方法では、このｎ+ ソース領域部分８
３ａは、ゲート電極８６を設けないので、ｎ+ ソース領
域部分８３ａの幅を狭くすることができることから、チ
ャネル領域を稠密に形成することが可能となる。図７
（ｃ）では、ｎ+ ソース領域部分８３ａの幅が狭いこ
と、その下方にｐ+埋め込み領域８２が形成されている
ことが見られる。
３ａは、ゲート電極８６を設けないので、ｎ+ ソース領
域部分８３ａの幅を狭くすることができることから、チ
ャネル領域を稠密に形成することが可能となる。図７
（ｃ）では、ｎ+ ソース領域部分８３ａの幅が狭いこ
と、その下方にｐ+埋め込み領域８２が形成されている
ことが見られる。
【００５６】以前の例のように多結晶シリコン膜の熱酸
化膜の成長速度が、ＳｉＣ基板表面のそれより一桁以上
速いことを利用して、ｎ+ ソース領域８３とｐ+ 埋め込
み領域８２とを整合して形成することによって、チャネ
ル長を正確に制御しながら微細でしかも均一なチャネル
を形成することができ、その結果、チャネル抵抗を例え
ば従来の１／５以下に低減したＳｉＣＪＦＥＴを製造す
ることができる。
化膜の成長速度が、ＳｉＣ基板表面のそれより一桁以上
速いことを利用して、ｎ+ ソース領域８３とｐ+ 埋め込
み領域８２とを整合して形成することによって、チャネ
ル長を正確に制御しながら微細でしかも均一なチャネル
を形成することができ、その結果、チャネル抵抗を例え
ば従来の１／５以下に低減したＳｉＣＪＦＥＴを製造す
ることができる。
【００５７】図１のＳｉＣＪＦＥＴでは、ソース電極４
７がｎ+ ソース領域４３とｐ+ コンタクト領域４２ａと
に共通に接触しており、ｐ+ 埋め込み領域４２がソース
電極４７と同電位とされていた。そのとき、ゲート電極
４７に正の電圧を印加した場合、ｐゲート領域４４側だ
けから空乏層が広がらるために、ｎチャネル領域５０の
ピンチオフが速やかにおこなわれなかった。
７がｎ+ ソース領域４３とｐ+ コンタクト領域４２ａと
に共通に接触しており、ｐ+ 埋め込み領域４２がソース
電極４７と同電位とされていた。そのとき、ゲート電極
４７に正の電圧を印加した場合、ｐゲート領域４４側だ
けから空乏層が広がらるために、ｎチャネル領域５０の
ピンチオフが速やかにおこなわれなかった。
【００５８】それに対し、図７のＳｉＣＪＦＥＴの特徴
は、ｐ+ コンタクト領域８２ａ上のコンタクト電極８６
ａがソース電極８７と短絡されておらず、ゲート電極８
６と短絡されていることである。このようにすると、ｐ
+ 埋め込み領域８２は、ゲート電極８７と同電位に保た
れる。ゲート電極８６に負の電圧を印加することによっ
て、ｐゲート領域８４とｐ+ コンタクト領域８２ａとの
両者がゲートとして働き、ｎチャネル領域９０に上下両
側から空乏層が広がって、効率良くピンチオフすること
ができる。このことは小さなゲート電圧でソース・ドレ
イン間の電流が大きく変化することを意味しており、し
たがってゲート電圧に対する利得が大きいと言える。
は、ｐ+ コンタクト領域８２ａ上のコンタクト電極８６
ａがソース電極８７と短絡されておらず、ゲート電極８
６と短絡されていることである。このようにすると、ｐ
+ 埋め込み領域８２は、ゲート電極８７と同電位に保た
れる。ゲート電極８６に負の電圧を印加することによっ
て、ｐゲート領域８４とｐ+ コンタクト領域８２ａとの
両者がゲートとして働き、ｎチャネル領域９０に上下両
側から空乏層が広がって、効率良くピンチオフすること
ができる。このことは小さなゲート電圧でソース・ドレ
イン間の電流が大きく変化することを意味しており、し
たがってゲート電圧に対する利得が大きいと言える。
【００５９】さらに図１のＳｉＣＪＦＥＴでは、ｐゲー
ト領域４４とｐ+ 埋め込み領域４２とが、別電位となる
ことがあり、その場合寄生トランジスタを生じて、ゲー
ト電極４６に負のバイアスをかけたとき、ｐ+ 埋め込み
領域４２からｐゲート領域４４へと電流が流れる現象が
発生することがある。そのようになると、もはや電流制
御が不可能となってしまう。しかしながら、本実施例の
ような構造にすれば、ｐゲート領域８４とｐ+ 埋め込み
領域８２とは同電位なので、寄生トランジスタを生じて
両者間に電流が流れることが無く、前記のような不具合
は発生しない。
ト領域４４とｐ+ 埋め込み領域４２とが、別電位となる
ことがあり、その場合寄生トランジスタを生じて、ゲー
ト電極４６に負のバイアスをかけたとき、ｐ+ 埋め込み
領域４２からｐゲート領域４４へと電流が流れる現象が
発生することがある。そのようになると、もはや電流制
御が不可能となってしまう。しかしながら、本実施例の
ような構造にすれば、ｐゲート領域８４とｐ+ 埋め込み
領域８２とは同電位なので、寄生トランジスタを生じて
両者間に電流が流れることが無く、前記のような不具合
は発生しない。
【００６０】また、上述の製造方法とすれば、多結晶シ
リコン膜の第一マスクＭ１の端によってｎ+ ソース領域
２３が規定され、ＳｉＯ2 膜の第二マスクＭ２によって
ｐ+埋め込み領域８２の端が規定されている。このよう
にして両者が整合しており、位置ずれ等のマスク合わせ
による不均一の問題が起こり得ず、チャネル長の短い、
微細パターンが実現できる。
リコン膜の第一マスクＭ１の端によってｎ+ ソース領域
２３が規定され、ＳｉＯ2 膜の第二マスクＭ２によって
ｐ+埋め込み領域８２の端が規定されている。このよう
にして両者が整合しており、位置ずれ等のマスク合わせ
による不均一の問題が起こり得ず、チャネル長の短い、
微細パターンが実現できる。
【００６１】また、ｐ+ 埋め込み領域８２を加速電圧の
高いイオン注入で形成して、接合深さを深くしたため、
容易に１５００Ｖ以上の高耐圧が実現できた。ｐ+ 埋め
込み領域８２の上部のｎドリフト層にＮイオンを注入し
ｎチャネル領域９０の不純物濃度を高めることによっ
て、ＪＦＥＴのしきい電圧を制御することができ、条件
によってノーマリオフのＦＥＴとすることもできる。 ［実施例６］図８（ａ）は実施例６のＳｉＣＪＦＥＴの
平面図、同図（ｂ）は図８（ａ）のＫ−Ｋ線に沿った断
面図、同図（ｃ）は同じくＬ−Ｌ線に沿った断面図であ
る。
高いイオン注入で形成して、接合深さを深くしたため、
容易に１５００Ｖ以上の高耐圧が実現できた。ｐ+ 埋め
込み領域８２の上部のｎドリフト層にＮイオンを注入し
ｎチャネル領域９０の不純物濃度を高めることによっ
て、ＪＦＥＴのしきい電圧を制御することができ、条件
によってノーマリオフのＦＥＴとすることもできる。 ［実施例６］図８（ａ）は実施例６のＳｉＣＪＦＥＴの
平面図、同図（ｂ）は図８（ａ）のＫ−Ｋ線に沿った断
面図、同図（ｃ）は同じくＬ−Ｌ線に沿った断面図であ
る。
【００６２】この例は、ｐゲート領域９４が梯子状とな
っており、セル状のｎ+ ソース領域９３を囲んでいてゲ
ート電極９６が設けられている点は図３の実施例３のＳ
ｉＣＪＦＥＴと同様であるが、図８（ｂ）に見られるよ
うに、ｎ+ ソース領域９３とｐ+ コンタクト領域９２ａ
とが分離して形成されている点と、ソース電極９７がｐ
+ コンタクト領域９２ａに接触していない点で異なって
いる。
っており、セル状のｎ+ ソース領域９３を囲んでいてゲ
ート電極９６が設けられている点は図３の実施例３のＳ
ｉＣＪＦＥＴと同様であるが、図８（ｂ）に見られるよ
うに、ｎ+ ソース領域９３とｐ+ コンタクト領域９２ａ
とが分離して形成されている点と、ソース電極９７がｐ
+ コンタクト領域９２ａに接触していない点で異なって
いる。
【００６３】ｐ+ コンタクト領域９２ａの表面にはコン
タクト電極９６ａが設けられている。そしてｐ+ 埋め込
み領域９２は、ｐ+ コンタクト領域９２ａを介してｐゲ
ート領域９４と同じ電位とされている。
タクト電極９６ａが設けられている。そしてｐ+ 埋め込
み領域９２は、ｐ+ コンタクト領域９２ａを介してｐゲ
ート領域９４と同じ電位とされている。
【００６４】この例でも、ｐ+ 埋め込み領域９２は、ゲ
ート電極９６と同電位に保たれ、ｐゲート領域９４とｐ
+ コンタクト領域９２ａとの両者がゲートとして働き、
ｎチャネル領域１００に上下両側から空乏層が広がっ
て、小さなゲート電圧で速やかにピンチオフすることが
できる。また、ｐゲート領域９４とｐ+ 埋め込み領域９
２とは同電位なので、寄生トランジスタを生じない。従
って、両者間に電流が流れて制御が不可能となることが
無い。
ート電極９６と同電位に保たれ、ｐゲート領域９４とｐ
+ コンタクト領域９２ａとの両者がゲートとして働き、
ｎチャネル領域１００に上下両側から空乏層が広がっ
て、小さなゲート電圧で速やかにピンチオフすることが
できる。また、ｐゲート領域９４とｐ+ 埋め込み領域９
２とは同電位なので、寄生トランジスタを生じない。従
って、両者間に電流が流れて制御が不可能となることが
無い。
【００６５】以上の実施例のｐ+ コンタクト領域を設け
る代わりに、ｐ+ 埋め込み領域に達する凹部を形成し、
その表面にｎ+ ソース領域に共通に接触するソース電
極、或いはソース電極とは別でゲート電極と同電位のｐ
+ コンタクト電極を設けても良い。
る代わりに、ｐ+ 埋め込み領域に達する凹部を形成し、
その表面にｎ+ ソース領域に共通に接触するソース電
極、或いはソース電極とは別でゲート電極と同電位のｐ
+ コンタクト電極を設けても良い。
【００６６】凹部の形成方法としては、後フォトリソグ
ラフィでレジストおよび酸化膜のパターンを形成し、そ
れをマスクにして四ふっ化炭素（ＣＦ4 ）と酸素
（Ｏ2 ）との混合ガスを用いた反応性イオンエッチング
（ＲＩＥ）により形成することができる。そのような構
造にすれば、深いｐ+ コンタクト領域を形成するための
イオン注入が不要である。
ラフィでレジストおよび酸化膜のパターンを形成し、そ
れをマスクにして四ふっ化炭素（ＣＦ4 ）と酸素
（Ｏ2 ）との混合ガスを用いた反応性イオンエッチング
（ＲＩＥ）により形成することができる。そのような構
造にすれば、深いｐ+ コンタクト領域を形成するための
イオン注入が不要である。
【００６７】
【発明の効果】以上説明したように本発明によれば、第
二導電型埋め込み領域の上方の第一導電型ソース領域お
よび第二導電型ゲート領域またはショットキー接合を形
成するゲート電極について、一方はセル状とし、他方は
それを囲む形状とすることにより、チャネルを有効に形
成でき、従来のプレーナ型ＦＥＴと比較して、チャネル
抵抗を大幅に低減することができて、ＳｉＣ本来の優れ
た特性を利用することが可能となる。
二導電型埋め込み領域の上方の第一導電型ソース領域お
よび第二導電型ゲート領域またはショットキー接合を形
成するゲート電極について、一方はセル状とし、他方は
それを囲む形状とすることにより、チャネルを有効に形
成でき、従来のプレーナ型ＦＥＴと比較して、チャネル
抵抗を大幅に低減することができて、ＳｉＣ本来の優れ
た特性を利用することが可能となる。
【００６８】その製造方法としては、多結晶シリコン膜
からなる第一のマスクにより第二導電型不純物導入領域
を規定し、それを熱酸化した一部重複する第二のマスク
により第一導電型不純物導入領域を規定する。また、第
一のマスクにより第二導電型不純物導入領域を規定し、
その端部にサイドウォールを形成して第一導電型不純物
導入領域を規定する。これらの方法により、第一導電型
ソース領域と第二導電型ベース層埋め込み領域とを形成
すれば、第一導電型ソース領域と第二導電型ベース層埋
め込み領域とが自己整合的に形成されるので、チャネル
長が小さく、均一なチャネルが実現できる。
からなる第一のマスクにより第二導電型不純物導入領域
を規定し、それを熱酸化した一部重複する第二のマスク
により第一導電型不純物導入領域を規定する。また、第
一のマスクにより第二導電型不純物導入領域を規定し、
その端部にサイドウォールを形成して第一導電型不純物
導入領域を規定する。これらの方法により、第一導電型
ソース領域と第二導電型ベース層埋め込み領域とを形成
すれば、第一導電型ソース領域と第二導電型ベース層埋
め込み領域とが自己整合的に形成されるので、チャネル
長が小さく、均一なチャネルが実現できる。
【００６９】このようにして、従来極めて困難であった
非常に精密なチャネル領域をもつＪＦＥＴおよびＭＥＳ
ＦＥＴが実現できるようになり、オン抵抗の低減に効果
をもたらした。
非常に精密なチャネル領域をもつＪＦＥＴおよびＭＥＳ
ＦＥＴが実現できるようになり、オン抵抗の低減に効果
をもたらした。
【００７０】本発明は、個別のＦＥＴに限らず、ＣＭＯ
Ｓ−ＩＣや他のＳｉＣ半導体装置にも極めて有効な方法
であり、高耐圧の炭化けい素半導体装置の製造を容易に
するものである。
Ｓ−ＩＣや他のＳｉＣ半導体装置にも極めて有効な方法
であり、高耐圧の炭化けい素半導体装置の製造を容易に
するものである。
【図１】（ａ）は実施例１のＳｉＣＪＦＥＴの平面図、
（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、（ｃ）
は同じくＢ−Ｂ線に沿った断面図
（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、（ｃ）
は同じくＢ−Ｂ線に沿った断面図
【図２】（ａ）〜（ｃ）は実施例１のＳｉＣＪＦＥＴの
製造方法を説明するための工程順の部分断面図
製造方法を説明するための工程順の部分断面図
【図３】（ａ）〜（ｄ）は実施例１のＳｉＣＪＦＥＴの
別の製造方法による工程順の部分断面図
別の製造方法による工程順の部分断面図
【図４】（ａ）は実施例２のＳｉＣＭＥＳＦＥＴの平面
図、（ｂ）は図４（ａ）のＣ−Ｃ線に沿った断面図、
（ｃ）は同じくＤ−Ｄ線に沿った断面図
図、（ｂ）は図４（ａ）のＣ−Ｃ線に沿った断面図、
（ｃ）は同じくＤ−Ｄ線に沿った断面図
【図５】（ａ）は実施例３のＳｉＣＪＦＥＴの平面図、
（ｂ）は図５（ａ）のＥ−Ｅ線に沿った断面図、（ｃ）
は同じくＦ−Ｆ線に沿った断面図
（ｂ）は図５（ａ）のＥ−Ｅ線に沿った断面図、（ｃ）
は同じくＦ−Ｆ線に沿った断面図
【図６】（ａ）は実施例４のＳｉＣＭＥＳＦＥＴの平面
図、（ｂ）は図６（ａ）のＧ−Ｇ線に沿った断面図、
（ｃ）は同じくＨ−Ｈ線に沿った断面図
図、（ｂ）は図６（ａ）のＧ−Ｇ線に沿った断面図、
（ｃ）は同じくＨ−Ｈ線に沿った断面図
【図７】（ａ）は実施例５のＳｉＣＪＦＥＴの平面図、
（ｂ）は図７（ａ）のＩ−Ｉ線に沿った断面図、（ｃ）
は同じくＪ−Ｊ線に沿った断面図
（ｂ）は図７（ａ）のＩ−Ｉ線に沿った断面図、（ｃ）
は同じくＪ−Ｊ線に沿った断面図
【図８】（ａ）は実施例６のＳｉＣＪＦＥＴの平面図、
（ｂ）は図８（ａ）のＫ−Ｋ線に沿った断面図、（ｃ）
は同じくＬ−Ｌ線に沿った断面図
（ｂ）は図８（ａ）のＫ−Ｋ線に沿った断面図、（ｃ）
は同じくＬ−Ｌ線に沿った断面図
【図９】従来のトレンチ型ＳｉＣＭＥＳＦＥＴの部分断
面図
面図
【図１０】従来のプレーナ型ＳｉＣＭＥＳＦＥＴの部分
断面図
断面図
【図１１】従来のプレーナ型ＳｉＣＪＦＥＴの部分断面
図
図
Ｍ１、Ｍ３ 第一マスク Ｍ２、Ｍ４ 第二マスク １ 多結晶シリコン膜 ２ ＣＶＤＳｉＯ2 膜 ２ａ サイドウォール ３ａ ほう素イオン ３ｂ ほう素原子 ５ａ 窒素イオン ５ｂ 窒素原子 １１ａ、２１ａ、３１ａ、４１ａ ｎ+ ドレイン層 １１ｂ、２１ｂ、３１ｂ、４１ｂ、５１ｂ、６１ｂ、７
１ｂ、８１ｂ、９１ｂ ｎドリフト層 １２ トレンチ １３、２３、４３、５３、６３、７３、８３、９３ ｎ
+ ソース領域 １６、２６、３６、４６、５６、６６、７６、８６、９
６ ゲート電極 １７、２７、３７、４７、５７、６７、７７、８７、９
７ ソース電極 １８、２８、３８、４８ ドレイン電極 ３０、４０、５０、６０、７０、８０、９０、１００
チャネル領域 ２２、３２、４２、５２、６２、７２、８２、９２ ｐ
+ 埋め込み領域 ３４、４４、６４、８４、９４ ｐゲート領域 ４２ａ、５２ａ、６２ａ、７２ａ、８２ａ、９２ａ ｐ
+ コンタクト領域 ４３ａ、５３ａ、８３ａ ｎ+ ソース領域部分 ６４ａ、９３ａ ｐゲート領域部分 ７６ａ ゲート電極部分
１ｂ、８１ｂ、９１ｂ ｎドリフト層 １２ トレンチ １３、２３、４３、５３、６３、７３、８３、９３ ｎ
+ ソース領域 １６、２６、３６、４６、５６、６６、７６、８６、９
６ ゲート電極 １７、２７、３７、４７、５７、６７、７７、８７、９
７ ソース電極 １８、２８、３８、４８ ドレイン電極 ３０、４０、５０、６０、７０、８０、９０、１００
チャネル領域 ２２、３２、４２、５２、６２、７２、８２、９２ ｐ
+ 埋め込み領域 ３４、４４、６４、８４、９４ ｐゲート領域 ４２ａ、５２ａ、６２ａ、７２ａ、８２ａ、９２ａ ｐ
+ コンタクト領域 ４３ａ、５３ａ、８３ａ ｎ+ ソース領域部分 ６４ａ、９３ａ ｐゲート領域部分 ７６ａ ゲート電極部分
Claims (14)
- 【請求項１】第一導電型炭化けい素ドレイン層上に積層
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第二導電型ゲート領域、第一導電型ソー
ス領域と、その第二導電型ゲート領域および第一導電型
ソース領域の下方に選択的に埋め込まれて形成された第
二導電型埋め込み領域と、第二導電型ゲート領域の表面
に接触して設けられたゲート電極と、第一導電型ソース
領域に接触して設けられたソース電極と、第一導電型ド
レイン層の裏面に設けられたドレイン電極とを有する炭
化けい素縦形ＦＥＴにおいて、第二導電型ゲート領域の
平面的な形状をセル状とし、その第二導電型ゲート領域
を囲むように第一導電型ソース領域を形成することを特
徴とする炭化けい素縦形ＦＥＴ。 - 【請求項２】第一導電型炭化けい素ドレイン層上に積層
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第一導電型ソース領域と、その第一導電
型ソース領域の下方に選択的に埋め込まれて形成された
第二導電型埋め込み領域と、第一導電型ドリフト層の表
面に接触して設けられたショットキー接合を形成するゲ
ート電極と、第一導電型ソース領域に接触して設けられ
たソース電極と、第一導電型ドレイン層の裏面に設けら
れたドレイン電極とを有する炭化けい素縦形ＦＥＴにお
いて、第一導電型ドリフト層の表面露出部の平面的な形
状をセル状とし、その表面露出部を囲むように第一導電
型ソース領域を形成することを特徴とする炭化けい素縦
形ＦＥＴ。 - 【請求項３】第一導電型炭化けい素ドレイン層上に積層
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第二導電型ゲート領域、第一導電型ソー
ス領域と、その第二導電型ゲート領域および第一導電型
ソース領域の下方に選択的に埋め込まれて形成された第
二導電型埋め込み領域と、第二導電型ゲート領域の表面
に接触して設けられたゲート電極と、第一導電型ソース
領域に接触して設けられたソース電極と、第一導電型ド
レイン層の裏面に設けられたドレイン電極とを有する炭
化けい素縦形ＦＥＴにおいて、第一導電型ソース領域の
平面的な形状をセル状とし、その第一導電型ソース領域
を囲むように第二導電型ゲート領域を形成することを特
徴とする炭化けい素縦形ＦＥＴ。 - 【請求項４】第一導電型炭化けい素ドレイン層上に積層
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第一導電型ソース領域と、その第一導電
型ソース領域の下方に選択的に埋め込まれて形成された
第二導電型埋め込み領域と、第一導電型ドリフト層の表
面に接触して設けられたショットキー接合を形成するゲ
ート電極と、第一導電型ソース領域に接触して設けられ
たソース電極と、第一導電型ドレイン層の裏面に設けら
れたドレイン電極とを有する炭化けい素縦形ＦＥＴにお
いて、第一導電型ソース領域の平面的な形状をセル状と
し、その第一導電型ソース領域を囲むように第一導電型
ドリフト層の表面露出部を形成することを特徴とする炭
化けい素縦形ＦＥＴ。 - 【請求項５】第二導電型埋め込み領域の電位をソース電
極と同電位とすることを特徴とする請求項１ないし４の
いずれかに記載の炭化けい素縦形ＦＥＴ。 - 【請求項６】第二導電型埋め込み領域に達する第二導電
型コンタクト領域を形成し、その第二導電型コンタクト
領域の表面に接触するコンタクト電極をソース電極と接
続することを特徴とする請求項５に記載の炭化けい素縦
形ＦＥＴ。 - 【請求項７】第二導電型埋め込み領域の電位をゲート電
極と同電位とすることを特徴とする請求項１ないし４の
いずれかに記載の炭化けい素縦形ＦＥＴ。 - 【請求項８】第二導電型埋め込み領域に達する第二導電
型コンタクト領域を形成し、その第二導電型コンタクト
領域の表面に接触するコンタクト電極をゲート電極と接
続することを特徴とする請求項７に記載の炭化けい素縦
形ＦＥＴ。 - 【請求項９】第一導電型炭化けい素ドレイン層上に積層
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第二導電型ゲート領域、第一導電型ソー
ス領域と、その第二導電型ゲート領域および第一導電型
ソース領域の下方に選択的に埋め込まれて形成された第
二導電型埋め込み領域と、第二導電型ゲート領域の表面
に接触して設けられたゲート電極と、第一導電型ソース
領域に接触して設けられたソース電極と、第一導電型ド
レイン層の裏面に設けられたドレイン電極とを有し、第
一導電型ソース領域と第二導電型ゲート領域のいずれか
一方がセル状であり他方がそれを囲む形状である炭化け
い素縦形ＦＥＴの製造方法において、多結晶シリコン膜
をマスクとしたイオン注入および熱処理により第二導電
型埋め込み領域を形成し、多結晶シリコン膜を酸化した
酸化膜をマスクとしたイオン注入および熱処理により第
一導電型ソース領域を形成することを特徴とする炭化け
い素縦型ＦＥＴの製造方法。 - 【請求項１０】第一導電型炭化けい素ドレイン層上に積
層された炭化けい素からなる第一導電型ドリフト層と、
その第一導電型ドリフト層の表面層に選択的に互いに隔
離して形成された第二導電型ゲート領域、第一導電型ソ
ース領域と、その第二導電型ゲート領域および第一導電
型ソース領域の下方に選択的に埋め込まれて形成された
第二導電型埋め込み領域と、第二導電型ゲート領域の表
面に接触して設けられたゲート電極と、第一導電型ソー
ス領域に接触して設けられたソース電極と、第一導電型
ドレイン層の裏面に設けられたドレイン電極とを有し、
第一導電型ソース領域と第二導電型ゲート領域のいずれ
か一方がセル状であり他方がそれを囲む形状である炭化
けい素縦形ＦＥＴの製造方法において、多結晶シリコン
膜を酸化した酸化膜をマスクとしたイオン注入および熱
処理により第一導電型ソース領域を形成し、その酸化膜
を除去した多結晶シリコン膜をマスクとしたイオン注入
および熱処理により第二導電型埋め込み領域を形成する
ことを特徴とする炭化けい素縦型ＦＥＴの製造方法。 - 【請求項１１】第一導電型炭化けい素ドレイン層上に積
層された炭化けい素からなる第一導電型ドリフト層と、
その第一導電型ドリフト層の表面層に選択的に互いに隔
離して形成された第二導電型ゲート領域、第一導電型ソ
ース領域と、その第二導電型ゲート領域および第一導電
型ソース領域の下方に選択的に埋め込まれて形成された
第二導電型埋め込み領域と、第二導電型ゲート領域の表
面に接触して設けられたゲート電極と、第一導電型ソー
ス領域に接触して設けられたソース電極と、第一導電型
ドレイン層の裏面に設けられたドレイン電極とを有し、
第一導電型ソース領域と第二導電型ゲート領域のいずれ
か一方がセル状であり他方がそれを囲む形状である炭化
けい素縦形ＦＥＴの製造方法において、第二導電型埋め
込み領域形成用のイオン注入のための第一のマスクの端
部にサイドウォールを設けて第一導電型ソース領域形成
のためのイオン注入をおこなうことを特徴とする炭化け
い素縦型ＦＥＴの製造方法。 - 【請求項１２】第一導電型炭化けい素ドレイン層上に積
層された炭化けい素からなる第一導電型ドリフト層と、
その第一導電型ドリフト層の表面層に選択的に互いに隔
離して形成された第一導電型ソース領域と、その第一導
電型ソース領域の下方に選択的に埋め込まれて形成され
た第二導電型埋め込み領域と、第一導電型ドリフト層の
表面に接触して設けられたショットキー接合を形成する
ゲート電極と、第一導電型ソース領域に接触して設けら
れたソース電極と、第一導電型ドレイン層の裏面に設け
られたドレイン電極とを有し、第一導電型ソース領域と
ゲート電極とのいずれか一方がセル状であり他方がそれ
を囲む形状である炭化けい素縦形ＦＥＴの製造方法にお
いて、多結晶シリコン膜をマスクとしたイオン注入およ
び熱処理により第二導電型埋め込み領域を形成し、多結
晶シリコン膜を酸化した酸化膜をマスクとしたイオン注
入および熱処理により第一導電型ソース領域を形成する
ことを特徴とする炭化けい素縦型ＦＥＴの製造方法。 - 【請求項１３】第一導電型炭化けい素ドレイン層上に積
層された炭化けい素からなる第一導電型ドリフト層と、
その第一導電型ドリフト層の表面層に選択的に互いに隔
離して形成された第一導電型ソース領域と、その第一導
電型ソース領域の下方に選択的に埋め込まれて形成され
た第二導電型埋め込み領域と、第一導電型ドリフト層の
表面に接触して設けられたショットキー接合を形成する
ゲート電極と、第一導電型ソース領域に接触して設けら
れたソース電極と、第一導電型ドレイン層の裏面に設け
られたドレイン電極とを有し、第一導電型ソース領域と
ゲート電極とのいずれか一方がセル状であり他方がそれ
を囲む形状である炭化けい素縦形ＦＥＴの製造方法にお
いて、多結晶シリコン膜を酸化した酸化膜をマスクとし
たイオン注入および熱処理により第一導電型ソース領域
を形成し、その酸化膜を除去した多結晶シリコン膜をマ
スクとしたイオン注入および熱処理により第二導電型埋
め込み領域を形成することを特徴とする炭化けい素縦型
ＦＥＴの製造方法。 - 【請求項１４】第一導電型炭化けい素ドレイン層上に積
層された炭化けい素からなる第一導電型ドリフト層と、
その第一導電型ドリフト層の表面層に選択的に互いに隔
離して形成された第一導電型ソース領域と、その第一導
電型ソース領域の下方に選択的に埋め込まれて形成され
た第二導電型埋め込み領域と、第一導電型ドリフト層の
表面に接触して設けられたショットキー接合を形成する
ゲート電極と、第一導電型ソース領域に接触して設けら
れたソース電極と、第一導電型ドレイン層の裏面に設け
られたドレイン電極とを有し、第一導電型ソース領域と
ゲート電極とのいずれか一方がセル状であり他方がそれ
を囲む形状である炭化けい素縦形ＦＥＴの製造方法にお
いて、第二導電型埋め込み領域形成用のイオン注入のた
めの第一のマスクの端部にサイドウォールを設けて第一
導電型ソース領域形成のためのイオン注入をおこなうこ
とを特徴とする炭化けい素縦型ＦＥＴの製造方法。
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|---|---|---|---|
| JP02838899A JP3921862B2 (ja) | 1999-02-05 | 1999-02-05 | 炭化けい素縦形ｆｅｔの製造方法 |
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|---|---|---|---|---|
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-
1999
- 1999-02-05 JP JP02838899A patent/JP3921862B2/ja not_active Expired - Lifetime
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