JP2007073818A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】低オン抵抗で、逆方向特性が大幅に改善された半導体装置及びその製造方法を提供すること。
【解決手段】Ｎ+型のＳｉＣ基板領域１と、Ｎ-型のＳｉＣドレイン領域２と、Ｎ-型のＳｉＣドレイン領域２とはバンドギャップが異なったＮ+型ヘテロ半導体領域４及びＰ+型ヘテロ半導体領域３と、Ｎ+型ヘテロ半導体領域４とＮ-型のＳｉＣドレイン領域２との接合部の一部にゲート絶縁膜５を介して形成されたゲート電極６と、Ｎ+型ヘテロ半導体領域４及びＰ+型ヘテロ半導体領域３に接続されたソース電極８と、Ｎ+型のＳｉＣ基板領域１にオーミック接続されたドレイン電極９とを有する半導体装置において、Ｎ+型ヘテロ半導体領域４はゲート絶縁膜５の形成前に形成され、Ｐ+型ヘテロ半導体領域３はゲート絶縁膜５の形成後に形成されていることを特徴とする半導体装置を構成する。
【選択図】 図１

Description

本発明は半導体装置及びその製造方法に関する。
従来の技術としては、下記特許文献１に記載される、ヘテロ界面を利用した電界効果型トランジスタがある。従来例においては、ゲート電極に印加する電圧により、ヘテロ界面での障壁の厚みを制御し、素子オン時にはトンネル電流によりキャリアを通過させるものである。このようなヘテロ界面を利用した電界効果型トランジスタは、ＭＯＳＦＥＴのようなチャネル領域が存在せず、高いチャネル抵抗の影響を受けにくいデバイス構造を有することが特徴となっており、高耐圧で低オン抵抗のパワー半導体スイッチを提供するものである。
特開２００３−３１８３９８号公報
従来技術においては、ドレイン電極とオーミック接続された炭化珪素（ＳｉＣ）と、ソース電極と接続された多結晶シリコン（ポリＳｉ）とがヘテロ接合を形成し、その一部において、ゲート絶縁膜を介してゲート電極が接するという構成のため、素子オン時の電流がゲート絶縁膜と多結晶シリコンとの界面、及び、ゲート絶縁膜と炭化珪素（ＳｉＣ）との界面に沿って流れる。数μｍに及ぶようなチャネル領域が存在しない構造のため、ＭＯＳＦＥＴほどは界面移動度の影響を受けないが、やはり、界面移動度は高い方が有利である。そのためＮ２Ｏ雰囲気等による高温熱処理を施し、界面準位の低減を行なうことが考えられる。また、電流通路となるポリＳｉの結晶粒径をコントロールしてさらに低オン抵抗化すべく、ポリＳｉ層への高温熱処理を行なう場合がある。しかしながら、このような高温の熱処理を行なうことで、素子のオフ特性を決めているヘテロ界面に悪影響を与えることが懸念される。具体的には逆方向耐圧の低下が懸念される。
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、低オン抵抗で、逆方向特性が大幅に改善された半導体装置及びその製造方法を提供することにある。
第一導電型の半導体基体とはバンドギャップが異なったヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部の一部にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有し、前記ヘテロ半導体領域は第一及び第二のヘテロ半導体領域からなり、該第一のヘテロ半導体領域は前記ゲート絶縁膜の形成前に形成され、該第二のヘテロ半導体領域は前記ゲート絶縁膜の形成後に形成されている半導体装置を構成する。
本発明の実施によって、素子オフ特性を支配的に定めるヘテロ半導体領域を、ゲート絶縁膜への高温熱処理を行なった後に形成できるため、低オン抵抗を実現しながら素子のオフ特性（逆方向特性）を大幅に改善できるという効果が得られ、低オン抵抗で、逆方向特性が大幅に改善される。
以下に、実施の形態例によって、発明を実施するための最良の形態を説明する。
［第一の実施の形態例］
本発明の第一の実施の形態例について、図１で説明する。図１は、本発明に係る半導体装置である電界効果トランジスタのデバイス断面構造を示すものである。図は、単位セルを２つ対向して並べた断面に相当する。実際には、これらのセルが複数、並列に接続されて素子を形成するが、この断面構造を代表として説明する。
まず、構成について説明する。高濃度Ｎ型（Ｎ+型）のＳｉＣ基板領域１の一主面上には、低農度Ｎ型（Ｎ-型）のＳｉＣドレイン領域２が形成されている。ＳｉＣ基板領域１とＳｉＣドレイン領域２とが第一導電型の半導体基体を構成している。ＳｉＣドレイン領域２はＳｉＣ基板領域１上に成長させたエピタキシャル層により構成されている。ＳｉＣには、いくつかのポリタイプ（結晶多形）が存在するが、ここでは、代表的な４Ｈ-ＳｉＣとして説明する。他の６Ｈ-ＳｉＣ、３Ｃ-ＳｉＣであっても構わない。本実施の形態例及び以下の実施の形態例においては、Ｎ型を第一導電型とし、Ｐ型を第二導電型とする。
図１では、ＳｉＣ基板領域１とＳｉＣドレイン領域２の厚みの概念を省略している。実際には、ＳｉＣ基板領域１は数１００μｍの厚みを持ち、ＳｉＣドレイン領域２は数μｍから１０数μｍ程度である。
Ｎ-型のＳｉＣドレイン領域２の一主面側（ＳｉＣ基板領域１とは反対側）には、ＳｉＣドレイン領域２に接して、第二のヘテロ半導体領域である、多結晶シリコン（ポリＳｉ）を構成素材とするＰ+型ヘテロ半導体領域３が形成されている。ＳｉＣと多結晶シリコンとはバンドギャップが異なり、電子親和力も異なる。従って、両者の界面にはヘテロ接合が形成される（多結晶シリコンをヘテロ半導体領域とする所以である）。
また、Ｎ-型のＳｉＣドレイン領域２の一主面側（ＳｉＣ基板領域１とは反対側）の一部では、ＳｉＣドレイン領域２に接して、第一のヘテロ半導体領域であるＮ+型ヘテロ半導体領域４が形成されている。Ｐ+型ヘテロ半導体領域３は、このＮ+型ヘテロ半導体領域４の上にオーバーラップするように形成されている。すなわち、Ｎ+型ヘテロ半導体領域４とＰ+型ヘテロ半導体領域３とが、ソース電極８からドレイン電極９に至る方向に重なる部分を有している。
Ｎ-型のＳｉＣドレイン領域２とＮ+型ヘテロ半導体領域４との接合部の一部にゲート絶縁膜５を介して接するゲート電極６が形成されている。ゲート電極６の上部にはキャップ酸化膜７が形成されている。Ｐ+型ヘテロ半導体領域３及びＮ+型ヘテロ半導体領域４はソース電極８に直接接続される。特徴的なことは、Ｎ+型ヘテロ半導体領域４がソース電極８と接するコンタクト部が、ゲート絶縁膜５の近くであり、Ｎ+型ヘテロ半導体領域４を素子オン時の電流通路とした場合に、横方向に引き出し領域のような無駄な領域が存在せず、微細化に有利な構造となっている点である。
ＳｉＣ基板領域１の裏面にはドレイン電極９が電気的に低抵抗でオーミック接続され、これによって、半導体基体はドレイン電極９とオーミック接続されている。ゲート電極６は、キャップ酸化膜７により、ソース電極８とは絶縁分離されている。
本実施の形態例における電界効果トランジスタを製造する工程を図６の（ａ）〜（ｃ）、図７の（ｄ）〜（ｆ）、図８の（ｇ）〜（ｉ）で説明する。
図６の（ａ）では、Ｎ+型のＳｉＣ基板領域１の一主面上にエピタキシャル成長させたＮ-型のＳｉＣドレイン領域２が形成される。さらに、ＳｉＣドレイン領域２表面が前処理等により清浄化された後、Ｎ+型ヘテロ半導体領域４となる、ポリＳｉ層（多結晶シリコン層）(同じ符号４で表す）が堆積されている。層の代表的な厚みは数１００Å〜数μｍの範囲内にある。ポリＳｉ層４の堆積後に、ポリＳｉの結晶粒界の大きさをコントロールし、素子オン時の電流通路を低抵抗とすべく、１３００℃を超えない高温での熱処理が施される場合がある。その後、ポリＳｉ層４には、Ｎ+型となる不純物が導入される。Ｎ+型不純物の導入の方法としては、イオン注入を用いても構わないし、デポ拡散（不純物含有堆積層からの拡散）、気相拡散等の方法を用いても構わない。
図６の（ｂ）では、主面側の所望の位置に、ゲート電極６を形成する領域１８を設けるために、その位置のポリＳｉ層４がエッチングされ、低農度Ｎ型（Ｎ-型）のＳｉＣドレイン領域２の表面が露出される。ここで、低農度Ｎ型（Ｎ-型）のＳｉＣドレイン領域２の表面はエッチングされていないが、溝状にエッチングされても構わない。
図６の（ｃ）では、主面側にゲート絶縁膜５となる絶縁物層（同じ符号５で表す）が堆積される。層の代表的な厚みは数１００Å〜数１０００Åの範囲内にある。この後、ゲート絶縁膜５と低農度Ｎ型（Ｎ-型）のＳｉＣドレイン領域２との界面、もしくは、ゲート絶縁膜５とＮ+型ヘテロ半導体領域４との界面における界面準位を低減すべく、例えばＮＯないしはＮ２Ｏ雰囲気で、温度は、例えば９００℃〜１３００℃、時間は数１０分程度での、高温の熱処理を施す。
図７の（ｄ）では、ゲート絶縁膜５上にゲート電極６を形成するためのポリＳｉが最初に厚く積層され、エッチング部を埋めた状態までエッチバックされ、ゲート電極６が形成される。さらに、ゲート電極６に酸化処理を行なうことで、キャップ酸化膜７が局所的に厚く形成される。
図７の（ｅ）では、キャップ酸化膜７を残すように、周辺の余分な絶縁物層がエッチングによって除去されて、ゲート絶縁膜５が残される。
図７の（ｆ）では、図示はしないが、フォトレジストによるマスクでゲート電極６近くを覆い、覆われていない部分のポリＳｉ層がエッチングによって除去されて、Ｎ+型ヘテロ半導体領域４が残される。図では、レジストが除去された状態を示す。このようにして、ゲート電極６の周囲に、Ｎ+型ヘテロ半導体領域４を残した構造が得られる。
図８の（ｇ）では、（ｆ）の状態の構造の上を覆うように、Ｐ+型ヘテロ半導体領域３となるポリＳｉ層（同じ符号３で表す）が堆積され、Ｐ+型となるよう不純物が導入される。不純物導入の方法については、Ｎ+型のときと同様に、イオン注入や、デポ拡散、気相拡散等が考えられる。
図８の（ｈ）では、Ｎ+型ヘテロ半導体領域４の上に、Ｐ+型ヘテロ半導体領域３がオーバーラップする領域を残し、キャップ酸化膜７の上、及び、Ｎ+型ヘテロ半導体領域４の一部分の上のポリＳｉ層３がエッチングによって除去される。
図８の（ｉ）では、第一の主面側全域に渡って、金属等を構成素材とするソース電極８が形成され、Ｐ+型ヘテロ半導体領域３とＮ+型ヘテロ半導体領域４とに、それぞれ、電気的に低抵抗で接続される。さらに、ＳｉＣ基板領域１の裏面側には、全面に渡り、低抵抗なオーミック接続となるように、金属等を構成素材とするドレイン電極９が形成される。これによって、半導体基体にドレイン電極９が接続される。
以上のような工程で本実施の形態例のデバイスが完成する。
上記の製造工程において、第二のヘテロ半導体領域であるＰ+型ヘテロ半導体領域３は、ゲート絶縁膜５の熱処理工程（図６の（ｃ）に関する説明に記載）後に形成されている（図８の（ｇ）に関する説明に記載）。このようにして、素子のオフ特性を支配的に定める第二のヘテロ半導体領域を、ゲート絶縁膜５の熱処理を行なった後に形成できるため、低オン抵抗を実現しながら素子のオフ特性（逆方向特性）を大幅に改善できるという効果が現れる。
また、第一のヘテロ半導体領域であるＮ+型ヘテロ半導体領域４は、第二のヘテロ半導体領域であるＰ+型ヘテロ半導体領域３の形成前に熱処理を施される場合がある（図６の（ａ）に関する説明に記載）。このようにして、第一のヘテロ半導体領域の熱処理を実施した後に第二のヘテロ半導体領域を形成できるため、低オン抵抗を実現しながら素子のオフ特性を大幅に改善できるという効果が現れる。
また、第一のヘテロ半導体領域であるＮ+型ヘテロ半導体領域４をパターニング（図形状加工）する際に、ゲート電極６を形成するための領域と、第二のヘテロ半導体領域であるＰ+型ヘテロ半導体領域３と半導体基体のＳｉＣドレイン領域２とが接するための領域とを同一のエッチングによって形成してもよい。すなわち、ヘテロ半導体領域４をパターニングしてＮ+型ヘテロ半導体領域４を形成する際に、同一のエッチングによって、ポリＳｉ層４の状態を、図６の（ａ）における状態から、図７の（ｆ）における状態（絶縁物層５、ゲート電極６、キャップ酸化膜７は度外視する）にしてもよい。このようにすれば、狭いＮ+型ヘテロ半導体領域４をセルフアラインで形成できるので素子微細化に有利となり、より低オン抵抗の素子を実現できるという効果が現れる。
次に、本実施の形態例により作られた電界効果型トランジスタの動作について効果を交えて説明する。
基本的なオン/オフの動作については従来例と同じである。ソース電極８を基準として、ゲート電極６に印加される電圧がある閾値電圧以下の場合は、素子はオフ状態である。ドレイン電極９に素子耐圧以下の電圧が印加された場合、Ｐ+型ヘテロ半導体領域３とＮ-型のＳｉＣドレイン領域２とのヘテロ界面に存在する比較的大きな障壁が存在し、ドレイン電極９とソース電極８間にかかる電圧により、空乏層がＮ-型のＳｉＣドレイン領域２に伸張し、ドレイン電極９とソース電極８間でオフ特性を保持する。この障壁の高さはヘテロ接合のバンド構造で決まり、多結晶シリコンのフェルミレベル、言い換えればヘテロ半導体領域３の不純物濃度に依存する。
ソース電極８を基準として、ゲート電極７に印加される電圧がある閾値電圧以上になると、素子はオン状態となる。ゲート電極７からの電界によりＮ+型ヘテロ半導体領域４とＮ-型のＳｉＣドレイン領域２の界面でゲート絶縁膜５に接する部分における障壁の厚みが狭まり、トンネル電流によりキャリアが通過できるようになると、ドレイン電極９とソース電極８間に電流が流れるようになる。また、製造工程で説明したように、ゲート酸化膜５への高温熱処理により、界面準位が低減されているので、移動度が向上し、低オン抵抗の素子が得られる。
すでに説明したように、本実施の形態例においては、素子オフ特性を支配的に定める第二導電型（この場合にはＰ型）のヘテロ半導体領域３を、ゲート絶縁膜５への高温熱処理（図６の（ｃ）に関する説明参照）を行なった後に形成できる（図８の（ｇ）に関する説明参照）ため、低オン抵抗を実現しながら、素子のオフ特性（逆方向特性）を大幅に改善できるという効果がある。
また、上記と同様に、第一導電型のヘテロ半導体領域への高温熱処理を実施した後に第二導電型のヘテロ半導体領域を形成するため、低オン抵抗を実現しながら素子のオフ特性を大幅に改善できるという効果がある。
さらに、構造的には電流通路となる第一導電型（本実施の形態例においてはＮ型）のヘテロ半導体領域４が横方向に無駄な領域を有せず、素子の微細化に有利となり、より低オン抵抗の素子を実現できるという効果がある。
［第二の実施の形態例］
図２は、本発明における第二の実施の形態例である電界効果トランジスタのデバイス断面構造を示す。この断面構造は、図１で示した構造と同様に、単位セルを２つ対向して並べた断面構造に相当する。基本的な構成は図１で説明したものと同様であるので、異なる部分のみを説明する。
Ｎ-型のＳｉＣドレイン領域２の一主面側には、ＳｉＣエッチング面として、溝部１０が形成され、ポリＳｉを構成素材とする第二導電型のヘテロ半導体領域であるＰ+型ヘテロ半導体領域３が溝部１０の底面と側面に接して形成されている。すなわち、第一のヘテロ半導体領域であるＮ+型ヘテロ半導体領域４が半導体基体のＳｉＣドレイン領域２に接する位置よりもドレイン電極９に近い位置に至る溝部１０が半導体基体のＳｉＣドレイン領域２に形成され、溝部１０において、第二のヘテロ半導体領域であるＰ+型ヘテロ半導体領域３が半導体基体のＳｉＣドレイン領域２に接している。
本実施の形態例の製造方法を説明する。基本的には、第一の実施の形態例で説明したものと同等であるが、異なる部分のみ説明すると、図９に示したように、Ｎ+型ヘテロ半導体領域４を、エッチングによって、パターニング（図形状加工）する際に、パターニングの工程中あるいは該工程に続けて、ＳｉＣドレイン領域２もエッチングし、溝部１０に該当するＳｉＣエッチング面１９を形成する。
また、Ｎ+型ヘテロ半導体領域４のパターニングを、第一の実施の形態例において説明したように、ゲート電極６を形成するための領域と、Ｐ+型ヘテロ半導体領域３とＳｉＣドレイン領域２とが接するための領域とを同一のエッチングによって形成してもよく、そのパターニングに際して、パターニングの工程中あるいは該工程に続けて、Ｐ+型ヘテロ半導体領域３とＳｉＣドレイン領域２とが接するための領域及びゲート電極６を形成するための領域に、溝部をＳｉＣドレイン領域２に、エッチングによって、形成してもよい。この場合には、ゲート電極６が形成される位置にも溝部が形成されるが、これによって、同じ工程でゲート部に溝を形成できるので、工程数を増やすことなく深いゲート部を形成できるという効果が現れる。
上記以外の工程は第一の実施の形態例と同等である。
次に、本実施の形態例の製造方法により作られた電界効果型トランジスタの動作について、効果を交えて説明する。基本的な効果は、第一の実施の形態例で説明したものと同様である。本実施の形態例においては、Ｐ+型ヘテロ半導体領域３が、半導体基体に形成された溝部１０に沿って、電流通路のヘテロ界面よりも深い位置に形成できる。これによって、素子オフ時に、ソース電極８に対してドレイン電極９に電圧が印加された場合には、ヘテロ接合からＮ-型のＳｉＣドレイン領域２に伸びる空乏層がゲート電極６直下にも広がりやすくなり、それにより素子のオフ特性がさらに改善されるという独特の効果が現れる。
［第三の実施の形態例］
図３、図４に、本発明における第三の実施の形態例である電界効果トランジスタのデバイス断面構造を示す。この場合の断面は、ソース電極８とドレイン電極９との間に流れる電流に平行でゲート電極６と交わる平面による断面であり、図３、図４に示した断面は互いに平行であるとする。また、図１０には、図３、図４のそれぞれに示した断面構造が現れる位置を示す平面レイアウト図を示す。
図３、図４で示した構造は、図１で示した構造と同様に、単位セルを２つ対向して並べた断面構造に相当する。これらの図で、基本的な構成は図１で説明したものと同様であるので、異なる部分のみを説明する。
まず、図３は、図１０に示した平面レイアウトのａ−ａ’断面に相当する。Ｎ+型ヘテロ半導体領域４は非常に狭い領域となるように形成され、Ｎ-型のＳｉＣドレイン領域２とは狭い面積で接している。この面積は、図３中、Ｎ+型ヘテロ半導体領域４とＮ-型のＳｉＣドレイン領域２との接触長さとして表されている。上記の構造を覆うように、Ｐ+型ヘテロ半導体領域３が全面に形成されている。この断面においては、Ｎ+型ヘテロ半導体領域４は、ソース電極８と直接コンタクトをしていない。
次に、図４は、図１０に示した平面レイアウトのｂ−ｂ’断面に相当し、図３の断面に対しては紙面奥行き方向での断面構造になる。この断面では、Ｐ+型ヘテロ半導体領域３の一部がエッチングされているともに、Ｎ+型ヘテロ半導体領域２０は、充分にソース電極８に接触する面積（図１０中、２０で示される）が得られるよう広く形成されている。Ｎ+型ヘテロ半導体領域２０がＳｉＣドレイン領域２と接する面積は、図４中、Ｎ+型ヘテロ半導体領域２０とＳｉＣドレイン領域２との接触長さとして表されている。この長さは、図３における、Ｎ+型ヘテロ半導体領域４とＳｉＣドレイン領域２との接触長さよりも長い。また、ＳｉＣドレイン領域２の表面でＮ+型ヘテロ半導体領域４に接する領域には、Ｐ型のウエル領域１１が形成されている。電流の通路となるゲート絶縁膜５との界面付近にはウエル領域１１は形成されていない。
本実施の形態例の製造方法は、基本的には、第一の実施の形態例で説明したものと同等であるが、Ｎ+型のヘテロ半導体領域４を形成する前に、Ｎ-型のＳｉＣドレイン領域２の表面から、Ｐ型のウエル領域１１が、選択的に、イオン注入等の手段を使って、形成される。
本実施の形態例によれば、第一導電型のヘテロ半導体領域であるＮ+型のヘテロ半導体領域４を充分に狭く形成することが可能になり、より素子オフ特性が改善されるという効果が得られる。
［第四の実施の形態例］
図５に、本発明における第四の実施の形態例である電界効果トランジスタのデバイス断面構造を示す。この場合の断面は、ソース電極８とドレイン電極９との間に流れる電流に平行でゲート電極６と交わる平面による断面である。この断面構造は、図１で示した断面構造と同様に、単位セルを２つ対向して並べた断面構造に相当する。基本的な構成は図１で説明したものと同様であるので、異なる部分のみを説明する。
図５において、Ｎ+型ヘテロ半導体領域１２の断面形状は、下底よりも長い上底を持つ逆台形であり、該上底がソース電極８と接し、該下底がＮ-型のＳｉＣドレイン領域２と接している。すなわち、Ｎ+型ヘテロ半導体領域１２がＮ-型のＳｉＣドレイン領域２と接する底部は狭く、ソース電極８と接する上面部は広い形状を有している。Ｎ+型ヘテロ半導体領域１２のエッチングされた側面は逆テーパ―形状となっており、このエッチング面に沿ってゲート絶縁膜１３が形成されている。
本実施の形態例における製造工程を図１１の（ａ）〜（ｃ）、図１２の（ｄ）〜（ｆ）、図１３の（ｇ）〜（ｈ）で説明する。
図１１の（ａ）では、高濃度Ｎ型（Ｎ+型）のＳｉＣ基板領域１の一主面上にエピタキシャル成長させた低農度Ｎ型（Ｎ-型）のＳｉＣドレイン領域２が形成される。さらに、ドレイン領域２表面が前処理等により清浄化された後、ポリＳｉ層２２が堆積されている。ポリＳｉ層２２の代表的な厚みは数１００Å〜数μｍのの範囲内にある。ポリＳｉ層２２の堆積後に、ポリＳｉの結晶粒界の大きさをコントロールし、素子オン時の電流通路を低抵抗とすべく、１３００℃以下の高温熱処理が施される場合がある。その後、ポリＳｉ層２２には、Ｎ+型となる不純物が導入される。Ｎ+型不純物の導入の方法としては、イオン注入を用いても構わないし、デポ拡散、気相拡散等の方法を用いても構わない。
図１１の（ｂ）では、主面側の所望の位置に、ゲート電極７を形成するための領域を挟んで、狭い間隔で対向する、Ｎ+型ヘテロ半導体領域１２が、ポリＳｉ層２２をエッチングすることによって形成され、低農度Ｎ型（Ｎ-型）のＳｉＣドレイン領域２の表面が露出される。このときエッチングの条件を制御することで、Ｎ+型ヘテロ半導体領域１２のエッチング面が逆テーパ―形状になるようにエッチングされる。このような工程により、Ｎ+型ヘテロ半導体領域１２の断面形状は下底よりも長い上底を持つ逆台形となる。ここで、Ｎ型低農度（Ｎ-型）のＳｉＣドレイン領域２の表面はエッチングされていないが、例えば図９に示されているように、溝状にエッチングされても構わない。その場合には、ゲート電極７を形成するための領域も溝状にエッチングされる。
図１１の（ｃ）では、主面側にゲート絶縁膜１３となるデポ膜（同じ符号１３で表す）が堆積される。デポ膜１３の代表的な厚みは数１００Å〜数１０００Åの範囲内にある。この後、ゲート絶縁膜１３と低農度Ｎ型（Ｎ-型）のＳｉＣドレイン領域２、もしくはゲート絶縁膜１３とＮ+型ヘテロ半導体領域１２との界面における界面準位を低減すべく、ＮＯないしはＮ２Ｏ雰囲気で、温度は例えば９００℃〜１３００℃、時間は数１０分程度の高温窒化処理を施す。
図１２の（ｄ）では、実効的なゲート絶縁膜１３以外の絶縁膜を、レジストマスク２１を用いてエッチングする。レジストマスク２１が除去された後、ポリＳｉが最初に厚く積層され、Ｐ+型となるよう不純物が導入される。
図１２の（ｅ）で示すように、上記の厚く積層されたポリＳｉが、ゲート電極１４となるエッチング部及びＰ+型ヘテロ半導体領域３となる領域を埋めた状態までエッチバックされる。
図１２の（ｆ）では、ゲート電極１４及びＰ+型ヘテロ半導体領域３上に同時に酸化処理を行なうことで、キャップ酸化膜１５が形成される。さらに、層間絶縁膜１６が堆積される。
図１３の（ｇ）では、ゲート電極１４上のキャップ酸化膜１５と層間絶縁膜１６を残すように、周辺の余分な絶縁膜がレジストマスクによるパターンでエッチングされる。
図１３の（ｈ）では、第一の主面側全域に渡って金属等を構成素材とするソース電極８が形成され、Ｐ+型ヘテロ半導体領域３、Ｎ+型ヘテロ半導体領域１２と、それぞれ電気的に低抵抗で接続される。さらに基板領域１の裏面側には全面に渡り低抵抗なオーミック接続となるように金属等を構成素材とするドレイン電極９が形成される。以上のような工程で、本実施の形態例のデバイスが完成する。
本実施の形態例においては、Ｎ+型ヘテロ半導体領域１２の底部は狭く、充分な素子のオフ特性を得ながら、Ｎ+型ヘテロ半導体領域１２とソース電極８とは広い面積で接することが可能になるため、ソースコンタクト抵抗を十分に低減できる。さらに、底部はセルフアラインで形成可能でありながら、第一導電型のヘテロ半導体領域であるＮ+型ヘテロ半導体領域１２の上面にあたる広い領域を使ってマスク合わせが行なえるという独特な効果がある。
また、本実施の形態例においては、Ｎ+型ヘテロ半導体領域１２の両側が逆テーパ―形状になるようにエッチングしたが、構造的にゲート電極が形成される側、もしくは対向する側が垂直にエッチングされた形状であっても構わない。また、本実施の形態例では、ゲート電極１４形成用のポリＳｉの堆積と、Ｐ+型ヘテロ半導体領域３形成用のポリＳｉの堆積とを同時に行なえるため、トータルプロセスの短縮が可能になるという特有の効果がある。
なお、上記の実施の形態例においては、半導体基体が炭化珪素（ＳｉＣ）からなり、ヘテロ半導体領域が多結晶シリコン（ポリＳｉ）からなっていたが、半導体基体が窒化ガリウム（ＧａＮ）、ダイヤモンドのいずれかからなり、ヘテロ半導体領域が単結晶シリコン、アモルファスシリコン、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）のいずれかからなっていても本発明の効果は同様に現れる。
なお、上記の実施の形態例においては、Ｎ型を第一導電型とし、Ｐ型を第二導電型としているが、それぞれの導電型が逆のものであっても、本発明の効果は同様に現れる。
本発明の第一の実施の形態例におけるデバイス構造断面図である。 本発明の第二の実施の形態例におけるデバイス構造断面図である。 本発明の第三の実施の形態例におけるデバイス構造第一の断面図である。 本発明の第三の実施の形態例におけるデバイス構造第二の断面図である。 本発明の第四の実施の形態例におけるデバイス構造断面図である。 本発明の第一の実施の形態例における電界効果トランジスタの製造工程図である。 図６の続きである。 図７の続きである。 本発明の第二の実施の形態例におけるデバイスの製造工程図である。 本発明の第三の実施の形態例における平面レイアウト図である。 本発明の第四の実施の形態例における電界効果トランジスタ製造工程図である。 図１１の続きである。 図１２の続きである。
符号の説明
１：Ｎ+型のＳｉＣ基板領域、２：Ｎ-型のＳｉＣドレイン領域、３：Ｐ+型ヘテロ半導体領域、４：Ｎ+型ヘテロ半導体領域、５：ゲート絶縁膜、６：ゲート電極、７：キャップ酸化膜、８：ソース電極、９：ドレイン電極、１０：溝部、１１：Ｐ型のウエル領域、１２：Ｎ+型ヘテロ半導体領域、１３：ゲート絶縁膜、１４：ゲート電極、１５：キャップ酸化膜、１６：層間絶縁膜、１８：ゲート電極を形成する領域、１９：ＳｉＣエッチング面、２０：Ｎ+型ヘテロ半導体領域、２１：レジストマスク、２２：ポリＳｉ層。

Claims (18)

  1. 第一導電型の半導体基体と、前記半導体基体に接して前記半導体基体とはバンドギャップが異なったヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部の一部にゲート絶縁膜を介して接するゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを有する半導体装置において、
    前記ヘテロ半導体領域は第一及び第二のヘテロ半導体領域からなり、該第一のヘテロ半導体領域は前記ゲート絶縁膜が形成される前に形成され、該第二のヘテロ半導体領域は前記ゲート絶縁膜が形成された後に形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第二のヘテロ半導体領域は前記ゲート絶縁膜が熱処理された後に形成されていることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第一のヘテロ半導体領域は前記第二のヘテロ半導体領域が形成される前に熱処理されていることを特徴とする半導体装置。
  4. 請求項１、２または３に記載の半導体装置において、
    前記第一のヘテロ半導体領域と前記第二のヘテロ半導体領域とが、前記ソース電極から前記ドレイン電極に至る方向に重なる部分を有し、前記第一のヘテロ半導体領域が前記ソース電極に直接接していることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第一のヘテロ半導体領域が前記半導体基体に接する位置よりも前記ドレイン電極に近い位置に至る溝部が前記半導体基体に形成され、該溝部において前記第二のヘテロ半導体領域が前記半導体基体に接していることを特徴とする半導体装置。
  6. 請求項項１、２または３に記載の半導体装置において、
    前記ソース電極と前記ドレイン電極との間に流れる電流に平行で前記ゲート電極と交わる平面による第一の断面における前記第一のヘテロ半導体領域と前記半導体基体との接触長さが、該第一の断面に平行で該第一の断面とは異なる位置にある第二の断面における前記第一のヘテロ半導体領域と前記半導体基体との接触長さとは異なり、かつ、該第二の断面において前記第一のヘテロ半導体領域が前記ソース電極と接していることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第二の断面における前記第一のヘテロ半導体領域と前記半導体基体との接触長さが、前記第一の断面における前記第一のヘテロ半導体領域と前記半導体基体との接触長さよりも大きいことを特徴とする半導体装置。
  8. 請求項１、２または３に記載の半導体装置において、
    前記ソース電極と前記ドレイン電極との間に流れる電流に平行で前記ゲート電極と交わる平面による断面における前記第一のヘテロ半導体領域の断面形状が下底よりも長い上底を持つ逆台形であり、該上底が前記ソース電極と接し、該下底が前記半導体基体と接していることを特徴とする半導体装置。
  9. 請求項１ないし８のいずれかに記載の半導体装置において、
    前記半導体基体が炭化珪素、窒化ガリウム、ダイヤモンドのいずれかからなり、前記ヘテロ半導体領域が単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、ヒ化ガリウムのいずれかからなることを特徴とする半導体装置。
  10. 第一導電型の半導体基体と、前記半導体基体に接して前記半導体基体とはバンドギャップが異なったヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部の一部にゲート絶縁膜を介して接するゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体と接続されたドレイン電極とを有する半導体装置を製造する半導体装置の製造方法において、
    前記ヘテロ半導体領域を第一及び第二のヘテロ半導体領域から構成し、該第一のヘテロ半導体領域を、前記ゲート絶縁膜を形成する前に形成し、該第二のヘテロ半導体領域を、前記ゲート絶縁膜を形成した後に形成することを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記第二のヘテロ半導体領域を、前記ゲート絶縁膜を熱処理した後に形成することを特徴とする半導体装置の製造方法。
  12. 請求項１０または１１に記載の半導体装置の製造方法において、
    前記第一のヘテロ半導体領域を、前記第二のヘテロ半導体領域を形成する前に熱処理することを特徴とする半導体装置の製造方法。
  13. 請求項１０、１１または１２に記載の半導体装置の製造方法において、
    前記第一のヘテロ半導体領域と前記第二のヘテロ半導体領域とが、前記ソース電極から前記ドレイン電極に至る方向に重なる部分を有するように前記第二のヘテロ半導体領域を形成し、前記第一のヘテロ半導体領域が前記ソース電極と直接接する部分を有するように前記ソース電極を形成することを特徴とする半導体装置の製造方法。
  14. 請求項１０、１１または１２に記載の半導体装置の製造方法において、
    前記第一のヘテロ半導体領域をパターニングする際に、前記ゲート電極を形成するための領域と、前記第二のヘテロ半導体領域と前記半導体基体とが接するための領域とを同一のエッチング工程で形成することを特徴とする半導体装置の製造方法。
  15. 請求項１３に記載の半導体装置の製造方法において、
    前記第一のヘテロ半導体領域が前記半導体基体に接する位置よりも前記ドレイン電極に近い位置に至る溝部を前記半導体基体に形成し、該溝部において、前記第二のヘテロ半導体領域が前記半導体基体に接するように前記第二のヘテロ半導体領域を形成することを特徴とする半導体装置の製造方法。
  16. 請求項１４に記載の半導体装置の製造方法において、
    前記第一のヘテロ半導体領域をパターニングする工程中あるいは該工程に続けて、前記第二のヘテロ半導体領域と前記半導体基体とが接するための領域及び前記ゲート電極を形成するための領域に、前記第一のヘテロ半導体領域が前記半導体基体に接する位置よりも前記ドレイン電極に近い位置に至る溝部を前記半導体基体に、エッチングによって、形成することを特徴とする半導体装置の製造方法。
  17. 請求項１０、１１または１２に記載の半導体装置の製造方法において、
    前記ソース電極と前記ドレイン電極との間に流れる電流に平行で前記ゲート電極と交わる平面による断面における前記第一のヘテロ半導体領域の断面形状が下底よりも長い上底を持つ逆台形であり、該下底が前記半導体基体と接するように前記第一のヘテロ半導体領域を形成し、前記ソース電極が該上底に接するように前記ソース電極を形成することを特徴とする半導体装置の製造方法。
  18. 請求項１０ないし１７のいずれかに記載の半導体装置の製造方法において、
    前記半導体基体が炭化珪素、窒化ガリウム、ダイヤモンドのいずれかからなり、前記ヘテロ半導体領域が単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、ヒ化ガリウムのいずれかからなることを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016783A (ja) * 2007-06-08 2009-01-22 Nissan Motor Co Ltd 半導体装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) * 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
DE102011053641A1 (de) * 2011-09-15 2013-03-21 Infineon Technologies Ag SiC-MOSFET mit hoher Kanalbeweglichkeit
JP6285668B2 (ja) * 2013-09-03 2018-02-28 株式会社東芝 半導体装置及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140067A (ja) * 2002-10-16 2004-05-13 Nissan Motor Co Ltd 炭化珪素半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3016298B2 (ja) * 1992-02-26 2000-03-06 日本電気株式会社 半導体装置
JPH08213607A (ja) * 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
US7282739B2 (en) * 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
JP3620513B2 (ja) 2002-04-26 2005-02-16 日産自動車株式会社 炭化珪素半導体装置
JP2005011846A (ja) * 2003-06-16 2005-01-13 Nissan Motor Co Ltd 半導体装置
US20060025233A1 (en) * 2004-08-02 2006-02-02 Ming-Chuan Lin Striking surface of golf club heads
EP1641030B1 (en) 2004-09-28 2012-01-11 Nissan Motor Co., Ltd. Method of manufacturing a semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140067A (ja) * 2002-10-16 2004-05-13 Nissan Motor Co Ltd 炭化珪素半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016783A (ja) * 2007-06-08 2009-01-22 Nissan Motor Co Ltd 半導体装置の製造方法

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