KR20080028430A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 도전형의 반도체 기체; 반도체 기체와 접촉한 헤테로 반도체 영역; 헤테로 반도체 영역과 반도체 기체 사이의 접합의 일부분에 게이트 절연막을 개재하여 인접하는 게이트 전극; 헤테로 반도체 영역에 접속된 소스 전극, 및 반도체 기체에 접속된 드레인 전극을 갖는다. 헤테로 반도체 영역은 반도체 기체의 밴드갭과 다른 밴드갭을 갖는다. 헤테로 반도체 영역은 제1 헤테로 반도체 영역 및 제2 헤테로 반도체 영역을 포함한다. 제1 헤테로 반도체 영역은 게이트 절연막이 형성되기 전에 형성된다. 제2 헤테로 반도체 영역은 게이트 절연막이 형성된 후에 형성된다.
SiC, 오프 특성, 헤테로 반도체, 열처리, 밴드갭

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
종래 기술과 같이, 헤테로계면(heterointerface)을 이용하는 전계 효과 트랜지스터가 있다. 종래의 예에서, 헤테로계면에서의 장벽(barrier)의 두께는 게이트 전극에 인가된 전압에 의해 제어되고, 소자가 온(on) 시에, 터널링 전류에 의해 캐리어들이 통과할 수 있다. 헤테로계면을 이용한 이러한 전계 효과 트랜지스터는 MOSFET와 같은 채널 영역을 갖지 않고, 높은 채널 저항의 영향을 덜 받는 장치 구조를 갖는다. 따라서, 높은 항복전압(breakdown voltage) 및 낮은 온-저항을 갖는 전력 반도체 스위치가 제공된다.
종래 기술들에서, 드레인 전극과 오믹(ohmic) 접촉을 형성하는 탄화규소(silicon carbide) 및 소스 전극과 접속된 다결정실리콘(poly-Si)은 헤테로접합(heterojunction)을 형성하고, 게이트 전극이 게이트 절연막을 개재하여 헤테로접합의 일부분에 인접해 있는 구조 때문에, 소자가 온 시에, 전류는 게이트 절연막과 다결정실리콘 사이의 계면 및 게이트 절연막과 탄화규소 사이의 계면을 따라 흐른다. 수 마이크로미터로 연장하는 채널 영역이 존재하지 않는 구조로 인해, 계면 이동도의 영향은 MOSFET에서 보다 작다. 그럼에도 불구하고, 높은 계면 이동도는 더욱 이점이 있다. 따라서, N2O 또는 그 등가물의 분위기에서, 고온 열처리를 수행함으로써 계면준위를 저감시키는 것을 생각해 볼 수 있다. 또한, 전류 통로가 되는 다결정실리콘의 결정립 크기를 제어함으로써 온-저항을 더 저감하기 위해서, 다결정실리콘 층에 고온 열처리를 수행하는 경우가 있다. 그러나, 그러한 고온 열처리는 소자의 오프 특성을 결정하는 헤테로계면에 악영향을 줄 수 있다. 구체적으로, 역방향 항복전압이 낮아지게 될 수 있다는 것이 염려된다.
본 발명은 상기 설명된 문제들의 관점에서 수행된다. 본 발명의 목적은 낮은 온-저항 및 대폭 개선된 역방향 특성들을 갖는 반도체 장치를 제공하고, 그 제조 방법을 제공하는 것이다.
제1 도전형의 반도체 기체(基體, base)의 밴드갭과 다른 밴드갭을 갖는 헤테로 반도체 영역; 헤테로 반도체 영역과 반도체 기체 사이의 접합의 일부분에 게이트 절연막을 개재하여 인접하게 형성된 게이트 전극; 헤테로 반도체 영역과 접속된 소스 전극; 및 반도체 기체와 오믹 접촉한 드레인 전극을 포함하는 반도체 장치가 제공된다. 헤테로 반도체 영역은 제1 및 제2 헤테로 반도체 영역들을 포함한다. 제1 헤테로 반도체 영역은 게이트 절연막이 형성되기 전에 형성되고, 제2 헤테로 반도체 영역은 게이트 절연막이 형성된 후에 형성된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치인, 전계 효과 트랜지스터의 단면 장치 구조를 나타낸다.
도 2A 내지 도 2I는 도 1에 나타낸 본 발명의 제1 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법을 나타낸 단면도들이다.
도 3은 본 발명의 제2 실시예에 따른 전계 효과 트랜지스터의 단면 장치 구조를 나타낸다.
도 4는 도 3에 나타낸 본 발명의 제2 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법을 나타낸 단면도이다.
도 5는 도 7의 Ⅴ-Ⅴ' 라인을 따라 취해진, 본 발명의 제3 실시예인, 전계 효과 트랜지스터의 단면 장치 구조를 나타낸다.
도 6은 도 7의 Ⅵ-Ⅵ' 라인을 따라 취해진, 본 발명의 제3 실시예인, 전계 효과 트랜지스터의 단면 장치 구조를 나타낸다.
도 7은 본 발명의 제3 실시예인, 전계 효과 트랜지스터의 평면 레이아웃을 나타낸다.
도 8은 본 발명의 제4 실시예인, 전계 효과 트랜지스터의 단면 장치 구조를 나타낸다.
도 9A 내지 도 9H는 도 8에 나타낸 본 발명의 제4 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법을 나타낸 단면도들이다.
본 명세서 이하에, 실시예들을 이용하여 본 발명을 수행하기 위한 최적의 형 태들이 설명될 것이다.
< 제1 실시예>
본 발명의 제1 실시예는 도 1을 이용하여 설명될 것이다. 도 1은 본 발명에 따른 반도체 장치인, 전계 효과 트랜지스터의 단면 장치 구조를 나타낸다. 이 도면은 두 개의 단위 셀(unit cell)이 서로 대향하여 놓인 단면에 해당한다. 실제로는, 그러한 다수의 셀들은 병렬로 접속되어 소자를 형성하지만, 대표적인 것으로서 단면 구조를 설명할 것이다.
우선, 그 구조가 설명될 것이다. 고농도 N형(N+형) SiC 기판 영역(1)의 일 주면 위에, 저농도 N형(N-형) SiC 드레인 영역(2)이 형성된다. SiC 기판 영역(1) 및 SiC 드레인 영역(2)은 제1 도전형의 반도체 기체를 구성한다. SiC 드레인 영역(2)은 SiC 기판 영역(1) 위에 성장된 에피택셜층(epitaxial layer)으로 구성된다. SiC는 몇 개의 폴리타입(polytype)(결정형 다형체, crystalline polymorphs)을 갖는다. 여기에서, SiC가 대표적인 4H-SiC라는 가정으로 설명될 것이다. SiC는 폴리타입 중 또 다른 것, 즉 6H-SiC 또는 3C-SiC일 수 있다. 본 실시예 및 이하 실시예들에서, N형은 제1 도전형이고, P형은 제2 도전형이다.
도 1에서는, SiC 기판 영역(1) 및 SiC 드레인 영역(2)의 두께 개념이 생략된다. 실제로, SiC 기판 영역(1)은 수 100㎛의 두께를 갖고, SiC 드레인 영역(2)은 대략 수 ㎛ 내지 10㎛ 남짓한 두께를 갖는다.
N형 SiC 드레인 영역(2)의 일 주면측(SiC 기판 영역(1)에 반대측)위에, 구성 재료로서 다결정실리콘(poly-Si)을 갖는 제2 헤테로 반도체 영역들인 P+형 헤테로 반도체 영역들(3)이 SiC 드레인 영역(2)에 접하여 형성된다. SiC 및 다결정실리콘의 밴드갭들은 서로 상이하고, 전자 친화도 역시 서로 상이하다. 따라서, 양자의 계면에 헤테로접합이 형성된다(이것이 다결정실리콘이 헤테로 반도체 영역들로 이용되는 이유임).
또한, N-형 SiC 드레인 영역(2)의 주면측(SiC 기판 영역(1)에 반대측)의 일부분에, 제1 헤테로 반도체 영역들인 N+형 헤테로 반도체 영역들(4)은 SiC 드레인 영역(2)에 접하여 형성된다. P+형 헤테로 반도체 영역들(3)은 이들 N+형 헤테로 반도체 영역들(4) 위에 중첩하여 형성된다. 즉, N+형 헤테로 반도체 영역들(4) 및 P+형 헤테로 반도체 영역들(3)은 소스 전극(8)으로부터 드레인 전극(9)에 이르는 방향으로 서로 중첩하는 부분들을 갖는다.
게이트 전극(6)은 N-형 SiC 드레인 영역(2)과 N+형 헤테로 반도체 영역들(4) 사이의 접합 부분에 게이트 절연막(5)을 개재하여 인접하여 형성된다. 게이트 전극(6)의 상부측에 캡 산화막(7)이 형성된다. P+형 헤테로 반도체 영역들(3) 및 N+형 헤테로 반도체 영역들(4)은 소스 전극(8)에 직접 접속된다. 특징적인 것은, N+형 헤테로 반도체 영역들(4)이 소스 전극(8)에 접해 있는 접촉 부분들이 게이트 절연막(5)과 가깝게 있고, N+형 헤테로 반도체 영역들(4)이 소자가 온 시에 전류 경로로서 이용되는 경우에, 측면 방향의 돌출 영역들과 같은 쓸데없는 영역들이 존재하지 않고, 미세화(miniaturization)에 유리한 구조가 제공된다는 것이다.
드레인 전극(9)은 SiC 기판 영역(1)의 이면(back surface)에 낮은 전기 저항의 오믹 접촉을 형성한다. 따라서, 반도체 기체는 드레인 전극(9)과 오믹 접촉을 형성한다. 게이트 전극(6)은 캡 산화막(7)에 의해 소스 전극(8)으로부터 절연 분리된다.
본 실시예에 따른 전계 효과 트랜지스터를 제조하는 프로세스는 도 2A 내지 도 2I를 이용하여 설명될 것이다.
도 2A에서, N-형 SiC 드레인 영역(2)은 N+형 SiC 기판 영역(1)의 일 주면상에 에피택셜 성장되어 형성된다. 또한, SiC 드레인 영역(2) 표면이 전처리(pretreatment) 또는 그 등가물에 의해 세정된 이후, N+형 헤테로 반도체 영역들(4)이 되는 다결정실리콘층(Poly-Si layer)이 퇴적된다(동일한 참조 번호 4에 의해 나타냄). 이 층의 전형적 두께는 수 백 Å에서 수 ㎛의 범위에 있다. 다결정실리콘층(4)의 퇴적 이후, 다결정실리콘의 결정립계들의 크기들을 제어하고 소자가 온 시에 전류 경로들의 저항들을 저감하기 위해서, 1300℃ 초과하지 않는 온도에서 고온 열처리가 수행될 수 있다. 그 후, N+형 불순물이 다결정실리콘층(4)에 도입된다. N+형 불순물을 도입하는 방법으로서, 이온 주입이 이용될 수 있거나 또는 퇴적/확산(불순물을 포함하는 퇴적된 층으로부터의 확산) 또는 기상(vapor-phase) 확산과 같은 방법이 이용될 수 있다.
도 2B에서, 주면측의 원하는 위치에 게이트 전극(6)을 형성하기 위한 영역(18)을 제공하기 위해, 그 위치의 다결정실리콘층(4)의 일부가 에칭되어, 저농도 N형(N-형) SiC 드레인 영역(2)의 표면이 노출된다. 여기서, 저농도 N형(N-형) SiC 드레인 영역(2)의 표면은 에칭되지 않지만, 홈형상(grooved)으로 에칭될 수 있다.
도 2C에서, 게이트 절연막(5)이 되는 절연 물질층이 주면측에 퇴적된다(동일 한 참조번호 5에 의해 나타냄). 이 층의 전형적인 두께는 수 백 Å에서 수 천 Å의 범위에 있다. 그 후, 게이트 절연막(5)과 저농도 N형(N-형) SiC 드레인 영역(2) 사이의 계면 또는 게이트 절연막(5)과 N+형 헤테로 반도체 영역(4) 사이의 계면들의 계면 준위를 저감하기 위해, 예를 들어, 900℃ 내지 1300℃의 온도에서, 예를 들어, NO 또는 N2O 분위기에서, 약 수 십분 동안 고온 열처리가 수행된다.
도 2D에서, 게이트 전극(6)을 형성하기 위한 다결정실리콘이 게이트 절연막(5) 위에 우선 두껍게 퇴적되고, 다결정실리콘이 에칭된 부분을 매우는 상태까지 에치백(etch back)되어, 게이트 전극(6)이 형성된다. 또한, 게이트 전극(6)에 산화를 수행함으로써 캡 산화막(7)이 국소적으로 두껍게 형성된다.
도 2E에서, 캡 산화막(7)이 남게 되도록 주변의 불필요한 절연 물질층이 에칭에 의해 제거됨으로써 게이트 절연막(5)이 남게 된다.
도 2F에서, 도시하지 않았지만, 게이트 전극(6)의 근방의 부분이 포토레지스터로 구성된 마스크로 덮여지고, 다결정실리콘의 덮여지지 않은 부분은 에칭에 의해 제거되어 N+형 헤테로 반도체 영역들(4)이 남겨진다. 이 도면은 레지스트가 제거된 상태를 나타낸다. 이러한 방법으로, N+형 헤테로 반도체 영역들(4)이 게이트 전극(6)의 주변에 남게 되는 구조가 얻어진다.
도 2G에서, P+형 헤테로 반도체 영역들(3)이 되는 다결정실리콘층이 도 2F 상태에서의 구조의 상부를 덮도록 퇴적되고, 다결정실리콘층이 P+형이 되도록 불순물이 도입된다. 불순물 도입 방법으로서, 가능한 방법들은 N+형의 경우와 마찬가 지로 이온 주입, 퇴적/확산, 기상 확산 또는 그 등가물이다.
도 2H에서, P+형 헤테로 반도체 영역들(3)이 N+형 헤테로 반도체 영역들(4)을 중첩하는 영역들을 남기도록 하기 위해, 캡 산화막(7) 위의 다결정실리콘층(3) 및 N+형 헤테로 반도체 영역들(4)의 일부분들이 에칭에 의해 제거된다.
도 2I에서, P+형 헤테로 반도체 영역들(3) 및 N+형 헤테로 반도체 영역들(4)에 낮은-저항의 전기적 접속들을 각각 만들기 위해서, 구성 물질로서 금속 또는 그 등가물을 갖는 소스 전극(8)이 제1 주면측의 전체 영역에 걸쳐 형성된다. 또한, 구성 물질로서 금속 또는 그 등가물을 갖는 드레인 전극(9)은 낮은-저항 오믹 접촉을 형성하기 위해 SiC 기판 영역(1)의 전체 이면상에 형성된다. 따라서, 드레인 전극(9)은 반도체 기체에 접속된다.
상기 설명된 프로세스에 의해, 본 실시예 장치가 완성된다.
앞서 언급된 제조 프로세스에서, 제2 헤테로 반도체 영역들인, P+형 헤테로 반도체 영역들(3)이 게이트 절연막(5)(도 2G에 관련한 설명에 기재됨)에 열처리(도 2C에 관련한 설명에 기재됨)를 수행하는 단계 이후에 형성된다. 이러한 방법으로, 소자의 오프 특성들을 지배적으로 결정하는 제2 헤테로 반도체 영역들은 게이트 절연막(5)에 열처리를 행한 이후 형성될 수 있다. 따라서, 낮은 온-저항(low on-resistance)이 실현되면서 소자의 오프 특성들이 대폭 개선될 수 있는 효과가 나타난다.
부가적으로, 제2 헤테로 반도체 영역들(도 2A에 관련한 설명에 기재됨)인 P+형 헤테로 반도체 영역들(3)을 형성하기 전에, 제1 헤테로 반도체 영역들인 N+형 헤테로 반도체 영역들(4)을 열처리할 수 있다. 이러한 방법으로, 제1 헤테로 반도체 영역들에 열처리가 수행된 이후, 제2 헤테로 반도체 영역들이 형성될 수 있다. 따라서, 낮은 온-저항이 실현되면서 소자의 오프 특성들이 대폭 개선될 수 있는 효과가 나타난다.
또한, 제1 헤테로 반도체 영역들인 N+형 헤테로 반도체 영역들(4)의 패터닝이 수행될 때(패턴 형성 프로세스), 게이트 전극(6)을 형성하기 위한 영역 및 반도체 기체의 SiC 드레인 영역(2)과 제2 헤테로 반도체 영역들인 P+형 헤테로 반도체 영역들(3) 사이의 접촉을 위한 영역들이, 동일 에칭에 의해 형성될 수 있다. 즉, N+형 헤테로 반도체 영역들(4)을 형성하기 위해 헤테로 반도체 영역들(4)이 패터닝될 때, 다결정실리콘층(4)의 상태는 동일한 에칭에 의해 도 6A 상태에서 도 2F 상태(절연 물질층(5),게이트 전극(6), 및 캡 산화막(7)은 무시함)로 변화될 수 있다. 그렇게 함으로써, 좁은 N+형 헤테로 반도체 영역들(4)이 자가-정렬(self-aligned) 방법으로 형성될 수 있기 때문에, 소자 미세화에 유리하게 되고, 낮은 온-저항을 갖는 소자가 실현될 수 있는 효과가 나타난다.
다음, 본 실시예에 의해 제조된 전계 효과 트랜지스터의 동작이 그 효과와 함께 설명될 것이다.
기본적인 온/오프 동작들은 종래 예와 같다. 게이트 전극(6)에 인가되는 전압이 소스 전극(8)에 대해 소정의 임계전압 이하인 경우에, 소자는 오프 상태이다. 소자의 항복전압 이하의 전압이 드레인 전극(9)에 인가될 경우, N-형 SiC 드레인 영역(2)과 P+형 헤테로 반도체 영역들(3) 사이의 헤테로계면들에 비교적 큰 장벽들 이 존재한다. 드레인 전극(9)과 소스 전극(8) 사이에 인가된 전압에 의해 N-형 SiC 드레인 영역(2)으로 공핍층이 연장되고, 드레인 전극(9)과 소스 전극(8) 사이의 오프 특성들이 유지된다. 이러한 장벽의 높이는 헤테로접합의 밴드 구조에 의해 결정되고, 다결정실리콘의 페르미 레벨, 다른 말로, 헤테로 반도체 영역(3)의 불순물 농도에 의존한다.
게이트 전극(7)에 인가된 전압이 소스 전극(8)에 대해 소정의 임계전압 보다 큰 경우, 소자는 온 상태로 된다. 게이트 전극(7)으로부터의 전계는 N-형 SiC 드레인 영역(2)과 N+형 헤테로 반도체 영역들(4) 사이의 계면들에서 게이트 절연막(5)에 접해 있는 부분들의 장벽들의 두께들을 저감한다. 그 다음, 캐리어들이 터널링 전류에 의해 통과 가능하게 될 경우, 드레인 전극(9)과 소스 전극(8) 사이에 전류가 흐르게 된다. 또한, 제조 프로세스에서 설명된 바와 같이 게이트 산화막(5)에 수행된 고온 열처리에 의해 계면 상태들이 저감되기 때문에, 이동도가 향상된다. 따라서, 낮은 온-저항을 갖는 소자가 얻어질 수 있다.
이전에 설명한 바와 같이, 본 실시예에서, 소자의 오프 특성들을 지배적으로 결정하는 제2 도전형(이 경우, P형)의 헤테로 반도체 영역들(3)은 게이트 절연막(5)(도 2G에 관련한 설명을 참조)에 고온 열처리(도 2C에 관련한 설명을 참조)를 수행한 이후에 형성될 수 있다. 따라서, 낮은 온-저항이 실현되면서 소자의 오프 특성들(역방향 특성)이 대폭 개선될 수 있는 효과가 있다.
또한, 상술한 바와 유사한 방법으로 제1 도전형의 헤테로 반도체 영역들에 고온 열처리를 수행한 후 제2 도전형의 헤테로 반도체 영역들이 형성되기 때문에, 낮은 온-저항이 실현되면서 소자의 오프 특성들이 대폭 개선될 수 있다는 효과가 있다.
또한, 구조적으로 전류 통로들이 되는 제1 도전형(본 실시예에서 N형)의 헤테로 반도체 영역들(4)은 측면 방향의 쓸데없는 영역을 갖지 않고, 이는 소자 미세화에 유리하다. 따라서, 낮은 온-저항을 갖는 소자가 실현될 수 있는 효과가 있다.
<제2 실시예>
도 3은 본 발명의 제2 실시예인, 전계 효과 트랜지스터의 단면 장치 구조를 나타낸다. 본 단면 구조는 도 1에 도시된 구조와 유사한 방법으로 두 개의 단위 셀들이 서로 대향하여 놓인 단면 구조에 해당한다. 기본적인 구조는 도 1을 이용하여 설명된 것과 유사하다. 따라서, 단지 다른 부분들만이 설명될 것이다.
N-형 SiC 드레인 영역(2)의 일 주면측에, 에칭된 SiC 면들로서 홈(groove)부분들(10)이 형성된다. 구성 물질로서 다결정실리콘을 갖는 제2 도전형의 헤테로 반도체 영역들인, P+형 헤테로 반도체 영역들(3)은 홈부분들(10)의 하부면들 및 측면들에 접하여 형성된다. 즉, 제1 헤테로 반도체 영역들인 N+형 헤테로 반도체 영역들(4)이 반도체 기체의 SiC 드레인 영역(2)에 접해 있는 위치들 보다 드레인 전극(9)에 더 가까운 위치들에 이르는 홈부분들(10)은 반도체 기체의 SiC 드레인 영역(2)에 형성되고, 홈부분들(10)에서, 제2 헤테로 반도체 영역들인 P+형 헤테로 반도체 영역들(3)이 반도체 기체의 SiC 드레인 영역(2)에 접해 있다.
본 실시예의 제조 방법이 설명될 것이다. 기본적으로 제1 실시예에서 설명 한 것과 동일하다. 단지 다른 부분들만이 설명될 것이다. 도 4에 도시된 것과 같이, 에칭에 의해 N+형 헤테로 반도체 영역들(4)을 패터닝하는 경우(패턴 형성 프로세스), 패터닝 단계 동안 또는 그 다음에 SiC 드레인 영역(2) 역시 에칭되어, 홈부분들(10)에 해당하는 에칭된 SiC 표면들(19)을 형성한다.
또한, N+형 헤테로 반도체 영역들(4)의 패터닝에 대해, 제1 실시예에서 설명한 바와 같이, 게이트 전극(6)을 형성하기 위한 영역 및 SiC 드레인 영역(2)과 P+형 헤테로 반도체 영역들(3) 사이의 접촉을 위한 영역들이 동일한 에칭에 의해 형성될 수 있다. 패터닝이 수행될 때, SiC 드레인 영역(2)과 P+형 헤테로 반도체 영역들(3) 사이의 접촉을 위한 영역들 및 게이트 전극(6)을 형성하기 위한 영역에서, 패터닝 단계 동안 또는 그 다음에, SiC 드레인 영역(2)의 에칭에 의해 홈부분들이 형성될 수 있다. 이 경우, 홈부분 또한 게이트 전극(6)이 형성될 위치에 형성된다. 이는 동일한 단계에서, 게이트 부분에 홈을 형성할 수 있게 한다. 따라서, 단계 수 증가없이 깊은 게이트 부분이 형성될 수 있는 효과가 나타난다.
상술한 단계들 이외의 단계들은 제1 실시예와 동일하다.
다음으로, 본 실시예의 제조 방법에 의해 제조된 전계 효과 트랜지스터의 동작이 효과와 함께 설명될 것이다. 기본적인 효과들은 제1 실시예에 설명된 것과 유사하다. 본 실시예에서, P+형 헤테로 반도체 영역들(3)은 반도체 기체에 형성된 홈부분들(10)을 따라, 전류 통로들의 헤테로계면들 보다 더 깊은 위치들에 형성될 수 있다. 이로 인해, 소자가 오프 시에, 소스 전극(8)에 대하여 드레인 전극(9)에 전압이 인가되는 경우, 헤테로접합으로부터 N-형 SiC 드레인 영역(2)으로 연장하는 공핍층이 게이트 전극(6) 바로 아래에도 쉽게 확대되어, 결과적으로 소자의 오프 특성들이 더욱 개선되는 독특한 효과가 나타난다.
<제3 실시예>
도 5 및 도 6은 본 발명의 제3 실시예인, 전계 효과 트랜지스터의 단면 장치 구조들을 나타낸다. 이 경우의 단면들은 소스 전극(8)과 드레인 전극(9) 사이에 흐르는 전류에 평행하고, 게이트 전극(6)과 교차하는 평면들의 단면들이다. 도 3 및 도 4에 도시된 단면들은 서로 평행하다. 부가적으로, 도 10은, 도 5 및 도 6에 각각 도시된 단면 구조들이 나타난 위치들을 도시하는 평면 레이아웃 도면을 나타낸다.
도 5 및 도 6에 도시된 구조들은 도 1에 도시된 구조와 같이 두 개의 단위 셀이 서로 대향하여 놓인 단면 구조에 해당한다. 이러한 도면들에서, 기본적인 구조들은 도 1을 이용하여 설명된 것과 동일하다. 따라서, 단지 다른 부분들만 설명될 것이다.
우선, 도 5는 도 7에 도시된 평면 레이아웃의 Ⅴ-Ⅴ' 라인을 따라 취해진 단면에 해당한다. N+형 헤테로 반도체 영역들(4)은 매우 좁은 영역들이 되도록 형성되고, 좁은 면적들에서, N-형 SiC 드레인 영역(2)에 접해 있다. 도 5에서, 이러한 면적들은, N-형 SiC 드레인 영역(2) 및 N+형 헤테로 반도체 영역들(4) 사이의 접촉 길이들로서 표현된다. P+형 헤테로 반도체 영역(3)은 상술한 구조를 덮기 위해 전체 면에 걸쳐 형성된다. 이러한 단면에서, N+형 헤테로 반도체 영역들(4)은 소스 전극(8)에 직접 접해 있지 않다.
다음에, 도 6은 도 7에 도시된 평면 레이아웃의 Ⅵ-Ⅵ'라인을 따라 취해진 단면에 해당하고, 도 5의 단면에 대해 도면의 깊이 방향에서의 단면 구조이다. 이러한 단면에서, P+형 헤테로 반도체 영역들(3)의 일부분들이 에칭되고, 소스 전극(8)과의 충분한 접촉 면적들(도 7에서 20으로 표시됨)을 얻기 위해 N+형 헤테로 반도체 영역들(20)이 넓게 형성된다. 도 6에서, SiC 드레인 영역(2)과 N+형 헤테로 반도체 영역들(20) 사이의 접촉 면적들은, 도 5의 SiC 드레인 영역(2)과 N+형 헤테로 반도체 영역들(20) 사이의 접촉 길이들로서 나타낸다. 이러한 길이들은 SiC 드레인 영역(2)과 N+형 헤테로 반도체 영역들(4) 사이의 접촉 길이들보다 더 길다. 부가적으로, P형 웰(well) 영역들(11)은 N+형 헤테로 반도체 영역들(4)에 접해 있는 SiC 드레인 영역(2)의 표면의 영역들에 형성된다. 웰 영역들(11)은 전류 통로들로서 이용되는 게이트 절연막(5)의 계면 부근에는 형성되지 않는다.
본 실시예의 제조 방법은 기본적으로 제1 실시예에 설명된 것과 동일하다. 그러나, N+형 헤테로 반도체 영역들(4)이 형성되기 전에, P형 웰 영역들(11)은, 이온 주입과 같은 수단을 이용하여 N-형 SiC 드레인 영역(2)의 표면으로부터 선택적으로 형성된다.
본 실시예에 따르면, 제1 도전형의 헤테로 반도체 영역들인, N+형 헤테로 반도체 영역들(4)을 충분히 좁게 형성할 수 있게 되고, 소자의 오프 특성들이 보다 개선되는 효과를 얻게 된다.
<제4 실시예>
도 8은 본 발명의 제4 실시예인, 전계 효과 트랜지스터의 단면 장치 구조를 나타낸다. 이 경우의 단면은 소스 전극(8)과 드레인 전극(9) 사이에 흐르는 전류에 평행하고 게이트 전극(14)과 교차하는 평면을 따라 취해진 단면이다. 본 단면 구조는 도 1에 도시된 단면 구조에서와 같이 두 개의 단위 셀들이 서로 대향하여 놓인 단면 구조에 해당한다. 기본적인 구조는 도 1을 이용하여 설명된 것과 동일하다. 따라서, 단지 다른 부분들만 설명될 것이다.
도 8에서, N+형 헤테로 반도체 영역들(12)의 단면 형상들은 각각 그의 하부 변보다 더 긴 상부 변을 갖는 역사다리꼴이다. 상부 변이 소스 전극(8)에 접해 있고, 하부 변이 N-형 SiC 드레인 영역(2)에 접해 있다. 즉, N+형 헤테로 반도체 영역들(12) 각각은, N-형 SiC 드레인 영역(2)에 접해 있는 바닥 부분은 좁고, 소스 전극(8)에 접해 있는 상부면 부분은 넓은 모양을 갖는다. N+형 헤테로 반도체 영역들(12)의 에칭된 측면들 각각은 역테이퍼(reverse tapered) 형상을 갖는다. 게이트 절연막(13)은 이러한 에칭된 면들을 따라 형성된다.
본 실시예의 제조 프로세스는 도 9A 내지 도 9H를 이용하여 설명될 것이다.
도 9A에서, 고농도 N형(N+형) SiC 기판 영역(1)의 일 주면상에 에피택셜하게 성장된 저농도 N형(N-형) SiC 드레인 영역(2)이 형성된다. 또한, 드레인 영역(2)의 표면이 전처리 또는 그 등가물에 의해 세정된 후, 다결정실리콘층(22)이 퇴적된다. 다결정실리콘층(22)의 전형적인 두께는 수 백Å에서 수㎛ 범위에 있다. 다결정실리콘층(22)의 퇴적 후에, 다결정실리콘의 결정립계들의 크기들을 제어하고 소자가 온 시에 전류 통로들의 저항들을 저감하기 위해, 1300℃ 이하의 온도에서 고온 열처리가 수행될 수 있다. 그 후, N+형 불순물이 다결정실리콘층(22)에 도입된 다. N+형 불순물을 도입하는 방법으로서, 이온 주입이 이용될 수 있거나, 또는 퇴적/확산 또는 기상 확산과 같은 방법이 이용될 수도 있다.
도 9B에서, 게이트 전극(7)을 형성하기 위한 영역을 개재하여 짧은 거리에서 서로 대향하는 N+형 헤테로 반도체 영역들(12)은 다결정실리콘층(22)을 에칭함으로써 주면측의 원하는 위치들에 형성되어, 저농도 N형(N-형) SiC 드레인 영역(2)의 표면이 노출된다. 이 때, 에칭 조건을 제어함으로써, N+형 헤테로 반도체 영역들(12)의 에칭된 면들이 역테이퍼 형상들을 갖도록 에칭이 수행된다. 그 공정에 의해, N+형 헤테로 반도체 영역들(12)의 단면 형상들은 그의 하부 변들보다 더 긴 상부 변들을 갖는 역사다리꼴이 된다. 여기에서, 저농도 N형(N-형) SiC 드레인 영역(2)의 표면은 에칭되지 않으나, 예를 들어, 도 4에 도시한 바와 같이, 홈형상으로 에칭될 수 있다. 그 경우, 게이트 전극(7)을 형성하기 위한 영역 역시 홈형상으로 에칭된다.
도 9C에서, 게이트 절연막(13)이 되는 퇴적된 막이 주면측에 퇴적된다(동일한 참조 번호 13으로 나타냄). 퇴적된 막(13)의 전형적인 두께는 수 백Å에서 수 천Å 범위에 있다. 그 후, 게이트 절연막(13)과 저농도 N형(N-형) SiC 드레인 영역(2) 사이 또는 게이트 절연막(13)과 N+형 헤테로 반도체 영역들(12) 사이의 계면의 계면 준위들을 저감하기 위해, 예를 들어, 900℃ 내지 1300℃의 온도에서, NO 또는 N2O 분위기에서, 약 수십분 동안 고온 질화 처리가 수행된다.
도 9D에서, 유효한 게이트 절연막(13) 이외의 절연막이 레지스트 마스크(21) 를 이용하여 에칭된다. 레지스트 마스크(21)가 제거된 후, 다결정실리콘이 우선 두껍게 퇴적되고, 다결정실리콘이 P+형이 되도록 불순물이 도입된다.
도 9E에 도시된 바와 같이, 상술한 바대로 두껍게 적층된 다결정실리콘은 게이트 전극(14)이 되는 에칭된 부분 및 P+형 헤테로 반도체 영역들(3)이 되는 영역들을 채우는 상태까지 에치백된다.
도 9F에서, 게이트 전극(14)과 P+형 헤테로 반도체 영역들(3)에 대해 동시에 산화 처리가 수행되어, 캡 산화막(15)이 형성된다. 또한, 층간 절연막(16)이 퇴적된다.
도 9G에서, 게이트 전극(14) 위의 캡 산화막(15) 및 층간 절연막(16)이 남도록, 레지스트 마스크의 패턴을 이용하여 주변의 불필요한 절연막을 에칭한다.
도 9H에서, 제1 주면측의 전체 영역에 걸쳐, 구성 물질로서 금속 또는 그 등가물을 가진 소스 전극(8)을 형성하여, P+형 헤테로 반도체 영역들(3) 및 N+형 헤테로 반도체 영역들(4)에 낮은-저항의 전기적 접속을 만든다. 또한, 낮은-저항의 오믹 접촉을 형성하도록, 구성 물질로서 금속 또는 그 등가물을 가진 드레인 전극(9)이 기판 영역(1)의 전체 이면측(entire back surface side)에 형성된다. 상술한 프로세스에 의해, 본 실시예의 장치가 완성된다.
본 실시예에서, N+형 헤테로 반도체 영역들(12)의 바닥 부분들이 좁기 때문에, 소자의 충분한 오프 특성들이 획득되고, 동시에, N+형 헤테로 반도체 영역들(12) 및 소스 전극(8)이 넓은 면적으로 서로 접해 있을 수 있으므로, 소스 접촉 저항이 충분히 저감될 수 있다. 또한, 바닥 부분들이 자가-정렬 방법으로 형성되 면서도, 제1 도전형의 헤테로 반도체 영역들인 N+형 헤테로 반도체 영역들(12)의 상부면들에 해당하는 넓은 영역들을 이용하여 마스크 정렬이 수행될 수 있는 특유의 효과가 있다.
이외에도, 본 실시예에서 N+형 헤테로 반도체 영역들(12)이 그 양측상에 역테이퍼 형상들을 갖도록 에칭되지만, 구조적으로 게이트 전극들이 각각 형성되는 측들 또는 대향된 측 상에서 각각 수직으로 에칭된 형상들을 가질 수도 있다. 또한, 본 실시예에서, 게이트 전극(14)을 형성하기 위한 다결정실리콘의 퇴적 및 P+형 헤테로 반도체 영역들(3)을 형성하기 위한 다결정실리콘의 퇴적이 동시에 수행될 수 있다. 따라서, 전체 프로세스의 단축이 가능하게 되는 특유의 효과가 있다.
상술한 실시예에서, 반도체 기체가 탄화규소(SiC)로 구성되고, 헤테로 반도체 영역들이 다결정실리콘(poly-Si)으로 구성되었지만, 반도체 기체가 질화 갈륨(gallium nitride, GaN), 다이아몬드 중 어느 하나로 구성되고, 헤테로 반도체 영역들이 단-결정 실리콘, 비정질 실리콘, 게르마늄(Ge), 및 갈륨 아세나이드(GaAs) 중 어느 하나로 구성되어도 본 발명의 효과들이 마찬가지로 나타난다는 것에 주목해야 한다.
앞서 언급된 실시예에서, N형이 제1 도전형이고 P형이 제2 도전형이지만, 각각의 도전형들이 반대로 되어도 본 발명의 효과들은 마찬가지로 나타난다는 것에 주목해야 한다.
일본에서 2005년 9월 8일 출원한 특허 출원 번호 TOKUGAN 2005-260696의 전체 내용이 본 명세서의 참조로서 포함된다.
본 발명이 본 발명의 소정의 실시예들을 참조하여 상술되었지만, 본 발명은 상술한 실시예들에 한정되지 않는다. 상술한 실시예들에 대한 수정들 및 변경들이 교시의 관점에서 본 기술 분야의 당업자들에게 떠오를 것이다. 본 발명의 범위는 첨부의 청구범위를 참조하여 정의된다.
본 발명은 낮은 온-저항 및 대폭 개선된 역방향 특성들을 가진 반도체 장치를 제조하는 프로세스에 적용할 수 있다.

Claims (18)

  1. 제1 도전형의 반도체 기체(基體, base);
    상기 반도체 기체와 접촉된 헤테로 반도체 영역 - 상기 헤테로 반도체 영역은 상기 반도체 기체의 밴드갭(band gap)과 다른 밴드갭을 가짐 -;
    상기 헤테로 반도체 영역과 상기 반도체 기체 사이의 접합의 일부분에 게이트 절연막을 개재하여 인접한 게이트 전극;
    상기 헤테로 반도체 영역에 접속된 소스 전극; 및
    상기 반도체 기체에 접속된 드레인 전극
    을 포함하고,
    상기 헤테로 반도체 영역은 제1 및 제2 헤테로 반도체 영역들을 포함하고, 상기 제1 헤테로 반도체 영역은 상기 게이트 절연막이 형성되기 전에 형성되고, 상기 제2 헤테로 반도체 영역은 상기 게이트 절연막이 형성된 후에 형성되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 헤테로 반도체 영역은 상기 게이트 절연막이 열처리된 후에 형성되는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 헤테로 반도체 영역은 상기 제2 헤테로 반도체 영역이 형성되기 전에 열처리되는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 및 제2 헤테로 반도체 영역들은 상기 소스 전극에서 상기 드레인 전극으로의 방향에 서로 중첩하는 부분들을 갖고, 상기 제1 헤테로 반도체 영역은 상기 소스 전극과 직접 접촉하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 헤테로 반도체 영역이 상기 반도체 기체와 접촉하는 위치보다 상기 드레인 전극에 더 가까운 위치에 이르는 홈부분이 상기 반도체 기체에 형성되고, 상기 홈부분에서 상기 제2 헤테로 반도체 영역이 상기 반도체 기체와 접촉하는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 흐르는 전류에 평행하고 상기 게이트 전극과 교차하는 평면을 따라 취해진 제1 단면에서의 상기 제1 헤테로 반도체 영역과 상기 반도체 기체 사이의 접촉 길이가, 상기 제1 단면과 평행하고 상기 제1 단면의 위치와 다른 위치에 존재하는 제2 단면에서의 상기 제1 헤테로 반도체 영역과 상기 반도체 기체 사이의 접촉 길이와 다르고, 상기 제2 단면에서 상기 제1 헤 테로 반도체 영역이 상기 소스 전극과 접촉하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 단면에서의 상기 제1 헤테로 반도체 영역과 상기 반도체 기체 사이의 상기 접촉 길이가, 상기 제1 단면에서의 상기 제1 헤테로 반도체 영역과 상기 반도체 기체 사이의 상기 접촉 길이 보다 큰 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 흐르는 전류에 평행하고 상기 게이트 전극과 교차하는 평면을 따라 취해진 단면에서의 상기 제1 헤테로 반도체 영역의 단면 형상이, 그 하부 변보다 더 긴 상부 변을 갖는 역사다리꼴이고, 상기 상부 변이 상기 소스 전극과 접촉하고, 상기 하부 변이 상기 반도체 기체와 접촉하는 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체 기체는 탄화 실리콘(silicon carbide), 질화 갈륨(gallium nitride), 및 다이아몬드 중 어느 하나로 구성되고, 상기 헤테로 반도체 영역은 단-결정 실리콘, 다결정실리콘, 비정질 실리콘, 게르마늄, 및 갈륨 아세나이드(gallium arsenide) 중 어느 하나로 구성되는 반도체 장치.
  10. 제1 도전형의 반도체 기체, 상기 반도체 기체와 접촉하고 상기 반도체 기체의 밴드갭과 다른 밴드갭을 갖는 헤테로 반도체 영역, 상기 헤테로 반도체 영역과 상기 반도체 기체 사이의 접합의 일부분에 게이트 절연막을 개재하여 인접한 게이트 전극, 상기 헤테로 반도체 영역에 접속된 소스 전극, 및 상기 반도체 기체에 접속된 드레인 전극을 포함하는 반도체 장치를 제조하는 방법으로서,
    상기 헤테로 반도체 영역을 제1 및 제2 헤테로 반도체 영역들로 구성하는 단계;
    상기 게이트 절연막이 형성되기 전에 상기 제1 헤테로 반도체 영역을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 후에 상기 제2 헤테로 반도체 영역을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 제2 헤테로 반도체 영역은 상기 게이트 절연막이 열처리된 후 형성되는 반도체 장치 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 제1 헤테로 반도체 영역은 상기 제2 헤테로 반도체 영역이 형성되기 전에 열처리되는 반도체 장치 제조 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 및 상기 제2 헤테로 반도체 영역들이 상기 소스 전극에서 상기 드레인 전극으로의 방향에 서로 중첩하는 부분들을 갖도록 상기 제2 헤테로 반도체 영역이 형성되고, 상기 제1 헤테로 반도체 영역이 상기 소스 전극과 직접 접촉하는 부분을 갖도록 상기 소스 전극이 형성되는 반도체 장치 제조 방법.
  14. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 헤테로 반도체 영역을 패터닝할 때, 상기 게이트 전극을 형성하기 위한 영역 및 상기 제2 헤테로 반도체 영역과 상기 반도체 기체 사이의 접촉을 위한 영역이 동일한 에칭 단계에 의해 형성되는 반도체 장치 제조 방법.
  15. 제13항에 있어서,
    상기 제1 헤테로 반도체 영역이 상기 반도체 기체와 접촉하는 위치보다 상기 드레인 전극에 더 가까운 위치에 이르는 홈부분이 상기 반도체 기체에 형성되고, 상기 반도체 기체와 접촉하도록 상기 홈부분에 상기 제2 헤테로 반도체 영역이 형성되는 반도체 장치 제조 방법.
  16. 제14항에 있어서,
    상기 제1 헤테로 반도체 영역을 패터닝하는 단계 동안 또는 그 단계 다음에, 상기 제2 헤테로 반도체 영역과 상기 반도체 기체 사이의 접촉을 위한 영역 및 상기 게이트 전극을 형성하기 위한 영역에, 상기 제1 헤테로 반도체 영역이 상기 반도체 기체와 접촉하는 위치보다 상기 드레인 전극에 더 가까운 위치에 이르는 홈부분이, 에칭에 의해, 상기 반도체 기체에 형성되는 반도체 장치 제조 방법.
  17. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 흐르는 전류에 평행하고 상기 게이트 전극과 교차하는 평면을 따라 취해진 단면에서의 상기 제1 헤테로 반도체 영역의 단면 형상이, 그 하부 변보다 더 긴 상부 변을 갖는 역사다리꼴이며 상기 하부 변이 상기 반도체 기체와 접촉하도록 상기 제1 헤테로 반도체 영역이 형성되고, 상기 소스 전극이 상기 상부 변에 접하도록 형성되는 반도체 장치 제조 방법.
  18. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 반도체 기체는 탄화 실리콘, 질화 갈륨, 및 다이아몬드 중 어느 하나로 구성되고, 상기 헤테로 반도체 영역은 단-결정 실리콘, 다결정실리콘, 비정질 실리콘, 게르마늄, 및 갈륨 아세나이드 중 어느 하나로 구성되는 반도체 장치 제조 방법.
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