JP5098206B2 - 半導体装置の製造方法 - Google Patents
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Description
まず、本発明の製造方法により製造される半導体装置のデバイス構造の第一の実施の形態について、図1を用いて説明する。図1は、本発明に係る半導体装置である電界効果トランジスタのデバイス断面構造の第一の実施の形態を示す断面図である。図1の半導体装置100は、単位セルを2つ対向して並べた断面に相当する。実際には、これらのセルが、複数、並列に接続されて素子を形成するが、この断面構造を、代表として説明する。
まず、本発明に係る半導体装置の一例を示す図1の半導体装置100の構成について説明する。高密度N型(N+型:以下、高密度を「+」で示す)のSiC(炭化珪素、以下、SiCと略記する)基板領域1の第一主面上には、低密度N型(N−型:以下、低密度を「−」で示す)のSiCドレイン領域2が形成されている。N−型SiCドレイン領域2は、N+型SiC基板領域1上に成長させたエピタキシャル層により構成されている。ここに、N+型SiC基板領域1とN−型SiCドレイン領域2とにより第一導電型(ここではN型)の半導体基体を構成している。
次に、本実施の形態における電界効果トランジスタを製造する工程を図2〜図10の各工程図を用いて説明する。
Polish)を利用してもかまわない。
Thermal Anneal)といわれる短時間の急速加熱を行う。すると、N+型ヘテロ半導体領域3が固相拡散源となり、高密度のN+型ヘテロ半導体領域3のN型不純物は、周りを囲んでいる、不純物を導入していない多結晶シリコン層8へと固相拡散し、拡散した領域がN+型の領域11となり、第一のヘテロ半導体領域3の側面部を形成することにより、第一のヘテロ半導体領域3として最終的な形状に形成される。同時に、P+型ヘテロ半導体領域9においても、P型の不純物が、横方向の側壁部に隣接して位置する、不純物が導入されていない多結晶シリコン層8中へと固相拡散し、N-型のSiCドレイン領域2と接する面が、全てP+型化し、P+型の領域12となり、第一のヘテロ半導体領域3の下側に重なり合うように接した状態とされた第二のヘテロ半導体領域9として最終的な形状に形成される。
次に、本実施の形態の製造方法により作製された電界効果型トランジスタの動作について効果を交えて説明する。
図11に、本発明における半導体装置の第二の実施の形態である電界効果トランジスタのデバイス断面構造を示す。図11に示す半導体装置200の断面構造は、図1で示した構造と同様に、単位セルを2つ対向して並べた断面構造に相当する。基本的な構成は図1で説明したものと同様であるので、以下には、図1と異なる部分のみを説明する。
図11に示す半導体装置200において、N−型のSiCドレイン領域2の第一主面側には、図1の場合と同様に、多結晶シリコンを構成素材とする第二導電型の第二のヘテロ半導体領域であるP+型ヘテロ半導体領域9が溝部7の底面と側面とに接して形成されている。ここで、図1の場合とは異なり、本実施の形態の半導体装置200においては、さらに、半導体基体のN−型のSiCドレイン領域2の第一主面の表層部近傍に、例えば溝部7に沿う形で、N−型のSiCドレイン領域2とN+型ヘテロ半導体領域3との接合部に印加されるドレイン電極13のドレイン電界を緩和する電界緩和領域15がN−型のSiCドレイン領域2内に形成されている。この電界緩和領域15は、例えば半導体基体の導電型とは異なる導電型からなる半導体領域や高抵抗体や絶縁体であり、第二導電型のP+型ヘテロ半導体領域9を介してソース電極14に接続されている。
次に、本実施の形態における電界効果トランジスタを製造する工程を図12〜図20の各工程図を用いて説明する。基本的には、第一の実施の形態で説明した製造工程と同様であり、図17の第6工程のイオン注入工程(すなわち電界緩和領域形成工程)が余分に追加されているのみである。ここで、図12の第1工程〜図16の第5工程までは、第一の実施の形態で説明した図2の第1工程〜図6の第5工程までと全く同等であり、説明を省略する。しかる後、図17の第6工程のイオン注入工程において、キャップ絶縁膜6をマスクにしてエッチングされてN−型のSiCドレイン領域2の溝部7が露わになった状態で、N−型のSiCドレイン領域2とキャップ絶縁膜6との両者の全面に、P型となるボロン等の不純物がイオン注入等の手段によって導入される。これにより、第一導電型(N型)のN−型SiCドレイン領域2の溝部7に沿うように、第二導電型(P型)の電界緩和領域15が形成される。
次に、本実施の形態の製造方法により作製された電界効果型トランジスタの動作について、効果を交えて説明する。
Claims (15)
- 基板上に半導体領域を形成した半導体基体と、前記半導体基体に接し、かつ、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部に近接した位置にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体と接続されたドレイン電極とを有する半導体装置を製造する半導体装置の製造方法において、前記半導体基体の第一主面上に、前記半導体基体と同じ導電型を有する第一のヘテロ半導体領域の層を形成する第一ヘテロ半導体層形成工程と、前記第一のヘテロ半導体領域の層および/または前記半導体基体の上に前記ゲート絶縁膜の層を形成するゲート絶縁膜層形成工程と、前記ゲート絶縁膜の層を熱処理するゲート絶縁膜層熱処理工程と、前記第一のヘテロ半導体領域の層と前記半導体基体との接合面に近接したあらかじめ定めた所定の位置に前記ゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程と、前記ゲート電極の上部および該ゲート電極に隣接する前記ゲート絶縁膜の一部の領域の上部にキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、前記キャップ絶縁膜をマスクとして、少なくとも、前記ゲート絶縁膜、前記第一のヘテロ半導体領域の層をエッチング除去して、前記第一のヘテロ半導体領域をパターニングするとともに、前記半導体基体の一部の領域を露出させる第一ヘテロ半導体領域形成工程と、露出した前記半導体基体上に不純物が導入されていないヘテロ半導体領域を形成するヘテロ半導体領域形成工程と、不純物が導入されていない前記ヘテロ半導体領域に、前記半導体基体とは異なる導電型を有する不純物を導入して、第二のヘテロ半導体領域を形成する第二ヘテロ半導体領域形成工程とを、少なくとも有し、前記第二ヘテロ半導体領域形成工程を少なくとも前記ゲート絶縁膜層熱処理工程よりも後で実施することを特徴とする半導体装置の製造方法。
- 請求項1に記載の半導体装置の製造方法において、前記第二ヘテロ半導体領域形成工程を少なくとも前記第一ヘテロ半導体層形成工程よりも後で実施することを特徴とする半導体装置の製造方法。
- 請求項1または2に記載の半導体装置の製造方法において、前記第一ヘテロ半導体領域形成工程が、前記キャップ絶縁膜をマスクとして、前記ゲート絶縁膜、前記第一のヘテロ半導体領域の層をエッチング除去する際に、前記半導体基体の表層部の一部をさらにエッチングして、前記半導体基体上に溝部を形成することを特徴とする半導体装置の製造方法。
- 請求項1ないし3のいずれかに記載の半導体装置の製造方法において、前記ゲート絶縁膜層形成工程が、前記ゲート絶縁膜の層を形成する前に、前記第一のヘテロ半導体領域の一部をエッチングして前記半導体基体を露出させる工程を有し、前記第一のヘテロ半導体領域と露出した前記半導体基体との上に前記ゲート絶縁膜の層を形成することにより、前記ゲート絶縁膜上に溝部を形成することを特徴とする半導体装置の製造方法。
- 請求項4に記載の半導体装置の製造方法において、前記ゲート電極形成工程が、前記ゲート絶縁膜上に前記ゲート電極を形成する位置を、前記ゲート絶縁膜上に形成された前記溝部の位置とし、前記溝部を充填するように前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
- 請求項1ないし5のいずれかに記載の半導体装置の製造方法において、前記ゲート電極形成工程は、形成した前記ゲート電極の表面を、エッチングもしくは研磨により平坦化する工程をさらに有していることを特徴とする半導体装置の製造方法。
- 請求項1ないし6のいずれかに記載の半導体装置の製造方法において、前記キャップ絶縁膜形成工程にて形成する前記キャップ絶縁膜が、前記ゲート電極を酸化処理することにより、前記ゲート電極の上部および該ゲート電極に隣接する前記ゲート絶縁膜の一部の領域の上部を覆うように形成される酸化膜からなっていることを特徴とする半導体装置の製造方法。
- 請求項1ないし7のいずれかに記載の半導体装置の製造方法において、前記第二ヘテロ半導体領域形成工程が、不純物が導入されていない前記ヘテロ半導体領域中の前記第二のヘテロ半導体領域に隣接する側壁部の部位に、前記第二のヘテロ半導体領域に導入した前記不純物を固相拡散するための熱処理を行なう熱処理工程をさらに有していることを特徴とする半導体装置の製造方法。
- 請求項8に記載の半導体装置の製造方法において、前記第二ヘテロ半導体領域形成工程の前記熱処理工程により、不純物が導入されていない前記ヘテロ半導体領域中の前記第一のヘテロ半導体領域に隣接する側壁部の部位に、前記第一のヘテロ半導体領域に含まれている不純物を固相拡散して、前記第一のヘテロ半導体領域の側面部を形成することを特徴とする半導体装置の製造方法。
- 請求項9に記載の半導体装置の製造方法において、前記第一のヘテロ半導体領域の前記側面部と少なくとも接して前記ソース電極を形成するソース電極形成工程を有していることを特徴とする半導体装置の製造方法。
- 請求項10に記載の半導体装置の製造方法において、前記ソース電極形成工程にて形成される前記ソース電極が、前記第二のヘテロ半導体領域の表面と接していることを特徴とする半導体装置の製造方法。
- 請求項1ないし11のいずれかに記載の半導体装置の製造方法において、前記半導体基体の第一主面の表層部近傍に、前記ヘテロ半導体領域と前記半導体基体との接合部に印加される前記ドレイン電極のドレイン電界を緩和する電界緩和領域を形成する電界緩和領域形成工程を有することを特徴とする半導体装置の製造方法。
- 請求項12に記載の半導体装置の製造方法において、前記電界緩和領域形成工程は、前記半導体基体とは異なる導電型の半導体、高抵抗体、もしくは、絶縁体のいずれかを用いて前記電界緩和領域を形成することを特徴とする半導体装置の製造方法。
- 請求項1ないし13のいずれかに記載の半導体装置の製造方法において、前記半導体基体の材料として、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかを用いることを特徴とする半導体装置の製造方法。
- 請求項1ないし14のいずれかに記載の半導体装置の製造方法において、前記第一のへテロ半導体領域および/または前記第二のヘテロ半導体領域の材料として、単結晶シリコン、多結晶シリコン、もしくは、アモルファスシリコンのいずれかを用いることを特徴とする半導体装置の製造方法。
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