JP2017139393A - 半導体装置、その製造方法、及びそれを用いた電力変換装置 - Google Patents
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Abstract
Description
直流電力を交流電力に変換するインバータでは、詳細を後記するように、スイッチング時の損失であるIGBTから発生するターンオン損失とターンオフ損失、ダイオードから発生する導通損失とリカバリー損失を低減する必要がある。
例えば、特許文献1には、「[課題]低いオン抵抗およびソフトリカバリを同時に実現できる電力用ダイオードを提供すること。[解決手段]N- 型ベース層1の表面にP型エミッタ層2、裏面にN+ 型エミッタ層を形成し、さらにP型エミッタ層2の表面にN- 型ベース層1に達する深さのトレンチ溝を形成し、このトレンチ溝内にゲート絶縁膜3を介してゲート電極4を埋め込み形成する。([要約]を参照)」と記載され、ダイオードに関わる技術が開示されている。
特許文献1に開示された技術のダイオードでは、詳細を後記するように、絶縁ゲートを有するダイオードのゲート電圧印加時においては、ダイオードの順方向電圧が下げられ、導通損失の低減効果はあるものの、ゲート電圧を印加しない状態でのホール注入量が上昇して、ゲート電圧印加時と同様に順方向電圧が低減してしまい、本状態でのリカバリー損失が上昇してしまう副作用が生ずるという課題がある。
すなわち、本発明の半導体装置は、第1導電型の第1半導体層と、前記第1半導体層に隣接し、前記第1半導体層よりも不純物濃度が低い第1導電型の第2半導体層と、前記第2半導体層に隣接する第2導電型の第3半導体層と、前記第3半導体層と電気的に接続された第1電極と、前記第1半導体層と電気的に接続された第2電極と、前記第3半導体層に含まれ、前記第3半導体層よりもキャリアのライフタイムが低減された第2導電型の第4半導体層と、前記第3半導体層に接する絶縁ゲートと、を備える、ことを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
本発明の第1実施形態の絶縁ゲート型(ゲート制御型)の縦型半導体装置(半導体装置)100を、図1を参照して説明する。
図1は、本発明の第1実施形態に係る半導体装置100の断面構造の例を模式的に示す図であり、(a)は、二つのトレンチゲート型の絶縁ゲート3の近傍を部分的に表記したものであり、(b)は、トレンチゲート型の絶縁ゲート3が複数個、配置されている様子を示すものである。
図1(a)において、半導体装置100は、トレンチゲート制御型のダイオードである。すなわち、ダイオードを形成するアノード電極6とカソード電極9との間に、トレンチゲート型の絶縁ゲート3が備えられ、絶縁ゲート3の絶縁ゲート電極1に印加する電圧によって、半導体装置100のダイオード特性が制御される。
図1の構造による半導体装置100(トレンチゲート制御型のダイオード)の特性や効果をわかりやすく説明するために、まず、比較例1および比較例2として従来の構造例や特性を先に説明し、その後に、≪第1実施形態:その2≫として、半導体装置100の構造と特性を詳細に再度、説明する。
比較例1として、一般的なダイオード(ダイオード特性を制御するゲート電極構造を有していない)をIGBTに逆並列接続して、複数のIGBTを用いてインバータ(直流電力を交流電力に変換)の構成例を説明する。
図17は、比較例1における複数のIGBT43と、このIGBT43にそれぞれ逆並列に接続された複数のダイオード47を備えて構成されるインバータ(直流電力−交流電力変換装置)の部分回路の例を示す図である。
図17において、前記したように、IGBT43には、逆並列にダイオード47が接続されている。二つの直列接続されたIGBT43によって上アームと下アームが構成され、それぞれのゲート駆動回路45で、駆動されて、高速にターンオン、ターンオフを繰り返して、直流電源40の直流電力(直流電圧)を交流電力(交流電圧)に変換するように、制御される。
生成されたU相、V相、W相の三相交流電力(三相交流電圧)は、三相交流モータ(誘導性負荷)48に印加、供給されて、三相交流モータ48を駆動する。
そのため、インバータを小型化・高効率化するには、IGBT43とダイオード47の導通損失とスイッチング損失を低減する必要がある。
なお、スイッチング損失は、IGBT43から発生するターンオン損失とターンオフ損失と、IGBTのターンオン時にダイオード47から発生するリカバリー損失から構成される。
比較例1の場合において、これらのターンオン損失とターンオフ損失とリカバリー損失からなるスイッチング損失は、発熱や電力効率の観点から無視できない課題である。
比較例2として、従来技術(例えば引用文献1)による絶縁ゲートを有するダイオード(ゲート制御型ダイオード)について、説明する。
図15(a)、(b)の詳細は後記するが、図15(a)は特性評価用の回路構成を示し、図15(b)はインバータとして用いる回路の部分構成を示している。
図15(a)に示すように、例えば下アームを構成するIGBT43に対して、絶縁ゲートを有するダイオード42は、上アームを構成するIGBT(図15(a)では不図示、図15(b)の上アームのIGBT43)に逆並列に接続される還流ダイオードとして用いられる。
そして、制御回路46およびゲート駆動回路45によって、IGBT43と絶縁ゲートを有するダイオード42は、制御される。
なお、遅延回路ブロック44は、IGBT43のオンオフに遅延を与えるものである。
また、制御回路46が上アームと下アームを制御することによって、直流電源40の直流電力(直流電圧)は、交流電力(交流電圧)に変換され、誘導性負荷(例えばモータの一部)41に交流電力(交流電圧)が供給される。
なお、図15(a)、(b)の回路構成は、本発明の実施形態においても用いられるので、詳細については後記する。
このように、比較例2における絶縁ゲートを有するダイオード42は、アノードからのホール注入効率を絶縁ゲートに印加する電圧により制御できるので、導通損失に係る順方向電圧とリカバリー損失のトレードオフを改善することができる。すなわち、比較例2は、比較例1よりも、リカバリー損失の低減については、改善されている。
そのため、比較例2について、詳細に説明する。
比較例2の課題を説明するにあたって、「(比較例2による)絶縁ゲートを有するダイオードの断面構造」、「順方向電圧を印加した際のホールキャリアの分布」、「絶縁ゲート電極に印加する電圧をゼロにした場合のホールキャリアの分布」、「中心部断面におけるエネルギーバンド図」、「P型不純物濃度が低い場合、高い場合において、ゲートに負電圧を印加した時と、印加しない時の、順方向特性」、について順に説明する。
そして、比較例2はスイッチング損失の低減の観点において、比較例1よりも改善されるものの、比較例2においても、低導通損失と低リカバリー損失の両立が困難であることを説明する。
図18は、比較例2による絶縁ゲートを有するダイオードの断面構造の例を示す図である。
図18において、P型の不純物を含む層から成るP−型アノード層(アノード領域)4とアノード電極6が接触し、P−型アノード層(アノード領域)4に接するゲート絶縁膜(絶縁酸化膜)2と絶縁ゲート電極1から成る絶縁ゲート3を配置して形成されている。
また、P−型アノード層(アノード領域)4の下側(紙面の下側に相当)に、高耐圧性能を確保するため、低濃度のN型不純物を含む層から成るN−型ドリフト層7と、カソード電極9と電気的に接続するための高濃度不純物を含む層から成るN+型カソード層8が配置されている。
図19は、比較例2による絶縁ゲートを有するダイオードの絶縁ゲート電極1に負電圧(11)を印加し、さらにカソード電極9とアノード電極6との間に、順方向電圧(12)を印加した際の、ホールキャリアの分布を模式的に示す図である。
図19に示すように、P−型アノード層4内部のゲート絶縁膜2に接する領域において、印加された負電圧による電界によって、ホールキャリア(14)が蓄積する。
さらに印加された順方向電圧(12)によって、蓄積されたホールキャリア(14)は、N−型ドリフト層7に注入される。このN−型ドリフト層7に注入されたホールキャリアをホールキャリア(15)と表記する。
このホールキャリア(15)と、カソード電極9から注入される電子(16)が再結合することによって、N−型ドリフト層7の内部で伝導度変調が生じ、ダイオードの導通を維持するに必要なダイオードの順方向電圧が低減される。
図20は、比較例2による絶縁ゲートを有するダイオードの絶縁ゲート電極1に印加する電圧をゼロにした場合の、ホールキャリアの分布を模式的に示す図である。
図20において、絶縁ゲート電極1の電圧がゼロのため、P−型アノード層4内部のゲート絶縁膜2に接する領域において、ホールキャリアの蓄積層が消失し、P−型アノード層4内部のホールキャリア濃度が大幅に低減する。
このホールキャリア濃度の低減によって、N−型ドリフト層7内部の伝導度変調効果が失われ、導通を維持するに必要なダイオードの順方向電圧が上昇する。
この状態において、カソード電極9とアノード電極6との間に、正の高電圧が印加されると、内部電荷が、カソード電極9、アノード電極6に戻ることで生ずるリカバリー電流が無くなり、リカバリー損失を大幅に低減することができる。
ここで、低損失性能を実現するにおいて、P−型アノード層4の不純物濃度を上昇し、ゲート電圧を印加した際の絶縁ゲート3の界面に蓄積するホールキャリア濃度を上昇し、導通損失を下げることが重要な構造設計項目となる。
ただし、ここで、P型不純物濃度を上昇させた場合、ゲート電圧印加時での順方向電圧が下げられる一方で、ゲート電圧を印加しない状態でのホール注入量が上昇してしまう副作用が発生する。
この副作用の現象を、次に、図21と図22を参照して説明する。
図21は、比較例2による絶縁ゲートを有するダイオードのアノード電極6とP−型アノード層4の中心部断面における、エネルギーバンドを示す図である。
図21において、横軸は、アノード電極6とP−型アノード層4との界面からの「深さ」であり、縦軸は、「エネルギー(エネルギー準位)(eV)」を示している。
また、特性線51は、アノード電極のエネルギー準位を示している。特性線52は、アノードP−層濃度が高い場合の価電子帯のエネルギー準位を示している。特性線53は、アノードP−層濃度が低い場合の価電子帯のエネルギー準位を示している。特性線54は、アノードP−層濃度が高い場合の伝導帯のエネルギー準位を示している。特性線55は、アノードP−層濃度が低い場合の伝導帯のエネルギー準位を示している。
また、矢印50は、アノード電極とアノードP−層の境界面(界面)を表している。矢印56は、アノードP−層濃度の上昇に伴うホール注入障壁の低下を示している。矢印57は、アノード電極領域を示している。矢印58は、アノードP−層領域を示している。
すなわち、ゲート電圧を印加しない状態においても、カソード・アノード間に順方向電圧が印加されると、ホールが注入し易い状態が生ずる。
図22は、比較例2による絶縁ゲートを有するダイオードのP−型アノード層4のP型不純物濃度が低い場合と高い場合とにおいて、ゲートに負電圧を印加した時と、印加しない時の、ダイオードの順方向特性を示す図である。
図22において、横軸は「順方向電圧、VF(V)」であり、縦軸は「順方向電流密度、JF(A/cm2)」である。
また、特性線59は、P−型アノード層4の濃度が低い場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線60は、P−型アノード層4の濃度が低い場合のゲート・アノード間がゼロバイアス時のダイオードの順方向特性である。
特性線61は、P−型アノード層4の濃度が高い場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線62は、P−型アノード層4の濃度が高い場合のゲート・アノード間がゼロバイアス時のダイオードの順方向特性である。
すなわち、P型不純物濃度を上昇して、導通損失を下げようとすると、ゲート電圧(ゲート・アノード間電圧)によるホール注入の制御性が失われ、ゲート電圧によるP−型アノード層4(アノード領域)のホールキャリア濃度を制御することで低導通損失と低リカバリー損失を両立させる本来の構造コンセプトが実現困難であることを示している。
以上の「ゲート電圧によるホール注入量の制御性を向上し、低導通損失性能と低リカバリー損失性能を両立する」という課題を踏まえて、本発明の第1実施形態について、再度、詳細に説明する。
前記したように、図1は、本発明の第1実施形態に係る半導体装置100の断面構造を示す図であり、(a)は、二つのトレンチゲート型の絶縁ゲート3の近傍を部分的に表記したものであり、(b)は、トレンチゲート型の絶縁ゲート3が複数個、配置されている様子を示すものである。
なお、以下の説明において、N―、N、N+という表記は、半導体層がN型(第1導電型)であることを示し、かつ、この順に5価の原子の不純物濃度が相対的に高いことを示す。また、P−、P、P+という表記は、半導体層がP型(第2導電型)であることを示し、かつ、この順に3価の原子の不純物濃度が相対的に高いことを示す。
また、半導体装置100における本発明の第1実施形態としての特徴は、第1のP−型アノード層4(第3半導体層)の中にキャリアのライフタイムが低減された第2のP−型アノード層5(第4半導体層)が備えられていることである。
なお、詳細は後記するが、第2のP−型アノード層5は、第1のP−型アノード層4の一部の所定の位置にライフタイムキラーを照射して形成される。そのため、第2のP−型アノード層5は、第1のP−型アノード層4の内部に形成されている。
さらに、いわゆるトレンチ溝内において、ゲート絶縁膜2を介して、第1のP−型アノード層4の表面上に設けられる絶縁ゲート電極1を有するトレンチゲート型の前記した絶縁ゲート3を備えている。
第1のP−型アノード層4の内部には、キャリアのライフタイムが低減された第2のP−型アノード層5が含まれており、この第2のP−型アノード層5はゲート絶縁膜2に接している。
さらに、カソード電極9は、N+型カソード層8とオーミック接触することによって、N+型カソード層8と電気的に接続される。さらに、このN+型カソード層8を介して、カソード電極9とN−型ドリフト層7とが電気的に接続される。
なお、第1のP−型アノード層4、第2のP−型アノード層5、N−型ドリフト層7、N+型カソード層8の基となる半導体基板は、ケイ素(シリコン、Si)もしくは炭化ケイ素(SiC)から形成され、ゲート絶縁膜2は二酸化ケイ素(SiO2)から形成される。
図1(b)において、前記のトレンチ構造(溝)と絶縁ゲート3以外の図1(a)で示した各要素の記載は省略している。
半導体装置100は、図1(b)に示すように、図1(a)で示した構造が複数個、繰り返し形成され、構成されている。
なお、トレンチの幅Wは、トレンチの間隔Sよりも大きいことが望ましい。
次に、本発明の第1実施形態に係る半導体装置100の作用・特性について説明する。
図2は、本発明の第1実施形態に係る半導体装置100の絶縁ゲート電極1に負電圧を印加し、さらにカソード電極9とアノード電極6との間に、ダイオードを導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。
図2において、絶縁ゲート電極1をアノード電極6に対して負電圧(負バイアス)とすることで、第1のP−型アノード層4とゲート絶縁膜2との界面にホールキャリアの蓄積層(14)が形成される。
図2は、第2のP−型アノード層5を有する場合におけるホールキャリア分布であるが、図19に示した第2のP−型アノード層5が存在しない場合のホールキャリア分布と同一である。
すなわち、絶縁ゲート電極1に負電圧を印加する場合には、第2のP−型アノード層5の有無は、ホールキャリア分布に影響を与えない。
図3は、本発明の第1実施形態に係る半導体装置100の絶縁ゲート電極1に印加する電圧をゼロにし、カソード電極9とアノード電極6との間に、導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。
図3において、絶縁ゲート電極1に印加する電圧をゼロにすることで、第1のP−型アノード層4とゲート絶縁膜2との界面のホールキャリアの蓄積層が消失し、N−型ドリフト層7へのホールキャリアの注入量を抑制することができる。
さらに第1のP−型アノード層4の内部に設けられたキャリアのライフタイムを低減した第2のP−型アノード層5によって、ホールキャリアの注入を本領域(第2のP−型アノード層5)で阻止し、N−型ドリフト層7への注入を、本発明を適用しない場合に対しさらに抑制することができ、ゲート電圧によるホールキャリアの注入量の制御性を向上できる。
なお、図3は図19と比較してホールキャリアの注入量が少ない分布となっている。ただし、図3と図19は共に模式的に示しているので実際には、図4の順方向の電圧−電流特性でも説明するように、ホールキャリアの注入量は、図3と図19との比較以上に少ない。
図4は、本発明の第1実施形態に係る半導体装置100のダイオードの順方向特性の例を示す図である。
図4において、横軸は「順方向電圧、VF(V)」であり、縦軸は「順方向電流密度、JF(A/cm2)」である。
特性線20は、キャリアのライフタイムが低減された第2のP−型アノード層5が存在しない場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線21は、キャリアのライフタイムが低減された第2のP−型アノード層5が存在しない場合のゲート・アノード間にゼロバイアス印加時のダイオードの順方向特性である。
特性線22は、キャリアのライフタイムが低減された第2のP−型アノード層5が存在する場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線23は、キャリアのライフタイムが低減された第2のP−型アノード層5が存在する場合のゲート・アノード間にゼロバイアス印加時のダイオードの順方向特性である。
特に、ゲート・アノード間にゲート電圧を印加しない(ゼロバイアス)条件においては、比較例2に相当する特性線21と本発明の第1実施形態に係る半導体装置100の特性線23との比較において、特性線23で示すようにダイオードの順方向電圧(VF)が大きく上昇している。
すなわち、キャリアのライフタイムが低減された第2のP−型アノード層5によって、第1のP−型アノード層4からのホールキャリアがブロック(17:図3)され、N−型ドリフト層7内部での伝導度変調が抑制された効果を示している。
次に、リカバリー時における本発明の第1実施形態の効果を説明する。
図5は、本発明の第1実施形態に係る半導体装置100のダイオードのゲート(絶縁ゲート電極1:図1)の入力信号24、及び対アームのIGBTのゲートの入力信号25の例を示す図である。なお、入力信号24は負電圧と0電圧との間、入力信号25は負電圧と正電圧との間で変化する。また、入力信号24と入力信号25との立ち上がりには時間t1の時間差がある。
また、前記の入力信号24および入力信号25を適用する回路は、図15(a)である。前記したように、図15(a)は評価用の回路であって、実際には、図15(b)に示す回路が用いられる。
図5における入力信号24は、図15(a)の絶縁ゲートを有するダイオード42のゲートに入力する。
また、図5における入力信号25は、図15(a)の下アームを構成するIGBT43のゲートに入力する。
本発明の第1実施形態に係る半導体装置100のダイオード42の絶縁ゲート電極1(図1)に入力する入力信号24(図5)を、対アームのIGBT43のゲートに入力する入力信号25がオンするよりも前に、オフ(0V:図5)することで、前述した通りダイオードの順方向電圧(VF)が高い、すなわちアノード電極6(図1)からのホールキャリアの注入と伝導度変調が抑制された状態(27:図5)で、リカバリー状態に移行することが可能となる。
図6は、本発明の第1実施形態に係る半導体装置100のダイオードに図5の入力信号による制御を適用した場合における、ダイオード(100)のアノード電流(特性線31)と、カソード・アノード間電圧(特性線29)の過渡特性の例を示す図である。
図6において、横軸は、時間(時間の推移:1目盛が1μsec.)を表している。また、右側の縦軸がダイオードのカソード・アノード間電圧を示し、左側の縦軸がダイオードに流れる電流密度を示している。
また、特性線29は、カソード・アノード間電圧を示している。特性線30は、比較例2のダイオードに流れる電流密度の特性であり、特性線31は本発明の第1実施形態に係る半導体装置100のダイオードに流れる電流密度の特性である。
カソード・アノード間の電圧が上昇する本期間にておいては、リカバリー電流とカソード・アノード間電圧によって電力消費が発生するため、リカバリー電流が下がることは、リカバリー損失を低減することを示している。
このように本発明により、ゲート電圧をゼロにした際、アノード領域内部のライフタイムを低減した領域において、アノード電極からのホール注入と伝導度変調が抑制されたため、ホールがアノードに戻ることにより生ずるリカバリー電流を低減することができる。
以上より、本発明の第1実施形態によって、ゲートに負電圧を印加した際、ゼロにした際の、内部キャリア量の制御性を向上し、低導通損失と低リカバリー損失を併せ持つダイオードが実現できる。
本発明の第2実施形態の絶縁ゲート型の縦型半導体装置(半導体装置)200を、図7を参照して説明する。
図7は、本発明の第2実施形態に係る半導体装置200の断面構造の例を模式的に示す図である。
図7において、アノード電極6(第1電極)、カソード電極9(第2電極)、絶縁ゲート3、絶縁ゲート電極1、ゲート絶縁膜2、第1のP−型アノード層4(第3半導体層)、第2のP−型アノード層5(第4半導体層)、N−型ドリフト層7(第2半導体層)、N+型カソード層8(第1半導体層)は、図1に示した半導体装置100と同じ構成であるので、重複する説明は省略する。
図7の半導体装置200が図1の半導体装置100と異なるのは、キャリアのライフタイムが低減された第2のN−型ドリフト層32(第5半導体層)を有することである。
第2のN−型ドリフト層32は、N−型ドリフト層7の一部の所定の位置にライフタイムキラーを照射して形成される。そのため、第2のN−型ドリフト層32は、N−型ドリフト層7(第1のN−型ドリフト層)の内部に形成されている。
この制御性の向上は、アノード電極6からのホールキャリアの注入を促す要因として、カソード電極9から第1のP−型アノード層4を介してアノード電極6へ注入される電子の濃度が一因として存在することによる。そのため、第2のN−型ドリフト層32がN−型ドリフト層7(第1のN−型ドリフト層)の内部に存在することが制御性の向上に関係するのである。
次に、前記の第2のN−型ドリフト層32が制御性の向上に関係することを、キャリアプロファイルを示して説明する。
図8は、本発明の第2実施形態に係る半導体装置200のダイオードの絶縁ゲート電極1に印加する電圧をゼロにした場合における、ホールと電子のキャリアプロファイルを模式的に示す図である。
図8において、第1のP−型アノード層4とキャリアのライフタイムを低減した第2のP−型アノード層5の作用効果については、前記した図3の説明と同じであるので、重複する説明は省略する。
図8において、図3と異なるのは、第2のN−型ドリフト層32が存在することによる影響である。ホールキャリア(17)が、キャリアのライフタイム低減された第2のN−型ドリフト層32により、N−型ドリフト層7への注入(ホールキャリア15)がブロックされ、電子(34)が、キャリアのライフタイムが低減された第2のN−型ドリフト層32により、第1のP−型アノード層4への注入がブロックされる効果が働き、伝導度変調をさらに抑制することができる。
なお、表記の都合上、図8と図3において、ホールや電子の個数を同じように記載しているが、実際には差異がある。
以上、本発明の第2実施形態によって、ゲートに負電圧をかけた場合のダイオードの順方向電圧と、電圧をゼロにした場合のダイオードの順方向電圧の差を広げることができる。すなわち、ゲート電圧によるダイオード特性の制御性をさらに向上することができる。
本発明の第3実施形態の絶縁ゲート型の縦型半導体装置(半導体装置)300を、図9を参照して説明する。
図9は、本発明の第3実施形態に係る半導体装置300の断面構造の例を模式的に示す図である。
図9において、半導体装置300は、サイドゲート制御型のダイオードである。
すなわち、ダイオードを形成するアノード電極6(第1電極)とカソード電極9(第2電極)との間に、サイドゲート制御型の絶縁ゲート(絶縁サイドゲート)37が備えられ、絶縁ゲート37の絶縁ゲート電極(絶縁サイドゲート電極)35に印加する電圧によって、ダイオード特性が制御される。
また、第1のP−型アノード層4(第3半導体層)の中にキャリアのライフタイムが低減された第2のP−型アノード層5(第4半導体層)が備えられている。
また、ゲート絶縁膜(サイドゲート絶縁膜)36を介して、第1のP−型アノード層4の表面上に設けられる絶縁ゲート電極35において、第1のP−型アノード層4と対向する側には、絶縁膜(酸化膜)38が配置され、絶縁ゲート電極35に対して片側にしか、第1のP−型アノード層4が存在しない、いわゆるサイドゲート型の絶縁ゲート37を備えている。
第1のP−型アノード層4の内部には、キャリアのライフタイムが低減された第2のP−型アノード層5が含まれており、この第2のP−型アノード層5はゲート絶縁膜36に接している。
さらに、カソード電極9は、N+型カソード層8とオーミック接触することによって、N+型カソード層8と電気的に接続される。さらに、このN+型カソード層8を介して、カソード電極9とN−型ドリフト層7とが電気的に接続される。
なお、第1のP−型アノード層4、第2のP−型アノード層5、N−型ドリフト層7、N+型カソード層8の基となる半導体基板は、ケイ素(シリコン、Si)もしくは炭化ケイ素(SiC)から形成され、ゲート絶縁膜2は二酸化ケイ素(SiO2)から形成される。
その理由を、図10、図11を参照して、次に説明する。
図10は、本発明の第1実施形態に係る半導体装置100のダイオードのリカバリー電流の経路を模式的に示す図である。
図11は、本発明の第3実施形態に係る半導体装置300のダイオードのリカバリー電流の経路を模式的に示す図である。
一方で、図11において、半導体装置300のダイオードでは、N−型ドリフト層7からの経路70と経路72は存在するが、図10に示した、前記の対向する領域から回りこんでアノード電極6に戻るリカバリー電流の経路39に相当する電流経路は存在しない。
したがって、リカバリー電流量を削減でき、リカバリー損失の低減効果をさらに向上することができる。
すなわち、本発明の第3実施形態である半導体装置300のダイオードは、第1実施形態である半導体装置100のダイオードに対し、導通損失とリカバリー損失をさらに向上した高効率性能を実現することができる。
本発明の第4実施形態として、絶縁ゲート型の縦型半導体装置を駆動する駆動ゲート信号を、図12を参照して説明する。
図12は、本発明の第4実施形態における絶縁ゲート型の縦型半導体装置を駆動する駆動ゲート信号を示す図である。
図12において、本発明の第1〜第3実施形態の半導体装置のダイオードを図15に示す駆動回路に用いる場合に、絶縁ゲートを有するダイオード42のゲートの入力信号24、及び対アームのIGBT43のゲートの入力信号25を示している。
また、横軸は時間(時間の推移)であり、縦軸は入力信号24、25のそれぞれの電圧を表している。
この過渡的な状態がリカバリー状態(28:図12)である。低リカバリー電流、即ち低リカバリー損失を実現するには、リカバリー直前に、ダイオード42のゲートの入力信号24をオフ(0V)して、ホールキャリアの注入電荷量を低減する状態(27、時間t2)を作ることが必要である。
2μ秒以上の期間(時間t2)を設けた後、対アームのIGBT43のゲートの入力信号25をオン(正電圧)することで、ダイオード42はリカバリー状態となるが、低リカバリー電流、即ち低リカバリー損失性能を実現できる。
本発明の第5実施形態の半導体装置(絶縁ゲート型の縦型半導体装置)の製造方法を、図13を参照して説明する。
図13は、本発明の第5実施形態に係る半導体装置100(図1)の製造方法の例を示す図であり、(a)は第2のP−型アノード層5が形成される前の半導体装置100の状態を表し、(b)は第2のP−型アノード層5が形成された後の半導体装置100の状態を表している。
本発明の第5実施形態は、トレンチゲート制御型のダイオードの製造方法であって、特に第1のP−型アノード層4内に第2のP−型アノード層5を形成する方法について説明する。
図13(a)と図13(b)の相違は、第2のP−型アノード層5(第4半導体層)の有無である。次に第2のP−型アノード層5(第4半導体層)の製造方法について説明する。なお、第2のP−型アノード層5(第4半導体層)以外の製造方法については、説明を省略する。
このライフタイムキラーの照射を受けた部分の第1のP−型アノード層4は、結晶構造にダメージ(結晶欠陥)が生じ、キャリア(ホールおよび電子)が移動しにくい、キャリアのライフタイムが低減した第2のP−型アノード層5が形成される。
この第2のP−型アノード層5が形成された状態を示すのが図13(b)である。
なお、前記したように、図13(b)における第2のP−型アノード層5は、第1のP−型アノード層4を基にライフタイムキラーを照射して形成されるので、第2のP−型アノード層5は、第1のP−型アノード層4の内部に含まれる。
以上、第2のP−型アノード層5を第1のP−型アノード層4の一部の所定の位置にライフタイムキラーを照射して形成されるので、製作工程上、容易に、かつ低コストで所望の特性の半導体装置(ゲート制御型ダイオード)が得られる。
本発明の第6実施形態の半導体装置(絶縁ゲート型の縦型半導体装置)の製造方法を、図14を参照して説明する。
図14は、本発明の第6実施形態に係る半導体装置300(図9)の製造方法の例を示す図であり、(a)は第2のP−型アノード層5が形成される前の半導体装置の状態を表し、(b)は第2のP−型アノード層5が形成された後の半導体装置の状態を表している。
本発明の第6実施形態は、サイドゲート制御型のダイオードの製造方法であって、特に第1のP−型アノード層4内に第2のP−型アノード層5を形成する方法について説明する。
図14(a)と図14(b)の相違は、第2のP−型アノード層5(第4半導体層)の有無である。次に第2のP−型アノード層5(第4半導体層)の製造方法について説明する。なお、第2のP−型アノード層5(第4半導体層)以外の製造方法については、説明を省略する。
このライフタイムキラーの照射を受けた部分の第1のP−型アノード層4は、結晶構造にダメージ(結晶欠陥)が生じ、キャリア(ホールおよび電子)が移動しにくい、キャリアのライフタイムが低減した第2のP−型アノード層5が形成される。
この第2のP−型アノード層5が形成された状態を示すのが図14(b)である。
なお、前記したように、図14(b)における第2のP−型アノード層5は、第1のP−型アノード層4を基にライフタイムキラーを照射して形成されるので、第2のP−型アノード層5は、第1のP−型アノード層4の内部に含まれる。
以上、第2のP−型アノード層5を第1のP−型アノード層4の一部の所定の位置にライフタイムキラーを照射して形成されるので、製作工程上、容易に、かつ低コストで所望の特性の半導体装置(ゲート制御型ダイオード)が得られる。
本発明の第7実施形態の半導体回路(半導体装置)の駆動装置を、図15を参照して説明する。
図15は、本発明の第7実施形態に係る半導体回路(半導体装置)の駆動装置の回路構成の例を示す図であり、(a)は特性評価用の回路構成を示し、(b)はインバータとして用いる回路の部分構成を示している。
図15(a)、(b)に示すように、例えば下アームを構成するIGBT43(スイッチング素子)に対して、絶縁ゲートを有するダイオード(ゲート制御型ダイオード)42は、上アームを構成するIGBTに逆並列に接続される還流ダイオードとして用いられる。
そして、制御回路46、ゲート駆動回路45、遅延回路ブロック44によって、IGBT43と絶縁ゲートを有するダイオード42は、制御される。
なお、遅延回路ブロック44に備えられる遅延定数回路(不図示)は、抵抗と容量から成るいわゆるRC遅延回路が主なものである。
また、ゲート駆動回路45は、制御回路46からの入力を、IGBT43とダイオード42のそれぞれのゲートの入力信号に変換するレベルシフト回路の機能が主なものである。
以上の回路構成で制御回路46が上アームと下アームを統合的に制御することによって、直流電源40の直流電力(直流電圧)は、交流電力(交流電圧)に変換され、誘導性負荷(例えばモータの一部)41に交流電力(交流電圧)が供給される。
以上、制御回路46、ゲート駆動回路45、遅延回路ブロック44を備える半導体回路(半導体装置)の駆動装置によって、低損失のインバータ等の電力変換装置が提供できる。
次に、第1〜第3実施形態のいずれかの半導体装置を備えた電力変換装置について説明する。
図16は、本発明の第8実施形態に係る電力変換装置の回路構成の例を示す図である。なお、三相交流モータ48は、電力変換装置に含まれていない。
図16において、IGBT43U(スイッチング素子)と絶縁ゲートを有するダイオード(ゲート制御型ダイオード)42Uとによって上アームが、IGBT43D(スイッチング素子)と絶縁ゲートを有するダイオード(ゲート制御型ダイオード)42Dとによって下アームとが構成されている。この上アームと下アームの組によって、1相分の電力変換用のレッグが構成されている。
この電力変換用のレッグは、3組あって、それぞれU相、V相、W相の交流電力(交流電圧)を生成する。
また、合計6個のゲート駆動回路45がそれぞれダイオード42U(計3個)とダイオード42D(計3個)、および遅延回路ブロック44(計6個)を駆動している。
また、制御回路46は、合計6個のゲート駆動回路45を統合的に制御することにより、直流電源40の直流電力(直流電圧)は、3相交流電力(3相交流電圧)に変換され、三相交流モータ48に供給される。
以上、第1〜第3実施形態の半導体装置、すなわち絶縁ゲートを有するダイオード42を、インバータを構成するIGBTに逆並列に接続される還流ダイオードとして用いることにより、低損失の電力変換装置が提供できる。
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明をわかりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
以下に、その他の実施形態や変形例について、さらに説明する。
図1に示した第1実施形態、図7に示した第2実施形態、および図9で示した第3実施形態において、キャリアのライフタイムが低減された第2のP−型アノード層5と、N−型ドリフト層7とは接せずに記載されているが、第2のP−型アノード層5とN−型ドリフト層7とが接していても、同様の効果が得られる。
図1(a)に示した第1実施形態において、アノード電極6と第1のP−型アノード層4が接触していることを説明したが、それのみならず、アノード電極6と第2のP−型アノード層5が接触していてもよい。
前記したように、第2のP−型アノード層5は、第1のP−型アノード層4にライフタイムキラーが照射されて形成されるが、照射される位置がアノード電極6の近接した領域にも到達している場合には、アノード電極6と第2のP−型アノード層5が接触して形成される。
このとき、アノード電極6と第2のP−型アノード層5とは、金属−半導体の接触となるので、ショットキー接触あるいは、オーミック接触となる。
特に、アノード電極6と第2のP−型アノード層5がショットキー接触している場合にダイオード特性が変化して、この特性が望ましい用途には、この構造を用いることもできる。
図13を参照して第5実施形態の半導体製造方法において、ライフタイムキラーの照射により、第1のP−型アノード層4の結晶構造にダメージ(結晶欠陥)が生じさせ、キャリアのライフタイムが低減した第2のP−型アノード層5を形成する方法について説明した。
この際、第1のP−型アノード層4や第2のP−型アノード層5にリーク等が生ずるような大きな結晶欠陥が生じている可能性がある場合には、アニール処理を行ってもよい。
このアニール処理は、必要以上の結晶欠陥を回復するものであって、かつ、第2のP−型アノード層5は、キャリアのライフタイムが低減した状態を保つ程度に行われる必要がある。
そのため、前記のアニール処理は、数100℃で行われることが望ましい。
図1において、第1半導体層(N+型カソード層)と第2半導体層(N−型ドリフト層)をN型の半導体層で構成し、また、第3半導体層(第1のP−型アノード層)と第4半導体層(第2のP−型アノード層)をP型の半導体層で構成する説明をした。
しかしながら、これらのP型とN型の半導体の構成を逆にしてもよい。ただし、電源やスイッチング素子の極性を逆にする。また、制御方法もそれらの極性を反映した方法をとる。
図15を参照して第7実施形態の説明では、遅延定数回路を含む遅延回路ブロック44は、ゲート駆動回路45の後段に挿入された例を示しているが、ゲート駆動回路45の前段に配置して、IGBT43のゲート入力とダイオード42のゲート入力用に、それぞれゲート駆動回路45を設ける回路ブロック構成でもよい。
図15、図16において、スイッチング素子をIGBTで説明したが、MOSFET(metal-oxide-semiconductor field-effect transistor)やスーパージャンクションMOSFETの場合でも、同じように、本実施形態の電力変換装置は、有効である。
図15または図16において、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード42、42U、42Dを、インバータとしての電力変換装置に備えた例を説明したが、これに限定されない。
例えば、交流電力を直流電力に変換するコンバータのスイッチング素子(IGBT)に逆並列に接続される還流ダイオードとして、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード42、42U、42Dを備えてもよい。
また、電力変換装置に限らず、昇圧回路装置や力率改善装置などの機器に、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード42、42U、42Dを備えてもよい。
2 ゲート絶縁膜
3 絶縁ゲート
4 第1のP−型アノード層(第3半導体層)
5 第2のP−型アノード層(第4半導体層)
6 アノード電極(第1電極)
7 N−型ドリフト層、第1のN−型ドリフト層(第2半導体層)
8 N+型カソード層(第1半導体層)
9 カソード電極(第2電極)
10 金属−半導体接触面
14、15、17 ホールキャリア
16 電子キャリア
32 第2のN−型ドリフト層(第5半導体層)
35 絶縁ゲート電極、絶縁サイドゲート電極
36 サイドゲート絶縁膜
37 絶縁ゲート、絶縁サイドゲート
38 絶縁膜
40 直流電源
41 誘導性負荷(インダクタンス)
42、42U、42D ゲート制御型ダイオード(半導体装置)
43、43U、43D IGBT(スイッチング素子)
44 遅延回路ブロック
45 ゲート駆動回路
46 制御回路
47 ダイオード
48 誘導性負荷(モータ)
100、200、300 半導体装置
Claims (12)
- 第1導電型の第1半導体層と、
前記第1半導体層に隣接し、前記第1半導体層よりも不純物濃度が低い第1導電型の第2半導体層と、
前記第2半導体層に隣接する第2導電型の第3半導体層と、
前記第3半導体層と電気的に接続された第1電極と、
前記第1半導体層と電気的に接続された第2電極と、
前記第3半導体層に含まれ、前記第3半導体層よりもキャリアのライフタイムが低減された第2導電型の第4半導体層と、
前記第3半導体層に接する絶縁ゲートと、
を備える、
ことを特徴とする半導体装置。 - 請求項1において、
さらに、
前記第2半導体層に含まれ、前記第2半導体層よりもキャリアのライフタイムが低減された第1導電型の第5半導体層を備える、
ことを特徴とする半導体装置。 - 請求項1または請求項2において、
前記第4半導体層が前記絶縁ゲートに接している、
ことを特徴とする半導体装置。 - 請求項3において、
前記第3半導体層または前記第4半導体層と、前記第1電極とで接触する面が、ショットキー接合である、
ことを特徴とする半導体装置。 - 請求項1において、
前記絶縁ゲートは、複数であり、それぞれトレンチ形状の複数のトレンチ構内に設けられ、
前記第3半導体層と前記第4半導体層は、二つの前記絶縁ゲートに挟まれている、
ことを特徴とする半導体装置。 - 請求項5において、
前記絶縁ゲートが設けられた複数のトレンチのそれぞれの幅は、互いに隣接するトレンチの間隔よりも大きい、
ことを特徴とする半導体装置。 - 請求項1において、
前記第1半導体層、第2半導体層、第3半導体層、第4半導体層は、ケイ素もしくは炭化ケイ素を基に構成され、
前記絶縁ゲートは二酸化ケイ素から構成されるゲート絶縁膜を有する、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第4半導体層は、前記第3半導体層の内部の所定の領域に、ライフタイムキラーを照射することによって形成される、
ことを特徴とする半導体装置の製造方法。 - 請求項2に記載の半導体装置において、
前記第5半導体層は、前記第2半導体層の内部の所定の領域に、ライフタイムキラーを照射することによって形成される、
ことを特徴とする半導体装置の製造方法。 - 請求項8または請求項9において、
前記ライフタイムキラーは、へリュウム、またはプロトン、または電子線である、
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至請求項7のいずれか一項に記載の半導体装置を備える、
ことを特徴とする電力変換装置。 - 請求項11に記載の電力変換装置において、
さらに、
前記電力変換装置が有するスイッチング素子と絶縁ゲートを有するダイオードを駆動するゲート駆動回路と、
前記スイッチング素子と絶縁ゲートを有するダイオードの遅延タイミングを生成する遅延回路ブロックと、
前記ゲート駆動回路を統合的に制御する制御回路と、
を具備した半導体回路の駆動装置を備える、
ことを特徴とする電力変換装置。
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