WO2023140083A1 - 電力変換装置 - Google Patents

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WO2023140083A1
WO2023140083A1 PCT/JP2022/048485 JP2022048485W WO2023140083A1 WO 2023140083 A1 WO2023140083 A1 WO 2023140083A1 JP 2022048485 W JP2022048485 W JP 2022048485W WO 2023140083 A1 WO2023140083 A1 WO 2023140083A1
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WO
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voltage
gate
current
circuit
bypass
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PCT/JP2022/048485
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Inventor
弘 鈴木
智之 三好
智康 古川
Original Assignee
株式会社日立製作所
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/49—Combination of the output voltage waveforms of a plurality of converters

Definitions

  • the present invention relates to a power converter.
  • Patent Document 1 As the background art of this technical field, the abstract of Patent Document 1 below states, "In a power converter equipped with a modular multi-level converter, many cells that combine a plurality of switching elements and DC capacitors are used, so conduction loss due to the switching elements is a problem. A bypass circuit is connected between the terminals of each of the plurality of cells, the switching element is controlled to open and close, and the bypass circuit connected to the cell that is controlled to output zero voltage is controlled to short-circuit, thereby reducing conduction loss.”
  • ⁇ A semiconductor chip 5 in which an IGBT 5a and a main diode 5b are connected in anti-parallel is mounted with a diode 5c for monitoring the current flowing through the main diode 5b, and is connected in parallel with the main diode 5b via an external resistor 9.
  • the freewheeling mode determination means 7 determines that the current is in the freewheeling mode in which the current flows back through the main diode 5b. It cuts off the drive signal sent to the circuit 4.
  • the IGBT 5a is not turned on in the freewheeling mode, so that the forward voltage drop of the main diode 5b can be suppressed from increasing.”
  • Patent Document 3 states, "Provide a semiconductor device capable of achieving both low conduction loss and low recovery loss and low power consumption, and a power converter using the same.”
  • the present invention has been made in view of the circumstances described above, and an object of the present invention is to provide a highly reliable power converter.
  • the power conversion device of the present invention is a semiconductor device connected between a pair of input and output terminals and having a switching function of switching a current flowing in a first direction, and a diode function having a forward direction in a second direction opposite to the first direction, and a second forward voltage/current characteristic for controlling the on/off state of the switching function, or a forward voltage lower than the first forward voltage/current characteristic for the same forward current with respect to the diode function.
  • an overcurrent determining unit that outputs a first determination result as to whether or not the current flowing in the first direction is in a first overcurrent state, a second determination result as to whether or not the current flowing in the second direction is in a second overcurrent state, an overcurrent determining unit that reduces the current flowing in the first direction when the first determination result is affirmative, and performs the second diode function when the second determination result is affirmative. and a bypass device that bypasses between the pair of input and output terminals after the protection unit operates when the first determination result or the second determination result is affirmative.
  • a highly reliable power converter can be provided.
  • FIG. 1 is a block diagram of a computer
  • FIG. 1 is a circuit diagram of one configuration example of a cell
  • FIG. 4 is a circuit diagram of another configuration example of a cell
  • FIG. 3 is a circuit diagram of a gate drive circuit and its periphery
  • FIG. 6 is a diagram showing the relationship between voltages and the like of each part in FIG. 5
  • FIG. 4 is a diagram showing an example of waveforms of gate voltage and current of a switching element
  • FIG. 4 is a diagram showing an example of forward voltage/current characteristics of a freewheeling diode
  • FIG. 1 is a block diagram of a computer
  • FIG. 1 is a circuit diagram of one configuration example of a cell
  • FIG. 4 is a circuit diagram of another configuration example of a cell
  • FIG. 3 is a circuit diagram of a gate drive circuit and its periphery
  • FIG. 6 is a diagram showing the relationship between voltages and the like of each part in FIG. 5
  • FIG. 4 is
  • FIG. 10 is an example of waveform diagrams of respective parts when a short circuit occurs in a switching element;
  • FIG. 10 is an example of a waveform diagram of each part when a surge current flows through a freewheeling diode;
  • FIG. 10 is a circuit diagram of a gate drive circuit and its periphery in a second embodiment;
  • FIG. 4 is a diagram showing examples of waveforms of a gate voltage, an auxiliary gate voltage, and a current of a switching element;
  • FIG. 10 is an example of waveform diagrams of respective parts when a short circuit occurs in a switching element;
  • FIG. 10 is a circuit diagram of a gate drive circuit and its peripheral essential parts in a third embodiment;
  • FIG. 4 is a diagram showing the relationship between each arm, the number of abnormal cells, and applied voltage;
  • HVDC high voltage direct current
  • MMC modular multilevel converter
  • FIG. 1 shows a large number of cells 1
  • the cell 1 is also called a submodule or a unit converter.
  • a power semiconductor module is applied to each cell 1 as a switching element.
  • MMC Mobility Management Entities
  • Patent Literature 1 does not particularly mention a method for detecting a cell failure or means for ensuring the reliability of the cell itself.
  • the current flowing through the power semiconductor can be detected by applying the technique described in Patent Document 2. That is, it is considered that the direction and magnitude of the current flowing through the power semiconductor can be detected by detecting the value of the current flowing through the current monitoring diode.
  • this method requires the provision of a current monitor diode in addition to the main diode.
  • a semiconductor device such as a power semiconductor module develops an open-circuit failure
  • explosion-proofed so that MMC cells can be made highly reliable. More specifically, an abnormal current that triggers an open failure such as destruction of the semiconductor chip inside the power semiconductor module or fusing of wire bonding is detected at an early stage. Then, in each of the embodiments described later, the energy consumed by the power semiconductor is instantly suppressed to increase the resistance of the power semiconductor, thereby suppressing the open-circuit failure of the cell.
  • FIG. 1 is a circuit diagram showing a schematic configuration of a power converter 100 according to the first embodiment.
  • power converter 100 is connected between three-phase AC system 120 and DC system 130 .
  • the AC system 120 may be a distributed power source such as an offshore wind power generation system, or may be a commercial system.
  • the DC system 130 is, for example, a DC transmission system.
  • the power conversion device 100 of this embodiment may be connected to one end of the DC power transmission system, and the DC side output terminal of another device (not shown) similar to the power conversion device 100 may be connected to the other end.
  • the power conversion device 100 includes U-phase, V-phase, and W-phase AC terminals 32U, 32V, and 32W, a positive-side DC terminal 34P, a negative-side DC terminal 34N, a control device 20, positive-side arms 10U, 10V, and 10W, negative-side arms 10X, 10Y, and 10Z, reactors 30LU, 30LV, 30LW, 30LX, 30LY, 30LZ and.
  • Each arm 10 has cells 1, which are a plurality of unit converters connected in series. In the example of FIG. 1, the number of series cells is "3" for simplicity.
  • a bypass device 2 is connected in parallel between the input/output terminals T1 and T2 of each cell 1 .
  • AC terminals 32U, 32V, and 32W are electrically connected to a three-phase AC system 120 .
  • the positive side DC terminal 34P and the negative side DC terminal 34N are electrically connected to the DC system 130 .
  • the low potential side of the U-phase positive arm 10U is electrically connected to the AC terminal 32U via the reactor 30LU.
  • the high potential side of the U-phase positive side arm 10U is electrically connected to the positive side DC terminal 34P.
  • the high potential side of the U-phase negative arm 10X is electrically connected to the AC terminal 32U via a reactor 30LX.
  • the low potential side of the U-phase negative side arm 10X is electrically connected to the negative side DC terminal 34N.
  • the low potential side of the V-phase positive arm 10V is electrically connected to the AC terminal 32V via a reactor 30LV.
  • the high potential side of the V-phase positive side arm 10V is electrically connected to the positive side DC terminal 34P.
  • the high potential side of V-phase negative arm 10Y is electrically connected to AC terminal 32V via reactor 30LY.
  • the low potential side of the V-phase negative arm 10Y is electrically connected to the negative DC terminal 34N.
  • the low potential side of the W-phase positive arm 10W is electrically connected to the AC terminal 32W via the reactor 30LW.
  • the high potential side of the W-phase positive side arm 10W is electrically connected to the positive side DC terminal 34P.
  • the high potential side of the W-phase negative arm 10Z is electrically connected to the AC terminal 32W via a reactor 30LZ.
  • the low potential side of the W-phase negative arm 10Z is electrically connected to the negative DC terminal 34N.
  • the control device 20 controls the operation of the power conversion device 100 based on command values supplied from the outside and various detection values detected in the power conversion device 100 . Therefore, various detected values such as the voltage of a cell capacitor (details of which will be described later) included in the cell of each phase arm, the current flowing through each phase arm, and the system voltage are input to control device 20 . Control device 20 then outputs a gate signal to cell 1 included in arm 10 of each phase.
  • various detected values such as the voltage of a cell capacitor (details of which will be described later) included in the cell of each phase arm, the current flowing through each phase arm, and the system voltage are input to control device 20 .
  • Control device 20 then outputs a gate signal to cell 1 included in arm 10 of each phase.
  • FIG. 2 is a block diagram of computer 980 .
  • the control device 20 shown in FIG. 1 includes one or more computers 980 shown in FIG.
  • computer 980 includes CPU (Central Processing Unit) 981 , storage unit 982 , communication I/F (interface) 983 , input/output I/F 984 and media I/F 985 .
  • the storage unit 982 includes a RAM (Random Access Memory) 982a, a ROM (Read Only Memory) 982b, and a HDD (Hard Disk Drive) 982c.
  • Communication I/F 983 is connected to communication circuit 986 .
  • the input/output I/F 984 is connected to the input/output device 987 .
  • a media I/F 985 reads and writes data from a recording medium 988 .
  • the ROM 982b stores control programs executed by the CPU, various data, and the like.
  • the CPU 981 implements various functions by executing application programs loaded into the RAM 982a.
  • FIG. 3 is a circuit diagram of one configuration example of the cell 1.
  • the cell 1 includes switching elements Qa, Qb, freewheeling diodes Da, Db, a cell capacitor C1, and gate drive circuits 3a, 3b.
  • the switching elements Qa and Qb are connected in series, and the emitter (low potential side) of Qa is electrically connected to the collector (high potential side) of Qb.
  • Gate drive circuits 3a and 3b drive switching elements Qa and Qb, respectively.
  • the collector of Qa is electrically connected to the high potential side of cell capacitor C1.
  • the emitter of Qb is electrically connected to the low potential side of the cell capacitor C1.
  • Freewheel diodes Da and Db are connected in anti-parallel to the switching elements Qa and Qb, respectively.
  • the freewheeling diodes Da and Db have gate control terminals Gd for controlling forward voltages.
  • As such freewheeling diodes Da and Db for example, those described in the above-mentioned Patent Document 3 can be applied.
  • the control device 20 supplies gate drive command signals (unsigned) for controlling the switching elements Qa, Qb and the freewheeling diodes Da, Db to the gate drive circuits 3a, 3b.
  • Gate drive circuits 3a and 3b control voltages at gate terminals G of switching elements Qa and Qb and gate control terminals Gd of freewheeling diodes Da and Db according to the gate drive command signal.
  • the gate drive circuits 3a and 3b control currents flowing through the switching elements Qa and Qb, forward voltages of the free wheel diodes Da and Db, and the like. The details will be described later.
  • a connection point between the switching elements Qa and Qb is connected to the input/output terminal T1.
  • An input/output terminal T2 is connected to the low potential side of the cell capacitor C1.
  • the bypass device 2 is connected between the input/output terminals T1 and T2.
  • the bypass device 2 is, for example, a bypass thyristor that allows current to flow bidirectionally, and can be configured by connecting a pair of thyristors in antiparallel. Therefore, in the following description, an example in which a bypass thyristor is applied as the bypass device 2 will be described.
  • the gate drive circuits 3a and 3b output drive commands SBa and SBb, which are binary signals, respectively. If at least one of the drive commands SBa and SBb is "1", the bypass device 2 electrically shorts the input/output terminals T1 and T2 so that no significant voltage is applied to the cell 1. FIG. On the other hand, if both of the drive commands SBa and SBb are "0", the bypass device 2 will be in a high impedance state and no significant current will flow through the bypass device 2. FIG.
  • FIG. 4 is a circuit diagram of another configuration example of the cell 1. As shown in FIG. That is, while FIG. 3 described above is an example in which the cell 1 is configured by a chopper circuit, FIG. 4 is an example in which the cell 1 is configured by a bridge circuit.
  • the cell 1 includes switching elements Qc, Qd, Qe, Qf, freewheeling diodes Dc, Dd, De, Df, a cell capacitor C2, and gate drive circuits 3c, 3d, 3e, 3f.
  • Gate drive circuits 3c, 3d, 3e, and 3f drive switching elements Qc, Qd, Qe, and Qf, respectively.
  • Switching elements Qc and Qd are connected in series, and switching elements Qe and Qf are also connected in series. That is, the emitters (low potential side) of switching elements Qc and Qe are connected to the collectors (high potential side) of switching elements Qd and Qf, respectively.
  • the collectors of the switching elements Qc and Qe are electrically connected to the high potential side of the cell capacitor C2.
  • the emitters of the switching elements Qd and Qf are electrically connected to the low potential side of the cell capacitor C2.
  • Freewheeling diodes Dc, Dd, De and Df are connected in anti-parallel to the switching elements Qc, Qd, Qe and Qf, respectively.
  • a connection point between the switching elements Qc and Qd is electrically connected to the input/output terminal T1
  • a connection point between the switching elements Qe and Qf is electrically connected to the input/output terminal T2.
  • the gate drive circuits 3c, 3d, 3e, and 3f apply gate drive voltages to the gate terminals G of the switching elements Qc, Qd, Qe, and Qf and to the gate control terminals Gd of the freewheeling diodes Dc, Dd, De, and Df based on gate drive command signals (unsigned) supplied from the control device 20.
  • the gate drive circuits 3c-3f control the currents flowing through the switching elements Qc-Qf and the forward voltages of the freewheeling diodes Dc-Df.
  • the gate drive circuits 3c to 3f also output drive commands SBc, SBd, SBe, and SBf, which are binary signals, respectively.
  • the bypass device 2 electrically shorts the input/output terminals T1 and T2 so that no significant voltage is applied to the cell 1 if at least one of the drive commands SBc to SBf is "1". On the other hand, if all of the drive commands SBc-SBf are "0", the bypass device 2 will be in a high impedance state and no significant current will flow through the bypass device 2.
  • FIG. 5 is a circuit diagram of the gate drive circuit 3 and its periphery.
  • the gate drive circuit 3 in the figure is any one of the gate drive circuits 3a to 3f (see FIGS. 3 and 4).
  • the switching element Q switching function, semiconductor element
  • the freewheeling diode D freewheeling diodes Da to Df
  • the drive command SB is any of the drive commands SBa to SBf.
  • FIG. 5 an example in which an IGBT is applied as the switching element Q will be described.
  • the gate drive circuit 3 includes a drive circuit 40, a short circuit/surge detection circuit 50 (overcurrent determination section), a suppress circuit 60 (protection section), a power supply section 70, and an OR circuit 72.
  • the power supply section 70 applies a predetermined positive side voltage Vp and a predetermined negative side voltage Vm to each section in the gate drive circuit 3 .
  • the switching element Q and the freewheeling diode D described above are included in the illustrated power semiconductor module J1 (semiconductor device).
  • a parasitic inductance LE exists between the emitter terminal of the switching element Q and the output terminal E on the low potential side of the power semiconductor module J1.
  • the parasitic inductance LE is, for example, the wiring inductance between the IGBT chip that forms the switching element Q or the diode chip that forms the free wheel diode D and the output terminal E of the power semiconductor module mounting them, and usually has an inductance value of several nH.
  • the back electromotive force Vet generated in this parasitic inductance LE is proportional to the differentiation result of the current Ic output from the power semiconductor module J1.
  • the drive circuit 40 also includes a gate control section 48, NMOSFETs 41 and 43, PMOSFETs 42 and 44, and a resistor 45 (first resistor).
  • the NMOSFET 41 and PMOSFET 42 control the voltage of the gate terminal G of the switching element Q here.
  • the NMOSFET 43 and PMOSFET 44 control the voltage of the gate control terminal Gd of the freewheeling diode D.
  • FIG. Hereinafter, NMOSFETs 41, 43 and PMOSFETs 42, 44 may be simply referred to as "FETs 41-44".
  • a positive voltage Vp is applied to the source terminals of the PMOSFETs 42 and 44, and a negative voltage Vm is applied to the source terminals of the NMOSFETs 41 and 43.
  • a connection point 46 between the resistor 45 and the NMOSFET 41 in the drive circuit 40 is connected to the gate terminal G of the switching element Q.
  • the drain terminal of the PMOSFET 44 is connected to the drain terminal of the NMOSFET 43, and the connection point thereof is connected to the gate control terminal Gd of the free wheel diode D.
  • the gate control unit 48 is connected between the control device 20 and the gate terminals of the FETs 41-44.
  • the gate control unit 48 complementarily turns on/off the PMOSFET 42 and the NMOSFET 41 based on a gate drive command signal (unsigned) from the control device 20 .
  • the gate control unit 48 controls the voltage of the gate terminal G with respect to the reference terminal SS of the switching element Q, that is, the gate voltage VGE.
  • the gate voltage VGE exceeds a predetermined threshold voltage Vth1 (not shown)
  • the switching element Q is turned on.
  • the gate voltage VGE becomes equal to or lower than the threshold voltage Vth1, the switching element Q is turned off to cut off the current Ic.
  • the gate control unit 48 complementarily turns on/off the PMOSFET 44 and the NMOSFET 43 based on the gate drive command signal (unsigned) from the control device 20 . Thereby, the gate control unit 48 controls the gate voltage VGdE of the freewheeling diode D (the voltage of the gate control terminal Gd with respect to the reference terminal SS of Qb). Thereby, the gate control unit 48 controls the forward voltage VF when the freewheeling diode D conducts current.
  • the gate voltage VGdE exceeds a predetermined threshold voltage Vth2 (not shown) when the freewheeling diode D conducts current, the amount of minority carriers (holes) injected from the anode decreases and the conductivity modulation inside the element is suppressed. As a result, the forward voltage VF increases.
  • the free wheel diode D conducts current and the gate voltage VGdE becomes equal to or lower than the threshold voltage Vth2, the injection amount of holes increases and the conductivity modulation inside the element is promoted, resulting in a decrease in the forward voltage VF.
  • the short-circuit/surge detection circuit 50 also includes voltage dividing resistors 51 and 52, an integration circuit 54 (integration signal output section), comparators 56 and 57 (determination section) for determining abnormal current, and variable voltage sources 58 and 59.
  • the voltage dividing resistors 51 and 52 are connected in series, and the series circuit is connected to the reference terminal SS of the switching element Q and the output terminal E of the power semiconductor module J1.
  • a connection point of the voltage dividing resistors 51 and 52 is connected to an input terminal of an integrating circuit 54 .
  • the voltage dividing resistors 51 and 52 have resistance values R1 and R2, respectively, divide the back electromotive force Vet generated in the parasitic inductance LE of the power semiconductor module J1, and output the result as an input voltage Vin to the integrating circuit .
  • the integrating circuit 54 includes a resistor 542, a capacitor 544, and an operational amplifier 546.
  • the resistor 542 is connected to the connection point of the voltage dividing resistors 51 and 52 and the inverting input terminal ( ⁇ ) of the operational amplifier 546 .
  • a non-inverting input terminal (+) of the operational amplifier 546 is connected to the reference terminal SS of the switching element Q.
  • a negative voltage Vm is applied to the negative electrodes of the variable voltage sources 58 and 59 .
  • the sum of the output voltage of the variable voltage source 58 and the negative side voltage Vm is the positive short-circuit determination voltage Vref1.
  • the sum of the output voltage of variable voltage source 59 and negative voltage Vm is surge determination voltage Vref2, which is a negative value.
  • the short-circuit determination voltage Vref1 is applied to the inverting input terminal (-) of the comparator 56
  • the surge determination voltage Vref2 is applied to the non-inverting input terminal (+) of the comparator 57.
  • the output terminal of the integrating circuit 54 is connected to the non-inverting input terminal (+) of the comparator 56 and the inverting input terminal (-) of the comparator 57 .
  • the comparator 56 compares the short-circuit determination voltage Vref1 and the output voltage Vout, and outputs a comparison signal CP1 (first determination result) that becomes “1” when “Vout ⁇ Vref1” and becomes “0” otherwise. Further, the comparator 57 compares the surge determination voltage Vref2 and the output voltage Vout, and outputs a comparison signal CP2 (second determination result) that becomes “1” when "Vref2 ⁇ Vout" and becomes “0” otherwise.
  • the comparison signals CP1 and CP2 are supplied to the suppress circuit 60 and the OR circuit 72.
  • the OR circuit 72 supplies the logical sum of the comparison signals CP1 and CP2 to the bypass device 2 as the drive command SB.
  • the short-circuit/surge detection circuit 50 detects the magnitude and direction of the current Ic flowing through the switching element Q or the freewheeling diode D based on the back electromotive force Vet generated in the parasitic inductance LE, and determines whether an abnormal current is flowing through them.
  • the magnitude and direction of the current Ic are determined using the parasitic inductance LE.
  • This parasitic inductance LE is parasitic as a wiring inductance of the power semiconductor module J1. Therefore, according to this embodiment, there is no need to provide an IGBT or a diode for current monitoring, and there is an advantage that costs can be reduced.
  • FIG. 6 is a diagram showing the relationship between the voltages and the like of each part in FIG.
  • Case #1 is a case in which the switching element Q is short-circuited.
  • a current Ic that exceeds the normal turn-on operation (case #2) flows through the switching element Q.
  • the increase rate (di/dt) of the current Ic is defined as positive when the current increases in the direction of Ic shown in FIG. Since this current Ic increases with time, the polarity of the back electromotive force Vet becomes negative and the polarity of the output voltage Vout becomes positive. Since the output voltage Vout becomes equal to or higher than the short-circuit determination voltage Vref1, the comparator 56 determines that an abnormality has occurred, and the comparison signal CP1 becomes "1". This activates the suppress circuit 60 .
  • Case #2 is a case in which the switching element Q is turned on.
  • the current Ic flowing through the switching element Q increases over time. Therefore, the polarity of the back electromotive force Vet becomes negative, and the polarity of the output voltage Vout becomes positive.
  • the output voltage Vout is less than the short-circuit determination voltage Vref1, it is determined to be normal, and the comparison signals CP1 and CP2 both become "0". Therefore, the suppress circuit 60 does not operate.
  • Case #3 is a case in which the switching element Q is turned off. In this case, the current Ic flowing through the switching element Q decreases over time. Therefore, the polarity of the back electromotive force Vet becomes positive, and the polarity of the output voltage Vout becomes negative. Since the output voltage Vout exceeds the surge determination voltage Vref2 (because the absolute value of the output voltage Vout is smaller than the absolute value of the surge determination voltage Vref2), it is determined to be normal, and the comparison signals CP1 and CP2 both become "0". Therefore, the suppress circuit 60 does not operate.
  • Case #4 is a case in which a surge current flows into the free wheel diode D.
  • This surge current occurs, for example, when the high potential side and the low potential side of the cell capacitor C1 in FIG. 3 are electrically short-circuited. That is, the assumed surge current is an excessive forward current that flows through the free wheel diode D and exceeds the rated current.
  • the current Ic decreases (its absolute value increases) over time, so the polarity of the back electromotive force Vet becomes positive and the polarity of the output voltage Vout becomes negative.
  • the output voltage Vout fluctuates beyond the normal turn-off range, so the output voltage Vout becomes equal to or less than the surge determination voltage Vref2 (the absolute value of the output voltage Vout becomes equal to or greater than the surge determination voltage Vref2).
  • the comparator 57 determines that an abnormality has occurred, the comparison signal CP2 becomes "1", and the suppress circuit 60 operates.
  • the suppress circuit 60 includes an NMOSFET 63, a gate control section 64, and a resistor 66 (second resistor).
  • a negative voltage Vm is applied to the source terminal of the NMOSFET 63 , and the drain terminal of the NMOSFET 63 is connected to the gate terminal G of the switching element Q via the resistor 66 .
  • the comparison signals CP1 and CP2 output by the comparators 56 and 57 are input to the gate control section 64 . Also, the output terminal of the gate control section 64 is connected to the gate terminals of the NMOSFET 43 and the NMOSFET 63, respectively.
  • the gate control section 64 holds the NMOSFET 63 in the ON state for a predetermined holding time T11. At this time, since the switching element Q is in a conducting state, the PMOSFET 42 controlling the gate terminal G is also in an ON state. Therefore, both the PMOSFET 42 and the NMOSFET 63 are turned on during the holding time T11. While the comparison signal CP1 was "0”, the gate voltage VGE was the positive voltage Vp, but when the comparison signal CP1 rises to "1", the gate voltage VGE drops to the suppress voltage Vsup shown in the following equation (4).
  • Vsup (Rsup/(Ron+Rsup)) ⁇ (Vp ⁇ Vm)+Vm (4)
  • the resistance value Rsup is the resistance value of the resistor 66 and the resistance value Ron is the resistance value of the resistor 45 .
  • the suppress voltage Vsup is preferably higher than the threshold voltage Vth1 (not shown) of the switching element Q and lower than the positive voltage Vp (that is, "Vth1 ⁇ Vsup ⁇ Vp").
  • the gate control unit 64 holds the NMOSFET 43 in the ON state for a predetermined holding time T11.
  • the gate voltage VGdE of the freewheeling diode D is held at the negative voltage Vm lower than the threshold voltage Vth2 for a predetermined holding time T12.
  • the injection of holes from the anode increases and the conductivity modulation inside the element is promoted, resulting in a decrease in the forward voltage VF.
  • the OR circuit 72 supplies the logical sum of the comparison signals CP1 and CP2 to the bypass device 2 as the drive command SB.
  • the drive command SB shown in FIG. 5 is any of the drive commands SBa to SBf (see FIGS. 3 and 4).
  • the bypass device 2 is in a non-conducting state if all the supplied drive commands SB are "0".
  • the bypass device 2 electrically short-circuits the input/output terminals T1 and T2 so that no significant voltage is applied to the power semiconductor module J1 when any of the drive commands SB becomes "1".
  • FIG. 7 is a diagram showing an example of waveforms of gate voltage VGE and current Ic of switching element Q.
  • the horizontal axis of FIG. 7 is time t, and the vertical axis is voltage and current.
  • the gate voltage VGE is equal to or lower than the threshold voltage Vth1 before time t10. Therefore, in the current waveform PI1 indicated by the solid line, the current Ic is "0" before time t10.
  • the current Ic increases as the gate voltage VGE rises thereafter.
  • the current Ic reaches the saturation current Ic1. After that, when the gate voltage VGE is lowered, the current Ic is lowered accordingly.
  • the current Ic becomes the saturation current Ic2.
  • a voltage waveform PV2 indicated by a dashed line in FIG. 7 is a voltage waveform when the gate voltage VGE is maintained at the positive voltage Vp even after time t12, and a current waveform PI2 is a current waveform in that case.
  • the saturation current of the switching element Q is proportional to (VGE-Vth1) 2 , and the current Ic in the figure is the saturation current of the switching element Q.
  • FIG. 8 is a diagram showing an example of forward voltage/current characteristics of the freewheeling diode D.
  • the horizontal axis of FIG. 8 is the forward voltage VF, and the vertical axis is the forward current IF.
  • the low injection characteristic PL (first forward voltage/current characteristic) in the figure is the characteristic when the gate voltage VGdE of the free wheel diode D is set to the positive side voltage Vp, that is, in the low injection mode.
  • the high injection characteristic PH (second forward voltage/current characteristic) is the characteristic when the gate voltage VGdE is set to the negative voltage Vm, that is, in the high injection mode.
  • the forward voltage VF for the same forward current IF can be lowered compared to the low injection characteristic PL.
  • the power consumption in the freewheeling diode D is proportional to the square of the forward voltage VF. Therefore, for example, when a surge current is generated in the freewheeling diode D, the high injection characteristic PH can significantly reduce the power consumption generated in the freewheeling diode D compared to the low injection characteristic PL.
  • FIG. 9 is an example of a waveform diagram of each part when a short circuit of the switching element Q occurs.
  • Voltage waveforms PV22 and PV26 indicated by solid lines in FIG. 9 are waveforms of back electromotive force Vet and output voltage Vout when a short circuit occurs in switching element Q.
  • FIG. Voltage waveforms PV24 and PV28 indicated by dashed lines are waveforms of back electromotive force Vet and output voltage Vout during normal operation when switching element Q is not short-circuited.
  • the suppress circuit 60 changes the gate voltage VGE of the switching element Q from the positive voltage Vp to the suppress voltage Vsup.
  • the energy consumed by the switching element Q can be instantaneously suppressed, and the switching element Q can have a high resistance.
  • the operation mode MD of the bypass device 2 is either an open mode MDO that puts the bypass device 2 in a high impedance state or a short mode MDS that puts the bypass device 2 in a shorted state. Then, normally (after time t20 in the illustrated example), the operation mode MD is the open mode MDO. However, at time t24 when the operation delay time Td has elapsed from time t22, the operation mode MD of the bypass device 2 becomes the short-circuit mode MDS.
  • the timing at which the suppression circuit 60 starts operating (time t22 in the illustrated example) is preferably earlier than the timing (time t24 in the illustrated example) in which the bypass device 2 enters the short-circuit mode MDS.
  • time t22 in the illustrated example is preferably earlier than the timing (time t24 in the illustrated example) in which the bypass device 2 enters the short-circuit mode MDS.
  • Td operation delay time
  • the switching element Q may be cut off by lowering the gate voltage VGE to the negative voltage Vm at an arbitrary timing (time t26 in the illustrated example). That is, in the gate control unit 64 of FIG. 5, it is preferable to set the holding time T11 for suppressing the switching element Q so as to satisfy "Td ⁇ T11". In other words, as shown in the figure, the relationship between the times should be "t22 ⁇ t24 ⁇ t26".
  • FIG. 10 is an example of a waveform diagram of each part when a surge current (excessive current) flows through the freewheeling diode D.
  • Voltage waveforms PV32 and PV36 indicated by solid lines in FIG. 10 are waveforms of back electromotive force Vet and output voltage Vout when a surge current occurs.
  • Voltage waveforms PV34 and PV38 indicated by dashed lines are waveforms of back electromotive force Vet and output voltage Vout during normal operation in which no surge current is generated.
  • the suppress circuit 60 holds the gate voltage VGdE of the free wheel diode D at the negative voltage Vm, which is less than the threshold voltage Vth2 (not shown), for the holding time T12.
  • the forward voltage/current characteristic of the freewheeling diode D changes from the low injection characteristic PL (see FIG. 8) to the high injection characteristic PH only for this holding time T12. That is, the energy consumed by the free-wheeling diode D is instantly suppressed, and the free-wheeling diode D instantly has a high resistance.
  • the operation mode MD of the bypass device 2 is normally the open mode MDO (after time t30 in the illustrated example). However, at time t34 when the operation delay time Td has elapsed from time t32, the operation mode MD of the bypass device 2 becomes the short-circuit mode MDS.
  • the timing (time t32 in the illustrated example) at which the suppress circuit 60 changes the gate voltage VGdE of the free wheel diode D to the negative voltage Vm is preferably earlier than the timing (time t34 in the illustrated example) at which the bypass device 2 enters the short-circuit mode MDS. In the configuration shown in FIG. 5, since there is an operation delay time Td for turning on the bypass device 2, this requirement is usually met.
  • the gate voltage VGdE of the freewheeling diode D should be returned to the positive voltage Vp at an arbitrary timing (time t36 in the illustrated example) to restore the characteristics of the freewheeling diode D to the low injection characteristics PL. That is, in the gate control unit 64 of FIG. 5, the holding time T12 for holding the gate voltage VGdE at the negative voltage Vm should be set so that "Td ⁇ T12". In other words, as shown in the figure, the relationship between the times should be "t32 ⁇ t34 ⁇ t36".
  • bypass device 2 a circuit other than the bypass thyristor may be applied. That is, any circuit can be applied as long as it can bypass between the input/output terminals T1 and T2 according to the drive command SB supplied from the gate drive circuit 3.
  • FIG. 1 A circuit other than the bypass thyristor may be applied. That is, any circuit can be applied as long as it can bypass between the input/output terminals T1 and T2 according to the drive command SB supplied from the gate drive circuit 3.
  • a mechanical switch such as a relay switch may be applied to the bypass device 2 if a sufficient current can flow.
  • a mechanical switch has a longer operation delay time Td (see FIGS. 9 and 10) than a semiconductor switch such as a bypass thyristor. Therefore, it may be difficult to short-circuit (bypass) a failed cell 1 before an open failure occurs.
  • the suppression circuit 60 prior to the operation of the bypass device 2, the suppression circuit 60 can increase the resistance of the switching element Q or the freewheeling diode D.
  • the power semiconductor module J1 can be explosion-proofed and the short circuit mode can be ensured before the cell 1 develops an open circuit failure. Therefore, even if an inexpensive mechanical switch is used, a highly reliable power converter 100 can be configured, and the cost can be reduced.
  • FIG. 11 is a circuit diagram of the gate drive circuit 3 and its periphery in the second embodiment.
  • a power semiconductor module J7 semiconductor device
  • a switching element Q7 switching function, semiconductor element
  • a freewheeling diode D are connected in antiparallel.
  • the switching element Q7 has two gate terminals that can be controlled independently of each other. They are called a gate terminal Gs (first gate terminal) and an auxiliary gate terminal Gc (second gate terminal).
  • the power semiconductor module J7 includes a gate control terminal Gd of the freewheeling diode D, a gate terminal Gs of the switching element Q7, and an auxiliary gate terminal Gc of the switching element Q7.
  • the gate drive circuit 3 includes a drive circuit 80 in place of the drive circuit 40 of the first embodiment in order to control voltages applied to these three terminals.
  • the drive circuit 80 includes a gate control section 88, NMOSFETs 81, 83 and 85, and PMOSFETs 82, 84 and 86.
  • the NMOSFET 81 and PMOSFET 82 control the voltage of the gate terminal Gs of the switching element Q7 with respect to the reference terminal SS, that is, the gate voltage VGsE.
  • the NMOSFET 83 and PMOSFET 84 control the voltage of the auxiliary gate terminal Gc of the switching element Q7 with respect to the reference terminal SS, that is, the auxiliary gate voltage VGcE.
  • the NMOSFET 85 and PMOSFET 86 control the voltage of the gate control terminal Gd of the free wheel diode D with respect to the reference terminal SS, that is, the gate voltage VGdE.
  • NMOSFETs 81, 83, 85 and PMOSFETs 82, 84, 86 may be simply referred to as "FETs 81-86".
  • a negative voltage Vm is applied to the source terminals of the NMOSFETs 81, 83 and 85, and a positive voltage Vp is applied to the source terminals of the PMOSFETs 82, 84 and 86.
  • the drain terminals of the NMOSFETs 81, 83, 85 and the drain terminals of the PMOSFETs 82, 84, 86 are connected to each other, and each connection point is connected to the gate terminal Gs of the switching element Q7, the auxiliary gate terminal Gc of the switching element Q7, and the gate control terminal Gd of the free wheel diode D, respectively.
  • Gate terminals of the FETs 81 to 86 are connected to a gate control section 88 .
  • a suppress circuit 90 is provided in place of the suppress circuit 60 (see FIG. 5) of the first embodiment, and the suppress circuit 90 includes a gate control section 98 .
  • the gate controller 98 controls the gate voltages of the NMOSFETs 81 , 83 and 85 prior to the gate controller 88 in the drive circuit 80 .
  • the configuration of the gate drive circuit 3 other than that described above is the same as that of the first embodiment.
  • the gate control unit 88 of the present embodiment complementarily turns on and off the PMOSFET 82 and the NMOSFET 81 based on the gate drive command signal from the control device 20.
  • the gate control unit 88 controls the gate voltage VGsE of the gate terminal Gs of the switching element Q7 with respect to the reference terminal SS, and controls the current conducting state of the switching element Q7 to be ON or OFF.
  • the control method of the gate control terminal Gd of the freewheeling diode D is the same as that of the first embodiment.
  • FIG. 12 is a diagram showing examples of waveforms of gate voltage VGsE, auxiliary gate voltage VGcE, and current Ic of switching element Q7.
  • the horizontal axis of FIG. 12 is time t, and the vertical axis is voltage and current.
  • the gate voltage VGsE in FIG. 12 is equal to or lower than the threshold voltage Vth1 before time t40.
  • the assist gate voltage VGcE is equal to or lower than the threshold voltage Vth1 before time t40. Therefore, in the current waveform PI41 indicated by the solid line, the current Ic is "0" before time t40.
  • the current Ic increases as the gate voltage VGsE and the auxiliary gate voltage VGcE rise thereafter.
  • the current Ic reaches the saturation current Ic41.
  • the assist gate voltage VGcE is lowered while maintaining the positive voltage Vp.
  • the current Ic is lowered.
  • the assist gate voltage VGcE becomes the negative voltage Vm at time t44, the current Ic becomes the saturation current Ic42.
  • the dashed voltage waveform PV42 shown in FIG. 12 is the voltage waveform when the assist gate voltage VGcE is maintained at the positive voltage Vp even after time t42, and the current waveform PI42 is the current waveform in that case. Therefore, by lowering the assist gate voltage VGcE from the positive side voltage Vp to the negative side voltage Vm, the saturation current of the switching element Q7 can be reduced by "Ic41-Ic42". As a result, the power consumption of the switching element Q7 can be greatly reduced, and the resistance of the switching element Q7 can be improved. Therefore, it is possible to detect the possibility of an open-circuit failure of the power semiconductor module J7 and to prevent the explosion, thereby enhancing the reliability of the cell 1.
  • FIG. 13 is an example of a waveform diagram of each part when a short circuit occurs in the switching element Q7.
  • Voltage waveforms PV52 and PV56 indicated by solid lines in FIG. 13 are waveforms of back electromotive force Vet and output voltage Vout when a short circuit occurs in switching element Q.
  • FIG. Voltage waveforms PV54 and PV58 indicated by dashed lines are waveforms of back electromotive force Vet and output voltage Vout during normal operation when switching element Q is not short-circuited.
  • the electron current supplied to the switching element Q7 from the auxiliary gate terminal Gc of the two gate terminals of the switching element Q7 becomes zero, and only the gate terminal Gs supplies the switching element Q7 with an electron current. Then, as shown in FIG. 12, the saturation current can be lowered from Ic41 to Ic42. As a result, the energy consumed by the switching element Q7 is instantly suppressed, and the switching element Q7 has a high resistance. Further, when the comparison signal CP1 becomes "1", the drive command SB supplied to the bypass device 2 also becomes "1" at time t52.
  • the operation mode MD of the bypass device 2 is the open mode MDO after time t50. However, at time t54 when the operation delay time Td has elapsed from time t52, the operation mode MD of the bypass device 2 becomes the short-circuit mode MDS. After the short-circuit mode of the cell 1 is ensured by the bypass device 2, the switching element Q may be cut off by lowering the gate voltage VGsE to the negative voltage Vm at an arbitrary timing (time t56 in the illustrated example). That is, in the gate control unit 98 of FIG. 11, it is preferable to set the holding time T21 for suppressing the switching element Q7 so as to satisfy "Td ⁇ T21".
  • the relationship between the times should be "t52 ⁇ t54 ⁇ t56".
  • the operation for preventing the open circuit failure of the cell 1 due to the surge current of the freewheeling diode D is the same as that of the first embodiment (see FIG. 10).
  • the saturation current of the switching element Q is suppressed by setting the gate voltage VGE (see FIG. 9) to the suppress voltage Vsup.
  • the saturation current of the switching element Q is proportional to (VGE-Vth1) 2
  • the saturation current Ic2 is affected by variations in the threshold voltage Vth1 of the switching element Q.
  • the saturation current Ic42 can be determined regardless of variations in the threshold voltage Vth1, so that more robust control can be achieved.
  • FIG. 14 is a circuit diagram of the gate drive circuit 3 and its peripheral essential parts in the third embodiment.
  • the third embodiment differs from the first embodiment in that the gate drive circuit 3 supplies the drive command SB to the control device 20 .
  • the control device 20 also includes the computer 980 (see FIG. 2) as described above.
  • the inside of the control device 20 in FIG. 14 shows the functions realized by the application program of the computer 980 .
  • the control device 20 includes a drive command totalization section 22, a cell voltage calculation section 24, and a system voltage setting section 26.
  • the drive command summing unit 22 adds the number of commands that are “1” among the drive commands SB received from each cell 1 (see FIG. 1), that is, the number of cells in which abnormal current is detected for each arm 10 .
  • the addition results for each arm 10 are assumed to be the number of abnormal cells N1, N2, N3, N4, N5, N6 (see FIG. 15).
  • the number of series cells in each arm 10 is Ncell, and the system DC voltage in the DC system 130 is Vsys.
  • the cell voltage calculator 24 calculates applied voltages V1, V2, V3, V4, V5, and V6 (see FIG. 15) per normal cell in each arm 10 based on the following equation (5).
  • the input/output terminals T1 and T2 are bypassed by the bypass device 2 (see FIG. 14), and no significant voltage is applied to the cell 1. Therefore, the applied voltage Vk per normal cell is increased. If the applied voltage Vk per normal cell exceeds the rated withstand voltage of the switching element Q and the freewheeling diode D, there arises a concern that the reliability of the normal cell may be lowered, such as dielectric breakdown of the semiconductor element.
  • the system voltage setting unit 26 reduces the system DC voltage Vsys so that "Vmax ⁇ Vcrit" is established.
  • the specified voltage Vcrit is lower than the rated withstand voltage of the switching element Q and the freewheeling diode D. FIG. As a result, even when the cell 1 detects an abnormal current, the reliability of the normal cell is not lowered, so that the power converter 100 can be continuously operated until the maintenance timing for replacing the abnormal cell with the normal cell.
  • the power conversion device 100 is connected between a pair of input/output terminals T1 and T2, and has a switching function (Q, Q7) for switching a current flowing in a first direction (T1 ⁇ T2), and a semiconductor device (J1, J7) having a diode function (D) whose forward direction is a second direction (T2 ⁇ T1) opposite to the first direction (T1 ⁇ T2), and ON/OFF of the switching function (Q, Q7).
  • a switching function Q, Q7 for switching a current flowing in a first direction (T1 ⁇ T2)
  • J1, J7 having a diode function (D) whose forward direction is a second direction (T2 ⁇ T1) opposite to the first direction (T1 ⁇ T2), and ON/OFF of the switching function (Q, Q7).
  • a drive circuit 40, 80 that controls the state and applies either a first forward voltage-current characteristic (PL) to the diode function (D) or a second forward voltage-current characteristic (PH) in which the forward voltage VF is lower than the first forward voltage-current characteristic (PL) for the same forward current IF, and a first overcurrent state (Vout ⁇ Vref1) for the current flowing in the first direction (T1 ⁇ T2).
  • PL forward voltage-current characteristic
  • PH second forward voltage-current characteristic
  • Vout ⁇ Vref1 first overcurrent state for the current flowing in the first direction
  • the switching function (Q) is realized by a voltage-controlled semiconductor element (Q) having a gate terminal G, and the protection unit (60) reduces the current flowing through the semiconductor element (Q) by lowering the gate voltage VGE applied to the gate terminal G when the first determination result (CP1) is affirmative.
  • the protection unit (60) reduces the current flowing through the semiconductor element (Q) by lowering the gate voltage VGE applied to the gate terminal G when the first determination result (CP1) is affirmative.
  • the drive circuit 40 includes a PMOSFET (42), a first resistor (45), and a first NMOSFET (41), which are sequentially connected in series between the positive voltage Vp and the negative voltage Vm.
  • a connection point 46 between the first resistor (45) and the first NMOSFET (41) is connected to the gate terminal G. It is more preferable to lower the gate voltage VGE by providing a second resistor (66) and a second NMOSFET (63) connected to each other, turning on the PMOSFET (42) and the second NMOSFET (63) simultaneously for a predetermined time, and applying a voltage corresponding to each resistance value of the first and second resistors (45, 66) to the gate terminal G. This makes it possible to control the gate voltage VGE with a simple circuit.
  • the switching function (Q7) is realized by a voltage-controlled semiconductor element (Q7) having a first gate terminal (Gs) and a second gate terminal (Gc) that are independently controllable, and that the protection section (90) cuts off the second gate terminal (Gc) when the first determination result (CP1) is affirmative, thereby reducing the current flowing through the semiconductor element (Q7).
  • the overcurrent determination unit (50) include an integration signal output unit (54) that outputs an integration signal (Vout) obtained by time-integrating the back electromotive force Vet generated in the parasitic inductance LE present on the low potential side of the semiconductor devices (J1, J7), and determination units (56, 57) that output the first and second determination results (CP1, CP2) based on the polarity and magnitude of the integration signal (Vout).
  • the parasitic inductance LE provided in the semiconductor devices (J1, J7) can be used to output the first and second determination results (CP1, CP2), so the cost of the power conversion device 100 can be reduced.
  • the bypass device 2 includes a bypass thyristor or a mechanical switch that allows bidirectional current flow. This allows cell 1 to be properly bypassed.
  • the power conversion device 100 further preferably includes a plurality of arms 10 each having a plurality of series-connected cells 1 and a plurality of bypass devices 2 connected to each cell 1, and a control device 20 for controlling the plurality of cells 1.
  • the plurality of cells 1 preferably includes a semiconductor device (J1, J7), drive circuits 40, 80, an overcurrent determination section (50), and a protection section (60, 90). This allows the power conversion device 100 to function as a modular multilevel converter (MMC).
  • MMC modular multilevel converter
  • control device 20 includes a cell voltage calculation unit 24 that calculates the applied voltage Vk per normal cell 1 in each arm 10 based on the number of bypass devices 2 in each arm 10 that are in a bypass state, and a system voltage setting unit 26 that sets the system DC voltage Vsys applied to each arm 10 so that the applied voltage Vk is equal to or lower than a predetermined specified voltage Vcrit. Accordingly, an appropriate system DC voltage Vsys can be set based on the number of bypass devices 2 in the bypass state.
  • the present invention is not limited to the embodiments described above, and various modifications are possible.
  • the above-described embodiments are exemplified for easy understanding of the present invention, and are not necessarily limited to those having all the described configurations.
  • part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • the control lines and information lines shown in the drawings are those considered to be necessary for explanation, and do not necessarily show all the control lines and information lines necessary on the product. In practice, it may be considered that almost all configurations are interconnected. Possible modifications to the above embodiment are, for example, the following.
  • the power converter 100 (see FIG. 1) has a total of three pairs of arms 10 of U-phase, V-phase, and W-phase in order to support a three-phase AC system 120 .
  • the power conversion device 100 may include a pair of upper and lower arms 10 corresponding to a single-phase AC system (not shown).
  • the semiconductor device is not limited to this, and may be applied as a semiconductor device having a switching element and a freewheeling diode mounted in separate packages.
  • the switching elements constituting the semiconductor device are not limited to IGBTs, but may be power MOSFETs.
  • Various diodes such as a pn junction diode, a Schottky barrier diode, and a diode using both a pn junction and a Schottky junction can be used as the freewheeling diode that constitutes the semiconductor device, as long as the forward voltage can be controlled by the control terminal.
  • Silicon (Si) can be used as a semiconductor material that constitutes the switching element and the freewheeling diode, and wide bandgap semiconductors such as silicon carbide (SiC) and gallium nitride (GaN) can also be used.
  • the cell 1 in each of the above-described embodiments includes the gate drive circuit 3 separate from the power semiconductor modules J1 and J7.
  • the gate drive circuit 3 may be housed inside the power semiconductor modules J1 and J7.
  • the free wheel diode D in each of the above-described embodiments has a gate control terminal Gd (see FIG. 5), and selects a high injection characteristic PH or a low injection characteristic PL (see FIG. 8) according to the gate voltage VGdE applied thereto.
  • Gd gate control terminal
  • a normal (two-terminal) diode has a feature that the higher the element temperature of the diode, the lower the forward voltage VF for the same forward current IF. Therefore, this feature may be used to select the high injection characteristic PH or the low injection characteristic PL.
  • a normal (two-terminal) diode is applied in place of the freewheeling diode D of each of the above embodiments, and depending on whether the diode is heated by a heater or the like, the high injection characteristic PH or the low injection characteristic PL may be selected.
  • the hardware of the control device 20 in the above embodiment can be realized by a general computer, the programs and the like for executing the various processes of the control device 20 described above may be stored in a storage medium or distributed via a transmission path.
  • control device 20 Each of the above-described processes of the control device 20 is described as software processing using a program in the above embodiment, but part or all of it may be replaced with hardware processing using ASIC (Application Specific Integrated Circuit) or FPGA (Field Programmable Gate Array).
  • ASIC Application Specific Integrated Circuit
  • FPGA Field Programmable Gate Array
  • control device 20 may be executed by a server computer via a network (not shown), and various data stored in the above embodiments may also be stored in the server computer.

Landscapes

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Abstract

信頼性の高い電力変換装置を提供する。そのため、第１の判定結果（ＣＰ１）が肯定である場合に第１の方向（Ｔ１→Ｔ２）に流れる電流を減少させ、第２の判定結果（ＣＰ２）が肯定である場合にダイオード機能（Ｄ）に第２の順方向電圧・電流特性（ＰＨ）を適用する保護部（６０）と、前記第１の判定結果（ＣＰ１）または前記第２の判定結果（ＣＰ２）が肯定になると、前記保護部（６０）が動作した後に一対の前記入出力端子（Ｔ１，Ｔ２）の間をバイパスするバイパス装置（２）と、を電力変換装置に設けた。

Description

電力変換装置
　本発明は、電力変換装置に関する。
　本技術分野の背景技術として、下記特許文献１の要約には、「モジュラーマルチレベル変換器を備えた電力変換装置では複数のスイッチング素子と直流コンデンサを組み合わせたセルが数多く使用されるため、スイッチング素子による導通損失が問題であり、複数のセルのそれぞれの端子間にバイパス回路を接続し、前記スイッチング素子を開閉するように制御すると共に、ゼロ電圧出力に制御されている前記セルに接続された前記バイパス回路を短絡するように制御して、導通損失を低減した。」と記載されている。
　また、下記特許文献２の要約には、「ＩＧＢＴ５ａと主ダイオード５ｂが逆並列に接続された半導体チップ５に、主ダイオード５ｂに流れる電流をモニタするためのダイオード５ｃを搭載し、外部抵抗９を介して主ダイオード５ｂと並列接続する。還流モード判定手段７は、外部抵抗９の両端の電圧が所定の基準電圧値よりも低い場合、電流が主ダイオード５ｂを還流する還流モードであると判定する。そして、遮断回路３は、入力回路２から駆動回路４へ送出された駆動信号を遮断する。これにより、還流モードである場合には、ＩＧＢＴ５ａがオンしないので、主ダイオード５ｂの順方向降下電圧の上昇を抑えることができる。」と記載されている。
　また、下記特許文献３の要約には、「低導通損失と低リカバリー損失を両立した性能を有し低消費電力化が可能な半導体装置及びそれを用いた電力変換装置を提供する。」と記載されている。
国際公開第２０１７／０７７９８３号 特開２００８－７２８４８号公報 特開２０１８－１１７０４４号公報
　ところで、上述した技術において、電力変換装置の信頼性を一層高めたいという要望がある。
　この発明は上述した事情に鑑みてなされたものであり、信頼性の高い電力変換装置を提供することを目的とする。
　上記課題を解決するため本発明の電力変換装置は、一対の入出力端子の間に接続され、第１の方向に流れる電流をスイッチングするスイッチング機能と、前記第１の方向とは逆方向の第２の方向を順方向とするダイオード機能と、を有する半導体装置と、前記スイッチング機能のオン／オフ状態を制御するとともに、前記ダイオード機能に対して、第１の順方向電圧・電流特性、または、同一の順方向電流に対して前記第１の順方向電圧・電流特性よりも順方向電圧が低くなる第２の順方向電圧・電流特性のうち何れかを適用する駆動回路と、前記第１の方向に流れる電流が第１の過電流状態であるか否かの第１の判定結果と、前記第２の方向に流れる電流が第２の過電流状態であるか否かの第２の判定結果と、を出力する過電流判定部と、前記第１の判定結果が肯定である場合に前記第１の方向に流れる電流を減少させ、前記第２の判定結果が肯定である場合に前記ダイオード機能に前記第２の順方向電圧・電流特性を適用する保護部と、前記第１の判定結果または前記第２の判定結果が肯定になると、前記保護部が動作した後に一対の前記入出力端子の間をバイパスするバイパス装置と、を備えることを特徴とする。
　本発明によれば、信頼性の高い電力変換装置を提供できる。
第１実施形態による電力変換装置の概略的な構成を示す回路図である。 コンピュータのブロック図である。 セルの一つの構成例の回路図である。 セルの他の構成例の回路図である。 ゲートドライブ回路およびその周辺の回路図である。 図５における各部の電圧等の関係を示す図である。 スイッチング素子のゲート電圧および電流の波形の例を示す図である。 還流ダイオードの順方向電圧／電流特性の例を示す図である。 スイッチング素子の短絡発生時における各部の波形図の一例である。 還流ダイオードにサージ電流が流れた場合の各部の波形図の一例である。 第２実施形態におけるゲートドライブ回路およびその周辺の回路図である。 スイッチング素子のゲート電圧、補助ゲート電圧、および電流の波形の例を示す図である。 スイッチング素子の短絡発生時における各部の波形図の一例である。 第３実施形態におけるゲートドライブ回路およびその周辺の要部の回路図である。 各アームと、異常セル数と、印加電圧と、の関係を示す図である。
［実施形態の概要］
　洋上風力や太陽光など再生可能エネルギーによる分散型発電の導入にともない、発電電力を安定的かつ効率的に送電するために高圧直流送電(ＨＶＤＣ; High Voltage Direct Current)が適用されている。近年ＨＶＤＣ向けの交直変換器には、モジュラーマルチレベル変換器（ＭＭＣ; Modular Multilevel Converter）が適用されることが多い。ＭＭＣにおいては、図１（詳細は後述する）に示すように、多数のセル１が直列接続されている。なお、セル１は、サブモジュールあるいは単位変換器とも称される。各セル１にはスイッチング素子としてパワー半導体モジュールが適用されている。
　パワー半導体としてはサイリスタに加え、低損失なＩＧＢＴ(絶縁ゲートバイポーラトランジスタ;Insulated Gate Biporlar Transistor)を適用したものが近年増えつつある。システム直流電圧が数百ｋＶになるＨＶＤＣでは、できるだけ定格耐圧の高いパワー半導体でＭＭＣのセルを構築し、セルの直列数を少なくして低コスト化することが望ましい。一方、パワー半導体を高耐圧化すると故障が発生した時の破壊規模も大きくなる。特に、セル内にて開放故障が起こると、システム直流電圧が故障セルに集中することで、当該セルでのアーク発生や、電気伝導性を含むガスの噴出が生じる。
　これにより、セルに絶縁破壊が起こると、破裂・火災等の事象に繋がりかねない。そこで、開放故障に至る前に、故障したセルを短絡(バイパス)処理し、ＭＭＣシステム全体としては運転を継続できるように構成することが一般的である。このように、ＭＭＣにはセルの高信頼化とシステムの継続運転が求められる。
　例えば、特許文献１に記載の技術を応用すると、セルの故障時にバイパス回路をオンしてパワー半導体に過大な電流が流れないように保護することが可能であると考えられる。しかし、特許文献１には、セルの故障を検知する方法やセル自体の信頼性を確保する手段については、特に言及されていない。また、特許文献２に記載の技術を応用すると、パワー半導体に流れる電流を検知できると考えられる。すなわち、電流モニタ用ダイオードに流れる電流値を検知して、パワー半導体に流れる電流の方向と大きさを検知できると考えられる。しかし、この方法では、主ダイオードとは別に、電流モニタ用ダイオードを設ける必要が生じる。
　そこで、後述する各実施形態は、パワー半導体モジュール等の半導体装置が開放故障に至る前に、その旨を検知して防爆し、ＭＭＣのセルを高信頼化できるようにした。より具体的には、パワー半導体モジュール内部の半導体チップの破壊、あるいはワイヤボンディングの溶断のような開放故障に至る前に、その引き金となる異常電流を早期に検知する。そして、後述する各実施形態においては、パワー半導体で消費されるエネルギーを瞬時に抑制してパワー半導体を高耐量化し、セルの開放故障を抑制する。
［第１実施形態］
〈第１実施形態の構成〉
　図１は、第１実施形態による電力変換装置１００の概略的な構成を示す回路図である。
　図１において、電力変換装置１００は、３相の交流系統１２０と直流系統１３０との間に接続されている。交流系統１２０は、例えば洋上風力発電システムなどの分散電源であってもよく、商用系統であってもよい。直流系統１３０は、例えば直流送電システムである。直流送電システムの一端に本実施形態の電力変換装置１００を接続し、他端に電力変換装置１００と同様の他の装置（図示せず）の直流側出力端子を接続してもよい。
　電力変換装置１００は、Ｕ相，Ｖ相，Ｗ相の交流端子３２Ｕ，３２Ｖ，３２Ｗと、正側の直流端子３４Ｐと、負側の直流端子３４Ｎと、制御装置２０と、正側のアーム１０Ｕ，１０Ｖ，１０Ｗと、負側のアーム１０Ｘ，１０Ｙ，１０Ｚと、リアクトル３０ＬＵ，３０ＬＶ，３０ＬＷ，３０ＬＸ，３０ＬＹ，３０ＬＺと、を備えている。
　なお、以下の説明において、同一または同様の機能、意義を有する複数の構成要素や情報等を、例えば「リアクトル３０ＬＵ，３０ＬＶ」のように、同一の符号に英字を付して、表記する場合がある。但し、これら複数の構成要素等を区別する必要がない場合には、例えば「リアクトル３０」のように、英字を省略して表記する場合がある。
　各アーム１０は、直列接続された複数の単位変換器であるセル１を備えている。図１の例では、簡易的にセルの直列数を「３」としている。そして、各々のセル１の入出力端子Ｔ１，Ｔ２には、間には、バイパス装置２が並列に接続されている。
　交流端子３２Ｕ，３２Ｖ，３２Ｗは、３相の交流系統１２０と電気的に接続される。正側の直流端子３４Ｐと負側の直流端子３４Ｎとは、直流系統１３０に電気的に接続される。
　Ｕ相正側のアーム１０Ｕの低電位側は、リアクトル３０ＬＵを介して交流端子３２Ｕと電気的に接続されている。Ｕ相正側のアーム１０Ｕの高電位側は、正側の直流端子３４Ｐと電気的に接続されている。Ｕ相負側のアーム１０Ｘの高電位側は、リアクトル３０ＬＸを介して交流端子３２Ｕと電気的に接続されている。Ｕ相負側のアーム１０Ｘの低電位側は、負側の直流端子３４Ｎと電気的に接続されている。
　同様に、Ｖ相正側のアーム１０Ｖの低電位側は、リアクトル３０ＬＶを介して交流端子３２Ｖと電気的に接続されている。Ｖ相正側のアーム１０Ｖの高電位側は、正側の直流端子３４Ｐと電気的に接続されている。Ｖ相負側のアーム１０Ｙの高電位側は、リアクトル３０ＬＹを介して交流端子３２Ｖと電気的に接続されている。Ｖ相負側のアーム１０Ｙの低電位側は、負側の直流端子３４Ｎと電気的に接続されている。
　同様に、Ｗ相正側のアーム１０Ｗの低電位側は、リアクトル３０ＬＷを介して交流端子３２Ｗと電気的に接続されている。Ｗ相正側のアーム１０Ｗの高電位側は、正側の直流端子３４Ｐと電気的に接続されている。Ｗ相負側のアーム１０Ｚの高電位側は、リアクトル３０ＬＺを介して交流端子３２Ｗと電気的に接続されている。Ｗ相負側のアーム１０Ｚの低電位側は、負側の直流端子３４Ｎと電気的に接続されている。
　制御装置２０は、外部から供給された指令値および電力変換装置１００において検出された各種検出値に基づいて、電力変換装置１００の動作を制御する。そのため、制御装置２０には、各相アームのセルに含まれるセルコンデンサ（詳細は後述する）の電圧、各相アームに流れる電流、系統電圧など種々の検出値が入力される。そして、制御装置２０は、各相のアーム１０に含まれるセル１に対して、ゲート信号を出力する。
　図２は、コンピュータ９８０のブロック図である。図１に示した制御装置２０は、図２に示すコンピュータ９８０を、１台または複数台備えている。
　図２において、コンピュータ９８０は、ＣＰＵ（Central Processing Unit）９８１と、記憶部９８２と、通信Ｉ／Ｆ（インタフェース）９８３と、入出力Ｉ／Ｆ９８４と、メディアＩ／Ｆ９８５と、を備える。ここで、記憶部９８２は、ＲＡＭ（Random Access Memory）９８２ａと、ＲＯＭ（Read Only Memory）９８２ｂと、ＨＤＤ（Hard Disk Drive）９８２ｃと、を備える。通信Ｉ／Ｆ９８３は、通信回路９８６に接続される。入出力Ｉ／Ｆ９８４は、入出力装置９８７に接続される。メディアＩ／Ｆ９８５は、記録媒体９８８からデータを読み書きする。ＲＯＭ９８２ｂには、ＣＰＵによって実行される制御プログラム、各種データ等が格納されている。ＣＰＵ９８１は、ＲＡＭ９８２ａに読み込んだアプリケーションプログラムを実行することにより、各種機能を実現する。
　図３は、セル１の一構成例の回路図である。
　図３においてセル１は、スイッチング素子Ｑａ，Ｑｂと、還流ダイオードＤａ，Ｄｂと、セルコンデンサＣ１と、ゲートドライブ回路３ａ，３ｂと、を備えている。スイッチング素子Ｑａ，Ｑｂは直列に接続され、Ｑａのエミッタ(低電位側)は、Ｑｂのコレクタ(高電位側)と電気的に接続されている。ゲートドライブ回路３ａ，３ｂは、スイッチング素子Ｑａ，Ｑｂを各々駆動する。Ｑａのコレクタは、セルコンデンサＣ１の高電位側と電気的に接続されている。また、Ｑｂのエミッタは、セルコンデンサＣ１の低電位側と電気的に接続されている。
　スイッチング素子Ｑａ，Ｑｂには、それぞれ還流ダイオードＤａ，Ｄｂが逆並列に接続されている。還流ダイオードＤａ，Ｄｂは、順方向電圧を制御するためのゲート制御端子Ｇｄを備えている。このような還流ダイオードＤａ，Ｄｂとしては、例えば上述した特許文献３に記載されているものを適用することができる。
　制御装置２０は、ゲートドライブ回路３ａ，３ｂに対して、スイッチング素子Ｑａ，Ｑｂおよび還流ダイオードＤａ，Ｄｂを制御するためのゲート駆動指令信号（符号なし）を供給する。ゲートドライブ回路３ａ，３ｂは、このゲート駆動指令信号に従って、スイッチング素子Ｑａ，Ｑｂのゲート端子Ｇ、および還流ダイオードＤａ，Ｄｂのゲート制御端子Ｇｄの電圧を制御する。これにより、ゲートドライブ回路３ａ，３ｂは、スイッチング素子Ｑａ，Ｑｂに流れる電流や、還流ダイオードＤａ，Ｄｂの順方向電圧等を制御する。なお、その詳細については後述する。
　スイッチング素子Ｑａ，Ｑｂの接続点は入出力端子Ｔ１に接続されている。また、セルコンデンサＣ１の低電位側には入出力端子Ｔ２が接続されている。また、上述したように、バイパス装置２は入出力端子Ｔ１，Ｔ２の間に接続されている。バイパス装置２は、例えば双方向に電流を流すことができるバイパスサイリスタであり、これは一対のサイリスタを逆並列接続して構成することができる。そこで、以下の説明では、バイパス装置２としてバイパスサイリスタを適用した場合の例を説明する。
　ゲートドライブ回路３ａ，３ｂは、それぞれ、二値信号である駆動指令ＳＢａ，ＳＢｂを出力する。そして、バイパス装置２は、駆動指令ＳＢａ，ＳＢｂのうち少なくとも一つが“１”であれば、入出力端子Ｔ１，Ｔ２の間を電気的に短絡し、セル１に有意な電圧が印加されないようにする。一方、全ての駆動指令ＳＢａ，ＳＢｂが共に“０”であれば、バイパス装置２はハイインピーダンス状態になり、バイパス装置２には有意な電流が流れなくなる。
　図４は、セル１の他の構成例の回路図である。すなわち、上述した図３はチョッパ回路によってセル１を構成した例であったが、図４はブリッジ回路によってセル１を構成した例である。
　図４においてセル１は、スイッチング素子Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆと、還流ダイオードＤｃ，Ｄｄ，Ｄｅ，Ｄｆと、セルコンデンサＣ２と、ゲートドライブ回路３ｃ，３ｄ，３ｅ，３ｆと、を備えている。
　ゲートドライブ回路３ｃ，３ｄ，３ｅ，３ｆは、それぞれスイッチング素子Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆを駆動する。スイッチング素子Ｑｃ，Ｑｄは直列接続され、同様にスイッチング素子Ｑｅ，Ｑｆも直列接続されている。すなわち、スイッチング素子Ｑｃ，Ｑｅのエミッタ(低電位側)は、それぞれスイッチング素子Ｑｄ，Ｑｆのコレクタ(高電位側)に接続されている。
　また、スイッチング素子Ｑｃ，Ｑｅのコレクタは、セルコンデンサＣ２の高電位側と電気的に接続されている。また、スイッチング素子Ｑｄ，Ｑｆのエミッタは、セルコンデンサＣ２の低電位側と電気的に接続されている。スイッチング素子Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆには、それぞれ、還流ダイオードＤｃ，Ｄｄ，Ｄｅ，Ｄｆが、逆並列に接続されている。また、スイッチング素子Ｑｃ，Ｑｄの接続点は入出力端子Ｔ１に電気的に接続され、スイッチング素子Ｑｅ，Ｑｆの接続点は入出力端子Ｔ２に電気的に接続されている。
　ゲートドライブ回路３ｃ，３ｄ，３ｅ，３ｆは、制御装置２０から供給されるゲート駆動指令信号（符号なし）に基づいて、スイッチング素子Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆのゲート端子Ｇと、還流ダイオードＤｃ，Ｄｄ，Ｄｅ，Ｄｆのゲート制御端子Ｇｄにそれぞれゲート駆動電圧を印加する。これにより、ゲートドライブ回路３ｃ～３ｆは、スイッチング素子Ｑｃ～Ｑｆに流れる電流や、還流ダイオードＤｃ～Ｄｆの順方向電圧を制御する。
　また、ゲートドライブ回路３ｃ～３ｆは、それぞれ、二値信号である駆動指令ＳＢｃ，ＳＢｄ，ＳＢｅ，ＳＢｆを出力する。バイパス装置２は、これら駆動指令ＳＢｃ～ＳＢｆのうち少なくとも一つが“１”であれば入出力端子Ｔ１，Ｔ２の間を電気的に短絡し、セル１に有意な電圧が印加されないようにする。一方、全ての駆動指令ＳＢｃ～ＳＢｆが“０”であれば、バイパス装置２はハイインピーダンス状態になり、バイパス装置２には有意な電流が流れなくなる。
　図５は、ゲートドライブ回路３およびその周辺の回路図である。図中のゲートドライブ回路３は、ゲートドライブ回路３ａ～３ｆ（図３，図４参照）の何れかである。同様に、スイッチング素子Ｑ（スイッチング機能、半導体素子）はスイッチング素子Ｑａ～Ｑｆの何れかであり、還流ダイオードＤ（ダイオード機能）は還流ダイオードＤａ～Ｄｆの何れかであり、駆動指令ＳＢは駆動指令ＳＢａ～～ＳＢｆの何れかである。また、図５においては、スイッチング素子ＱとしてＩＧＢＴを適用した例を説明する。
　図５において、ゲートドライブ回路３は、駆動回路４０と、短絡・サージ検知回路５０（過電流判定部）と、サプレス回路６０（保護部）と、電源部７０と、ＯＲ回路７２と、を備えている。電源部７０は、ゲートドライブ回路３内の各部に対して、所定の正側電圧Ｖｐおよび負側電圧Ｖｍを印加する。
　また、上述したスイッチング素子Ｑおよび還流ダイオードＤは、図示のパワー半導体モジュールＪ１（半導体装置）に含まれている。ここで、スイッチング素子Ｑのエミッタ端子と、パワー半導体モジュールＪ１の低電位側の出力端子Ｅとの間には、寄生インダクタンスＬＥが存在する。寄生インダクタンスＬＥは、例えば、スイッチング素子Ｑを構成するＩＧＢＴチップや還流ダイオードＤを構成するダイオードチップと、それらを実装しているパワー半導体モジュールの出力端子Ｅとの間の配線インダクタンスであり、通常は数ｎＨのインダクタンス値を有する。この寄生インダクタンスＬＥにおいて生じる逆起電力Ｖｅｔは、パワー半導体モジュールＪ１から出力される電流Ｉｃの微分結果に比例する。
　また、駆動回路４０は、ゲート制御部４８と、ＮＭＯＳＦＥＴ４１，４３と、ＰＭＯＳＦＥＴ４２，４４と、抵抗器４５（第１の抵抗器）と、を備えている。ここで、ＮＭＯＳＦＥＴ４１およびＰＭＯＳＦＥＴ４２は、スイッチング素子Ｑのゲート端子Ｇの電圧を制御するものである。また、ＮＭＯＳＦＥＴ４３およびＰＭＯＳＦＥＴ４４は、還流ダイオードＤのゲート制御端子Ｇｄの電圧を制御するものである。以下、ＮＭＯＳＦＥＴ４１，４３およびＰＭＯＳＦＥＴ４２，４４を単に「ＦＥＴ４１～４４」と称することがある。
　ＰＭＯＳＦＥＴ４２，４４のソース端子には正側電圧Ｖｐが印加され、ＮＭＯＳＦＥＴ４１，４３のソース端子には負側電圧Ｖｍが印加される。駆動回路４０における抵抗器４５とＮＭＯＳＦＥＴ４１との接続点４６は、スイッチング素子Ｑのゲート端子Ｇに接続されている。また、ＰＭＯＳＦＥＴ４４のドレイン端子はＮＭＯＳＦＥＴ４３のドレイン端子に接続されており、その接続点は還流ダイオードＤのゲート制御端子Ｇｄに接続されている。
　ゲート制御部４８は、制御装置２０と、各ＦＥＴ４１～４４のゲート端子と、の間に接続されている。ゲート制御部４８は、制御装置２０からのゲート駆動指令信号（符号なし）に基づいて、ＰＭＯＳＦＥＴ４２とＮＭＯＳＦＥＴ４１とを相補的にオン・オフ駆動する。これにより、ゲート制御部４８は、スイッチング素子Ｑの基準端子ＳＳに対するゲート端子Ｇの電圧、すなわちゲート電圧ＶＧＥを制御する。ここで、ゲート電圧ＶＧＥが所定の閾値電圧Ｖｔｈ１（図示せず）を超えると、スイッチング素子Ｑがオン状態になる。一方、ゲート電圧ＶＧＥが閾値電圧Ｖｔｈ１以下になると、スイッチング素子Ｑはオフ状態になり、電流Ｉｃを遮断する。
　また、ゲート制御部４８は、制御装置２０からのゲート駆動指令信号（符号なし）に基づいて、ＰＭＯＳＦＥＴ４４とＮＭＯＳＦＥＴ４３を相補的にオン・オフ駆動する。これにより、ゲート制御部４８は、還流ダイオードＤのゲート電圧ＶＧｄＥ（Ｑｂの基準端子ＳＳに対するゲート制御端子Ｇｄの電圧）を制御する。これにより、ゲート制御部４８は、還流ダイオードＤの電流導通時における順方向電圧ＶＦを制御する。
　還流ダイオードＤの電流導通時においてゲート電圧ＶＧｄＥが所定の閾値電圧Ｖｔｈ２（図示せず）を超えると、アノードからの少数キャリア（ホール）の注入量が減少して素子内部の伝導度変調が抑制される結果、順方向電圧ＶＦが高くなる。また還流ダイオードＤの電流導通時においてゲート電圧ＶＧｄＥが閾値電圧Ｖｔｈ２以下になると、ホールの注入量が増加して素子内部の伝導度変調が促進される結果、順方向電圧ＶＦが低くなる。
　また、短絡・サージ検知回路５０は、分圧抵抗器５１，５２と、積分回路５４（積分信号出力部）と、異常電流判定用のコンパレータ５６，５７（判定部）と、可変電圧源５８，５９と、を備えている。
　分圧抵抗器５１，５２は直列接続され、該直列回路は、スイッチング素子Ｑの基準端子ＳＳと、パワー半導体モジュールＪ１の出力端子Ｅと、に接続されている。また、分圧抵抗器５１，５２の接続点は、積分回路５４の入力端子に接続されている。分圧抵抗器５１，５２は、各々抵抗値Ｒ１，Ｒ２を有し、パワー半導体モジュールＪ１の寄生インダクタンスＬＥに生じる逆起電力Ｖｅｔを分圧し、その結果を積分回路５４に対する入力電圧Ｖｉｎとして出力する。
　ところで、寄生インダクタンスＬＥに生じる逆起電力Ｖｅｔは、下式（１）に示すようになる。
　
　　Ｖｅｔ　＝　－ＬＥ　×　ｄＩｃ／ｄｔ　…（１）
　
　また、分圧抵抗器５１，５２の抵抗値Ｒ１，Ｒ２の比（Ｒ１／Ｒ２）を分圧比αとすると、積分回路５４の入力電圧Ｖｉｎは、下式（２）に示すようになる。
　
　　Ｖｉｎ　＝　α × Ｖｅｔ　　　　　　　…（２）
　
　積分回路５４は、抵抗器５４２と、コンデンサ５４４と、オペアンプ５４６と、を備えている。抵抗器５４２は、分圧抵抗器５１，５２の接続点と、オペアンプ５４６の反転入力端子（－）と、に接続されている。また、オペアンプ５４６の非反転入力端子（＋）は、スイッチング素子Ｑの基準端子ＳＳに接続されている。これにより、積分回路５４は、入力電圧Ｖｉｎを時間積分し、その結果を出力電圧Ｖｏｕｔ（積分信号）として出力する。
　抵抗器５４２の抵抗値をＲとし、コンデンサ５４４の容量をＣとすると、出力電圧Ｖｏｕｔは、下式（３）に示すようになる。入力電圧Ｖｉｎは、パワー半導体モジュールＪ１の電流Ｉｃの微分結果に比例するため、出力電圧Ｖｏｕｔは、スイッチング素子Ｑまたは還流ダイオードＤに流れる電流Ｉｃに比例する電圧になる。
　
　　Ｖｏｕｔ　＝　－ (１／ＲＣ) × ∫ Ｖｉｎ ｄｔ　　　…（３）
　
　可変電圧源５８，５９の負極には、負側電圧Ｖｍが印加されている。可変電圧源５８の出力電圧と、負側電圧Ｖｍとの合計は、正値である短絡判定電圧Ｖｒｅｆ１になる。また、可変電圧源５９の出力電圧と、負側電圧Ｖｍとの合計は、負値であるサージ判定電圧Ｖｒｅｆ２になる。短絡判定電圧Ｖｒｅｆ１はコンパレータ５６の反転入力端子（－）に印加され、サージ判定電圧Ｖｒｅｆ２はコンパレータ５７の非反転入力端子（＋）に印加される。また、積分回路５４の出力端子は、コンパレータ５６の非反転入力端子（＋）と、コンパレータ５７の反転入力端子（－）と、に接続されている。
　これにより、コンパレータ５６は、短絡判定電圧Ｖｒｅｆ１と出力電圧Ｖｏｕｔとを比較し、「Ｖｏｕｔ≧Ｖｒｅｆ１」の場合に“１”になり、その他の場合に“０”になる比較信号ＣＰ１（第１の判定結果）を出力する。また、コンパレータ５７は、サージ判定電圧Ｖｒｅｆ２と出力電圧Ｖｏｕｔとを比較し、「Ｖｒｅｆ２≧Ｖｏｕｔ」の場合に“１”になり、その他の場合に“０”になる比較信号ＣＰ２（第２の判定結果）を出力する。
　比較信号ＣＰ１，ＣＰ２は、サプレス回路６０と、ＯＲ回路７２と、に供給される。ＯＲ回路７２は、比較信号ＣＰ１，ＣＰ２の論理和を駆動指令ＳＢとして、バイパス装置２に供給する。このように、短絡・サージ検知回路５０は、スイッチング素子Ｑまたは還流ダイオードＤに流れる電流Ｉｃの大きさと方向とを、寄生インダクタンスＬＥに生じる逆起電力Ｖｅｔに基づいて検知し、これらに異常電流が流れているか否かを判定する。
　このように、本実施形態においては、寄生インダクタンスＬＥを用いて電流Ｉｃの大きさと方向とを判別する。この寄生インダクタンスＬＥは、パワー半導体モジュールＪ１の配線インダクタンスとして寄生的に備わっているものである。従って、本実施形態によれば、電流モニタ用のＩＧＢＴやダイオードを設ける必要がなくなり、コストダウンを図れるという利点が生じる。
　図６は、図５における各部の電圧等の関係を示す図である。
　図６においては、ケース＃１～＃４に場合分けして、各部の電圧等の関係を示している。ケース＃１は、スイッチング素子Ｑに短絡が発生したケースである。この場合、スイッチング素子Ｑに、通常のターンオン動作（ケース＃２）を超える電流Ｉｃが流れる。ここで、電流Ｉｃの増加率(ｄｉ／ｄｔ)は、図５に示すＩｃの向きに電流が増加する場合を正と定義する。この電流Ｉｃは時間の経過とともに大きくなるため逆起電力Ｖｅｔの極性は負になり、出力電圧Ｖｏｕｔの極性は正になる。そして、出力電圧Ｖｏｕｔが短絡判定電圧Ｖｒｅｆ１以上になるため、コンパレータ５６によって異常が生じたと判定され、比較信号ＣＰ１が“１”になる。これにより、サプレス回路６０が作動する。
　また、ケース＃２は、スイッチング素子Ｑにターンオンが生じたケースである。この場合、スイッチング素子Ｑに流れる電流Ｉｃは、時間の経過とともに大きくなる。従って、逆起電力Ｖｅｔの極性は負になり、出力電圧Ｖｏｕｔの極性は正になる。しかし、通常のターンオン動作であれば、出力電圧Ｖｏｕｔは短絡判定電圧Ｖｒｅｆ１未満になるため、正常であると判定され、比較信号ＣＰ１，ＣＰ２は共に“０”になる。従って、サプレス回路６０は作動しない。
　また、ケース＃３は、スイッチング素子Ｑにターンオフが生じたケースである。この場合、スイッチング素子Ｑに流れる電流Ｉｃは、時間の経過とともに小さくなる。従って、逆起電力Ｖｅｔの極性は正になり、出力電圧Ｖｏｕｔの極性は負になる。そして、出力電圧Ｖｏｕｔがサージ判定電圧Ｖｒｅｆ２を超えるため（出力電圧Ｖｏｕｔの絶対値がサージ判定電圧Ｖｒｅｆ２の絶対値よりも小さいため）、正常であると判定され、比較信号ＣＰ１，ＣＰ２は共に“０”になる。従って、サプレス回路６０は作動しない。
　また、ケース＃４は、還流ダイオードＤにサージ電流が流入したケースである。このサージ電流は、例えば、図３においてセルコンデンサＣ１の高電位側と低電位側が電気的に短絡した場合等に発生する。すなわち、想定しているサージ電流は、還流ダイオードＤに流れる、定格電流を超える過大な順方向電流である。この場合、電流Ｉｃは時間の経過とともに小さくなる（絶対値は大きくなる）ため、逆起電力Ｖｅｔの極性は正になり、出力電圧Ｖｏｕｔの極性は負になる。サージ電流が流れる場合には、通常のターンオフの範囲を超えて出力電圧Ｖｏｕｔが変動するため、出力電圧Ｖｏｕｔがサージ判定電圧Ｖｒｅｆ２以下になる（出力電圧Ｖｏｕｔの絶対値がサージ判定電圧Ｖｒｅｆ２の絶対値以上になる）。これにより、コンパレータ５７によって異常が生じたと判定され、比較信号ＣＰ２が“１”になり、サプレス回路６０が作動する。
　図５に戻り、サプレス回路６０は、ＮＭＯＳＦＥＴ６３と、ゲート制御部６４と、抵抗器６６（第２の抵抗器）と、を備えている。
　ＮＭＯＳＦＥＴ６３のソース端子には、負側電圧Ｖｍが印加され、ＮＭＯＳＦＥＴ６３のドレイン端子は、抵抗器６６を介して、スイッチング素子Ｑのゲート端子Ｇに接続されている。ゲート制御部６４には、コンパレータ５６，５７が出力する比較信号ＣＰ１，ＣＰ２が入力される。また、ゲート制御部６４の出力端子は、ＮＭＯＳＦＥＴ４３およびＮＭＯＳＦＥＴ６３のゲート端子にそれぞれ接続されている。
　ゲート制御部６４は、比較信号ＣＰ１が“１”になると、ＮＭＯＳＦＥＴ６３を所定の保持時間Ｔ１１だけオン状態に保持する。このとき、スイッチング素子Ｑは導通状態であるため、ゲート端子Ｇを制御するＰＭＯＳＦＥＴ４２もオン状態になっている。従って、保持時間Ｔ１１の期間は、ＰＭＯＳＦＥＴ４２とＮＭＯＳＦＥＴ６３とは共にオン状態になる。比較信号ＣＰ１が“０”であった期間、ゲート電圧ＶＧＥは正側電圧Ｖｐであったが、比較信号ＣＰ１が“１”に立ち上がると、ゲート電圧ＶＧＥは、下式（４）に示すサプレス電圧Ｖｓｕｐに低下する。
　
　Ｖｓｕｐ ＝ （Ｒｓｕｐ／（Ｒｏｎ＋Ｒｓｕｐ））×（Ｖｐ－Ｖｍ）＋Ｖｍ　…（４）
　
　但し、式（４）において抵抗値Ｒｓｕｐは抵抗器６６の抵抗値であり、抵抗値Ｒｏｎは抵抗器４５の抵抗値である。なお、サプレス電圧Ｖｓｕｐは、スイッチング素子Ｑの閾値電圧Ｖｔｈ１（図示せず）よりも高くし、正側電圧Ｖｐよりも低い値にする（すなわち「Ｖｔｈ１＜Ｖｓｕｐ＜Ｖｐ」とする）と好ましい。
　また、ゲート制御部６４は、比較信号ＣＰ２が“１”になると、ＮＭＯＳＦＥＴ４３を、所定の保持時間Ｔ１１だけオン状態に保持する。その結果、還流ダイオードＤのゲート電圧ＶＧｄＥを、所定の保持時間Ｔ１２だけ閾値電圧Ｖｔｈ２よりも低い負側電圧Ｖｍに保持する。これにより、還流ダイオードＤにおいては、アノードからのホールの注入が増加して素子内部の伝導度変調が促進される結果、順方向電圧ＶＦが低下する。
　順方向電圧ＶＦが低下することにより、サージ電流が流れている還流ダイオードＤにおいて発生する消費電力を大幅に低減することができる。これにより、還流ダイオードＤの耐量が向上するため、パワー半導体モジュールＪ１が開放故障に至る前にその可能性を検知して防爆し、セル１の信頼性を高めることができる。
　また、ＯＲ回路７２は、比較信号ＣＰ１，ＣＰ２の論理和を駆動指令ＳＢとしてバイパス装置２に供給する。上述したように、図５に示す駆動指令ＳＢは、駆動指令ＳＢａ～～ＳＢｆ（図３、図４参照）の何れかである。バイパス装置２は、供給された全ての駆動指令ＳＢが“０”であれば、非導通状態になる。一方、バイパス装置２は、何れかの駆動指令ＳＢが“１”になると、入出力端子Ｔ１，Ｔ２を電気的に短絡し、パワー半導体モジュールＪ１に有意な電圧が印加されないようにする。これにより、図１に示す電力変換装置１００を構成するセル１のうち何れかに異常が発生した場合であっても、当該セル１に設けられたバイパス装置２にて入力と出力をバイパスさせることにより、ＭＭＣシステムである電力変換装置１００としては運転を継続できる。
　図７は、スイッチング素子Ｑのゲート電圧ＶＧＥおよび電流Ｉｃの波形の例を示す図である。
　図７の横軸は時刻ｔであり、縦軸は電圧および電流である。図７に示す実線の電圧波形ＰＶ１において、時刻ｔ10以前にはゲート電圧ＶＧＥは閾値電圧Ｖｔｈ１以下である。従って、実線で示す電流波形ＰＩ１において、時刻ｔ10以前には電流Ｉｃは「０」になっている。時刻ｔ10においてゲート電圧ＶＧＥが閾値電圧Ｖｔｈ１を超えると、それ以降はゲート電圧ＶＧＥの上昇に伴って電流Ｉｃが増加する。そして、時刻ｔ12においてゲート電圧ＶＧＥが正側電圧Ｖｐに達すると、電流Ｉｃは飽和電流Ｉｃ１に達する。その後、ゲート電圧ＶＧＥを低下させてゆくと、これに伴って電流Ｉｃが低下してゆく。そして、時刻ｔ14にゲート電圧ＶＧＥがサプレス電圧Ｖｓｕｐになると、電流Ｉｃは飽和電流Ｉｃ２になる。
　図７に示す破線の電圧波形ＰＶ２は、時刻ｔ12以降もゲート電圧ＶＧＥを正側電圧Ｖｐに維持した場合の電圧波形であり、電流波形ＰＩ２はその場合の電流波形である。スイッチング素子Ｑの飽和電流は(ＶＧＥ－Ｖｔｈ１)2に比例し、図中の電流Ｉｃは、スイッチング素子Ｑの飽和電流である。従って、ゲート電圧ＶＧＥを正側電圧Ｖｐからサプレス電圧Ｖｓｕｐに下げることにより、「Ｉｃ１－Ｉｃ２」だけ、スイッチング素子Ｑの飽和電流を低減させることができる。これにより、スイッチング素子Ｑにおける消費電力を大幅に低減することができ、スイッチング素子Ｑの耐量を向上できる。従って、パワー半導体モジュールＪ１が開放故障に至る前にその可能性を検知して防爆し、セル１の信頼性を高めることができる。
　図８は、還流ダイオードＤの順方向電圧／電流特性の例を示す図である。
　図８の横軸は順方向電圧ＶＦであり、縦軸は順方向電流ＩＦである。図中の低注入特性ＰＬ（第１の順方向電圧・電流特性）は、還流ダイオードＤのゲート電圧ＶＧｄＥを正側電圧Ｖｐに設定した場合、すなわち低注入モードにおける特性である。また、高注入特性ＰＨ（第２の順方向電圧・電流特性）は、ゲート電圧ＶＧｄＥを負側電圧Ｖｍに設定した場合、すなわち高注入モードにおける特性である。同図から明らかなように、高注入特性ＰＨを採用すると、低注入特性ＰＬと比較して、同一の順方向電流ＩＦに対する順方向電圧ＶＦを低くすることができる。還流ダイオードＤにおける消費電力は順方向電圧ＶＦの二乗に比例する。従って、例えば還流ダイオードＤにサージ電流が発生している場合、高注入特性ＰＨによれば、低注入特性ＰＬと比較して、還流ダイオードＤにて発生する消費電力を大幅に低減できる。
　図９は、スイッチング素子Ｑの短絡発生時における各部の波形図の一例である。
　図９において実線で示す電圧波形ＰＶ２２，ＰＶ２６は、スイッチング素子Ｑにて短絡が発生した場合における逆起電力Ｖｅｔおよび出力電圧Ｖｏｕｔの波形である。また、破線で示す電圧波形ＰＶ２４，ＰＶ２８は、スイッチング素子Ｑにて短絡が発生していない通常動作時における逆起電力Ｖｅｔおよび出力電圧Ｖｏｕｔの波形である。
　図９の時刻ｔ20において、スイッチング素子Ｑ（図５参照）に短絡が発生したとする。すると、電圧波形ＰＶ２２に示すように、寄生インダクタンスＬＥにおける逆起電力Ｖｅｔが負方向に立ち下がる。（逆起電力Ｖｅｔの絶対値は大きくなる）。これにより、図５の積分回路５４の出力電圧Ｖｏｕｔは、電圧波形ＰＶ２６に示すように、時間の経過とともに上昇する。この出力電圧Ｖｏｕｔは、電流Ｉｃに比例する値になる。時刻ｔ22において、出力電圧Ｖｏｕｔが短絡判定電圧Ｖｒｅｆ１を超えると、比較信号ＣＰ１（図５参照）が“１”になる。すると、サプレス回路６０によってスイッチング素子Ｑのゲート電圧ＶＧＥが、正側電圧Ｖｐからサプレス電圧Ｖｓｕｐに変更される。これにより、スイッチング素子Ｑで消費されるエネルギーを瞬時に抑制することができ、スイッチング素子Ｑを高耐量化することが可能である。
　また、比較信号ＣＰ１が“１”になると、バイパス装置２に供給される駆動指令ＳＢも時刻ｔ22に“１”になる。図９においてバイパス装置２の動作モードＭＤは、バイパス装置２をハイインピーダンス状態にするオープンモードＭＤＯ、またはバイパス装置２を短絡状態にする短絡モードＭＤＳのうち何れかである。そして、通常は（図示の例では時刻ｔ20以降は）、動作モードＭＤはオープンモードＭＤＯである。しかし、時刻ｔ22から動作遅延時間Ｔｄが経過した時刻ｔ24において、バイパス装置２の動作モードＭＤは短絡モードＭＤＳになる。
　サプレス回路６０が動作を開始するタイミング（図示の例では時刻ｔ22）は、バイパス装置２が短絡モードＭＤＳになるタイミング（図示の例では時刻ｔ24）よりも早いほうが望ましい。図５に示す構成においては、バイパス装置２がオンするための動作遅延時間Ｔｄが存在するため、この要請は通常は満たされる。これにより、スイッチング素子Ｑで消費されるエネルギーを早いタイミングで抑制することができ、パワー半導体モジュールＪ１が開放故障に至る前にパワー半導体モジュールＪ１を防爆できる可能性を高めることができる。
　バイパス装置２によってセル１の短絡モードが保障された後は、任意のタイミング（図示の例では時刻ｔ26）においてゲート電圧ＶＧＥを負側電圧Ｖｍに下げることにより、スイッチング素子Ｑを遮断するとよい。すなわち、図５のゲート制御部６４においては、スイッチング素子Ｑをサプレスする保持時間Ｔ１１を「Ｔｄ＜Ｔ１１」となるように設定するとよい。換言すれば、図示のように、各時刻の関係は、「ｔ22＜ｔ24＜ｔ26」にするとよい。
　また、図中の電圧波形ＰＶ２８に示すように、通常動作時においても、スイッチング素子Ｑのターンオン時に、寄生インダクタンスＬＥにおいて基準端子ＳＳから見て負極性の逆起電力Ｖｅｔが発生する。但し、電圧波形ＰＶ２８に示すように、通常動作時においては逆起電力Ｖｅｔの積分結果である出力電圧Ｖｏｕｔが短絡判定電圧Ｖｒｅｆ１未満になる。すなわち、図９の電圧波形ＰＶ２８の特性が得られるように積分回路５４（図５参照）における各定数が設定されている。従って通常動作時においてサプレス回路６０およびバイパス装置２が作動することはなく、セル１は通常通り運転を継続する。
　図１０は、還流ダイオードＤにサージ電流（過大な電流）が流れた場合の各部の波形図の一例である。
　図１０において実線で示す電圧波形ＰＶ３２，ＰＶ３６は、サージ電流が発生した場合における逆起電力Ｖｅｔおよび出力電圧Ｖｏｕｔの波形である。また、破線で示す電圧波形ＰＶ３４，ＰＶ３８は、サージ電流が発生していない通常動作時における逆起電力Ｖｅｔおよび出力電圧Ｖｏｕｔの波形である。
　図１０の時刻ｔ30において、還流ダイオードＤにサージ電流が流れたとする。すると、電圧波形ＰＶ３２に示すように、寄生インダクタンスＬＥにおける逆起電力Ｖｅｔが正方向に立ち上がる。これにより、電圧波形ＰＶ３６に示すように、出力電圧Ｖｏｕｔは、時間の経過とともに低下する。上述したように、この出力電圧Ｖｏｕｔは、電流Ｉｃに比例する値になる。
　時刻ｔ32において出力電圧Ｖｏｕｔがサージ判定電圧Ｖｒｅｆ２未満になると（Ｖｏｕｔの絶対値がＶｒｅｆ２の絶対値を超えると）、比較信号ＣＰ２（図５参照）が“１”になる。すると、サプレス回路６０によって還流ダイオードＤのゲート電圧ＶＧｄＥは、保持時間Ｔ１２だけ、閾値電圧Ｖｔｈ２（図示せず）未満である負側電圧Ｖｍに保持される。これにより、この保持時間Ｔ１２だけ、還流ダイオードＤの順方向電圧／電流特性は、低注入特性ＰＬ（図８参照）から高注入特性ＰＨに変化する。すなわち、還流ダイオードＤで消費されるエネルギーは瞬時に抑制され、還流ダイオードＤが瞬時に高耐量化する。
　上述したように、バイパス装置２の動作モードＭＤは通常は（図示の例では時刻ｔ30以降は）、オープンモードＭＤＯである。しかし、時刻ｔ32から動作遅延時間Ｔｄが経過した時刻ｔ34において、バイパス装置２の動作モードＭＤは短絡モードＭＤＳになる。サプレス回路６０が還流ダイオードＤのゲート電圧ＶＧｄＥを負側電圧Ｖｍに変更するタイミング（図示の例では時刻ｔ32）は、バイパス装置２が短絡モードＭＤＳになるタイミング（図示の例では時刻ｔ34）よりも早いほうが望ましい。図５に示す構成においては、バイパス装置２がオンするための動作遅延時間Ｔｄが存在するため、この要請は通常は満たされる。
　バイパス装置２によってセル１の短絡モードが保障された後は、任意のタイミング（図示の例では時刻ｔ36）において還流ダイオードＤのゲート電圧ＶＧｄＥを正側電圧Ｖｐに戻し、還流ダイオードＤの特性を低注入特性ＰＬに戻すとよい。すなわち、図５のゲート制御部６４においては、ゲート電圧ＶＧｄＥを負側電圧Ｖｍに保持する保持時間Ｔ１２を「Ｔｄ＜Ｔ１２」となるように設定するとよい。換言すれば、図示のように、各時刻の関係は、「ｔ32＜ｔ34＜ｔ36」にするとよい。
　また、図１０における破線の電圧波形ＰＶ３４，ＰＶ３８に示すように、通常動作時においても、還流ダイオードＤに電流が還流する際、寄生インダクタンスＬＥにおいて基準端子ＳＳから見て正極性の逆起電力Ｖｅｔが発生する。但し、通常動作時においては、逆起電力Ｖｅｔの積分結果である出力電圧Ｖｏｕｔはサージ判定電圧Ｖｒｅｆ２を超えたままになる。すなわち、図示の電圧波形ＰＶ３８が実現するように積分回路５４の各定数が設定されている。従って通常動作時においてサプレス回路６０およびバイパス装置２が作動することはなく、セル１は通常通り運転を継続する。
　図３～図５に示した例においては、双方向に電流を流すことができるバイパスサイリスタをバイパス装置２として適用する例を説明した。しかし、バイパス装置２として、バイパスサイリスタ以外の回路を適用してもよい。すなわち、ゲートドライブ回路３から供給された駆動指令ＳＢに応じて、入出力端子Ｔ１，Ｔ２間をバイパスできる回路であれば、任意の回路を適用することができる。
　例えば、十分な電流を流せる場合には、バイパス装置２にはリレースイッチ等の機械式スイッチを適用してもよい。一般に、機械式スイッチは、バイパスサイリスタ等の半導体スイッチと比較して、動作遅延時間Ｔｄ（図９，図１０参照）が長いため、故障したセル１が開放故障に至る前に短絡（バイパス）処理を行うことが困難になる場合がある。これに対して、本実施形態によれば、バイパス装置２の動作に先行して、サプレス回路６０によってスイッチング素子Ｑまたは還流ダイオードＤを高耐量化できる。このため、動作遅延時間Ｔｄが大きいバイパス装置２を適用したとしても、セル１が開放故障に至る前にパワー半導体モジュールＪ１を防爆して、短絡モードを保障することが可能である。従って、安価な機械式スイッチを用いた場合であっても、信頼性の高い電力変換装置１００を構成でき、その低コスト化を図ることができる。
［第２実施形態］
　次に、第２実施形態について説明する。なお、以下の説明において、上述した第１実施形態の各部に対応する部分には同一の符号を付し、その説明を省略する場合がある。第２実施形態による電力変換装置１００の全体構成およびセル１の構成は第１実施形態のもの（図１～図４）と同様である。但し、以下説明するように、ゲートドライブ回路３の構成は第１実施形態のものとは異なる。
　図１１は、第２実施形態におけるゲートドライブ回路３およびその周辺の回路図である。
　本実施形態においては、パワー半導体モジュールＪ１（図５参照）に代えて、パワー半導体モジュールＪ７（半導体装置）が適用される。パワー半導体モジュールＪ７においては、スイッチング素子Ｑ７（スイッチング機能、半導体素子）と、還流ダイオードＤとが逆並列に接続されている。スイッチング素子Ｑ７は、互いに独立に制御可能な２つのゲート端子を備えている。それらをゲート端子Ｇｓ（第１のゲート端子）および補助ゲート端子Ｇｃ（第２のゲート端子）と呼ぶ。
　従って、パワー半導体モジュールＪ７は、還流ダイオードＤのゲート制御端子Ｇｄと、スイッチング素子Ｑ７のゲート端子Ｇｓと、スイッチング素子Ｑ７の補助ゲート端子Ｇｃと、を備えている。そして、ゲートドライブ回路３はこれら３つの端子に印加する電圧を制御するために、第１実施形態の駆動回路４０に代えて、駆動回路８０を備えている。駆動回路８０は、ゲート制御部８８と、ＮＭＯＳＦＥＴ８１，８３，８５と、ＰＭＯＳＦＥＴ８２，８４，８６と、を備えている。
　ここでＮＭＯＳＦＥＴ８１およびＰＭＯＳＦＥＴ８２は、基準端子ＳＳに対するスイッチング素子Ｑ７のゲート端子Ｇｓの電圧、すなわちゲート電圧ＶＧｓＥを制御するものである。また、ＮＭＯＳＦＥＴ８３およびＰＭＯＳＦＥＴ８４は、基準端子ＳＳに対するスイッチング素子Ｑ７の補助ゲート端子Ｇｃの電圧、すなわち補助ゲート電圧ＶＧｃＥを制御するものである。また、ＮＭＯＳＦＥＴ８５およびＰＭＯＳＦＥＴ８６は、基準端子ＳＳに対する還流ダイオードＤのゲート制御端子Ｇｄの電圧、すなわちゲート電圧ＶＧｄＥを制御するものである。以下、ＮＭＯＳＦＥＴ８１，８３，８５およびＰＭＯＳＦＥＴ８２，８４，８６を単に「ＦＥＴ８１～８６」と称することがある。
　ＮＭＯＳＦＥＴ８１，８３，８５のソース端子には負側電圧Ｖｍが印加され、ＰＭＯＳＦＥＴ８２，８４，８６のソース端子には正側電圧Ｖｐが印加されている。また、ＮＭＯＳＦＥＴ８１，８３，８５のドレイン端子と、ＰＭＯＳＦＥＴ８２，８４，８６のドレイン端子と、は各々接続され、各接続点がスイッチング素子Ｑ７のゲート端子Ｇｓ、スイッチング素子Ｑ７の補助ゲート端子Ｇｃ、および還流ダイオードＤのゲート制御端子Ｇｄに、それぞれ接続されている。また、各ＦＥＴ８１～８６のゲート端子はゲート制御部８８に接続されている。
　また、本実施形態においては、第１実施形態のサプレス回路６０（図５参照）に代えてサプレス回路９０が設けられており、サプレス回路９０は、ゲート制御部９８を備えている。ゲート制御部９８は、駆動回路８０内のゲート制御部８８に優先して、ＮＭＯＳＦＥＴ８１，８３，８５のゲート電圧を制御する。
　上述した以外のゲートドライブ回路３の構成は、第１実施形態のものと同様である。そして、第１実施形態のゲート制御部４８（図５参照）と同様に、本実施形態のゲート制御部８８は、制御装置２０からのゲート駆動指令信号に基づいて、ＰＭＯＳＦＥＴ８２とＮＭＯＳＦＥＴ８１とを相補的にオン・オフ駆動する。これにより、ゲート制御部８８は、スイッチング素子Ｑ７のゲート端子Ｇｓの基準端子ＳＳに対するゲート電圧ＶＧｓＥを制御し、スイッチング素子Ｑ７の電流の導通状態をオンまたはオフに制御する。還流ダイオードＤのゲート制御端子Ｇｄの制御方法は、第１実施形態のものと同様である。
　図１２は、スイッチング素子Ｑ７のゲート電圧ＶＧｓＥ、補助ゲート電圧ＶＧｃＥ、および電流Ｉｃの波形の例を示す図である。
　図１２の横軸は時刻ｔであり、縦軸は電圧および電流である。図１２のゲート電圧ＶＧｓＥは、時刻ｔ40以前には閾値電圧Ｖｔｈ１以下である。同様に、実線の電圧波形ＰＶ４１において、補助ゲート電圧ＶＧｃＥは、時刻ｔ40以前には閾値電圧Ｖｔｈ１以下である。従って、実線で示す電流波形ＰＩ４１において、時刻ｔ40以前には電流Ｉｃは「０」になっている。
　時刻ｔ40においてゲート電圧ＶＧｓＥおよび補助ゲート電圧ＶＧｃＥが閾値電圧Ｖｔｈ１を超えると、それ以降はゲート電圧ＶＧｓＥおよび補助ゲート電圧ＶＧｃＥの上昇に伴って電流Ｉｃが増加する。そして、時刻ｔ42においてゲート電圧ＶＧｓＥおよび補助ゲート電圧ＶＧｃＥが正側電圧Ｖｐに達すると、電流Ｉｃは飽和電流Ｉｃ４１に達する。その後、補助ゲート電圧ＶＧｃＥを正側電圧Ｖｐに維持しつつ補助ゲート電圧ＶＧｃＥを低下させてゆくと、電流Ｉｃが低下してゆく。そして、時刻ｔ44に補助ゲート電圧ＶＧｃＥが負側電圧Ｖｍになると、電流Ｉｃは飽和電流Ｉｃ４２になる。
　図１２に示す破線の電圧波形ＰＶ４２は、時刻ｔ42以降も補助ゲート電圧ＶＧｃＥを正側電圧Ｖｐに維持した場合の電圧波形であり、電流波形ＰＩ４２はその場合の電流波形である。従って、補助ゲート電圧ＶＧｃＥを正側電圧Ｖｐから負側電圧Ｖｍに下げることにより、「Ｉｃ４１－Ｉｃ４２」だけ、スイッチング素子Ｑ７の飽和電流を低減させることができる。これにより、スイッチング素子Ｑ７における消費電力を大幅に低減することができ、スイッチング素子Ｑ７の耐量を向上できる。従って、パワー半導体モジュールＪ７が開放故障に至る前にその可能性を検知して防爆し、セル１の信頼性を高めることができる。
　図１３は、スイッチング素子Ｑ７の短絡発生時における各部の波形図の一例である。
　図１３において実線で示す電圧波形ＰＶ５２，ＰＶ５６は、スイッチング素子Ｑにて短絡が発生した場合における逆起電力Ｖｅｔおよび出力電圧Ｖｏｕｔの波形である。また、破線で示す電圧波形ＰＶ５４，ＰＶ５８は、スイッチング素子Ｑにて短絡が発生していない通常動作時における逆起電力Ｖｅｔおよび出力電圧Ｖｏｕｔの波形である。
　図１３の時刻ｔ50において、スイッチング素子Ｑ７（図１１参照）に短絡が発生したとする。すると、電圧波形ＰＶ５２に示すように、寄生インダクタンスＬＥにおける逆起電力Ｖｅｔが負方向に立ち下がる。これにより、図１１の積分回路５４の出力電圧Ｖｏｕｔは、電圧波形ＰＶ５６に示すように、時間の経過とともに上昇する。この出力電圧Ｖｏｕｔは、電流Ｉｃに比例する値になる。時刻ｔ52において、出力電圧Ｖｏｕｔが短絡判定電圧Ｖｒｅｆ１を超えると、比較信号ＣＰ１（図１１参照）が“１”になる。すると、時刻ｔ52においては、サプレス回路９０によってスイッチング素子Ｑ７の補助ゲート端子Ｇｃの電圧である補助ゲート電圧ＶＧｃＥがＶｐからＶｍに低下する。
　このとき、スイッチング素子Ｑ７の２つのゲート端子のうち、補助ゲート端子Ｇｃがスイッチング素子Ｑ７に供給していた電子電流がゼロになり、ゲート端子Ｇｓのみがスイッチング素子Ｑ７に電子電流を供給する状態になる。すると、図１２に示したように、飽和電流をＩｃ４１からＩｃ４２に下げることができる。これにより、スイッチング素子Ｑ７で消費されるエネルギーを瞬時に抑制して、スイッチング素子Ｑ７が高耐量化される。また、比較信号ＣＰ１が“１”になると、バイパス装置２に供給される駆動指令ＳＢも時刻ｔ52に“１”になる。
　図１３においてバイパス装置２の動作モードＭＤは、時刻ｔ50以降はオープンモードＭＤＯである。しかし、時刻ｔ52から動作遅延時間Ｔｄが経過した時刻ｔ54において、バイパス装置２の動作モードＭＤは短絡モードＭＤＳになる。バイパス装置２によってセル１の短絡モードが保障された後は、任意のタイミング（図示の例では時刻ｔ56）においてゲート電圧ＶＧｓＥを負側電圧Ｖｍに下げることにより、スイッチング素子Ｑを遮断するとよい。すなわち、図１１のゲート制御部９８においては、スイッチング素子Ｑ７をサプレスする保持時間Ｔ２１を「Ｔｄ＜Ｔ２１」となるように設定するとよい。換言すれば、図示のように、各時刻の関係は、「ｔ52＜ｔ54＜ｔ56」にするとよい。なお、本実施形態において、還流ダイオードＤのサージ電流に起因してセル１の開放故障を防止するための動作は、第１実施形態のもの（図１０参照）と同様である。
　上述した第１実施形態においては、ゲート電圧ＶＧＥ（図９参照）をサプレス電圧Ｖｓｕｐに設定してスイッチング素子Ｑの飽和電流を抑制した。しかし、スイッチング素子Ｑの飽和電流が(ＶＧＥ－Ｖｔｈ１)2に比例するため、飽和電流Ｉｃ２（図７参照）はスイッチング素子Ｑの閾値電圧Ｖｔｈ１のばらつきの影響を受ける。これに対して、本実施形態によれば、閾値電圧Ｖｔｈ１のばらつきとは無関係に飽和電流Ｉｃ４２（図１２参照）を定めることができるため、一層堅牢な制御を実現することができる。
［第３実施形態］
　次に、第３実施形態について説明する。なお、以下の説明において、上述した他の実施形態の各部に対応する部分には同一の符号を付し、その説明を省略する場合がある。第３実施形態による電力変換装置１００の全体構成およびセル１の構成は第１実施形態のもの（図１～図４）と同様である。但し、以下説明するように、ゲートドライブ回路３の周辺の構成は第１実施形態のものとは異なる。
　図１４は、第３実施形態におけるゲートドライブ回路３およびその周辺の要部の回路図である。
　第３実施形態においては、ゲートドライブ回路３が、制御装置２０に対して駆動指令ＳＢを供給する点が第１実施形態とは異なっている。また、制御装置２０は、上述したようにコンピュータ９８０（図２参照）を備えている。図１４において制御装置２０の内部は、該コンピュータ９８０のアプリケーションプログラムによって実現される機能を示している。
　すなわち、本実施形態における制御装置２０は、駆動指令集計部２２と、セル電圧算出部２４と、システム電圧設定部２６と、を備えている。駆動指令集計部２２は、各々のセル１（図１参照）から受信した駆動指令ＳＢのうち、“１”である指令の数、すなわち異常電流を検知したセルの個数をアーム１０毎に加算する。各アーム１０に対する加算結果を、それぞれ異常セル数Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６（図１５参照）とする。
　ここで、各アーム１０におけるセルの直列数をＮｃｅｌｌとし、直流系統１３０におけるシステム直流電圧をＶｓｙｓとする。セル電圧算出部２４は、各アーム１０における正常セルの１個あたりの印加電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６（図１５参照）を、下式（５）に基づいて算出する。
　Ｖｋ＝Ｖｓｙｓ／（Ｎｃｅｌｌ－Ｎｋ）　…式（５）
　　（但し、ｋ＝１～６）
　図１５は、各アーム１０と、異常セル数Ｎｋ（ｋ＝１～６）と、印加電圧Ｖｋと、の関係を示す図である。
　図示のように、制御装置２０は、異常セル数Ｎｋおよび印加電圧Ｖｋを、アーム１０毎に求める。
　異常電流を検知したセル１においては、バイパス装置２（図１４参照）によって入出力端子Ｔ１，Ｔ２がバイパスされ、当該セル１には有意な電圧が印加されない状態になる。このため、正常セル１個あたりの印加電圧Ｖｋは高くなる。正常セル１個あたりの印加電圧Ｖｋが、スイッチング素子Ｑや還流ダイオードＤの定格耐圧を超えると、半導体素子が絶縁破壊を起こす等、正常セルの信頼性が低下する懸念が生じる。
　印加電圧Ｖｋ（ｋ＝１～６）のうち最大のものを最大印加電圧Ｖｍａｘと呼ぶ。システム電圧設定部２６は、最大印加電圧Ｖｍａｘが所定の規定電圧Ｖｃｒｉｔを超えると、「Ｖｍａｘ≦Ｖｃｒｉｔ」が成立するように、システム直流電圧Ｖｓｙｓを低減させる。ここで、規定電圧Ｖｃｒｉｔは、スイッチング素子Ｑや還流ダイオードＤの定格耐圧よりも低い値であることが好ましい。これにより、異常電流を検知したセル１が発生した場合であっても、正常セルの信頼性が低下することがないため、異常セルを正常セルに交換するメンテナンスのタイミングまでは、電力変換装置１００を継続して運転できる。
［実施形態の効果］
　以上のように上述した実施形態によれば、電力変換装置１００は、一対の入出力端子Ｔ１，Ｔ２の間に接続され、第１の方向（Ｔ１→Ｔ２）に流れる電流をスイッチングするスイッチング機能（Ｑ，Ｑ７）と、第１の方向（Ｔ１→Ｔ２）とは逆方向の第２の方向（Ｔ２→Ｔ１）を順方向とするダイオード機能（Ｄ）と、を有する半導体装置（Ｊ１，Ｊ７）と、スイッチング機能（Ｑ，Ｑ７）のオン／オフ状態を制御するとともに、ダイオード機能（Ｄ）に対して、第１の順方向電圧・電流特性（ＰＬ）、または、同一の順方向電流ＩＦに対して第１の順方向電圧・電流特性（ＰＬ）よりも順方向電圧ＶＦが低くなる第２の順方向電圧・電流特性（ＰＨ）のうち何れかを適用する駆動回路４０，８０と、第１の方向（Ｔ１→Ｔ２）に流れる電流が第１の過電流状態（Ｖｏｕｔ≧Ｖｒｅｆ１）であるか否かの第１の判定結果（ＣＰ１）と、第２の方向（Ｔ２→Ｔ１）に流れる電流が第２の過電流状態（Ｖｒｅｆ２≧Ｖｏｕｔ）であるか否かの第２の判定結果（ＣＰ２）と、を出力する過電流判定部（５０）と、第１の判定結果（ＣＰ１）が肯定である場合に第１の方向（Ｔ１→Ｔ２）に流れる電流を減少させ、第２の判定結果（ＣＰ２）が肯定である場合にダイオード機能（Ｄ）に第２の順方向電圧・電流特性（ＰＨ）を適用する保護部（６０，９０）と、第１の判定結果（ＣＰ１）または第２の判定結果（ＣＰ２）が肯定になると、保護部（６０，９０）が動作した後に一対の入出力端子Ｔ１，Ｔ２の間をバイパスするバイパス装置２と、を備える。
　これにより、第１の方向（Ｔ１→Ｔ２）に流れる電流が第１の過電流状態（Ｖｏｕｔ≧Ｖｒｅｆ１）になった場合、および第２の方向（Ｔ２→Ｔ１）に流れる電流が第２の過電流状態（Ｖｒｅｆ２≧Ｖｏｕｔ）になった場合の何れにおいても、半導体装置（Ｊ１，Ｊ７）における消費電力を低減し、半導体装置（Ｊ１，Ｊ７）を適切に防爆できる。これにより、セル１および電力変換装置１００の信頼性を高めることができる。
　また、スイッチング機能（Ｑ）は、ゲート端子Ｇを有する電圧制御型の半導体素子（Ｑ）によって実現され、保護部（６０）は、第１の判定結果（ＣＰ１）が肯定である場合にゲート端子Ｇに印加するゲート電圧ＶＧＥを低下させることによって半導体素子（Ｑ）に流れる電流を減少させると一層好ましい。これにより、第１の方向（Ｔ１→Ｔ２）に流れる電流が第１の過電流状態（Ｖｏｕｔ≧Ｖｒｅｆ１）になった場合に、ゲート電圧ＶＧＥを低下させることによって、半導体装置（Ｊ１，Ｊ７）における消費電力を低減させることができる。
　また、駆動回路４０は、正側電圧Ｖｐと負側電圧Ｖｍとの間に順次直列接続されたＰＭＯＳＦＥＴ（４２）と、第１の抵抗器（４５）と、第１のＮＭＯＳＦＥＴ（４１）と、を備え、第１の抵抗器（４５）と第１のＮＭＯＳＦＥＴ（４１）との接続点４６をゲート端子Ｇに接続したものであり、保護部（６０）は、接続点４６と負側電圧Ｖｍとの間に順次直列接続された第２の抵抗器（６６）と第２のＮＭＯＳＦＥＴ（６３）とを備え、ＰＭＯＳＦＥＴ（４２）と第２のＮＭＯＳＦＥＴ（６３）とを所定時間だけ同時にオン状態にし、第１および第２の抵抗器（４５，６６）の各抵抗値に応じた電圧をゲート端子Ｇに印加することにより、ゲート電圧ＶＧＥを低下させると一層好ましい。これにより、簡単な回路でゲート電圧ＶＧＥを制御できる。
　また、第２実施形態のように、スイッチング機能（Ｑ７）は、独立して制御可能な第１のゲート端子（Ｇｓ）と第２のゲート端子（Ｇｃ）とを有する電圧制御型の半導体素子（Ｑ７）によって実現され、保護部（９０）は、第１の判定結果（ＣＰ１）が肯定である場合に第２のゲート端子（Ｇｃ）を遮断することによって半導体素子（Ｑ７）に流れる電流を減少させると一層好ましい。これにより、閾値電圧Ｖｔｈ１のばらつきによる影響を抑制して、一層堅牢なゲート電圧ＶＧＥの制御を実現することができる。
　また、過電流判定部（５０）は、半導体装置（Ｊ１，Ｊ７）の低電位側に存在する寄生インダクタンスＬＥに生じる逆起電力Ｖｅｔを時間積分した積分信号（Ｖｏｕｔ）を出力する積分信号出力部（５４）と、積分信号（Ｖｏｕｔ）の極性と大きさとに基づいて第１および第２の判定結果（ＣＰ１，ＣＰ２）を出力する判定部（５６，５７）と、を備えると一層好ましい。これにより、半導体装置（Ｊ１，Ｊ７）に備わる寄生インダクタンスＬＥを用いて第１および第２の判定結果（ＣＰ１，ＣＰ２）を出力できるため、電力変換装置１００のコストダウンを実現できる。
　また、バイパス装置２は、双方向に電流を流せるバイパスサイリスタまたは機械式スイッチを含むと一層好ましい。これにより、セル１を適切にバイパスできる。
　また、電力変換装置１００は、直列接続された複数のセル１と、各々のセル１に接続された複数のバイパス装置２と、を各々が有する複数のアーム１０と、複数のセル１を制御する制御装置２０と、を備え、複数のセル１は、それぞれ、半導体装置（Ｊ１，Ｊ７）と、駆動回路４０，８０と、過電流判定部（５０）と、保護部（６０，９０）と、を備えると一層好ましい。これにより、電力変換装置１００をモジュラーマルチレベル変換器（ＭＭＣ）として機能させることができる。
　また、制御装置２０は、各々のアーム１０におけるバイパス状態になったバイパス装置２の数に基づいて、各々のアーム１０において正常なセル１の１個あたりの印加電圧Ｖｋを算出するセル電圧算出部２４と、印加電圧Ｖｋが所定の規定電圧Ｖｃｒｉｔ以下になるように、各々のアーム１０に印加されるシステム直流電圧Ｖｓｙｓを設定するシステム電圧設定部２６と、を備えると一層好ましい。これにより、バイパス状態になったバイパス装置２の数に基づいて、適切なシステム直流電圧Ｖｓｙｓを設定できる。
［変形例］
　本発明は上述した実施形態に限定されるものではなく、種々の変形が可能である。上述した実施形態は本発明を理解しやすく説明するために例示したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について削除し、もしくは他の構成の追加・置換をすることが可能である。また、図中に示した制御線や情報線は説明上必要と考えられるものを示しており、製品上で必要な全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。上記実施形態に対して可能な変形は、例えば以下のようなものである。
（１）上述の各実施形態において、電力変換装置１００（図１参照）は、３相の交流系統１２０に対応するため、Ｕ相，Ｖ相，Ｗ相の合計３対のアーム１０を備えるものであった。しかし、電力変換装置１００は、単相の交流系統（図示せず）に対応する上下一対のアーム１０を備えるものであってもよい。
（２）また、上述の各実施形態において、「半導体装置」として、スイッチング素子と還流ダイオードとを一つのパッケージに含めたパワー半導体モジュールを適用した例を説明した。しかし、「半導体装置」はこれに限定されるものではなく、個別のパッケージに実装したスイッチング素子と還流ダイオードとを有する半導体装置として適用してもよい。
（３）また、半導体装置を構成するスイッチング素子は、ＩＧＢＴに限らずパワーＭＯＳＦＥＴでもよい。また、半導体装置を構成する還流ダイオードは、制御端子によって順方向電圧を制御できる限り、ｐｎ接合ダイオード、ショットキーバリアダイオード、ｐｎ接合とショットキー接合を併用するダイオードなど、各種のダイオードを用いることができる。また、スイッチング素子や還流ダイオードを構成する半導体材料としては、シリコン（Ｓｉ）を適用することができ、その他、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体を適用することもできる。
（４）また、上述の各実施形態は、通常の（電流の導通方向が一方向である）スイッチング素子Ｑ，Ｑ７と、還流ダイオードＤと、を組み合わせたものを適用した。換言すれば、上述の各実施形態においては、スイッチング素子Ｑ，Ｑ７によって「スイッチング機能」を実現し、還流ダイオードＤによって「ダイオード機能」を実現するものであった。しかし、両者に代えて、逆導通ＩＧＢＴを適用してもよい。換言すれば、この逆導通ＩＧＢＴによって、「スイッチング機能」および「ダイオード機能」の双方を実現させてもよい。
（５）また、上述の各実施形態におけるセル１は、パワー半導体モジュールＪ１，Ｊ７とは別体のゲートドライブ回路３を備えていた。しかし、ゲートドライブ回路３はパワー半導体モジュールＪ１，Ｊ７の内部に格納してもよい。
（６）また、上述の各実施形態における還流ダイオードＤは、ゲート制御端子Ｇｄ（図５参照）を備え、ここに印加されるゲート電圧ＶＧｄＥによって高注入特性ＰＨまたは低注入特性ＰＬ（図８参照）を選択するものであった。しかし、通常の（二端子の）ダイオードであっても、当該ダイオードの素子温度が高くなるほど、同一の順方向電流ＩＦに対する順方向電圧ＶＦが低くなる特徴を有する。そこで、この特徴を利用して高注入特性ＰＨまたは低注入特性ＰＬを選択するようにしてもよい。具体的には、上記各実施形態の還流ダイオードＤに代えて通常の（二端子の）ダイオードを適用し、ヒーター等によって当該ダイオード加熱するか否かによって、高注入特性ＰＨまたは低注入特性ＰＬを選択するようにしてもよい。
（７）上記実施形態における制御装置２０のハードウエアは一般的なコンピュータによって実現できるため、上述した制御装置２０の各種処理を実行するプログラム等を記憶媒体に格納し、または伝送路を介して頒布してもよい。
（８）制御装置２０の上述した各処理は、上記実施形態ではプログラムを用いたソフトウエア的な処理として説明したが、その一部または全部をＡＳＩＣ(Application Specific Integrated Circuit；特定用途向けＩＣ)、あるいはＦＰＧＡ(Field Programmable Gate Array)等を用いたハードウエア的な処理に置き換えてもよい。
（９）制御装置２０において実行される各種処理は、図示せぬネットワーク経由でサーバコンピュータが実行してもよく、上記実施形態において記憶される各種データも該サーバコンピュータに記憶させるようにしてもよい。
１　セル
２　バイパス装置
１０　アーム
２０　制御装置
２４　セル電圧算出部
２６　システム電圧設定部
４０，８０　駆動回路
４５　抵抗器（第１の抵抗器）
４６　接続点
５０　短絡・サージ検知回路（過電流判定部）
５４　積分回路（積分信号出力部）
５６，５７　コンパレータ（判定部）
６０，９０　サプレス回路（保護部）
６６　抵抗器（第２の抵抗器）
１００　電力変換装置
Ｄ　還流ダイオード（ダイオード機能）
Ｇ　ゲート端子
Ｇｃ　補助ゲート端子（第２のゲート端子）
Ｇｓ　ゲート端子（第１のゲート端子）
ＩＦ　順方向電流
Ｊ１　パワー半導体モジュール（半導体装置）
Ｊ７　パワー半導体モジュール（半導体装置）
ＬＥ　寄生インダクタンス
ＰＨ　高注入特性（第２の順方向電圧・電流特性）
ＰＬ　低注入特性（第１の順方向電圧・電流特性）
ＶＦ　順方向電圧
Ｖｋ　印加電圧
Ｖｍ　負側電圧
Ｖｐ　正側電圧
ＣＰ１　比較信号（第１の判定結果）
ＣＰ２　比較信号（第２の判定結果）
ＶＧＥ　ゲート電圧
Ｖｅｔ　逆起電力
Ｑ，Ｑ７　スイッチング素子（スイッチング機能、半導体素子）
Ｖｏｕｔ　出力電圧（積分信号）
Ｖｓｙｓ　システム直流電圧
Ｊ１，Ｊ７　パワー半導体モジュール（半導体装置）
Ｔ１，Ｔ２　入出力端子
Ｖｃｒｉｔ　規定電圧

Claims (8)

  1. 　一対の入出力端子の間に接続され、第１の方向に流れる電流をスイッチングするスイッチング機能と、前記第１の方向とは逆方向の第２の方向を順方向とするダイオード機能と、を有する半導体装置と、
    　前記スイッチング機能のオン／オフ状態を制御するとともに、前記ダイオード機能に対して、第１の順方向電圧・電流特性、または、同一の順方向電流に対して前記第１の順方向電圧・電流特性よりも順方向電圧が低くなる第２の順方向電圧・電流特性のうち何れかを適用する駆動回路と、
    　前記第１の方向に流れる電流が第１の過電流状態であるか否かの第１の判定結果と、前記第２の方向に流れる電流が第２の過電流状態であるか否かの第２の判定結果と、を出力する過電流判定部と、
    　前記第１の判定結果が肯定である場合に前記第１の方向に流れる電流を減少させ、前記第２の判定結果が肯定である場合に前記ダイオード機能に前記第２の順方向電圧・電流特性を適用する保護部と、
    　前記第１の判定結果または前記第２の判定結果が肯定になると、前記保護部が動作した後に一対の前記入出力端子の間をバイパスするバイパス装置と、を備える
    　ことを特徴とする電力変換装置。
  2. 　前記スイッチング機能は、ゲート端子を有する電圧制御型の半導体素子によって実現され、
    　前記保護部は、前記第１の判定結果が肯定である場合に前記ゲート端子に印加するゲート電圧を低下させることによって前記半導体素子に流れる電流を減少させる
    　ことを特徴とする請求項１に記載の電力変換装置。
  3. 　前記駆動回路は、正側電圧と負側電圧との間に順次直列接続されたＰＭＯＳＦＥＴと、第１の抵抗器と、第１のＮＭＯＳＦＥＴと、を備え、前記第１の抵抗器と前記第１のＮＭＯＳＦＥＴとの接続点を前記ゲート端子に接続したものであり、
    　前記保護部は、前記接続点と前記負側電圧との間に順次直列接続された第２の抵抗器と第２のＮＭＯＳＦＥＴとを備え、前記ＰＭＯＳＦＥＴと前記第２のＮＭＯＳＦＥＴとを所定時間だけ同時にオン状態にし、前記第１および第２の抵抗器の各抵抗値に応じた電圧を前記ゲート端子に印加することにより、前記ゲート電圧を低下させる
    　ことを特徴とする請求項２に記載の電力変換装置。
  4. 　前記スイッチング機能は、独立して制御可能な第１のゲート端子と第２のゲート端子とを有する電圧制御型の半導体素子によって実現され、
    　前記保護部は、前記第１の判定結果が肯定である場合に前記第２のゲート端子を遮断することによって前記半導体素子に流れる電流を減少させる
    　ことを特徴とする請求項１に記載の電力変換装置。
  5. 　前記過電流判定部は、
    　前記半導体装置の低電位側に存在する寄生インダクタンスに生じる逆起電力を時間積分した積分信号を出力する積分信号出力部と、
    　前記積分信号の極性と大きさとに基づいて前記第１および第２の判定結果を出力する判定部と、を備える
    　ことを特徴とする請求項１に記載の電力変換装置。
  6. 　前記バイパス装置は、
    　双方向に電流を流せるバイパスサイリスタまたは機械式スイッチを含む
    　ことを特徴とする請求項１に記載の電力変換装置。
  7. 　直列接続された複数のセルと、各々の前記セルに接続された複数の前記バイパス装置と、を各々が有する複数のアームと、
    　複数の前記セルを制御する制御装置と、を備え、
    　複数の前記セルは、それぞれ、前記半導体装置と、前記駆動回路と、前記過電流判定部と、前記保護部と、を備える
    　ことを特徴とする請求項１ないし６の何れか一項に記載の電力変換装置。
  8. 　前記制御装置は、
    　各々の前記アームにおけるバイパス状態になった前記バイパス装置の数に基づいて、各々の前記アームにおいて正常な前記セルの１個あたりの印加電圧を算出するセル電圧算出部と、
    　前記印加電圧が所定の規定電圧以下になるように、各々の前記アームに印加されるシステム直流電圧を設定するシステム電圧設定部と、を備える
    　ことを特徴とする請求項７に記載の電力変換装置。
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