JP7315443B2 - 半導体回路制御方法、及びそれを適用した電力変換器 - Google Patents

半導体回路制御方法、及びそれを適用した電力変換器 Download PDF

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Description

本発明は、半導体回路制御方法の制御方法及びそれを適用した電力変換装置に係り、特に、エアコンや電子レンジなどの小電力機器から、自動車、鉄道や製鉄所のインバータなどの大電力機器にも好適な半導体回路の制御方法、及びそれを用いた電力変換装置に関する。
地球温暖化が世界共通の重要な緊急課題となっており、その対策の一つとしてパワーエレクトロニクス技術の貢献期待度が高まっている。特に、電力変換機能を司るインバータの高効率化に向けて、それを構成するパワースイッチング機能を果たすIGBT(Insulated Gate Bipolar Transistor)と、整流機能を果たすダイオードを主としたパワー半導体デバイスの低消費電力化が求められている。
主にダイオードの逆回復損失を低減する技術として、特許文献1に記載のゲート制御型ダイオードが知られている。これはアノード領域の表面にドリフト領域への注入キャリア濃度を制御できるゲート電極を配置した構造と、その制御技術から成る。
特開2018-117044号公報
しかしながら、対アームのダイオードにおいては、IGBTに対する様々な非導通の指令期間において通流する状態となるため、IGBTと同ように様々な導通期間やスイッチングモードでの動作を考慮し、導通損失、逆回復損失、順回復損失を最小化できる技術が求められる。そのため、特許文献1に示されたダイオードの技術では、インバータのPWM（Pulse Width Modulation）動作における順回復損失の低減が困難であった。
本発明は、上記課題に鑑みてなされたものであり、従来のゲート制御型ダイオードの制御方法に対し、インバータのPWM動作における様々なパルス条件において、ダイオードに発生する導通損失のほか順回復損失を低減することにより、低消費電力化や小型化が可能な半導体回路制御方法を提供することにある。
上記課題を解決する本発明は、IGBTにゲート制御型ダイオードが接続されたアームを直列接続した対アームで構成された半導体回路を制御する方法である。制御対象とする半導体回路において、アームは、IGBTのコレクタとエミッタによる導通方向と、ゲート制御型ダイオードのアノードとカソードによる導通方向と、を逆並列接続し、対アームは、一方のアームから他方のアームにわたって、ゲート制御型ダイオードとIGBTとをそれぞれ直列接続し、ゲート制御型ダイオードは、半導体基板にアノード電極とカソード電極とゲート電極とを絶縁して設けられている。この半導体回路に対する制御方法は、ゲート電極に印加する電圧に応じて半導体基板内でドリフト領域のキャリア濃度が制御され、順回復状態のとき、ゲート電極とアノード電極との間で、ゲート電極の界面に正孔層が生じる負バイアスの電圧信号を印加し、逆回復状態のとき、ゲート電極とアノード電極との間で、ゲート電極の界面に電子層が生じるゼロバイアス又は正バイアスの電圧信号を印加し、順回復状態の後、負バイアスから、ゼロバイアス又は正バイアスを印加する電圧信号へと切り替え、対アームにおける一方のアームのパルス幅に対応して他方のアームのパルス幅を決めるように、ゼロバイアス又は正バイアスを印加する期間を直列接続されたIGBTの非導通期間に応じて可変制御する。
本発明によれば、インバータのPWM動作における様々なパルス条件において、ダイオードに発生する導通損失のほか順回復損失を低減することにより、低消費電力化や小型化が可能な半導体回路制御方法を提供できる。上記した以外の課題、構成及び効果は、以下の実施形態の説明によって明らかにされる。
本発明の実施形態に係るゲート制御型ダイオードの制御方法（以下、「半導体回路制御方法」又は「制御方法」あるいは単に「方法」ともいう）を示すタイミングチャートであり、非導通期間toffが長い場合aを示す。 図１Ａと比較して、非導通期間toffが短い場合cを示すタイミングチャートである。 図１の方法を適用するPWMインバータの回路図である。 図１Ａと同一内容で非導通期間toffが長い場合aを示すタイミングチャートである。 図３Ａと比較するための、非導通期間toffが短い場合cを示すタイミングチャートである。 図１Ａ及び図３Ａの実施形態と、図３Ｂの比較例と、それぞれの方法による電流波形、電圧波形、電流・電圧積の時間積分波形を示すタイミングチャートである。 図２のインバータの動作を説明するタイミングチャートである。 図２のゲート制御型ダイオードにおける損失とキャリア引き抜き時間td_rrの相関図であり、非導通期間toffが大の場合を示す。 図５Ｂと比較して、非導通期間toffが小の場合を示す相関図である。 図２のゲート制御型ダイオードにおける損失を最小にする最適td_rrについて説明するタイミングチャートである。 図２のゲート制御型ダイオードにおける最適td_rrと、対アーム（上下アーム）におけるIGBTの非道通期間toffと、の相関図である。 図１Ａ及び図１Ｂにより動作説明したゲート制御型ダイオードの断面図と導通時のキャリアを示す模式図である。 図１Ａ及び図１Ｂにより動作説明したゲート制御型ダイオードの断面図と導通時のキャリアを示す模式図である。 図１Ａ及び図１Ｂにより動作説明したゲート制御型ダイオードの転流時における順回復電圧が小さい場合のゲートバイアスの対応図である。 図８Ａと比較して上記順回復電圧が大きい場合のゲートバイアスの対応図である。 本発明の実施形態に係る方法を示すタイミングチャートであり、非導通期間toffが長い場合を示す。 図９Ａと比較して、非導通期間toffが短い場合を示すタイミングチャートである。 図９Ａ及び図９Ｂの制御方法を実現するゲート制御回路とアームとを接続したインバータを示す回路図である。 図１０のゲート制御回路における各信号のシーケンスを示すタイミングチャートであり、オン指令期間が長い場合を示す。 図１１Ａと比較して、オン指令期間が短い場合を示す。 図９Ａ及び図９Ｂの制御方法を適用するインバータの回路図である。 図１２のインバータの回生動作時における対アーム（上下アーム）のIGBTと、ゲート制御型ダイオードのゲート波形と、主回路波形と、を示すタイミングチャートである。 図１２のインバータの力行動作時における対アーム（上下アーム）のIGBTとゲート制御型ダイオードのゲート波形と、主回路波形と、を示す図である。 本発明の実施形態に係る方法を実現するゲート制御回路とアームとを接続したインバータを示す回路図である。 図１５のゲート制御回路において、特に指令パルス幅が長い場合における各信号のシーケンスを示すタイミングチャートである。 図１５のゲート制御回路において、特に指令パルス幅が短い場合における各信号のシーケンスを示すタイミングチャートである。 本発明の実施形態に係る方法を適用した三相交流インバータの回路図である。 図１８に対する変形例として、デュアルゲート型IGBTを適用した三相交流インバータの回路図である。 対アーム構成を有する三相インバータの回路図である。 直流電源から交流出力を生み出す電力変換装置の動作を想定したダイオードのリカバリー特性を評価する評価回路の図である。 図２１の評価回路で得られたリカバリー特性を示すタイミングチャートである。
以下、図面を参照しながら、本発明の実施例１～実施例４、及びそれらの基本技術について説明する。図１Ａ～図８Ｂを用いて実施例１を説明し、図９Ａ～図１４を用いて実施例２を説明し、図１５～図１７を用いて実施例３を説明し、図１８を用いて実施例４を説明し、図１９を用いて実施例４の変形例を説明する。また、図２０～図２２を用いて本発明の基本技術及び比較例を説明する。
なお、各図中の回路図において、ゲート信号を伝える導電線として、ゲート端子に対して一本の線で簡易的に示している。この点について、実際にはエミッタ電位を基準とするための、基準用導電線も存在し、その基準電位に対する電圧を入力する。また、各図中の回路図において、デュアルゲートIGBTのエミッタと導電する基準用導電線の記載も省略する。
本発明の実施例１に係るゲート制御型ダイオードの制御方法（半導体回路制御方法）は、図１Ａ及び図１Ｂのタイミングチャート200,200’で規定するとおりである。すなわち、図１Ａ及び図１Ｂのタイミングチャート200,200’に示す方法を実施例１の方法とする。図１Ａは、非導通期間toff 19が長い場合aを示す。以下、図１Ａを始めとするタイミングチャートの横軸は、共通の時間Ｔを示している。
図１Ｂは、図１Ａと比較して、非導通期間toff 19が短い場合cを示す。これら、図１Ａ及び図１Ｂのタイミングチャート200は、ゲート制御型ダイオード93（図２）と、203（図７Ａ、図７Ｂ）のゲート制御信号波形1，2と、カソード/アノード間電圧VKA3と、電流波形IK4と、を示している。
図２は、図１の方法を適用するPWMインバータ130の回路図である。図２に示すように、PWMインバータ130（以下、単に「インバータ130」ともいう）は、その直流電源169に対し、直列接続した2つのIGBT91と各々に逆並列接続されたゲート制御型ダイオード93を接続し、アーム92とアーム94とによる対アーム92,94を構成する。
対アーム92,94それぞれのIGBT91が直列接続された中性点90に誘導性負荷95が接続されている。対アーム92,94に配置された２つのIGBT91（以下、「対アームIGBT」ともいう）は、相補的に導通させるシーケンスを持ったPWMの指令信号63,64に制御されてスイッチング動作する。その結果、直流電力169は誘導性負荷95において交流電力に変換される。なお、自アームから見た対アームIGBTとは、対アームにおける一方のアームから見た他方のアームに属するIGBTを指すものとする。
実施例１の方法は、換言すると、ドリフト領域のキャリア濃度が制御される機能を有したゲート制御型ダイオードのゲートにバイアス電圧を印加する制御方法である。この方法を適用するインバータとして、図２に示す単相PWMインバータ130が例示されている。このインバータ130は、対アーム92,94のそれぞれに配置されたIGBT91と、それら各々に逆並列接続されたダイオード93と、により回路構成される。
逆並列接続とは、図２に示したアーム92,94において、IGBT91のコレクタとエミッタによる導通方向と、ゲート制御型ダイオード（以下、単に「ダイオード」ともいう）93のアノード86とカソード89による導通方向（図７Ａ、図７Ｂ、図８Ａ、図８Ｂ）と、を逆方向にして並列接続した回路形態をいう。なお、「アノード」や「カソード」は、説明の状況に合わせて「アノード電極」や「カソード電極」という。
なお、対アーム92,94のそれぞれに配置されたIGBT91のゲート端子について、両方をまとめてゲート端子67とする。また、上下何れのアームか区別する必要があれば、上アーム92に配置されたIGBT91のゲート端子67Aと、下アーム94に配置されたIGBT91のゲート端子67Bと、符号を分けて区別する。
インバータ130は、一つのアーム92に配置されたIGBT91のオフ指令によって、同一アーム92に配置されたダイオード93に電流が転流するので、ダイオード93は導通状態となる。また、IGBT91のオン指令によって、IGBT91が導通状態になるとともに、同一アームに配置されたダイオード93は非導通状態となる。
図１Ａ及び図１Ｂにおいて、対アーム92,94それぞれのIGBT91（対アームIGBT）のゲート制御信号1がターンオフ17すると、ダイオード93に電流が転流し、VKA3は下降し、IK4が上昇する。一般的に、インバータの誘導性負荷は、一定の電流を流し続けるように作用するため、ダイオード93にはIGBT91の通流と同じ負荷電流を流そうとする。したがって、ダイオード93では、負荷電流15を流すキャリアをドリフト領域87（図７Ａ及び図７Ｂ）に通流するため、高い負性の順回復電圧VKA21が過渡的に生じる。
この状態を順回復状態23と呼び、安定した導通状態に至るまでの順回復期間tfr36を要する。そして、この順回復期間tfr36では過渡的なVKAの変化とIKの変化の積によって順回復損失が生じる。ゲート制御型ダイオード93では、ゲート制御信号2を順回復状態23において閾値電圧未満の負電圧12にバイアスすることで、注入するキャリア濃度を上昇でき、VKAの上昇を抑制できる。
したがって順回復損失を低減させる性能が得られる。次に、ダイオード93は導通状態28となるが、負バイアス12を維持することで低い導通損失を得られる。その後、同一アーム92のIGBT91のゲート制御信号1がターンオン18すると、ダイオード93の電流IK4は減衰し、同一アーム92のIGBT91へ転流する。そして、VKA3はインバータ130の電源電圧13まで上昇し非導通状態27に至る。
ここで、ダイオード93には導通時に伝導度変調に寄与していた残存キャリアがアノード86に戻ることで逆方向の電流である逆回復電流22が流れ、非導通状態27に至るまでの逆回復期間trr37を要する。この状態を逆回復状態24と呼び、過渡的なVKAの変化とIKの変化の積によって逆回復損失が生じる。
ゲート制御型ダイオード93では、ゲート制御信号2を逆回復状態24の直前のキャリア引き抜き期間td_rr20において、ゼロバイアス又は正バイアス11を印加するように制御する。この制御により、アノード/カらの注入キャリア濃度を低減できるとともに、伝導度変調に寄与していた電子キャリアをアノードへ排出できる。その結果、一時的にドリフト領域のキャリア濃度を低減でき、逆回復状態24において、逆回復電流22を低減できる。したがって低い逆回復損失の性能を得られる。
一方、インバータ130ではPWM動作により交流波形を作り出すことから、様々な導通、非導通幅でのIGBT91とダイオード93の動作を考慮する必要がある。特にインバータ130におけるダイオード93は、同一アームのIGBT91がオフする期間に導通する。このため、同一アームのIGBT91のターンオフ、ターンオンのタイミングでダイオード93に順回復状態、導通状態、逆回復状態が生じる。したがって、そのタイミングにおけるゲート制御型ダイオード93に印加するゲートバイアスが、インバータ130における、損失の低減効果を導出するために重要である。
上述のように、図１Ａ及び図１Ｂには、同一アームのIGBT91の非導通期間toff 19が長い場合aと、短い場合cにおいて、ダイオード93の順回復損失、導通損失、逆回復損失を共に低減できるゲート制御型ダイオード93のゲート制御信号2を示している。順回復状態23時にゲートバイアスを閾値電圧未満の負バイアス12とする。
また、逆回復状態24時にゲートバイアスをゼロバイアス又は正バイアス11を印加するシーケンスによって、ゲート制御型ダイオード93のキャリア濃度を最適化できる。また、インバータ130のPWM動作を考慮すると、キャリア引き抜き期間td_rr20を、同一アームのIGBT91のオフ指令期間toff 19に応じ、［toff ≧ td_rr + tfr］の関係を満たすように、可変制御することで、ダイオード93の損失低減効果をPWMインバータ130において導出することができる。
IGBT91のゲート端子67とゲート制御型ダイオードのゲート端子68と基準電位用のエミッタセンス端子（以下、「エミッタ電極」ともいう）69は、ゲート制御回路基板（以下、「ゲート制御回路」ともいう）66に接続されている。このゲート制御回路66において、IGBT91のPWM動作とダイオードの低損失化を可能にするゲート制御信号が、指令信号63,64を受けて生成される。このゲート制御型ダイオード93のゲート制御信号は、td_rrを対アームIGBTのオフ期間に応じて可変制御された信号とする。その結果、インバータ130のPWM動作中に、ダイオード93で発生する電力損失が最小化される。
このようなゲート制御型ダイオード93は、非導通状態において、IGBT91のゲート電極67とエミッタ電極69との間にオフ指令電圧が印加されることで、IGBT91に通流していた電流が転流して順回復状態となる。逆に、ゲート制御型ダイオード93は、導通状態において、IGBT91のゲート電極67とエミッタ電極69との間にオン指令電圧が印加されることで、通流していた電流が、IGBT91へ転流し逆回復状態となる。
図３Ａは、図１Ａと同一内容で非導通期間toffが長い場合aを示すタイミングチャートである。本発明の比較例に係る方法を示すタイミングチャートである。図３Ｂは、図３Ａと比較するための、非導通期間toffが短い場合cを示すタイミングチャートである。すなわち、図３Ｂは、実施例１の方法に対する比較例として、ゲート制御型ダイオードのtd_rrを固定値とした場合の制御波形と、得られるVKA3,IK4の波形と、を示している。なお、以下の説明において、タイミングチャートを始めとするグラフに付された符号を重視する代わりに、インバータ及びその構成要素から自明の符号を省略することがある。
図３Ａ及び図３Ｂにおいて、対アームIGBTのゲート制御信号1と、ゲート制御型ダイオードのゲート制御信号2と、ゲート制御型ダイオードのカソード/アノード間電圧(VKA)波形3、ゲート制御型ダイオードの電流(IK)波形4と、ゲート制御型ダイオードのVKA・IK積の時間積分、すなわち発生エネルギーEfr5と、オン電圧9と、オフ電圧10と、ゼロバイアス又は正バイアス11と、閾値電圧未満の負バイアス12と、高電圧(電源電圧)13と、0V電位14と、高電流(負荷電流)15と、0A電位16と、を示している。
対アームIGBTのオフ期間が長い場合aにおいて順回復損失、導通損失、逆回復損失を低減できる固定値bのtd_rrを持ったゲート制御信号2を、対アームIGBTのオフ期間が短い場合cにも適用した場合、すなわち、［toff ≧ td_rr + tfr］の関係を満たさない場合、順回復損失の増大を招く。これは、ゲート制御型ダイオードのゲートバイアスがゼロバイアス又は正バイアスにて、対アームIGBTからダイオードへ転流が生じるため、キャリアの注入効率が悪く大きな負性VKA 25が過渡的に生じるためである。
インバータのPWM動作では、ダイオードに対し対アーム配置のIGBTの非導通期間が様々に変調するため、そのターンオフのタイミングにおいてゲート制御型ダイオードのゲートバイアスを閾値電圧未満に負バイアスし、キャリア注入効率の高い状態を形成しなければ順回復損失の上昇を招く。
さらに逆回復時の逆回復損失を低減するためには、対アームIGBTのターンオンのタイミングにおいてゲート制御型ダイオードのゲートをゼロバイアス又は正バイアスし、キャリア注入効率を下げることが必要である。
したがって、ゲートをゼロバイアス又は正バイアスの期間であるtd_rrを対アームIGBTの非導通期間に応じて可変制御することが、インバータのPWM動作において、ダイオードに発生する順回復損失と逆回復損失をともに低減するために必要となる。
実施例１の方法による効果について、図４～図６Ｂを参照しながら説明する。図４は、図１Ａ及び図３Ａの実施例１と、図３Ｂの比較例と、それぞれの方法による電流波形、電圧波形、電流・電圧積の時間積分波形を示すタイミングチャートである。図４において、実践による可実施例１の制御6と、破線による比較例の制御7と、の違い明示している。
すなわち、図４は、ゲート制御型ダイオードの順回復時のIK波形4と、VKA波形3と、電流・電圧積の時間積分で算出される発生エネルギーEfr5と、を示している。ここでの比較例とは、ゲート制御型ダイオードのゲート制御信号におけるtd_rrの期間を固定幅とし、対アームIGBTのオフ期間が、td_rrよりも短くなる場合をいう。
対アームIGBTの転流によって過渡的に増加するゲート制御型ダイオードのIK波形4は、インバータの誘導性負荷の働きによって、図１Ａ及び図３Ａに示した実施例１の制御6と、図３Ｂに示した比較例の制御７と、差が無く変化は見られない。一方、VKA波形3について、実施例１の制御6は、比較例の制御７に対し、ダイオードの順回復による電圧上昇を抑制する効果が得られる。
この効果は、実施例１の制御6によって、対アームIGBTのオフ期間に応じ、td_rrを可変制御とし、そのオフ期間が短い場合であっても得られる。つまり、実施例１の順回復時23において、ゲート制御型ダイオードのゲートに閾値電圧以下の負バイアスが印加されるため、キャリア注入効率を高くできることにより生み出される効果である。
このように、過渡的な順回復電圧の抑制によって、ゲート制御型ダイオードにかかる電流・電圧積が小さくなる。その結果、順回復時の発生エネルギーEfr5の観点から、比較例の制御７に対し、実施例１の制御6は小さく、高効率なインバータ動作を実現できる。
図５Ａは、図２のインバータ130の動作を説明するタイミングチャートである。図５Ｂは、図２のゲート制御型ダイオード93における損失とキャリア引き抜き時間td_rrの相関図であり、非導通期間toffが大の場合を示す。図５Ｃは、図５Ｂと比較して、非導通期間toffが小の場合を示す相関図である。図５Ｂ及び図５Ｃにおいて、横軸は最適なキャリア引き抜き時間td_rrを非導通期間toffと関連付ける時間軸であり、縦軸はダイオード損失Ｅを示している。
図５Ａ～図５Ｃは、インバータ動作においてダイオードで生じる順回復損失と、導通損失と、逆回復損失の発生シーケンスと、損失とゲート制御型ダイオードの制御におけるtd_rrの相関と、を示している。対アームIGBTのゲート制御信号1にオフ指令が入りIGBTがターンオフ17することで、ゲート制御型ダイオードは、順回復状態23を経て導通状態28に至る。
次に、対アームIGBTのゲート制御信号1にオン指令が入りIGBTがターンオン18することで、ゲート制御型ダイオードは、逆回復状態24を経過し非導通状態27に至る。このシーケンスにおいて、ダイオードに通流する電流IK4とカソード/アノード間電圧VKA3の積を時間積分することで、発生エネルギー5が算出される。
ここで、実施例１の方法による効果を明瞭化するため、発生エネルギー5を、順回復状態を経た導通状態28で発生する損失Econd29と逆回復状態24で発生する損失Errsw30に分割して考える。また、ゲート制御型ダイオード92において、逆回復する直前にキャリア濃度の低減を目的としゲートにゼロバイアス又は正バイアスを印加する期間td_rr20において、一時的に順方向電圧が上昇することによる損失上昇も考慮しEcond29に含めるこことする。
図５Ｂに示すように、対アームIGBTのオフ期間toff 19が長い条件においては、td_rr20を制御パラメータとした場合、td_rr20を増加することで逆回復直前のキャリア引き抜き効果が高まりErrsw30が低減する。一方、逆回復直前におけるtd_rr期間20での導通損失の上昇によってEcond29が上昇する。
これによって、ダイオードに発生する全損失Econd29 + Errsw30が最小となる最適td_rrが存在する。これはtoff 19が長い期間おいては、ダイオードの構造により一定の値に定まり、固定値bで損失の最小化が可能である。ここで、ダイオードの構造とはドリフト領域の厚さやキャリアのライフタイムである。
一方、図５Ｃに示すように、toffが短い条件、特に固定値bよりも短くなる条件では、td_rr20を大きくすると導通損失Econd29に順回復損失の上昇分ΔEfrが大きく占めるようになり、全損失Econd29 + Errsw30が上昇する。すなわち、ΔEfr8の上昇が生じない条件でダイオードの損失Ｅは最も下がり、順回復期間tfr36に対し、td_rrを［toff - tfr］の可変値を持った期間で制御することによって、ダイオードの損失Ｅを最も下げられる。
図６Ａは、図２のゲート制御型ダイオード９３における損失を最小にする最適td_rrについて説明するタイミングチャートである。図６Ｂは、図２のゲート制御型ダイオード９３における最適td_rrと、対アームIGBTの非道通期間toffと、の相関図である。図６Ｂにおいて、縦軸、及び横軸の何れも時間軸である。
図６Ａ及び図６Ｂを用いて、順回復期間tfr36をダイオードの電流4とVKA 3で定義し、また、実施例１の方法によって、ダイオードの損失を最小化する最適td_rrについて説明する。図６Ａ及び図６Ｂにおいて、順回復時に転流が開始しダイオードの電流4が上昇を開始した後、VKAはキャリアを注入する電圧が印加されることで反転して最大値をとり、キャリアが充填されることでVKAは順方向電圧32にて、電流IKは対アームIGBT負荷電流15で安定化する。
ゲート制御型ダイオードのゲートバイアスで制御できる順回復損失の変化分ΔEfrは、転流が開始し負性のVKAが最大値をとる前後での変化であるので、転流開始時点から電流が安定化する時点までの期間を順回復期間tfr36と定義し、このtfr36を考慮した最適制御条件td_rrが存在することとなる。
対アームIGBTのオフ期間toff、すなわちゲート制御型ダイオード導通期間が、ダイオードの構造で決定される固定値b + tfrより長い場合においては、td_rrに固定値bを設定することで、ダイオードの損失を最も低減できる。一方、toffが固定値b + tfrより小さい場合においては、順回復損失の上昇が生じぬ様、td_rrに可変値［toff - tfr］を設定することで、ダイオードの損失を最も低減できる。
以上のように、実施例１の方法によれば、ゲート制御型ダイオードにおいて、td_rrの期間を対アームIGBTの非導通期間、すなわちダイオードの導通期間に応じて可変制御することで、インバータのPWM動作におけるダイオードの損失を最低にすることができる。
実施例１の方法によれば、インバータのPWM動作によって対アームIGBTのターンオフのタイミングが変化しても、常に、ゲート制御型ダイオードへの転流による順回復状態においてキャリアの注入効率を高めることができる。その結果、過渡的なアノード/カソード間電圧の上昇を抑制できてダイオードの順回復損失を低減できる。
そして、逆回復状態に至る直前においては、ゲートバイアスの制御により一時的にキャリア濃度を低減することもできることから、低導通損失と低逆回復損失との両立が可能である。
次に、実施例１の効果が得られる理由について、図７Ａ～図８を参照しながら説明する。図７Ａは、図１Ａ及び図１Ｂにより動作説明したゲート制御型ダイオード203の断面図と導通時のキャリアを示す模式図である。
図７Ｂは、図７Ａのゲート制御型ダイオード203の断面図であり、ゲートに閾値電圧未満の負電圧71、及びゼロバイアス又は正バイアス70を印加し、通流したときのキャリアの模式図である。
図７Ａ及び図７Ｂに示すゲート制御型ダイオード203は、N-型カソードドリフト層87、N-型カソードドリフト層87に縦方向で隣接するP-型アノード層84、P-型アノード層84とは反対側においてN-型カソードドリフト層87と縦方向で隣接するN+型カソード層88を備える。なお、当業者自明の範囲において、同一部位であっても、説明の状況に応じて「層」と「領域」あるいは「電極」といった表現を変えたり、省略したりしている。
さらに、P-型アノード層84の上部には、N型ウェル層85が隣接し、その上部にP型アノード層77が存在する。そしてこれらP-型アノード層84、N型ウェル層85、P型アノード層77は、ゲート絶縁膜（ゲート酸化膜）82を介して、ゲート電極81を有するトレンチゲート型の絶縁ゲート（単に「ゲート」ともいう）83と接している。
つまり、アノード領域は、下層から上層に向かって順に、P-型アノード層84と、N型ウェル層85と、P型アノード層77と、を含んで構成されている。アノード電極86は、下に凸のトレンチ形状を有して、P型アノード層77とN型ウェル層85と接しており、P-型アノード層84とはN型ウェル層85を介して電気的に分離されている。
アノード電極86は、ショットキー又はオーミック接触（障壁）78によって、P型アノード層77と電気的に接続され、カソード電極89は、N+型カソード層88とオーミック接触によって、電気的に接続される。なお、ここで用いる半導体層は、ケイ素(シリコン：Si)又は炭化ケイ素(SiC)から形成され、ゲート絶縁膜82は二酸化ケイ素(SiO2)から形成される。
つまり、アノード電極86は、上層から下層に向かって凸形状を有し、かつ、P型アノード層77と接する位置はN型ウェル層85と接する位置より上層側になるように形成されている。また、N型ウェル層85及びP型アノード層77は、共にアノード電極86と電気的に接続され、かつ、半導体基板とは電気的に分離されて形成されている。ただし、N型ウェル層85は低濃度とし、アノード電極86と、P-型アノード層84と、を部分的、又は全面的に接した構造でもよい。
図７Ａ及び図７Ｂに示すゲート制御型ダイオード203の構造（以下、「ダイオード203の構造」ともいう）において、ゲート電極81に対し、P-型アノード層84とN型ウェル層85に電子層の生じる閾値電圧未満の負バイアス71を印加することで、ゲート酸化膜82の界面において、正孔層73が生じる。
この状態において、順方向の外部電源72からアノード電極86とカソード電極89の間に順方向の電流が通流すると、正孔層73を介して、アノード電極86からN-型カソードドリフト層87に正孔キャリア74が高濃度に注入され、かつカソード電極89から注入される電子キャリア75によって伝導度変調が生じ、低い順方向電圧の性能が得られる。
一方、ダイオード203の構造において、ゲート電極81に対し、P-型アノード層84とN型ウェル層85に電子層の生じるゼロバイアス又は正バイアス70を印加することで、ゲート酸化膜82の界面において、電子層76が生じる。
この状態において、外部電源72からアノード電極86とカソード電極89の間に順方向の電流が通流すると、ゲート酸化膜82の界面に生じた電子層76を介して、N-型カソードドリフト層87の電子キャリアがアノード電極86に排出され、N-型カソードドリフト層87のキャリア濃度が低減する。
アノード電極86から注入される正孔キャリアは、アノード電極86直下の、ゲート酸化膜82から離れた領域にてN-型カソードドリフト層87に向けて低濃度に注入される。このとき、注入のバリアを超える高い電圧が印加される。その結果、アノード電極86とカソード電極89に印加される順方向電圧は上昇する。
ゲートバイアスによるダイオード203の状態変化を踏まえ、図８Ａ及び図８Ｂを参照しながら、インバータ動作中におけるゲート制御型ダイオードの順回復状態について説明する。図８Ａは、図１Ａ及び図１Ｂにより動作説明したゲート制御型ダイオードの転流（矢印）時における順回復電圧（過渡電圧）が小さい場合のゲートバイアスの対応図である。
図８Ｂは、図８Ａと比較して上記順回復電圧が大きい場合のゲートバイアスの対応図である。図８Ａ及び図８Ｂに示すように、ゲート電極81に閾値電圧未満の負バイアス71が印加された状態では、ダイオードでの転流時にアノード電極86からの正孔キャリアの注入効率が高い。これにより、N-型カソードドリフト層87での伝導度変調を起こすために過渡的に印加される順回復電圧が小さい。
一方、ゲート電極81にゼロバイアス又は正バイアス70が印加された状態では、ダイオードでの転流時にアノード電極86からの正孔キャリアの注入効率が低く、N-型カソードドリフト層での伝導度変調を起こすために過渡的に印加される順回復電圧が大きくなる。
したがって、順回復損失の低減には、ゲート制御型ダイオードへの転流時のゲートに閾値電圧未満の負バイアス71を印加する制御シーケンスが必要である。それに加えて、導通損失と逆回復損失の低減をインバータのPWM動作において両立するには、td_rrを可変制御する実施例１の方法が有効である。
以上、説明したように、本発明の実施例１に係る半導体回路制御方法によれば、インバータのPWM動作において、ゲート制御型ダイオードの順回復損失、導通損失、及び逆回復損失を最小化できる。
本発明に係る実施例２のゲート制御型ダイオードの制御方法（半導体回路制御方法）について、図９Ａ～図１４を参照しながら説明する。図９Ａは、実施例２の方法を示すタイミングチャート300であり、非導通期間toffが長い場合を示す。図９Ｂは、図９Ａと比較して、非導通期間toff 19が短い場合を示すタイミングチャート300’である。
図９Ａ及び図９Ｂでは、対アーム配置のIGBTのゲート制御信号波形1と、自アーム配置のIGBTのゲート制御信号波形33と、自アーム配置のゲート制御型ダイオードのゲート制御信号波形2と、を示している。
PWMインバータでは、対アームに配置された二つのIGBTを相補的に導通させ直流電力を交流電力に変換する機能であることから、対アーム配置のIGBTのゲートに相補的に導通指令のゲート制御信号を導入する。さらに、対アームが同時にオンすることで生じる動作異常である短絡現象を防止するため、デットタイムDT34をゲート制御信号において設ける。
実施例２では、対アームIGBTのゲート制御信号に同期した自アームIGBTのゲート制御信号を利用して、ゲート制御型ダイオードの損失を最小化できるゲート制御信号のタイミングと、それを実現するゲート制御回路66について説明する。図９Ａは、対アームIGBTの非導通期間toffが長い場合、すなわち自アームダイオードの導通期間が長い場合のゲート制御信号であり、図９Ｂは、短い場合でのゲート制御信号である。
ここで、期間toffが長い場合とは、ゲート制御型ダイオードにおいて、ゲートにゼロバイアス又は正バイアスを印加しキャリアを引き抜き、ドリフト領域のキャリア濃度が安定化し逆回復損失が最小化するtd_rr期間bと順回復期間tfrの和に対し、期間toffが長い場合を示す。
まず、期間toff 19が長い条件として説明する。その条件で、自アームIGBTにオン指令が入るタイミング35において、自アームのゲート制御型ダイオードのゲートに閾値電圧未満の負バイアス12を印加された状態とする。次に、ダイオードの導通期間28において、ゲートにゼロバイアス又は正バイアス11を印加してキャリアの引き抜きを開始する。
その後、キャリアの引き抜き期間td_rrを固定期間bとして、自アームIGBTのゲートにオフ指令が入る。さらにDT34を経て、対アームIGBTのゲートにオン指令が入って、対アームIGBTがターンオン18に至る。すなわち、ゲート制御型ダイオードが逆回復状態に至る。そして、ゲート制御型ダイオードが逆回復期間trr37を経過し、非導通状態に至った後、再びゲートに閾値電圧未満の負バイアス12を印加し、次の順回復状態に備えるシーケンスとする。
逆に、期間toff 19が期間b + tfrより短い条件として説明する。その条件で、ゲート制御型ダイオードのゲートに閾値電圧未満の負バイアス12を印加した状態から、自アームIGBTにオン指令を入れるタイミング35において、ゲート制御型ダイオードのゲートにゼロバイアス又は正バイアス11を印加する。
その後、キャリアの引き抜き期間td_rrを、自アームIGBTのオン指令期間fとデットタイムの和f + DTだけ保つように制御する。そのためには、自アームIGBTのオン指令期間f、すなわち、対アームIGBTの非導通期間toff 19と同期した可変値でキャリアの引き抜き期間td_rrを制御する。この後、自アームIGBTのゲートにオフ指令が入る。さらに、DT34を経て対アームIGBTのゲートにオン指令が入って対アームIGBTがターンオン18に至る。すなわち、ゲート制御型ダイオードが逆回復状態に至る。
そして、ゲート制御型ダイオードが逆回復期間trr37を経過し、非導通状態27に至った後、再びゲートに閾値電圧未満の負バイアス12を印加し、次の順回復状態に備えるものとする。以上の制御を適用すれば、インバータのPWM動作によって、ダイオードの導通期間が変化した場合でも、順回復時においてゲートに閾値電圧未満の負バイアスを与えられ、かつ逆回復時においてゲートにゼロバイアス又は正バイアスを与えられることで、順回復損失、導通損失、逆回復損失を最小化することができる。
そして、実施例２によれば、対アームIGBTのゲート制御信号と自アームIGBTのゲート制御信号がDTを保って相補的にオン指令が入る関係を利用して、自アームIGBTのゲート制御信号を使ってゲート制御型ダイオードのゲート制御信号を生成することができる。
なお、以上の制御において、可変時のtd_rrの値f + DTは、ダイオードの逆回復期間tfrが対アームのデットタイムDTに対し、短い場合であり、tfrがDTに対し長い場合は、ゲート制御型ダイオードにゼロ又は正バイアスを与えるタイミングを自アームIGBTのオン指令のタイミングから一定時間xだけ遅らせる、すなわちtd_rrをf + DT - xとすることで同様の効果が得られる。
図１０は、図９Ａ及び図９Ｂの制御方法を実現するゲート制御回路66とアーム96とを接続したインバータ140の回路図である。図１０に示すように、インバータ140において、ゲート制御回路66は、インバータのPWM動作の指令信号62を受け、IGBT91とゲート制御型ダイオード93のゲート制御信号を生成する回路である。ここで、ゲート制御信号はIGBT91とゲート制御型ダイオード93のエミッタセンス端子（エミッタ電極）69を基準電位とし、IGBTのゲート端子67とゲート制御型ダイオードのゲート端子68に入力する電圧信号である。
ゲート制御回路66はPWM動作の指令信号62を受け、トリガ信号の生成ブロック58にて、IGBTの動作トリガ信号Aとゲート制御型ダイオード用の固定パルス信号Bを生成する。ここで、IGBTの動作トリガ信号Aは、指令信号62と同一のオン/オフ期間を有するように、また、固定パルス信号Bは、IGBTのターンオフ指令が入る一定時間前にオンするように、生成ブロック58にて予め設定される。
さらに遅延ブロック55によりAを一定時間遅延させた信号Cと信号Bを論理積ブロック56に通すことで、ゲート制御型ダイオードのトリガ信号Dを生成する。これにより、IGBTのオン指令期間に応じて可変にtd_rrを制御した信号を生成できる。IGBTの動作トリガ信号Aとゲート制御型ダイオードの動作トリガ信号Dは、出力バッファ57により、電圧が調整された信号に変換され、IGBT91とゲート制御型ダイオード93のゲート端子67と68を制御する。
図１１Ａは、図１０のゲート制御回路66における各信号のシーケンスを示すタイミングチャート301であり、オン指令期間が長い場合を示す。図１１Ｂは、図１１Ａと比較して、オン指令期間が短い場合を示すタイミングチャート302である。図１１Ａ及び図１１Ｂでは、IGBTのオン指令期間が長いパルスgの指令信号が入力した場合と、短いパルスfの指令信号が入力した場合における信号A～Bのシーケンスを示す。ここで長いパルスとは、ゲート制御型ダイオードのtd_rrを固定値で制御できる場合であり、また短いパルスとは、td_rrを可変値で制御する場合である。
なお、図１１Ａ及び図１１Ｂにおいて、オンレベル59と、オフレベル60と、を縦軸に示し、横軸に時間Ｔを示している。長いパルスgの指令信号が入力すると、ゲート制御回路66内の生成ブロック58で生成される固定パルス信号Bの立ち上がりをトリガにして、ゲート制御型ダイオードのトリガ信号Dが立ち上がり、対アーム配置のゲート制御回路における信号Aによって対アームIGBTがターンオンしてゲート制御型ダイオードが逆回復する前に、キャリア引き抜き期間td_rrとして、固定値bの期間が設けられる。
一方、短いパルスfの指令信号が入力すると、信号Aを一定時間遅延させた信号Cの立ち上がりをトリガにして、ゲート制御型ダイオードのトリガ信号Dが立ち上がるようになり、対アーム配置のゲート制御回路における信号Aによって対アームIGBTがターンオンしてゲート制御型ダイオードが逆回復する前のキャリア引き抜き期間td_rrは、信号Aのオン指令期間fに応じた可変値となる。
そして、長いオン指令期間g、短いオン指令期間fのいずれの場合においても、対アームIGBTがターンオフし、ゲート制御型ダイオードが順回復する期間においては、ゲート制御型ダイオードのゲートのトリガ信号Dはオフレベルで待機できることから、ゲート制御型ダイオードのゲートに閾値電圧未満の負バイアスを与えることができる。
かつ、対アームIGBTがターンオンし、ゲート制御型ダイオードが逆回復する期間においては、ゲート制御型ダイオードのゲートのトリガ信号Dはオンレベルで待機できることから、ゲート制御型ダイオードのゲートにゼロバイアス又は正バイアスを、td_rrを可変にする条件下で与えることができる。なお、図１１Ａ及び図１１ＢにおけるＱは、図１０からは省略している対アーム用ゲート制御回路の信号A（図１０参照）を示している。
また、固定パルス信号B又は信号Aによる可変パルス信号Cの立下りタイミングは、ゲート制御型ダイオードの逆回復時間trr37を考慮し、それ以降と設定することで、当該ゲート制御型ダイオードが逆回復後に、ゲートに閾値電圧未満の負バイアスを再び印加でき、次の順回復状態に備えることができる。したがって、いかなるオン指令幅を有した指令信号に対しても、ゲート制御型ダイオードの順回復損失、導通損失、逆回復損失を最小化するゲートの制御シーケンスを実施例により与えることができる。
図１２～図１４を用いて、実施例１の制御方法を適用したインバータの回路図と動作波形を示す。図１２は、図９Ａ及び図９Ｂの制御方法を適用するインバータ150の回路図である。図１２に示すインバータ150の回路は、上述した動作シーケンスを導出できるゲート制御回路66と、それに接続したIGBT91と、ゲート制御型ダイオード93を対アーム92,94に配置し、中性点90に誘導性負荷95を設置し、対アームを直流電源169に接続されている。
さらに、図１２に示すインバータの回路は、対アームのゲート制御回路66には、インバータがPWM動作し交流電力を出力するための相補的な動作を指令する信号63と信号64が入力される。これらの信号63と信号64を受けたゲート制御回路66の内部で、IGBT91とゲート制御型ダイオード93のトリガ信号が生成される。このトリガ信号は、IGBT91のゲート端子67と、ゲート制御型ダイオード93のゲート端子68にそれぞれ接続されている。
図１３は、図１２のインバータの回生動作時における対アームのIGBTとゲート制御型ダイオードのゲート波形、ならびに主回路波形を示すタイミングチャート303である。図１３では、誘導性負荷95から対アームIGBTの中性点90に向かって電流が流れる状態、すなわち負荷からインバータに電流を吸い込む回生動作における対アームのゲート波形97,98,101,102と主回路波形99,100,103,104を示している。
なお、図１３において、上アームIGBTのゲート制御信号97と、上アームゲート制御型ダイオードのゲート制御信号98と、上アームゲート制御型ダイオードのカソード/アノード間電圧VKA99と、上アームゲート制御型ダイオードのカソード電流IK100と、下アームIGBTのゲート制御信号101と、下アームゲート制御型ダイオードのゲート制御信号102と、下アームIGBTのコレクタ/エミッタ間電圧VCE103と、下アームIGBTのコレクタ電流IC104と、を示している。
ここで、主回路波形とは、IGBT又は逆並列接続のダイオードのコレクタ/エミッタ端子間又はカソード/エミッタ端子間にかかる電圧VCE又はVKAと、IGBTに流れる電流IC又はダイオードに流れる電流IKの波形である。なお、図１３においては、下アームのIGBTの導通期間105から上アームのダイオードの導通期間106を経て、再び下アームのIGBTの導通期間105に至る際の状態推移を示している。まず、下アームのIGBTが導通した状態から、下アームIGBTのゲートにターンオフ指令17が入ることで、上アームのゲート制御型ダイオードに電流が転流し、順回復状態となる。
ここで、上アームのゲート制御回路によって、上アームのゲート制御型ダイオードのゲート98には、閾値電圧未満の負バイアス12が印加され、順回復損失は小さい。次に、上アームのダイオードの導通期間106を経て、下アームIGBTのゲートにターンオン指令18が入ることで、電流は下アームのIGBTに転流し、上アームのゲート制御型ダイオードは逆回復状態となる。ここで、上アームのダイオードの導通期間106において、可変値で制御されるtd_rr期間のゼロバイアス又は正バイアス11が入力されることで、逆回復損失は小さい。
次に、図１４を用いて、対アームIGBTの中性点90から誘導性負荷95に向かって電流が流れる状態、すなわちインバータから負荷に電流を送り込む力行動作における対アームのゲート波形97，98，101，102と主回路波形115，116，117，118を示す。図１４は、図１２のインバータの力行動作時における対アームのIGBTとゲート制御型ダイオードのゲート波形、ならびに主回路波形を示すタイミングチャート304である。なお、図１４において、上アームIGBTのコレクタ/エミッタ間電圧VCE115と、上アームIGBTのコレクタ電流IC116と、下アームゲート制御型ダイオードのカソード/アノード間電圧VKA117と、下アームゲート制御型ダイオードのカソード電流IK118と、を示している。
ここで、下アームのダイオードの導通期間119から上アームのIGBTの導通期間120を経て、再び下アームのダイオードの導通期間119に至る際の状態推移を示している。まず下アームのダイオードが導通した状態119から、上アームIGBTのゲートにターンオン指令18が入ることで、電流は上アームのIGBTに転流し、下アームのダイオードは逆回復状態となる。ここで、下アームのダイオードの導通期間119において、可変値で制御されるtd_rr期間のゼロバイアス又は正バイアス11が入力されることで、逆回復損失は小さい。
次に、上アームのIGBTの導通期間120を経て、上アームIGBTのゲートにターンオフ指令17が入ることで、電流は下アームのダイオードに転流し、下アームのダイオードは順回復状態となる。ここで、下アームのゲート制御回路によって、下アームのゲート制御型ダイオードのゲートには、閾値電圧未満の負バイアス12が印加され、順回復損失は小さい。
すなわち、実施例の制御方法を適用したゲート制御回路を対アームに配置することで、インバータの力行動作、回生動作、いずれにおいても、対アームのダイオードの順回復状態、導通状態、逆回復状態にて発生する電力損失を最小限に制御することができ、インバータの小型化、高効率化を実現できる。
なお、図９Ａ、図９Ｂ、図１１Ａ、図１１Ｂ、図１３及び図１４のタイミングチャート300～304に示す方法を実施例２の方法とする。以上、説明したように、本発明の実施例２に係る方法を適用したインバータのPWM動作において、ゲート制御型ダイオード（半導体回路）93は、順回復損失、導通損失、逆回復損失からなる損失を最小化できる。
本発明の実施例３に係るゲート制御型ダイオードの制御方法について、図１５～図１７を参照しながら説明する。図１５は、実施例３の方法を実現するゲート制御回路66とアーム96とを接続したインバータ160を示す回路図である。図１５に示すように、インバータ160は、ゲート制御回路66と、それに接続するIGBT91と、ゲート制御型ダイオード93と、を示す。ゲート制御回路66は、インバータのPWM動作の指令信号62を受け、IGBT91とゲート制御型ダイオード63のゲート制御信号を生成する回路である。
ここで、ゲート制御信号は、IGBT91とゲート制御型ダイオード93のエミッタセンス端子69を基準電位としIGBTのゲート端子67とゲート制御型ダイオードのゲート端子68に入力する電圧信号に係るゲート制御回路66はPWM動作の指令信号62を受け、トリガ信号の生成ブロック58にて、IGBTの動作トリガ信号Eとゲート制御型ダイオード用の固定パルス信号Fを生成する。
ここで、トリガ信号の生成ブロック58は、指令信号62と同じオン指令期間を保ち、オン/オフのタイミングを一定期間だけ遅らせる遅延回路53と、指令信号62のオフ指令をトリガに一定期間の固定パルスを生成する回路54で構成される。そして、IGBTの動作トリガ信号Eをさらに一定時間遅延させた信号Gと信号Fを論理積ブロック56に通すことで、ゲート制御型ダイオードのトリガ信号Hを生成する。
これにより、IGBTのオン指令期間に応じて可変にtd_rrを制御した信号を生成できる。IGBTの動作トリガ信号Eとゲート制御型ダイオードの動作トリガ信号Hは、出力バッファ57により、電圧が調整された信号に変換され、IGBT91とゲート制御型ダイオード93のゲート端子67と68を制御する。なお、図１５のアーム96を上アームとし、これに対をなす不図示の対アーム構成があるとすれば、対アームIGBT91への指令信号62’及び動作トリガ信号Eについては、図１６及び図１７の下方に示すとおりである。
図１６は、図１５のゲート制御回路において、特に指令パルス幅が長い場合における各信号のシーケンスを示すタイミングチャート400である。この図１６は、IGBTのオン指令期間が長いパルスgが入力した場合の信号E～Hのシーケンスと、デットタイムDT34が設けられ相補的にオン指令が入る対アームの指令信号と、その信号Eのシーケンスと、を示している。ここで長いパルスとは、td_rrを固定値で制御できる場合である。指令信号62が入力すると、同じパルス幅gを持ち、一定期間aだけ遅延した信号Eが生成される。
ここでの一定期間aは、ゲート制御型ダイオードの逆回復損失の低減に有効な固定のtd_rr期間bから、対アームのオン指令間隔であるデットタイムDT34を差し引いた値b - DTである。次に、信号Fは、指令信号62の立下りをトリガにして立ち上がり、一定期間だけオンする。
ここでの一定期間は、bと逆回復期間trr37の和b + trrである。さらに、信号Gは、信号Eからゲート制御型ダイオードの順回復時間と逆回復時間を考慮し遅延させて生成する。信号Fと信号Gの論理積により信号Hは生成され、この場合、信号Hは、固定パルス信号Fの立ち上がりをトリガにして立ち上がり、対アームIGBTが対アームの信号Eによりターンオンしてゲート制御型ダイオードが逆回復する前に、キャリア引き抜き期間td_rrとして、固定値bの期間が設けられることとなる。
次に、図１７は、図１５のゲート制御回路66において、特に指令パルス幅が短い場合における各信号のシーケンスを示すタイミングチャート401である。すなわち、図１７は、導通時間が短いパルスfの指令信号62がゲート制御回路66に入力された場合を示す。なお、図１６及び図１７のタイミングチャート400,401に示す方法を実施例３の方法とする。
パルスがb - DTより短くなると、指令信号62の立下りでオンする固定幅を持った信号Fよりも、指令信号62から一定期間遅れ、指令信号62のオン指令幅に応じて可変幅を持った信号Gが遅れてオンするシーケンスとなることから、信号Hは、信号Gの立ち上がりをトリガにして立ち上がり、対アームIGBTが対アームの信号Eによりターンオンしてゲート制御型ダイオードが逆回復する前に、キャリア引き抜き期間td_rrとして、可変値f + DTの期間が設けられることとなる。
このように、実施例３のゲート制御回路66における生成ブロック58は、指令信号62と同じオン指令期間を保ち、オン/オフのタイミングを一定期間遅らせる遅延回路53と、指令信号62のオフ指令をトリガに一定期間の固定パルスを生成する回路54と、により回路構成されている。このようなゲート制御回路66は、様々な導通幅をもった指令幅に対し、td_rrを可変制御しダイオード93の損失を常に最小化できる信号を生成することができる。
以上、説明したように、実施例３の方法を適用したインバータ501のPWM動作において、順回復損失、導通損失、逆回復損失からなるダイオード93の損失を最小化できる。
本発明の実施例４に係るゲート制御型ダイオードの制御方法を適用した電力変換器である三相交流インバータについて、図１８及び図１９を参照しながら説明する。図１８は、実施例４の方法を適用した三相交流インバータ500の回路図であり、制御回路66と、それに接続したIGBT91と、ゲート制御型ダイオード93と、を三相対アームに構成するように、合計6組配置した回路を示している。
対アームの中性点121、122、123に誘導性負荷であるモータ950を配置し、対アームを直流電源169に接続する。対アームのゲート制御回路66には、インバータ501がPWM動作し交流電力を出力してモータが回転動作するための各層の相補的な動作を指令する信号が指令部951から入力される。
指令信号を受け、各相各アームに配置されたゲート制御回路66の内部で、IGBTとゲート制御型ダイオードのトリガ信号がそれぞれ生成され、IGBT91とゲート制御型ダイオード93のゲート端子に接続される。ゲート制御型ダイオードは、実施例４に示された制御方法に従い、ゲート制御回路66にて生成された信号で動作することで、順回復状態、導通状態、逆回復状態で生じる電力損失は、最小化される。
図１９は、図１８に対する変形例に係るゲート制御型ダイオードの制御方法とデュアルゲート型IGBTを適用した三相交流インバータ501の回路図である。図１９に示すように、デュアルゲート型IGBT901は、二つの絶縁されたゲート端子を有し、導通時とスイッチング時にキャリア濃度を制御可能なタイミングディレイ期間を設けた二つの信号で制御することで、IGBTのスイッチング損失と導通損失を低減できるようにしたものである。
ゲート制御回路902では、ゲート制御型ダイオード93のゲートに加え、デュアルゲート型IGBT901の二つのゲート、計３つのゲート信号を共通のエミッタセンスに対し、各層各アームで指令信号に従い生成する。これにより、ゲート制御型ダイオード93の損失低減効果に加え、IGBT901の損失低減効果を生み出すことも可能であり、その結果、三相交流インバータ501の効率向上、小型化を図ることができる。
以上、説明したように、実施例３の方法によれば、順回復損失、導通損失、逆回復損失からなるダイオード93の損失を最小化し、高効率なインバータ（電力変換器）501を実現できる。
［基本技術］
ここで、本発明の基本技術について、図２０を参照しながら説明する。図２０は、本発明の基本技術となる対アーム構成を有する三相インバータ600の回路図である。図２０に示すように、三相インバータ600において、絶縁ゲート端子（「ゲート」と略す）171を有するIGBT170には、IGBT170と逆並列にダイオード172が接続されている。
インバータ600は、電圧源169から電力が供給され、IGBT170のゲート171に電圧が印加され高速にターンオン、ターンオフを繰り返すことで接続された誘導性負荷168に供給する電力を制御する構成となっている。なお、誘導性負荷168は、例えばモータ(電動機)である。
IGBT170とダイオード172は導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生し、素子やその周辺の熱抵抗によって温度が上昇する。したがって、IGBTとダイオードに流すことのできる電流密度は、その最大許容温度により規定されるため、所望のインバータの定格電流を満たすには、並列接続による所定の体積が必要となる。
インバータを小型化、高効率化するには、熱抵抗の低減と共に、IGBTとダイオードの損失低減が有効である。損失は、IGBTとダイオードがそれぞれ導通する際に生じる導通損失と、IGBTがスイッチングする際にIGBTとダイオードで生ずるスイッチング損失に大別される。
さらにスイッチング損失は、IGBTがターンオンする際に発生するターンオン損失、対アームのダイオードにおける逆回復損失、さらにIGBTがターンオフする際に発生するターンオフ損失、対アームのダイオードにおける順回復損失の4つに分けられる。
これら損失を低減することで、素子の温度上昇を抑制できるため、許容電流密度の上昇を可能とし、すなわち並列接続数の低減や素子面積の低減によってインバータの小型化や高効率化を可能にする。
［比較例］
ここで、本発明の比較例となるゲート制御型ダイオードについて、図２１及び図２２を参照しながら、詳細に説明する。このゲート制御型ダイオードは、ダイオードの逆回復損失を低減する技術であり、アノード領域の表面にドリフト領域への注入キャリア濃度を制御できるゲート電極を配置した構造と、その制御技術から成る。
図２１は、直流電源から交流出力を生み出す電力変換装置の動作を想定したダイオードのリカバリー特性を評価する評価回路700の図である。図２１に示すように、評価回路700は、直流電源47に対し、ゲート制御型ダイオード45と対アームのIGBT44を直列に接続し、また誘導性負荷48をダイオード45に並列に接続して回路構成される。この評価回路700において、IGBT44のゲートの入力信号42に応じ、誘導性負荷48の両端に交流出力電圧を生じさせる。
図２２は、図２１の評価回路700で得られたリカバリー特性を示すタイミングチャートである。図２１の評価回路700によるリカバリー特性を示すタイミングチャートである。リカバリー特性として、図２１のゲート制御信号43と、それに応じて得られるスイッチング特性である電流波形107と、同様の特性であるカソード/アノード間電圧波形108と、を示す。
ゲート制御型ダイオード45は、導通期間109において、ゲートに閾値電圧未満の負バイアス112を印加することでドリフト領域への注入キャリア濃度が上昇し、順方向電圧が下がることにより、導通損失を低減させることができる。次に、対アームのIGBTがターンオンすることでダイオード45の電流107が減衰する。さらに、残存キャリアが戻ることで逆方向の逆回復電流49が過渡的に生じ、カソード/アノード間電圧108が上昇する逆回復期間110を経過する。
ここは、図２２に破線で示すように、従来pnダイオードの逆回復電流50が大きかったところ、実線で示す逆回復電流49のように減少させることができた。その後、カソード/アノード間電圧51が電源電圧に達して安定化する非導通期間09に至る。ここは、図２２に破線で示すように、従来pnダイオードのカソード/アノード間電圧52が大きかったところ、実線で示すカソード/アノード間電圧51のように減少させることができた。
図２１の評価回路700では、逆回復期間1の直前に、ゲートに閾値電圧以上の正バイアス113を印加することにより、アノード/カらの注入キャリア濃度を低減する。さらに酸化膜界面に生成される電子反転層を介し、ドリフト領域のキャリアをアノードへ排出するので、ドリフト領域のキャリア濃度を一時的に低減できる。これにより逆回復期間110における逆回復電流が低減すると共に、カソード/アノード間電圧51の上昇速度が上昇して逆回復損失を低減することができる。
すなわち、図２１の評価回路700のゲート制御型ダイオード45では、その構造とゲート制御方式によって、導通損失と逆回復損失を共に低減することができる。一方で、このダイオード45には順回復状態においても損失が生じるため、その損失低減も重要となる。順回復状態は、対アームのIGBTがターンオフする際に、ダイオードに転流が生じるが、その転流の際にダイオード45のドリフト領域へキャリアが充填する際に生じる過渡的なアノード/カソード間の電圧上昇が生じる状態である。
この転流による電流と電圧上昇の積によって順回復損失が発生する。また、逆回復損失を低減するためその直前に導入するゲートに閾値電圧以上の正バイアスを印加する制御を導入する期間において、対アームのIGBTがターンオフし、ダイオードが順回復する状態と重なった場合、順回復損失上昇の副作用を招く。
これは、ゲートに閾値電圧以上の正バイアスが印加されることで、アノード/カらの注入キャリア濃度が低減するため、転流に必要な一定量のキャリアの充填に必要となるカソード/アノード間電圧が上昇するために生じる。
インバータは、IGBTの導通指令となる対アームのパルス幅を変調(PWM：Pulse Width Modulation)することで直流を交流に変換する装置であり、交流波形の品質を維持するため様々なパルス幅での制御を考慮する必要がある。つまり、図２１の評価回路700のゲート制御型ダイオード45には順回復状態においても損失が生じるため、その損失低減を図ることが本発明の課題である。
本発明の実施例１～４に係る半導体回路制御方法、及びそれを適用した電力変換器は、次のように総括できる。
［１］この方法によって制御する対象となる半導体回路は、IGBT91,901にゲート制御型ダイオード93,203が接続されたアーム92,94を直列接続した対アームで構成された半導体回路である。より具体的には、図２（実施例１）、図１２（実施例２）に示す単相PWMインバータ130,150のほか、図１８（実施例４）、図１９（実施例４の変形例）に示す三相インバータ500,501に好適である。
この半導体回路において、アーム92,94は、BT91,901のコレクタとエミッタによる導通方向と、ゲート制御型ダイオード93,203のアノード86とカソード89による導通方向と、を逆並列接続、すなわち、逆方向に並列接続して回路構成されている。対アームは、一方のアーム92（94）から他方のアーム94（92）にわたって、ゲート制御型ダイオード93,203とIGBT91,901とをそれぞれ直列接続して回路構成されている。
ゲート制御型ダイオード93,203は、半導体基板にアノード電極86とカソード電極89とゲート電極81とを絶縁して設けられている。特に、このゲート制御型ダイオード93,203は、次のような特徴を備える。ゲート電極81に印加する電圧に応じて半導体基板内のドリフト領域87でキャリア濃度が制御される。ゲート制御型ダイオード93,203は、キャリア濃度が制御されることにより、次のように動作する。
逆回復状態のとき、ゲート電極81とアノード電極86との間に、ゲート電極81の界面で電子層が生じるゼロバイアス又は正バイアス70の電圧信号を印加する。また、順回復状態のとき、ゲート電極81とアノード電極86との間に、ゲート電極81の界面で正孔層が生じる負バイアスの電圧信号を印加する。また、順回復状態の後、負バイアス71から、ゼロバイアス又は正バイアス70を印加する電圧信号へと切り替える。
この方法は、対アームにおける一方のアーム92（94）のパルス幅に対応して他方のアーム94（92）のパルス幅を決めるように制御する。より具体的には、ゲート制御型ダイオード93,203は、それらに直列接続されたIGBT91,901の非導通期間に応じて、ゼロバイアス又は正バイアス70を印加する期間を可変制御する。このような半導体回路制御方法によれば、インバータのPWM動作における様々なパルス条件に対する過渡応答特性、すなわちON/OFF遷移状態を改善し、ダイオードに発生する導通損失のほか、順回復損失を低減することにより、低消費電力化や小型化が可能となる。
［２］さらに本発明の実施例１～４に係る方法では、上記［１］の方法に加え、図１Ａ及び図１Ｂに示すように、次の定義に基づいて制御する。まず、直列接続されたIGBT91,901の非導通期間をtoffと定義する。そのほか、ゲート制御型ダイオード93,203の状態について、次のように定義する。ゲート電極81とアノード電極86との間に、ゼロバイアス又は正バイアス70を印加してから逆回復状態に至る期間をtd_rrと定義する。また、順回復状態の期間をtfrと定義する。
また、非導通期間toffに対し、逆回復状態に至る期間td_rrと順回復状態の期間tfrとを合計した期間td_rr + tfrの関係は、toff ≧ td_rr + tfrを満たすように制御する。また、逆回復状態に至る期間td_rrを、非導通期間toffの長さに応じて可変制御する。これにより、上述の過渡応答特性をより良好にして、発熱損失少なくON/OFF切換え完了できる。
［３］さらに本発明の実施例１～４に係る方法では、上記［２］の方法に加え、次の定義に基づいて制御する。まず、非導通期間toffに依らない固定期間をbとする。図９Ａに示すように、非導通期間toffが、toff > b + tfr の関係を満たす場合、逆回復状態に至る期間td_rrを固定期間bとする。逆回復状態に至る期間td_rrを、非導通期間toffに応じて可変制御する。これにより、上述の過渡応答特性をさらに良好にして、発熱損失少なくON/OFF切換え完了できる。
［４］上記［３］の方法に加え、さらに本発明の実施例１～４に係る方法により制御する対象は、単相PWMインバータ130,150のほか、三相インバータ500,501により例示する半導体回路である。それらの半導体回路は、一方のアーム92に配された第１のIGBT91,901と、他方のアーム94に配された第２のIGBT91,901と、第１のIGBT91,901に直列接続されたゲート制御型ダイオード93,203と、を備えて回路構成される。また、第１のIGBT91,901のゲート電極とエミッタセンス端子（エミッタ電極）69との間に電圧を印加できる端子を第１のゲート端子67Aとする。また、第２のIGBT91,901のゲート電極67Aとエミッタ電極69との間に電圧を印加できる端子を第２のゲート端子67Bとする。
第１のゲート端子と第２のゲート端子には、第１のIGBT91,901と第２のIGBT91,901が一定間隔を保ち相補的に導通、又は非導通するように制御され、かつ、パルス幅の変調された第１のPWM指令信号63と第２のPWM指令信号64に基づいた電圧信号（図２、図１２、図１８、及び図１９）が入力される。また、図７Ａ、図７Ｂ及び図８に例示するようなゲート制御型ダイオード203のゲート電極81とアノード電極86との間に印加する電圧信号は、第２のPWM指令信号64に基づき生成される。これにより、上述の過渡応答特性をさらに良好にする。
［５］さらに本発明の実施例１～４に係る方法は、上記［４］の方法に加え、ゲート制御型ダイオード93,203のゲート電極81とアノード電極86との間に印加する電圧信号は、第２のゲート端子67Bに印加する電圧信号と、第２のPWM指令信号64と、を受けて、同一のゲート制御回路基板66,902（図２、図１２、図１８、及び図１９）において生成される。このように本発明は容易に実施可能である。
［６］さらに本発明の実施例２に係る方法は、上記［５］の方法に加え、ゲート制御型ダイオード93,203のゲート電極81とアノード電極86との間に印加する電圧信号は、図１２に示すゲート制御回路基板66において、第２のPWM指令信号64を一定期間遅延させ、かつ、第２のPWM指令信号64のパルス幅と同期したPWMトリガ信号と、固定期間bよりも長い導通指令期間をもった固定トリガ信号との、論理積をとることにより、電圧信号を切り替えるタイミングが生成される。これで、本発明は確実に実施可能となる。
［７］さらに本発明の実施例３に係る方法は、上記［６］の方法に加え、図１５及び図１６に示す信号Gは、信号Eからゲート制御型ダイオードの順回復時間と逆回復時間を考慮し遅延させて生成する。すなわち、PWMトリガ信号と、固定トリガ信号のパルスは、ゲート制御型ダイオード93,203の逆回復状態が経過するまで、パルスの立ち下がるタイミングを遅延させる。これで、本発明はより確実に実施可能となる。
［８］さらに本発明の実施例２に係る方法は、上記［７］の方法に加えて、図１１Ａ及び図１１Ｂに示すように、第１のゲート端子67Aと第２のゲート端子67Bは、それぞれ第１のPWM指令信号63と第２のPWM指令信号64から同一の一定期間aだけ遅延した電圧信号が入力される。また、第１のPWM指令信号63と第２のPWM指令信号64における導通の指令信号の間隔期間をDT34とした場合、第１、第２のゲート端子67Bは、次に規定するように制御される。まず、固定期間bと一定期間aとの間隔期間DTの関係は、b = a + DT とする。かつ、固定期間bよりも長い導通指令期間をもった固定トリガ信号は、第２のPWM指令信号64におけるパルスの立ち下がるタイミングでオン指令が入るように制御される。
［９］さらに本発明の実施例１～４に係る電力変換器は、上記［１］～［８］の何れかの方法を適用した電力変換器、例えば、図２、図１２、図１８及び図１９に示すインバータ130,150,500,501である。以下、第１導電型にＮ型、第２導電型にＰ型として主に例示するが、全体を逆にしても良い。インバータ130,150,500,501における、ゲート制御型ダイオード93,203は、図７Ａ及び図７Ｂに示すような特徴を備えている。すなわち、ゲート制御型ダイオード93,203は、第１導電型（Ｎ型）半導体基板と、第１導電型のカソード領域（N+型カソード層88及びカソード電極89）と、第２導電型（Ｐ型）のアノード領域（P型アノード層84及びアノード電極86）と、ゲート電極81と、を備えている。
第１導電型（Ｎ型）のカソード領域（N+型カソード層88及びカソード電極89）は、半導体基板の第１表面側に設けられている。第２導電型（Ｐ型）のアノード領域（P型アノード層84及びアノード電極86）は、半導体基板の第１表面側とは反対側の第２表面側に設けられている。アノード電極86は、アノード領域（P型アノード層84及びアノード電極86）の第２表面側に配設されている。ゲート電極81は、ゲート絶縁膜82を介してアノード86領域に隣接する。
ゲート電極81は、第２表面側からアノード86領域（P型アノード層84及びアノード電極86）を貫通してカソード領域（N+型カソード層88）まで達するトレンチの内部がゲート絶縁膜82に囲われている。アノード86領域（77,84）は、ゲート絶縁膜82に接する第１導電型のウェル領域（N型ウェル層85）と接している。ウェル領域85は、カソード領域（N+型カソード層88）と接する第１導電型のドリフト領域（N-型カソードドリフト層87）と隣接している。
アノード電極86に対しゲート電極81に負バイアスが印加されたとき、ウェル領域（N型ウェル層85）のうちゲート絶縁膜82と接する部分に正孔層が形成される。順回復状態のときに、ウェル領域（N型ウェル層85）に形成される正孔層からドリフト領域（N-型カソードドリフト層87）に正孔が注入される。これにより、PWM動作のパルス条件において、ダイオードに発生する導通損失や順回復損失を低減し、省エネや小型化が可能なインバータ500,501を提供できる。
［１０］さらに本発明の実施例４に係る電力変換器は、上記［９］におけるGBT901が、図１９に示すように、第１のゲート端子と第２のゲート端子を有するデュアルゲートIGBT901であり、次の制御機能を有する。このデュアルゲートIGBT901は、少なくとも一つのゲート端子に閾値以上の電圧を印加すれば、非導通状態から導通状態へ移行する。また、このデュアルゲートIGBT901は、二つのゲート端子に印加される電圧がどちらも閾値未満であれば、導通状態から非導通状態へ移行する。これにより、PWM動作のパルス条件において、ダイオードに発生する導通損失や順回復損失を低減し、省エネや小型化が可能なインバータ130,150,500,501を提供できる。
［１１］さらに本発明の実施例１，２，４に係る電力変換器は、上記［９］又は［１０］において、直流を単相又は三相の交流に変換して負荷950に電力供給するように回路構成された電力変換器であり、例えば、図２及び図１２に示す単相インバータや、図１８及び図１９に示す三相インバータのようなものである。すなわち、この電力変換器は、変換される交流の相数に応じた組数の対アームにより回路構成されている。これらの対アームは、その両極端の一方と他方それぞれを正と負に接続する直流の入力端子とする。また、相数に応じた対アーム毎に、各アーム92,94どうしが接続された中性点それぞれを負荷950に接続する交流端子121～123とする。これにより、省エネや小型化が可能な実用価値の高い単相又は三相のインバータを提供できる。
1…対アームIGBTのゲート制御信号
2…ゲート制御型ダイオードのゲート制御信号
3…ゲート制御型ダイオードのカソード/アノード間電圧VKA
4…ゲート制御型ダイオードの電流IK
5…ゲート制御型ダイオードのVKA・IK積の時間積分、発生エネルギーEfr
6…本発明の制御
7…比較例の制御
8…順回復損失の上昇分ΔEfr
9…オン電圧
10…オフ電圧
11…ゼロバイアス又は正バイアス
12…閾値電圧未満の負バイアス
13…高電圧(電源電圧)
14…0V電位
15…高電流(負荷電流)
16…0A電位
17…対アームIGBTのターンオフ
18…対アームIGBTのターンオン
19…対アームIGBTの非導通期間toff
20…ゲート制御型ダイオードのキャリア引き抜き期間td_rr
21…順回復電圧
22…逆回復電流
23…順回復状態
24…逆回復状態
25…比較例での順回復電圧、大きな負性VKAの発生
26…ゼロ(基準)
27…ゲート制御型ダイオードの非導通期間
28…ゲート制御型ダイオードの導通期間
29…導通状態で発生する損失Econd
30…逆回復状態で発生する損失Errsw
32…導通時の順方向電圧
33…自アームIGBTのゲート制御信号
34…デットタイムDT
35…自アームIGBTにオン指令が入るタイミング
36…順回復期間tfr
37…逆回復期間trr
42…制御信号
43…ゲート制御型ダイオードのゲート制御信号
44…IGBT
45…ゲート制御型ダイオード
47…直流電源
48…誘導性負荷
49…従来のゲート制御型ダイオードの逆回復電流
50…従来のpnダイオードの逆回復電流
51…特許文献1記載のカソード/アノード間電圧
52…従来pnダイオードのカソード/アノード間電圧
53…指令遅延ブロック
54…オフ指令トリガ型固定パルス生成ブロック
55…遅延ブロック
56…論理積ブロック
57…出力バッファ
58…トリガ信号の生成ブロック
59…オンレベル
60…オフレベル
62…インバータのPWM動作の指令信号
63…上アームの指令信号
64…下アームの指令信号
66…ゲート制御回路
67…IGBTのゲート端子
68…ゲート制御型ダイオードのゲート端子
69…エミッタセンス端子
70…ゼロバイアス又は正バイアス
71…閾値電圧未満の負バイアス
72…順方向の外部電源
73…正孔層
74…正孔キャリア
75…電子キャリア
76…電子層
77…P型アノード層
78…オーミック接触（障壁）
81…ゲート電極
82…ゲート絶縁膜（ゲート酸化膜）
83…絶縁ゲート（ゲート）
84…P-型アノード層
85…N型ウェル層
86…アノード電極
87…N-型カソードドリフト層
88…N+型カソード層
89…カソード電極
90…中性点
91…IGBT
92…上アーム
93…ゲート制御型ダイオード
94…下アーム
95…誘導性負荷
96…上アーム又は下アーム
97…上アームIGBTのゲート制御信号
98…上アームゲート制御型ダイオードのゲート制御信号
99…上アームゲート制御型ダイオードのカソード/アノード間電圧VKA
100…上アームゲート制御型ダイオードのカソード電流IK
101…下アームIGBTのゲート制御信号
102…下アームゲート制御型ダイオードのゲート制御信号
103…下アームIGBTのコレクタ/エミッタ間電圧VCE
104…下アームIGBTのコレクタ電流IC
105…下アームIGBTの導通期間
106…上アームゲート制御型ダイオードの導通期間
107…ダイオードに流れる電流
108…カソード/アノード間電圧
109…ダイオードが導通状態である期間、導通期間
110…ダイオードが逆回復状態である期間、逆回復期間
111…ダイオードが逆方向バイアス状態である期間、非導通期間
112…閾値電圧未満の負バイアス
113…閾値電圧以上の正バイアス
115…上アームIGBTのコレクタ/エミッタ間電圧VCE
116…上アームIGBTのコレクタ電流IC
117…下アームゲート制御型ダイオードのカソード/アノード間電圧VKA
118…下アームゲート制御型ダイオードのカソード電流IK
119…下アームゲート制御型ダイオードの導通期間
120…上アームIGBTの導通期間
121…三相交流インバータの中性点
122…三相交流インバータの中性点
123…三相交流インバータの中性点
130…単相交流インバータ（図２）
140…ゲート制御回路とアームとを接続したインバータの回路（図１０）
150…単相交流インバータ（図１２）
160…ゲート制御回路とアームとを接続したインバータの回路（図１５）
164…制御回路
167…IGBTのゲートを制御する制御回路
168…誘導性負荷
169…直流電圧(電力)源
170…IGBT
171…IGBT70の絶縁ゲート（端子）
172…IGBT70と逆並列接続のダイオード
200,200’…実施例１の方法
201…実施例１に対する比較例の方法
203…ゲート制御型ダイオード
300,300’…実施例２の方法
400…実施例３の方法、オン指令期間が長いgを入力した場合
401…実施例３の方法、オン指令期間が短いfを入力した場合
500…三相交流インバータ
501…三相交流インバータの変形例
600…三相交流インバータ（図２０）
700…評価回路（図２１）
901…デュアルゲート型IGBT
902…ゲート制御回路
950…モータ
951…三相交流インバータの指令部
Ｔ…時間

Claims (11)

  1. IGBTにゲート制御型ダイオードが接続されたアームを直列接続した対アームで構成された半導体回路を制御する方法であって、
    前記アームは、IGBTのコレクタとエミッタによる導通方向と、ゲート制御型ダイオードのアノードとカソードによる導通方向と、を逆並列接続し、
    前記対アームは、一方の前記アームから他方の前記アームにわたって、前記ゲート制御型ダイオードとIGBTとをそれぞれ直列接続し、
    前記ゲート制御型ダイオードは、
    半導体基板にアノード電極とカソード電極とゲート電極とを絶縁して設けられ、
    前記ゲート電極に印加する電圧に応じて前記半導体基板内でドリフト領域のキャリア濃度が制御され、
    順回復状態のとき、前記ゲート電極と前記アノード電極との間で、前記ゲート電極の界面に正孔層が生じる負バイアスの電圧信号を印加し、
    逆回復状態のとき、前記ゲート電極と前記アノード電極との間で、前記ゲート電極の界面に電子層が生じるゼロバイアス又は正バイアスの電圧信号を印加し、
    前記順回復状態の後、前記負バイアスから、前記ゼロバイアス又は前記正バイアスを印加する電圧信号へと切り替え、
    前記対アームにおける一方の前記アームのパルス幅に対応して他方の前記アームのパルス幅を決めるように、前記ゼロバイアス又は前記正バイアスを印加する期間を前記直列接続されたIGBTの非導通期間に応じて可変制御する、
    半導体回路制御方法。
  2. 前記直列接続されたIGBTの非導通期間をtoffと定義するほか、
    前記ゲート制御型ダイオードの状態について、
    前記ゲート電極と前記アノード電極との間に、前記ゼロバイアス又は前記正バイアスを印加してから前記逆回復状態に至る期間をtd_rrと定義し、
    前記順回復状態の期間をtfrと定義し、
    前記非導通期間toffに対し、前記逆回復状態に至る期間td_rrと前記順回復状態の期間tfrとを合計した期間td_rr + tfrの関係は、toff ≧ td_rr + tfrを満たすように、
    前記逆回復状態に至る期間td_rrを、前記非導通期間toffの長さに応じて可変制御する、
    請求項１に記載の半導体回路制御方法。
  3. 前記非導通期間toffに依らない固定期間をbとし、
    前記非導通期間toffが、toff > b + tfr の関係を満たす場合、前記逆回復状態に至る期間td_rrを前記固定期間bとし、
    前記逆回復状態に至る期間td_rrを、前記非導通期間toffに応じて可変制御する、
    請求項２に記載の半導体回路制御方法。
  4. 前記一方のアームに配された第１のIGBTと、
    前記他方のアームに配された第２のIGBTと、
    前記第１のIGBTに直列接続された前記ゲート制御型ダイオードと、
    を備えた半導体回路を用い、
    前記第１のIGBTのゲート電極とエミッタ電極との間に電圧を印加できる端子を第１のゲート端子とし、
    前記第２のIGBTのゲート電極とエミッタ電極との間に電圧を印加できる端子を第２のゲート端子とし、
    前記第１のゲート端子と前記第２のゲート端子には、前記第１のIGBTと前記第２のIGBTが一定間隔を保ち相補的に導通、又は非導通するように制御され、かつパルス幅の変調された第１のPWM指令信号と第２のPWM指令信号に基づいた電圧信号が入力され、
    前記ゲート制御型ダイオードのゲート電極とアノード電極との間に印加する電圧信号は、前記第２のPWM指令信号に基づき生成される、
    請求項３に記載の半導体回路制御方法。
  5. 前記第２のゲート端子に印加する電圧信号と、
    前記ゲート制御型ダイオードのゲート電極とアノード電極との間に印加する電圧信号は、前記第２のPWM指令信号を受け、同一のゲート制御回路基板において生成される、
    請求項４に記載の半導体回路制御方法。
  6. 前記ゲート制御型ダイオードのゲート電極とアノード電極との間に印加する電圧信号は、前記ゲート制御回路基板において、前記第２のPWM指令信号を一定期間遅延させ、
    かつ、当該第２のPWM指令信号のパルス幅と同期したPWMトリガ信号と、前記固定期間bよりも長い導通指令期間をもった固定トリガ信号との、論理積をとることにより、当該電圧信号を切り替えるタイミングが生成される、
    請求項５に記載の半導体回路制御方法。
  7. 前記PWMトリガ信号と、前記固定トリガ信号のパルスは、前記ゲート制御型ダイオードの逆回復状態を経過するまで、パルスの立ち下がるタイミングを遅延させる、
    請求項６に記載の半導体回路制御方法。
  8. 前記第１のゲート端子と前記第２のゲート端子は、それぞれ前記第１のPWM指令信号と前記第２のPWM指令信号から同一の一定期間aだけ遅延した電圧信号が入力され、
    前記第１のPWM指令信号と前記第２のPWM指令信号における導通の指令信号の間隔期間をDTとした場合、
    前記固定期間bと前記一定期間aとの前記間隔期間DTの関係は、b = a + DT であり、かつ、
    前記固定期間bよりも長い導通指令期間をもった前記固定トリガ信号は、前記第２のPWM指令信号におけるパルスの立ち下がるタイミングでオン指令が入る、
    請求項７に記載の半導体回路制御方法。
  9. 前記ゲート制御型ダイオードは、
    第１導電型の前記半導体基板と、
    前記半導体基板の第１表面側に設けられた第１導電型のカソード領域と、
    前記半導体基板の前記第１表面側とは反対側の第２表面側に設けられた第２導電型のアノード領域と、
    前記アノード領域の前記第２表面側に配設されたアノード電極と、
    ゲート絶縁膜を介して前記アノード領域に隣接するゲート電極と、
    を備え、
    前記ゲート電極は、前記第２表面側から前記アノード領域を貫通して前記カソード領域まで達するトレンチの内部が前記ゲート絶縁膜に囲われ、
    前記アノード領域は、前記ゲート絶縁膜に接する第１導電型のウェル領域と接し、
    前記ウェル領域は、前記カソード領域と接する第１導電型のドリフト領域と隣接し、
    前記アノード電極に対し、前記アノード電極に対し前記ゲート電極に前記負バイアスが印加されたとき、前記ウェル領域のうち前記ゲート絶縁膜と接する部分に正孔層が形成され、
    前記順回復状態のときに、前記ウェル領域に形成される正孔層から前記ドリフト領域に正孔が注入される、
    請求項１～８の何れか一項に記載の半導体回路制御方法を適用した電力変換器。
  10. 前記ゲート制御型ダイオードは、
    第１導電型の前記半導体基板と、
    前記半導体基板の第１表面側に設けられた第１導電型のカソード領域と、
    前記半導体基板の前記第１表面側とは反対側の第２表面側に設けられた第２導電型のアノード領域と、
    前記アノード領域の前記第２表面側に配設されたアノード電極と、
    ゲート絶縁膜を介して前記アノード領域に隣接するゲート電極と、
    を備え、
    前記ゲート電極は、前記第２表面側から前記アノード領域を貫通して前記カソード領域まで達するトレンチの内部が前記ゲート絶縁膜に囲われ、
    前記アノード領域は、前記ゲート絶縁膜に接する第１導電型のウェル領域と接し、
    前記ウェル領域は、前記カソード領域と接する第１導電型のドリフト領域と隣接し、
    前記アノード電極に対し、前記アノード電極に対し前記ゲート電極に前記負バイアスが印加されたとき、前記ウェル領域のうち前記ゲート絶縁膜と接する部分に正孔層が形成され、
    前記順回復状態のときに、前記ウェル領域に形成される正孔層から前記ドリフト領域に正孔が注入され、
    前記IGBTは、前記第１のゲート端子と前記第２のゲート端子を有するデュアルゲートIGBTであり、
    少なくとも一つのゲート端子に閾値以上の電圧を印加すれば、非導通状態から導通状態へ移行し、
    二つのゲート端子に印加される電圧がどちらも閾値未満であれば、導通状態から非導通状態へ移行する制御機能を有する、
    請求項４～８の何れか一項に記載の電力変換器。
  11. 直流を単相又は三相の交流に変換して負荷に電力供給するように、
    前記変換される交流の相数に応じた組数の前記対アームにより回路構成され、
    前記対アームの両極端の一方と他方それぞれを正と負に接続する前記直流の入力端子とし、
    前記相数に応じた前記対アーム毎に各アームどうしが接続された中性点それぞれを前記負荷に接続する交流端子とする、
    請求項９又は１０に記載の電力変換器。
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