CN112713187B - 半导体装置 - Google Patents

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Abstract

本发明提供半导体装置，其能够降低导通时的导通损耗及关断时的开关损耗。半导体装置具备：半导体部上的第1电极；与第1电极相反的一侧的第2电极；第1～第3控制电极，设置于半导体部与第1电极之间；及第1及第2控制端子，与第1及第2控制电极分别电连接。第1～第3控制电极分别位于在半导体部的第1面侧设置的沟槽中，第3控制电极位于第1及第2控制电极之间。半导体部包括第1导电类型的第1层、第2导电类型的第2层、第1导电类型的第3层及第2导电类型的第4层。第2层位于第1层与第1电极之间，第3层选择性地设置于第2层与第1电极之间。第4层设置于第1层与第2电极之间。第1电极与第2层及第3层电连接。

Description

半导体装置
本申请以日本专利申请2019-194470(申请日2019年10月25日)为基础，从该申请享受优先的利益。本申请通过参照该申请而包含该申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
在电力用半导体装置中，要求降低导通时的导通损耗、和关断时的开关损耗。
发明内容
实施方式提供能够降低导通时的导通损耗以及关断时的开关损耗的半导体装置。
实施方式所涉及的半导体装置具备：半导体部，具有第1面和与所述第1面相反的一侧的第2面；第1电极，设置于所述半导体部的所述第1面上；第2电极，设置于所述半导体部的所述第2面上；第1～第3控制电极，设置于所述半导体部与所述第1电极之间；第1控制端子，与所述第1控制电极电连接；以及第2控制端子，与所述第2控制电极电连接。所述第1控制端子在所述半导体部的所述第1面上离开所述第1电极地配置，与所述半导体部电绝缘。所述第2控制端子在所述半导体部的所述第1面上离开所述第1电极以及所述第1控制端子地配置，与所述半导体部电绝缘。所述第1控制电极位于在所述半导体部的所述第1面侧设置的第1沟槽中，与所述半导体部通过第1绝缘膜电绝缘。所述第2控制电极位于在所述半导体部的所述第1面侧设置的第2沟槽中，与所述半导体部通过第2绝缘膜电绝缘。所述第3控制电极位于在所述半导体部的所述第1面侧设置的第3沟槽中，与所述半导体部通过第3绝缘膜电绝缘，与所述第1电极电连接。所述第1～第3控制电极在沿着所述半导体部的所述第1面的方向排列，所述第3控制电极位于所述第1控制电极与所述第2控制电极之间。所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、第1导电类型的第3半导体层、以及第2导电类型的第4半导体层。所述第2半导体层位于所述第1半导体层与所述第1电极之间，包括隔着所述第1绝缘膜与所述第1控制电极相对的部分、隔着所述第2绝缘膜与所述第2控制电极相对的部分、以及隔着所述第3绝缘膜与所述第3控制电极相对的部分。所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，配置于与所述第1绝缘膜相接的位置。所述第4半导体层设置于所述第1半导体层与所述第2电极之间。所述第1电极与所述第1控制电极通过第4绝缘膜电绝缘，与所述第2控制电极通过第5绝缘膜电绝缘，与所述第2半导体层以及所述第3半导体层电连接。所述第2电极与所述第4半导体层电连接。
根据上述结构的半导体装置，能够提供能够降低导通时的导通损耗以及关断时的开关损耗的半导体装置。
附图说明
图1是示出实施方式所涉及的半导体装置的示意剖面图。
图2是示出实施方式所涉及的半导体装置的示意俯视图。
图3是示出实施方式所涉及的半导体装置的动作的示意剖面图。
图4是示出实施方式所涉及的半导体装置的其他动作的示意剖面图。
图5是示出实施方式的第1变形例所涉及的半导体装置的示意剖面图。
图6是示出实施方式的第2变形例所涉及的半导体装置的示意剖面图。
(符号说明)
1、2、3、4：半导体装置；10：半导体部；10A：第1面；10B：第2面；11：第1半导体层；13：第2半导体层；15：第3半导体层；17：第7半导体层；19：第8半导体层；20：第1电极；21：第4半导体层；23：第5半导体层；25：第6半导体层；27：绝缘膜；30：第2电极；40：第1控制电极；43：第1绝缘膜；45：第4绝缘膜；50：第2控制电极；53：第2绝缘膜；55：第5绝缘膜；60：第3控制电极；63：第3绝缘膜；65：第6绝缘膜；GC1、GC2、GC3：接触部；GT1：第1沟槽；GT2：第2沟槽；GT3：第3沟槽；GW1：第1控制布线；GW2：第2控制布线；MT：第1控制端子；ST：第2控制端子。
具体实施方式
以下，参照附图，说明实施方式。对附图中的同一部分，附加同一编号而适当地省略其详细的说明，说明不同的部分。此外，附图是示意或者概念性的图，各部分的厚度和宽度的关系、部分之间的大小的比例等未必与现实相同。另外，即使是表示相同的部分的情况，根据附图，也有时不同地表示相互的尺寸、比例。
进而，使用在各图中示出的X轴、Y轴以及Z轴，说明各部分的配置以及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向设为上方、将其相反方向设为下方而进行说明。
图1是示出实施方式所涉及的半导体装置1的示意剖面图。半导体装置1例如是逆导通型IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。
半导体装置1具备半导体部10、第1电极20、以及第2电极30。半导体部10例如是硅。第1电极20例如是发射极电极。第1电极20设置于半导体部10的第1面10A上。第1电极20例如是包含钨(W)以及铝(Al)的金属层。第2电极30例如是集电极电极。第2电极30设置于半导体部10的第2面10B上。第2电极30例如是包含钛(Ti)或者铝(Al)的金属层。第2面10B例如是半导体部10的背面，位于第1面10A的相反侧。
半导体装置1还具备第1控制电极40、第2控制电极50、以及第3控制电极60。第1控制电极40、第2控制电极50以及第3控制电极60设置于半导体部10与第1电极20之间。第1控制电极40、第2控制电极50以及第3控制电极60例如是导电性的多晶硅。
第1控制电极40配置于在半导体部10的第1面10A侧设置的第1沟槽GT1的内部。第1控制电极40通过第1绝缘膜43与半导体部10电绝缘。第1绝缘膜43例如是硅氧化膜。
第2控制电极50配置于在半导体部10的第1面10A侧设置的第2沟槽GT2的内部。第2控制电极50通过第2绝缘膜53与半导体部10电绝缘。第2绝缘膜53例如是硅氧化膜。
第3控制电极60配置于在半导体部10的第1面10A侧设置的第3沟槽GT3的内部。第3控制电极60通过第3绝缘膜63与半导体部10电绝缘。第3绝缘膜63例如是硅氧化膜。
半导体部10包括第1导电类型(以下n型)的第1半导体层11、第2导电类型(以下p型)的第2半导体层13、n型的第3半导体层15、p型的第4半导体层21、n型的第5半导体层23、以及n型的第6半导体层25。
第1半导体层11例如是n型漂移层。第1半导体层11例如包含低浓度(1×1015～1×1016cm-3)的n型杂质。
第2半导体层13例如是p型基极层。第2半导体层13设置于第1半导体层11与第1电极20之间。第2半导体层13例如包含5×1016～5×1017cm-3的浓度范围的p型杂质。
第2半导体层13以隔着第1绝缘膜43与第1控制电极40相对，隔着第2绝缘膜53与第2控制电极相对的方式配置。另外，第2半导体层13以隔着第3绝缘膜63与第3控制电极相对的方式配置。
第3半导体层15例如是n型发射极层。第3半导体层15选择性地设置于第2半导体层13与第1电极20之间。第3半导体层配置于与第1绝缘膜43相接的位置。第3半导体层15包含浓度比第1半导体层11的n型杂质高的n型杂质。第1电极20例如与第3半导体层15相接并且电连接。
第1电极20进而与第2半导体层13电连接。第1电极20例如也可以与未图示的p型接触层(参照图5)相接，经由p型接触层与第2半导体层13电连接。p型接触层选择性地设置于第2半导体层13与第1电极20之间，包含浓度比第2半导体层13的p型杂质高的p型杂质。
第4半导体层21例如是p型集电极层。第4半导体层21选择性地设置于第1半导体层11与第2电极30之间。第4半导体层21例如包含与第2半导体层13的p型杂质相同等级的浓度的p型杂质。
第5半导体层23例如是n型阴极层。第5半导体层23选择性地设置于第1半导体层11与第2电极30之间。第5半导体层23包含浓度比第1半导体层11的n型杂质高的n型杂质。
第4半导体层21以及第5半导体层23沿着第2电极30交替配置。第2电极30与第4半导体层21以及第5半导体层23电连接。另外，第2电极30经由第5半导体层23与第1半导体层11电连接。
第6半导体层25例如是n型缓冲层。第6半导体层25设置于第1半导体层11与第4半导体层21之间。第6半导体层25包含浓度比第1半导体层11的n型杂质高的n型杂质。
第1控制电极40通过第4绝缘膜45与第1电极20电绝缘。第4绝缘膜45例如是硅氧化膜。第1控制电极40例如与第1控制端子MT电连接。第1控制电极40与第2控制电极50以及第3控制电极60独立地被偏置。
第2控制电极50通过第5绝缘膜55与第1电极20电绝缘。第5绝缘膜55例如是硅氧化膜。第2控制电极50例如与第2控制端子ST电连接。第2控制电极50与第1控制电极40以及第3控制电极60独立地被偏置。
第3控制电极60例如与第1电极20电连接。在第1电极20与第3控制电极60之间，例如设置第6绝缘膜65。第6绝缘膜65例如是硅氧化膜。第1电极20经由贯通第6绝缘膜65而到达第3控制电极60的接触部(参照图2)，与第3控制电极60电连接。
另外，也可以构成为不配置第6绝缘膜65而第1电极20与第3控制电极60直接连接。进而，也可以是在半导体部10的第1面10A上配置与第3控制电极60连接的控制端子而能够与第1电极20独立地偏置的构造。
图2是示出实施方式所涉及的半导体装置1的示意俯视图。图2是示出第1电极20、第1控制端子MT以及第2控制端子ST的配置的示意图。
第1控制端子MT以及第2控制端子ST例如是栅极焊盘。第1控制端子MT以及第2控制端子ST例如通过绝缘膜27与半导体部10电绝缘。绝缘膜27例如是硅氧化膜。
如图2所示，半导体装置1还具备第1控制布线GW1以及第2控制布线GW2。第1控制布线GW1与第1控制端子MT连接，例如在X方向延伸。第2控制布线GW2与第2控制端子ST连接，例如在X方向延伸。第1控制布线GW1以及第2控制布线GW2例如通过绝缘膜27与半导体部10电绝缘。
第1控制端子MT以及第1控制布线GW1离开第1电极20、第2控制端子ST以及第2控制布线GW2地配置。第2控制端子ST以及第2控制布线GW2离开第1电极20地配置。第1电极20例如配置于第1控制端子MT与第2控制端子ST之间、第1控制布线GW1与第2控制布线GW2之间。
如在图2中虚线所示，第1控制电极40、第2控制电极50以及第3控制电极60例如在第1电极20的下方在Y方向延伸。第1控制电极40以与第1控制端子MT或者第1控制布线GW1交叉的方式设置。第2控制电极50以与第2控制端子ST或者第2控制布线GW2交叉的方式设置。
第1控制电极40例如经由第1接触部GC1与第1控制端子MT或者第1控制布线GW1电连接。第1接触部GC1设置于第1控制电极40与第1控制端子MT或者第1控制布线GW1交叉的部分。第1接触部GC1从第1控制端子MT或者第1控制布线GW1贯通绝缘膜27地延伸，与第1控制电极40连接。第1接触部GC1例如是在设置于绝缘膜27的接触孔中延伸的第1控制端子MT或者第1控制布线GW1的一部分。
第2控制电极50例如经由第2接触部GC2与第2控制端子ST或者第2控制布线GW2电连接。第2接触部GC2设置于第2控制电极50与第2控制端子ST或者第2控制布线GW2交叉的部分。第2接触部GC2从第2控制端子ST或者第2控制布线GW2贯通绝缘膜27地延伸，与第2控制电极50连接。第2接触部GC2例如是在设置于绝缘膜27的接触孔中延伸的第2控制端子ST或者第2控制布线GW2的一部分。
第3控制电极60例如经由第3接触部GC3与第1电极20电连接。第3接触部GC3从第1电极20贯通第6绝缘膜65地延伸，与第3控制电极60连接。第3接触部GC3例如是在设置于第6绝缘膜65的接触孔中延伸的第1电极20的一部分。
图3的(a)以及(b)是示出实施方式所涉及的半导体装置1的动作的示意剖面图。图3的(c)是示出比较例所涉及的半导体装置2的动作的示意剖面图。图3的(a)～(c)示出使半导体装置1以及2以IGBT模式动作的情况下的导通状态下的电荷的活动。
在图3的(a)所示的例子中，对第1控制端子MT施加超过第1控制电极40的阈值电压的栅极电压。由此，对第1控制电极40供给导通电压，在第2半导体层13和第1绝缘膜43的界面感应n型反转层(未图示)。因此，从第1电极20经由第3半导体层15以及n型反转层向第1半导体层11注入电子。与其对应地，从第4半导体层21向第1半导体层11注入空穴。其结果，第1半导体层11中的空穴以及电子的密度变高，针对从第2电极30流向第1电极20的集电极电流的导通电阻被降低。
这样，在IGBT模式中，具有能够提高第1半导体层11的空穴以及电子的密度而降低导通电阻的优点，但还产生用于使半导体装置1转移到断开状态的关断期间变长而开关损耗增加的缺点。
图3的(b)示出在使半导体装置1从导通状态转移到断开状态之前实施的第2控制电极50的控制方法。例如，经由第2控制端子ST对第2控制电极50施加负电压，在第1半导体层11和第2绝缘膜53的界面感应p型反转层(未图示)。由此，形成从第1半导体层11向第1电极20的空穴的排出路径，空穴的排出被促进。其结果，能够降低第1半导体层11中的空穴以及电子的密度。
即，在对第1控制电极40施加阈值电压以下的断开电压之前，对第2控制电极50施加负电压。由此，能够降低第1半导体层11的空穴以及电子的密度，缩短直至使第1半导体层11耗尽化的关断时间。
进而，在实施方式所涉及的半导体装置1中，在第1控制电极40与第2控制电极50之间配置第3控制电极60。另一方面，在图3的(c)所示的半导体装置2中，第1控制电极40和第2控制电极50邻接地配置。
如图3的(c)所示，在对第1控制电极40施加导通电压的状态下对第2控制电极50施加负电压时，耗尽层从第2控制电极50向第1控制电极40的方向扩展。因此，在位于第1控制电极40与第2控制电极50之间的第1半导体层11中，电子的路径变窄，导通电阻上升。即，在半导体装置2中，通过使第2控制电极50动作，导通损耗增加。
相对于此，在半导体装置1中，在第1控制电极40与第2控制电极50之间配置第3控制电极60。因此，第1控制电极40与第3控制电极60之间的电子的路径不会变窄而能够通过第2控制电极50促进空穴的排出。
这样，在半导体装置1中，通过适当地控制使施加到第1控制端子MT的栅极电压降低到阈值电压以下的定时、和对第2控制端子ST施加负电压的定时，能够抑制导通损耗的增加并且降低开关损耗。
图4的(a)以及(b)是示出实施方式所涉及的半导体装置1的其他动作的示意剖面图。图4的(c)是示出比较例所涉及的半导体装置2的其他动作的示意剖面图。图4的(a)～(c)示出使半导体装置1以及2以二极管模式动作的情况下的电荷的活动。
在图4的(a)所示的二极管模式下，第1半导体层11与第2半导体层13之间的pn结被正偏置，从第2半导体层13向第1半导体层11注入空穴。与其对应地，从第5半导体层23向第1半导体层11注入电子。
进而，经由第1控制端子MT以及第2控制端子ST对第1控制电极40以及第2控制电极50施加负电压。由此，能够在第1半导体层11和第1绝缘膜43的界面、以及第1半导体层11和第2绝缘膜53的界面，感应p型反转层(未图示)，促进从第2半导体层13向第1半导体层11的空穴注入。其结果，第1半导体层11的空穴以及电子的密度变高，能够降低导通电阻。
接下来，经由第1控制端子MT对第1控制电极40施加比阈值电压高的正电压，在第2半导体层13和第1绝缘膜43的界面感应n型反转层(未图示)。由此，在第1半导体层11与第1电极20之间，形成经由n型反转层以及第3半导体层15的电子的排出路径。
如图4的(b)所示，从第1半导体层11向第1电极20的电子的排出得到促进，第1半导体层11的空穴以及电子的密度被降低。即，能够在从二极管模式转移到IGBT模式之前，降低第1半导体层11的空穴以及电子的密度。由此，能够缩短二极管模式中的恢复时间，降低开关损耗。
进而，通过降低第1半导体层11的二极管模式中的空穴以及电子的密度，能够降低转移到IGBT模式时的恢复电流。例如，在使用半导体装置1构成逆变器电路的情况下，在使配置于一方的支路的半导体装置1从二极管模式转移到IGBT模式时，配置于相反侧的支路的半导体装置1的任意半导体装置1在IGBT模式下被接通。此时，在配置于一方的支路的半导体装置1的二极管模式中恢复电流降低时，能够降低配置于相反侧的半导体装置1中的接通损耗。
如图4的(c)所示，在将第1控制电极40和第2控制电极50邻接地配置的情况下，在对第1控制电极40施加正电压，对第2控制电极50施加负电压时，耗尽层从第2控制电极50向第1控制电极40的方向扩展。因此，在位于第1控制电极40与第2控制电极50之间的第1半导体层11中，电子的排出路径变窄。其结果，有时无法充分地降低第1半导体层11中的空穴以及电子的密度而得不到开关损耗的降低效果。
相对于此，在半导体装置1中，在第1控制电极40与第2控制电极50之间配置第3控制电极60，所以不会受到第2控制电极50的影响而能够从第1半导体层11向第1电极20排出电子。由此，适当地控制施加到第1控制电极40以及第2控制电极50的电压，易于降低导通损耗以及开关损耗。
图5是示出实施方式的第1变形例所涉及的半导体装置3的示意剖面图。如图5所示，半导体装置3中的第3半导体层15配置于与第1绝缘膜43相接的位置，并且还配置于与第2绝缘膜53相接的位置。即，第2控制电极50具有与第1控制电极40相同的栅极构造。
在半导体装置3中，例如，在二极管模式中，对第2控制电极50施加正电压，从而能够在第2半导体层13和第2绝缘膜53的界面感应n型反转层，促进从第1半导体层11向第1电极20的电子排出。即，在利用第1控制电极40的电子排出不充分的情况下，能够使第2控制电极50动作，降低第1半导体层11的空穴以及电子的密度。由此，能够缩短二极管模式中的恢复时间。
图6是示出实施方式的第2变形例所涉及的半导体装置4的示意剖面图。如图6所示，半导体装置4具有在2个第1控制电极40之间配置有2个第2控制电极50的构造。进而，在第1控制电极40与第2控制电极50之间配置2个第3控制电极60。另外，在2个第2控制电极50之间配置其他2个第3控制电极60。
关于图6所示的控制电极的配置，例如在X方向周期性地配置。第1控制电极40以及第2控制电极50分别位于相邻的2个第3控制电极60之间。
第1控制电极40、第2控制电极50以及第3控制电极60的配置不应限定于上述实施方式，被配置成能够通过适当地控制第1控制电极40以及第2控制电极50而降低导通损耗以及开关损耗。另外，在本实施方式中，在第1控制电极40与第2控制电极50之间配置至少1个第3控制电极。
进而，如图6所示，也可以在第1半导体层11与第2半导体层13之间配置n型的第7半导体层17。第7半导体层17是所谓势垒层，包含浓度比第1半导体层11的n型杂质高的n型杂质。另外，第7半导体层17包含浓度比第3半导体层15的n型杂质低的n型杂质。第7半导体层17例如作为针对第1半导体层11的空穴的电势势垒发挥功能，使导通状态下的第1半导体层11的空穴以及电子的密度上升。
另外，也可以在第2半导体层13与第1电极20之间选择性地配置第8半导体层19。第8半导体层19例如是p型接触层，包含浓度比第2半导体层13的p型杂质高的p型杂质。第8半导体层19在第2半导体层13与第1电极20之间与第3半导体层15排列而配置。第8半导体层19例如与第1电极20相接，第1电极20经由第8半导体层19与第2半导体层13电连接。
此外，第7半导体层17以及第8半导体层19不应限定于该例子，而还适用于半导体装置1以及2的半导体部10。另外，上述实施方式也可以是包括第7半导体层17以及第8半导体层19中的任一方的构造。
实施方式也可以包括以下的技术方案。
(技术方案1)
一种半导体装置，具备：
半导体部，具有第1面和与所述第1面相反的一侧的第2面；
第1电极，设置于所述半导体部的所述第1面上；
第2电极，设置于所述半导体部的所述第2面上；
第1控制电极，设置于所述半导体部与所述第1电极之间，并且位于在所述半导体部的所述第1面侧设置的第1沟槽中，与所述半导体部通过第1绝缘膜电绝缘；
第2控制电极，设置于所述半导体部与所述第1电极之间，并且位于在所述半导体部的所述第1面侧设置的第2沟槽中，与所述半导体部通过第2绝缘膜电绝缘；
第3控制电极，设置于所述半导体部与所述第1电极之间，并且位于在所述半导体部的所述第1面侧设置的第3沟槽中，与所述半导体部通过第3绝缘膜电绝缘，与所述第1及第2控制电极电分离；
第1控制端子，在所述半导体部的所述第1面上离开所述第1电极地配置，与所述第1控制电极电连接，与所述半导体部电绝缘；以及
第2控制端子，在所述半导体部的所述第1面上离开所述第1电极及所述第1控制端子地配置，与所述第2控制电极电连接，与所述半导体部电绝缘，
所述第1～第3控制电极在沿着所述半导体部的所述第1面的方向排列，所述第3控制电极位于所述第1控制电极与所述第2控制电极之间，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、第1导电类型的第3半导体层、以及第2导电类型的第4半导体层，
所述第2半导体层位于所述第1半导体层与所述第1电极之间，包括隔着所述第1绝缘膜与所述第1控制电极相对的部分、隔着所述第2绝缘膜与所述第2控制电极相对的部分、以及隔着所述第3绝缘膜与所述第3控制电极相对的部分，
所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，配置于与所述第1绝缘膜相接的位置，
所述第4半导体层设置于所述第1半导体层与所述第2电极之间，
所述第1电极与所述第1控制电极通过第4绝缘膜电绝缘，与所述第2控制电极通过第5绝缘膜电绝缘，与所述第2半导体层以及所述第3半导体层电连接，
所述第2电极与所述第4半导体层电连接。
(技术方案2)
根据技术方案1记载的半导体装置，其中，
所述半导体部还包括第1导电类型的第5半导体层，
所述第5半导体层选择性地设置于所述第1半导体层与所述第2电极之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质，
所述第4半导体层以及所述第5半导体层沿着所述半导体部的所述第2面排列而配置，
所述第2电极经由所述第5半导体层与所述第1半导体层电连接。
(技术方案3)
根据技术方案2记载的半导体装置，其中，
所述第4半导体层以及所述第5半导体层分别设置有多个，
沿着所述半导体部的所述第2面交替设置。
(技术方案4)
根据技术方案1～3中的任意1个记载的半导体装置，其中，
所述半导体部还包括第1导电类型的第6半导体层，
所述第6半导体层设置于所述第1半导体层与所述第4半导体层之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
(技术方案5)
根据技术方案2或者3记载的半导体装置，其中，
所述半导体部还包括第1导电类型的第6半导体层，
所述第6半导体层设置于所述第1半导体层与所述第4半导体层之间以及所述第1半导体层与所述第5半导体层之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
(技术方案6)
根据技术方案1～5中的任意1个记载的半导体装置，其中，
所述第1～第3控制电极分别在所述第1半导体层中延伸。
(技术方案7)
根据技术方案1～6中的任意1个记载的半导体装置，其中，
所述第3半导体层设置有多个，
所述半导体部还包括配置于与所述第2绝缘膜相接的位置的所述第3半导体层。
(技术方案8)
根据技术方案1～7中的任意1个记载的半导体装置，其中，
所述第3控制电极与所述第1电极电连接。
(技术方案9)
根据技术方案8记载的半导体装置，其中，
还具备设置于所述第1电极与所述第3控制电极之间的第6绝缘膜，
所述第1电极经由设置于所述第6绝缘膜的接触孔与所述第3控制电极电连接。
(技术方案10)
根据技术方案1～9中的任意1个记载的半导体装置，其中，
所述半导体部还包括第1导电类型的第7半导体层，
所述第7半导体层设置于所述第1半导体层与所述第2半导体层之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
(技术方案11)
根据技术方案1～10中的任意1个记载的半导体装置，其中，
所述第3控制电极设置有多个，
多个所述第3控制电极中的至少2个配置于所述第1控制电极与所述第2控制电极之间。
(技术方案12)
根据技术方案11记载的半导体装置，其中，
所述第2半导体层设置于2个所述第3控制电极之间，还包括与2个所述第3控制电极各自隔着所述第3绝缘膜相对的部分。
(技术方案13)
根据技术方案1～12中的任意1个记载的半导体装置，其中，
所述第2半导体层包括：第1部分，隔着所述第1绝缘膜与所述第1控制电极相对、隔着所述第3绝缘膜与所述第3控制电极相对；以及第2部分，隔着所述第2绝缘膜与所述第2控制电极相对、隔着所述第3控制电极与所述第3控制电极相对。
(技术方案14)
根据技术方案11或者12记载的半导体装置，其中，
所述第1控制电极位于多个所述第3控制电极中的2个第3控制电极之间。
(技术方案15)
根据技术方案11、12以及14中的任意1个记载的半导体装置，其中，
所述第2控制电极位于多个所述第3控制电极中的2个第3控制电极之间。
(技术方案16)
根据技术方案1～15中的任意1个记载的半导体装置，其中，
所述半导体部包括第2导电类型的第8半导体层，该第8半导体层选择性地设置于所述第2半导体层与所述第1电极之间，与所述第2半导体层相接，与所述第1电极电连接，
所述第8半导体层包含浓度比所述第2半导体层的第2导电类型杂质的浓度高的第2导电类型杂质。
(技术方案17)
根据技术方案16记载的半导体装置，其中，
所述第3半导体层以及所述第8半导体层沿着所述半导体部的所述第1面排列而设置。
(技术方案18)
根据技术方案1～17中的任意1个记载的半导体装置，其中，还具备：
第1控制布线，与所述第1控制电极电连接，与所述半导体部通过第7绝缘膜电绝缘，与所述第1控制端子连接；以及
第2控制布线，与所述第2控制电极电连接，与所述半导体部通过第7绝缘膜电绝缘，与所述第2控制端子连接。
(技术方案19)
根据技术方案18记载的半导体装置，其中，
所述第1控制布线经由设置于所述第4绝缘膜的接触孔与所述第1控制电极电连接，
所述第2控制布线经由设置于所述第5绝缘膜的接触孔与所述第2控制电极电连接。
(技术方案20)
根据技术方案18或者19记载的半导体装置，其中，
所述第1～第3控制电极分别在沿着所述半导体部的所述第1面的第1方向延伸，
所述第1以及第2控制布线分别沿着所述半导体部的所述第1面在与所述第1方向交叉的第2方向延伸。
虽然说明了本发明的几个实施方式，但这些实施方式作为例子出示，未意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的要旨的范围内进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨，并且包含于权利要求书记载的发明和其均等的范围。

Claims (10)

1.一种半导体装置，具备：
半导体部，具有第1面和与所述第1面相反的一侧的第2面；
第1电极，设置于所述半导体部的所述第1面上；
第2电极，设置于所述半导体部的所述第2面上；
多个第1控制电极，设置于所述半导体部与所述第1电极之间，并且分别位于在所述半导体部的所述第1面侧设置的多个第1沟槽中，与所述半导体部通过第1绝缘膜电绝缘；
多个第2控制电极，设置于所述半导体部与所述第1电极之间，并且分别位于在所述半导体部的所述第1面侧设置的多个第2沟槽中，与所述半导体部通过第2绝缘膜电绝缘；
第3控制电极，设置于所述半导体部与所述第1电极之间，并且位于在所述半导体部的所述第1面侧设置的第3沟槽中，与所述半导体部通过第3绝缘膜绝缘，与所述第1电极电连接；
第1控制端子，在所述半导体部的所述第1面上离开所述第1电极地配置，与所述多个第1控制电极电连接，与所述半导体部电绝缘；以及
第2控制端子，在所述半导体部的所述第1面上离开所述第1电极及所述第1控制端子地配置，与所述多个第2控制电极电连接，与所述半导体部电绝缘，
所述多个第1控制电极、所述多个第2控制电极、以及所述第3控制电极在沿着所述半导体部的所述第1面的方向排列，所述第3控制电极位于所述多个第1控制电极中的一个第1控制电极与所述多个第2控制电极中的一个第2控制电极之间，在所述一个第1控制电极和所述第3控制电极之间以及所述一个第2控制电极和所述第3控制电极之间不配置其他第1控制电极和其他第2控制电极中的任意控制电极，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、第1导电类型的第3半导体层、以及第2导电类型的第4半导体层，
所述第2半导体层位于所述第1半导体层与所述第1电极之间，包括隔着所述第1绝缘膜与所述第1控制电极相对的部分、隔着所述第2绝缘膜与所述第2控制电极相对的部分、以及隔着所述第3绝缘膜与所述第3控制电极相对的部分，
所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，配置于与所述第1绝缘膜相接的位置，
所述第4半导体层设置于所述第1半导体层与所述第2电极之间，
所述第1电极与所述第1控制电极通过第4绝缘膜电绝缘，与所述第2控制电极通过第5绝缘膜电绝缘，与所述第2半导体层以及所述第3半导体层电连接，
所述第2电极与所述第4半导体层电连接。
2.一种半导体装置，具备：
半导体部，具有第1面和与所述第1面相反的一侧的第2面；
第1电极，设置于所述半导体部的所述第1面上；
第2电极，设置于所述半导体部的所述第2面上；
第1控制电极，设置于所述半导体部与所述第1电极之间，并且位于在所述半导体部的所述第1面侧设置的第1沟槽中，与所述半导体部通过第1绝缘膜电绝缘；
第2控制电极，设置于所述半导体部与所述第1电极之间，并且位于在所述半导体部的所述第1面侧设置的第2沟槽中，与所述半导体部通过第2绝缘膜电绝缘；
第3控制电极，设置于所述半导体部与所述第1电极之间，并且位于在所述半导体部的所述第1面侧设置的第3沟槽中，与所述半导体部通过第3绝缘膜电绝缘，与所述第1控制电极及所述第2控制电极独立地被偏置；
第1控制端子，在所述半导体部的所述第1面上离开所述第1电极地配置，与所述多个第1控制电极电连接，与所述半导体部电绝缘；以及
第2控制端子，在所述半导体部的所述第1面上离开所述第1电极及所述第1控制端子地配置，与所述第2控制电极电连接，与所述半导体部电绝缘，
所述第1控制电极、所述第2控制电极、以及所述第3控制电极在沿着所述半导体部的所述第1面的方向排列，所述第3控制电极位于所述第1控制电极与所述第2控制电极之间，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、第1导电类型的第3半导体层、第2导电类型的第4半导体层、以及第1导电类型的第5半导体层，
所述第2半导体层位于所述第1半导体层与所述第1电极之间，包括隔着所述第1绝缘膜与所述第1控制电极相对的部分、隔着所述第2绝缘膜与所述第2控制电极相对的部分、以及隔着所述第3绝缘膜与所述第3控制电极相对的部分，
所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，配置于与所述第1绝缘膜相接的位置，
所述第4半导体层设置于所述第1半导体层与所述第2电极之间，
所述第5半导体层设置于所述第1半导体层与所述第2电极之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质，
所述第4半导体层以及所述第5半导体层沿着所述半导体部的所述第2面交替地排列，
所述第1电极与所述第1控制电极通过第4绝缘膜电绝缘，与所述第2控制电极通过第5绝缘膜电绝缘，与所述第2半导体层以及所述第3半导体层电连接，
所述第1控制电极、所述第2控制电极、以及所述第3控制电极分别隔着所述第1半导体层与所述第4半导体层以及所述第5半导体层相对，
所述第2电极与所述第4半导体层以及所述第5半导体层电连接。
3.根据权利要求1所述的半导体装置，其中，
所述半导体部还包括第1导电类型的第5半导体层，
所述第5半导体层选择性地设置于所述第1半导体层与所述第2电极之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质，
所述第4半导体层以及所述第5半导体层沿着所述半导体部的所述第2面排列而配置，
所述第2电极经由所述第5半导体层与所述第1半导体层电连接。
4.根据权利要求1至3中的任意一项所述的半导体装置，其中，
所述半导体部还包括第1导电类型的第6半导体层，
所述第6半导体层设置于所述第1半导体层与所述第4半导体层之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
5.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述第3半导体层设置有多个，
所述半导体部还包括配置于与所述第2绝缘膜相接的位置的所述第3半导体层。
6.根据权利要求2所述的半导体装置，其中，
所述第3控制电极与所述第1电极电连接。
7.根据权利要求1至6中的任意一项所述的半导体装置，其中，
所述半导体部还包括第1导电类型的第7半导体层，
所述第7半导体层设置于所述第1半导体层与所述第2半导体层之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
8.根据权利要求2所述的半导体装置，其中，
所述第3控制电极设置有多个，
多个所述第3控制电极中的至少2个配置于所述第1控制电极与所述第2控制电极之间。
9.根据权利要求8所述的半导体装置，其中，
所述第1控制电极位于多个所述第3控制电极中的2个第3控制电极之间。
10.根据权利要求8或9所述的半导体装置，其中，
所述第2控制电极位于多个所述第3控制电极中的2个第3控制电极之间。
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