CN104285300A - 半导体装置 - Google Patents

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Abstract

半导体装置具备：第1导电型的漂移层(2)、在所述漂移层(2)上形成的第2导电型的基极层(3)、在所述基极层(3)的表层部形成的第1导电型的发射极层(7)、所述漂移层(2)之中的与所述基极层(3)相离的第1导电型的缓冲层(11)、在所述缓冲层(11)中选择性地形成的第2导电型的集电极层(12)、与所述基极层(3)之中的所述漂移层(2)和所述发射极层(7)之间的沟道区域接触的栅极绝缘膜(5)、在所述栅极绝缘膜(5)上形成的栅极电极(6)、与所述基极层(3)以及所述发射极层(7)电连接的第1电极(10)、以及与所述缓冲层(11)以及所述集电极层(12)电连接的第2电极(13)。在所述缓冲层(11)中，载流子密度比空间电荷密度小。

Description

半导体装置
相关申请的交叉引用
本申请基于2012年5月7日提交的日本专利申请2012－106013，在此引用其记载内容。
技术领域
本申请涉及形成为在共通的半导体基板上以一个元件实现绝缘栅极双极晶体管(以下简称为IGBT)以及续流二极管(以下简称为FWD)这分别两个功能的半导体装置(RC－IGBT)。
背景技术
以往，作为构成用于驱动马达等负载的逆变器电路的装置，提出了形成为在共通的半导体基板上以一个元件实现IGBT以及FWD这分别两个功能的半导体装置(RC－IGBT)。具体而言，在该半导体装置中，在N－型的漂移层的正面侧，形成有由P型的基极层、N+型的发射极层、栅极构造、发射极电极等构成的NMOS构造。另外，在漂移层的背面侧形成有N型的缓冲层，在缓冲层之中的与漂移层侧的相反侧，选择性地形成有P型的集电极层。进而，形成有与集电极层以及缓冲层电连接的集电极电极。
在这种半导体装置中，如果对栅极构造的栅极电极施加规定电位，则在基极层形成N型的沟道区域。然后，从发射极电极经由沟道区域向漂移层供给电子，向漂移层供给的电子经由缓冲层向集电极电极流动。这是因为，集电极层与缓冲层通过集电极电极被短路，缓冲层为N型而集电极层为P型。然后，在该电子穿过缓冲层时由于缓冲层的电阻而产生电压下降。该产生的电压如果成为集电极层与缓冲层之间构成的PN结的内建电压以上，则从集电极层向缓冲层注入空穴。然后，被注入的空穴向漂移层供给而漂移层的传导度得到调制。由此，在集电极电极与发射极电极之间施加的电压VCE变小，IGBT成为导通状态。
因此，为了使该半导体装置(RC－IGBT)的IGBT成为导通状态而得到低的VCE，需要足够使得由集电极层和缓冲层构成的PN结上施加的电压成为内建电压的电子电流。换言之，在只有不够成为内建电压的小的电子电流流动的情况下，不发生传导度调制，电压VCE保持为大电压。
这意味着半导体装置(RC－IGBT)具有以下所示的电流-电压特性(I-V特性)。即，集电极电流IC在0A下电压VCE为0V，在集电极电流IC小的区域中电压VCE变大。另外，如果超过了足够引起传导度调制的集电极电流IC，则电压VCE急剧变小。
这种现象一般被称为快回(snap back)现象，实用上并不优选。其中，随着增大集电极电流IC而电压VCE急剧变小的紧前的电压的极大值被称为快回电压。
因此，例如在专利文献1～3中，提出了形成为在共通的半导体基板上以一个元件实现IGBT以及FWD这分别两个功能的半导体装置中抑制快回现象的构造。
具体而言，在专利文献1中，提出了在设漂移层的电阻率为ρ1(Ω·cm)、漂移层的厚度为L1(μm)、缓冲层的电阻率为ρ2(Ω·cm)、缓冲层的厚度为L2(μm)、集电极层的基板平面方向的最小宽度的1/2为W2(μm)时，以满足下式(数1)(ρ1/ρ2)×(L1·L2/W22)＜1.6的方式构成半导体装置。
另外，在专利文献2中，提出了在缓冲层中的漂移层侧，形成了在集电极层的正上形成有开口部的p型的阻挡层而成的半导体装置。
据此，电子由于开口部而被限制，能够使电子集中在缓冲层中的阻挡层与集电极层之间的区域。由此，能够使电子所引起的电压下降变大，因此能够减轻快回现象的发生。换言之，能够减小快回电压。
进而，在专利文献3中提出了一种如下而成的半导体装置，该半导体装置具备多个线状栅极电极，在缓冲层之中的与漂移层的相反侧的面，设与面方向平行的方向为X－Y方向时，使阴极层(缓冲层)成为大致一样的XY栅格状分布，并且使Y方向的栅格常数比与线状栅极电极平行的X方向的栅格常数长。
但是，在上述专利文献1～3的半导体装置中存在如下问题。即，为了减轻IGBT导通时的导通损耗，使漂移层的厚度变薄是有效的手段，但为了使在IGBT截止时耗尽层不到达集电极层而增大缓冲层的杂质密度，填补由于使漂移层变薄而失去的空间电荷的构造是可以考虑的。在该情况下，例如在掺杂作为普通的施主的磷、砷、锑等杂质来构成缓冲层的情况下，如果增大空间电荷密度，则载流子密度与空间电荷密度同样变大，因此漂移层的电阻值变小。
因此，为了既减轻IGBT的导通损耗又抑制快回现象，例如必须使集电极层的宽度变大，通过使电子所经过的路径变长而使电子所引起的电压下降变大。
但是，在该构造中，由于使集电极层的宽度变大，在集电极层与缓冲层之间构成的PN结之中的仅被施加内建电压以下的电压的区域变大。即，被注入空穴的PN结相对于在集电极层与缓冲层之间构成的PN结整体而言变窄。另外，被注入空穴的相邻的PN结彼此的间隔变大，因此动作中的载流子密度(空穴以及电子)产生大的分布偏倚，作为发生电流集中的结果，产生元件容易损坏的问题。另外，由于被注入空穴的PN结的区域变小，作为IGBT发挥功能的有效面积变小，还产生IGBT的导通损耗增加的问题。
另外，在FWD被导通时，从与集电极电极相接的部分的缓冲层(阴极层)向漂移层内注入电子，并且从位于漂移层的正面侧的基极层注入空穴。
在该情况下，在上述半导体装置中，由于使集电极层的宽度变大，在FWD动作时未注入电子的区域变大。也就是说，作为FWD发挥功能的有效面积变小，产生FWD的导通损耗增加的问题。另外，动作中的FWD的载流子密度也发生大的分布偏倚，作为发生电流集中的结果，还产生元件容易损坏的问题。
另外，为了既减轻IGBT的导通损耗又抑制快回现象，还考虑增大缓冲层的电阻值。由此，由于增大缓冲层的电阻值，能够增大电子所引起的电压下降，可以不使集电极层的宽度变大，所以能够既减轻IGBT以及FWD的导通损耗又抑制快回现象。
但是，在掺杂作为普通的施主的磷、砷、锑等杂质来构成电阻值小的缓冲层的情况下，单纯地减小缓冲层的杂质密度。在该情况下，在截止状态中，如果向由基极层以及漂移层构成的PN结施加反向电压，则即使是耗尽层低的反向电压也会到达集电极层，而使得泄露电流增加。也就是说，存在阻止电压(耐压)下降的问题。其中，截止状态是IGBT和FWD都不导通的状态，是向集电极电极施加比发射极电极高的电位、并且向栅极电极施加比规定的阈值电位低的电位的情况。
如上说明，快回现象、IGBT以及FWD的导通损耗、电流集中、耐压下降等问题存在全部折衷的关系。另外，在上述专利文献1～3的半导体装置中，虽然可能改善若干项目的折衷的关系，但存在无法同时改善全部折衷关系。
在先技术文献
专利文献
专利文献1：特开2007－288158号公报
专利文献2：特开2011－114027号公报
专利文献3：特开2011－155092号公报
发明内容
本申请的目的在于，在形成为在共通的半导体基板上具有IGBT以及FWD这两个功能的半导体装置中，提供能够同时改善快回现象、IGBT以及FWD的导通损耗、电流集中、耐压下降这全部项目的半导体装置。
在本申请的一例的方式中，半导体装置具备：第1导电型的漂移层、在所述漂移层的表层部形成的第2导电型的基极层、在所述基极层的表层部形成的第1导电型的发射极层、在所述漂移层之中的与所述基极层相离的位置上形成的第1导电型的缓冲层、在所述缓冲层中选择性地形成的第2导电型的集电极层、将所述基极层之中的夹在所述漂移层与所述发射极层之间的部分作为沟道区域、且与该沟道区域接触的栅极绝缘膜、在所述栅极绝缘膜上形成的栅极电极、与所述基极层以及所述发射极层电连接的第1电极、以及与所述缓冲层以及所述集电极层电连接的第2电极。所述缓冲层设为载流子密度比空间电荷密度小。
在上述的半导体装置中，即使增大缓冲层的空间电荷密度也能够抑制电阻值变小。因此，即使半导体装置为了抑制IGBT的导通损耗而使漂移层变薄、且为了抑制耗尽层到达集电极层而具有大的空间电荷密度，也能够与以往的半导体装置相比增大缓冲层的电阻值。也就是说，能够既减轻IGBT的导通损耗又抑制快回现象，进而还能够抑制耐压的下降。另外，由于也不需要使集电极层的宽度变大，因此能够抑制导通损耗以及电流集中。即，能够同时改善快回现象、IGBT以及FWD的导通损耗、电流集中、耐压下降这全部项目间的折衷的关系。
作为替代方案，所述缓冲层也可以提供位于冻结区的能级和位于非本征区的能级。由此，能够减轻关于缓冲层的电阻值的温度依赖性。
附图说明
本申请的上述目的以及其他目的、特征或优点通过一边参照附图边一边进行下述的详细记述而变得更为明确。其附图如下：
图1是表示本申请的第1实施方式中的半导体装置的截面构成的图，
图2是表示本申请的第3实施方式中的半导体装置的截面构成的图。
具体实施方式
(第1实施方式)
参照附图说明本申请的第1实施方式。如图1所示，本实施方式的半导体装置形成为：在共通的半导体基板1上形成的一个元件具有IGBT以及FWD这两个功能。
具体而言，半导体基板1具有N－型的漂移层2。另外，在漂移层2的表层部形成有P型的基极层3。另外，贯通基极层3而到达漂移层2的多个沟槽4在规定方向(本实施方式为垂直于纸面的方向)上以带状延伸设置。在该沟槽4的侧壁，分别依次形成有由热氧化膜等构成的栅极绝缘膜5和由被掺杂的Poly－Si等构成的栅极电极6。即，形成有由沟槽4、栅极绝缘膜5、栅极电极6构成的沟槽栅极构造。
其中，具体后述，如果向栅极电极6施加规定电位，则在基极层3之中的与沟槽4相接的部分形成作为反转层的沟道区域。在本实施方式中，基极层3之中的与沟槽4的壁面相接的部分的正面相当于本申请的沟道区域的正面。
另外，在基极层3的表层部，以与沟槽4的侧面相接的方式形成有N+型的发射极层7，在与沟槽4的侧面相离的位置形成有P+型的体层8。具体而言，发射极层7以沿着沟槽4的长度方向与沟槽4的侧面相接的方式以棒状延伸设置，设为在沟槽4前端的内侧终结的构造。另外，体层8介于两个发射极层7之间，沿着沟槽4的长度方向(即发射极层7)以棒状延伸设置，设为在沟槽4前端的内侧终结的构造。该发射极层7和体层8设为比基极层3的杂质密度高，设为在基极层3内终结的构造。
其中，基极层3以及体层8例如被掺杂硼等杂质而构成，发射极层7例如被掺杂磷、砷、锑等杂质而构成。即，该基极层3、发射极层7、体层8设为在半导体装置的动作温度(例如－40～150℃)下示出100％活化率的能级，换言之设为位于非本征区的能级。通常，在半导体领域中使用示出100％活化率的能级可能不明确记载，但这是因为作为常识而被省略。
另外，在基极层3之上形成有由BPSG等构成的层间绝缘膜9。在该层间绝缘膜9形成有接触空穴9a，发射极层7的一部分以及体层8从层间绝缘膜9露出。另外，在层间绝缘膜9之上形成有发射极电极10，该发射极电极10经由接触空穴9a与发射极层7以及体层8(基极层3)电连接。
另外，在漂移层2的背面侧形成有N型的缓冲层11。在此，具体说明本实施方式的缓冲层11的构成。
本实施方式的缓冲层11设为载流子密度小于空间电荷密度。即，缓冲层11中的能级的活化能量设为在半导体装置的动作温度下大于动作温度的热能量。换言之，缓冲层11设为在半导体装置的动作温度下示出小于100％的活化率的深能级。进而，换言之，缓冲层11设为在半导体装置的动作温度下位于冻结区的能级。这种缓冲层11例如通过掺杂Bi、Mg、Ta、Pb、Te、Se、N，C、Ge、Sr、Cs、Ba、S等杂质中的至少一个来构成。
其中，本实施方式中的缓冲层11的能级是一部分作为载流子运动的能级。即，缓冲层11的能级与为了缩短少数载流子的寿命而形成的位于MidGap(能隙中心)附近的能级的所谓寿命扼杀剂不同。另外，与GaN等的HFET等中使用的补偿多数载流子的C、Fe等的比较深的能级也不同。
另外，在缓冲层11之中的与漂移层2侧的相反侧，选择性地形成有P+型的集电极层12。即，缓冲层11之中的与漂移层2侧的相反侧在图1所示的截面中，设为缓冲层11与集电极层12交替配置的构成。另外，在缓冲层11之中的与漂移层2侧的相反侧，以集电极层12与缓冲层11短路的方式形成有集电极电极13。
以上是本实施方式中的半导体装置的构成。其中，在本实施方式中，N型相当于本申请的第1导电型，P型相当于本申请的第2导电型。另外，发射极电极10相当于本申请的第1电极，集电极电极13相当于本申请的第2电极。
接着，说明上述半导体装置的动作。首先，说明使IGBT导通时的动作。
在上述半导体装置中，如果向栅极电极6施加规定电位，则基极层3之中的与配置于沟槽4的栅极绝缘膜5相接的部分形成N型的沟道区域。然后，如果以集电极电极13成为比发射极电极10高的电位的方式向集电极电极－发射极电极间施加电压VCE，则电子从发射极电极10向发射极层7、沟道区域、漂移层2、缓冲层11、第2电极13流动。
在该情况下，缓冲层11如上所述由于构成为载流子密度小于空间电荷密度，即使增大缓冲层11的空间电荷密度，也能够抑制缓冲层11的载流子密度变大。也就是说，能够增大缓冲层11的电阻值。因此，能够增大电子从缓冲层11向第2电极13流动时的电压下降，能够既抑制快回现象又使IGBT导通。
接着，说明半导体装置的截止状态。其中，截止状态是IGBT和FWD都不导通的状态，是向集电极电极13施加比发射极电极10高的电位、并且向栅极电极6施加比规定的阈值电位低的电位的情况。
在该情况下，向由基极层3以及漂移层2构成的PN结施加反向电压，耗尽层变大。然后，如果耗尽层到达缓冲层11，则耗尽层中的缓冲层11的能级变得比费米能级高，构成100％的能级离子化的空间电荷区域，还能够抑制耐压的下降。(例如，参照S.M.Sze and Kwok K.NG,Physics ofSemiconductor Devices 3rd Editon,A John Wiley&Sons,INC.2007年,P.136-139)。
接下来，说明FWD导通时的动作。如果向栅极电极6施加低于阈值电位的电位并且如果向集电极电极13施加低于发射极电极10的电位，则电子从集电极电极13之中的与缓冲层11相接的部分被注入，并且空穴从发射极电极10被注入，FWD导通。在该情况下，如上所述构成了缓冲层11，集电极层12的宽度不宽，因此能够抑制导通损耗以及电流集中。其中，在该状态下，发射极电极10相当于阳极电极，集电极电极13相当于阴极电极。
如上说明，在本实施方式中，设为与缓冲层11的空间电荷密度相比载流子密度较小。因此，即使增大缓冲层11的空间电荷密度，也能够抑制电阻值变小。因此，即使半导体装置为了抑制IGBT的导通损耗而使漂移层2变薄，且为了抑制耗尽层到达集电极层12而具有大的空间电荷密度，也能够与以往的半导体装置相比增大缓冲层11的电阻值。也就是说，能够既减轻IGBT的导通损耗又抑制快回现象，进而还能够抑制耐压的下降。
另外，由于也不需要增大集电极层12的宽度，因此还能够抑制导通损耗以及电流集中。
即，在本实施方式的半导体装置中，能够同时改善快回现象、IGBT以及FWD的导通损耗、电流集中、耐压下降这全部项目间的折衷关系。
另外，上述半导体装置与形成了阻挡层的以往的半导体装置相比，仅变更构成缓冲层11的杂质的种类就能够制造，不会增加制造工序，因此制造成本也不增加。
(第2实施方式)
说明本申请的第2实施方式。本实施方式相对于第1实施方式变更了缓冲层11的构成，其他与第1实施方式相同，因此在此省略说明。其中，本实施方式中的半导体装置的截面构成与图1相同。
本实施方式的缓冲层11由2种深度不同的能级构成。具体而言，由在半导体装置的动作温度下位于冻结区的能级和位于非本征区的能级构成。其中，非本征区的能级通过掺杂磷、砷、锑等来构成。
由此，能够减轻缓冲层11中的电阻值的温度依赖性。即，位于冻结区的能级根据半导体装置的动作温度而载流子密度大为变化。换言之，根据半导体装置的动作温度，缓冲层11的电阻值的变化非常大。因此，在缓冲层11仅由位于冻结区的能级构成的情况下，例如半导体装置的动作温度下的下限温度的活化率为1％，而上限温度的活化率为10％时，在动作温度范围内，缓冲层11的电阻值最大变化10倍。
但是，例如在将位于冻结区的能级的杂质密度与位于非本征区的能级的杂质密度之间的比率设为1：1来构成缓冲层11的情况下，合计的活化率在下限温度为50.5％，在上限温度为55％。即，能够将缓冲层11的电阻值的变化率减小到1.09倍。
其中，位于冻结区的能级的杂质密度、位于非本征区的能级的杂质密度、它们之间的比率优选根据半导体装置的使用环境而适宜变更。
(第3实施方式)
说明本申请的第3实施方式。本实施方式相对于第1实施方式在缓冲层11形成了N+型的阴极层，其他与第1实施方式相同，因此在此省略说明。图2是表示本实施方式中的半导体装置的截面构成的图。
如图2所示，在本实施方式中，在缓冲层11之中的由集电极层12夹着的部分，形成了载流子密度比缓冲层11大的N+型的阴极层14。换言之，在缓冲层11之中的与漂移层2侧的相反侧，集电极层12与阴极层14交替形成。其中，阴极层14例如通过掺杂磷、砷、锑等来构成。
由此，能够减轻缓冲层11(阴极层14)与集电极电极13的接触电阻。另外，由于阴极层14的载流子密度(电子)大，因此能够使FWD动作时从集电极电极13(阴极层14)注入的电子增加。因此，能够进一步减轻FWD动作时的导通损耗。
(其他实施方式)
在上述各实施方式中，也可以设第1导电型为P型，第2导电型为N型。在该情况下，缓冲层11例如通过掺杂Ga、In、Tl、Be、Cu、Zn、Co等杂质中的至少一个来构成。另外，缓冲层11的能级也可以通过施加热的、机械的压力来形成，或者通过照射质子线、氦、氚等来形成。
另外，在上述各实施方式中，说明了具备沟槽栅极型的IGBT的半导体装置，但也可以是具备平面栅极型的IGBT的半导体装置。在该情况下，虽未特别图示，在基极层3的表层部形成发射极层7以及体层8，在基极层3的正面之中的未形成发射极层7、体层8的部分隔着栅极绝缘膜5形成栅极电极6。因此，基极层3的正面之中的未形成发射极层7、体层8的部分相当于本申请的基极层3的正面。
进而，在上述各实施方式中，说明了在漂移层2的厚度方向上流过电流的纵型的半导体装置，但也能够是在漂移层2的平面方向上流过电流的横型的半导体装置。
另外，也可以是组合上述第2实施方式和第3实施方式而成的半导体装置。即，也可以使用两个不同的能级构成缓冲层11，并且在缓冲层11之中的由集电极层12夹着的区域形成阴极层14。
本申请遵照实施例而记述，但应该理解为本申请不限定于该实施例或构造。本申请还包含各种变形例或等同范围内的变形。此外，各种组合和方式、进而包含这些之中仅一个要素、其以上或其以下的其他组合和方式也包含于本申请的范畴和思想范围。

Claims (6)

1.一种半导体装置，具备：
第1导电型的漂移层(2)；
在所述漂移层(2)的表层部形成的第2导电型的基极层(3)；
在所述基极层(3)的表层部形成的第1导电型的发射极层(7)；
在所述漂移层(2)之中的与所述基极层(3)相离的位置形成的第1导电型的缓冲层(11)；
在所述缓冲层(11)中选择性地形成的第2导电型的集电极层(12)；
将所述基极层(3)之中的夹在所述漂移层(2)与所述发射极层(7)之间的部分作为沟道区域而与该沟道区域接触的栅极绝缘膜(5)；
所述栅极绝缘膜(5)上形成的栅极电极(6)；
与所述基极层(3)以及所述发射极层(7)电连接的第1电极(10)；以及
与所述缓冲层(11)以及所述集电极层(12)电连接的第2电极(13)；
所述缓冲层(11)设为载流子密度比空间电荷密度小。
2.如权利要求1记载的半导体装置，
所述缓冲层(11)提供位于冻结区的能级。
3.如权利要求1或2记载的半导体装置，
所述缓冲层(11)提供位于冻结区的能级和位于非本征区的能级。
4.如权利要求1至3中任一项记载的半导体装置，
所述集电极层(12)包含多个集电极部分(12)，
在所述缓冲层(11)，在位于所述多个集电极部分(12)之间的部分，配置有以比所述缓冲层(11)浅的能级形成、且载流子密度比所述缓冲层(11)大的阴极层(14)。
5.如权利要求1至4中任一项记载的半导体装置，
所述第1导电型为N型，而且所述第2导电型为P型，
所述缓冲层(11)被掺杂有Bi、Mg、Ta、Pb、Te、Se、N、C、Ge、Sr、Cs、Ba、S之中的至少一个。
6.如权利要求1至4中任一项记载的半导体装置，
所述第1导电型为P型，而且所述第2导电型为N型，
所述缓冲层(11)被掺杂有Ga、In、Tl、Be、Cu、Zn、Co之中的至少一个。
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