CN105244273B - 一种逆导igbt的制备方法 - Google Patents

一种逆导igbt的制备方法 Download PDF

Info

Publication number
CN105244273B
CN105244273B CN201510741226.1A CN201510741226A CN105244273B CN 105244273 B CN105244273 B CN 105244273B CN 201510741226 A CN201510741226 A CN 201510741226A CN 105244273 B CN105244273 B CN 105244273B
Authority
CN
China
Prior art keywords
dielectric layer
substrate
layer
type
igbt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510741226.1A
Other languages
English (en)
Other versions
CN105244273A (zh
Inventor
罗海辉
肖海波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Electric Co Ltd
Zhuzhou CRRC Times Semiconductor Co Ltd
Original Assignee
Zhuzhou CSR Times Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CSR Times Electric Co Ltd filed Critical Zhuzhou CSR Times Electric Co Ltd
Priority to CN201510741226.1A priority Critical patent/CN105244273B/zh
Publication of CN105244273A publication Critical patent/CN105244273A/zh
Application granted granted Critical
Publication of CN105244273B publication Critical patent/CN105244273B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/3115Doping the insulating layers
    • H01L21/31155Doping the insulating layers by ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种逆导IGBT的制备方法,属于半导体功率器件技术领域,解决了传统的制备方法工艺难度大,生产效率低的技术问题。该方法包括:形成位于衬底内的第一导电类型的缓冲层、位于所述衬底背面的掺有第二导电类型离子的第一电介质层图形和覆盖在所述第一电介质层图形上的掺有第一导电类型离子的第二电介质层;在所述衬底正面形成所述逆导IGBT正面结构,形成所述正面结构的过程中包括:热处理过程,所述热处理过程使得所述缓冲层在所述衬底中完成推进,所述第一电介质层图形中的第二导电类型离子扩散入所述衬底中形成第二导电类型区域,所述第二电介质层中的第一导电类型离子扩散入所述衬底中形成第一导电类型区域;在所述衬底背面形成金属层。

Description

一种逆导IGBT的制备方法
技术领域
本发明涉及半导体功率器件技术领域,具体的说,涉及一种逆导IGBT的制备方法。
背景技术
由于背面带缓冲层的绝缘栅双极型晶体管(Insulate Gate BipolarTransistor,IGBT)没有反向耐压能力,通常在应用时需并联一个二极管来承受反向电压,形成IGBT逆变结构。
目前常用的IGBT逆变结构是由IGBT与二极管集成的逆导IGBT,其全称为反向导通绝缘栅双极型晶体管(reverse-conducting insulated-gate bipolar transistor,RC-IGBT)。RC-IGBT通过在背面形成间隔P型集电极和N型集电极的方法来实现IGBT和二极管的集成,其结构如图1所示,集电极是由P型集电区和N型集电区组成,且P型集电区和N型集电区在器件有源区底层呈均匀间隔分布状。RC-IGBT因集成了IGBT和二极管,具有电流密度高、面积小、封装简单以及封装成本低等优点。
基于RC-IGBT的结构,由于在同一块芯片上需要同时满足IGBT和二极管的特性要求,相应的在制备工艺中需要在硅片的背面分别形成二极管需要的N型集电区域和IGBT所需的P型集电区域,传统的制备工艺的实现办法是在硅片背面减薄后通过光刻、离子注入来形成二极管需要的N型集电区域和IGBT所需的P型集电区域,但是由于硅片背面减薄后,硅片会存在一定翘曲,这就导致光刻难度加大,工艺难以控制,生产效率较低。
因此,亟需一种能够降低逆导IGBT制备工艺难度,提高生产效率的逆导IGBT的制备方法。
发明内容
本发明的目的在于提供一种逆导IGBT的制备方法,以解决的传统的制备方法工艺难度大,生产效率低的技术问题。
本发明提供一种逆导IGBT的制备方法,该方法包括:
形成位于衬底内的第一导电类型的缓冲层、位于所述衬底背面的掺有第二导电类型离子的第一电介质层图形和覆盖在所述第一电介质层图形上的掺有第一导电类型离子的第二电介质层;
在所述衬底正面形成所述逆导IGBT正面结构,形成所述正面结构的过程中包括:热处理过程,所述热处理过程使得所述缓冲层在所述衬底中完成推进,所述第一电介质层图形中的第二导电类型离子扩散入所述衬底中形成第二导电类型区域,所述第二电介质层中的第一导电类型离子扩散入所述衬底中形成第一导电类型区域;
在所述衬底背面形成金属层。
进一步的,在形成第一电介质图形的步骤中包括:
在所述衬底背面沉积形成第一电介质层,并在沉积时对所述第一电介质层进行第二导电类型的杂质掺杂;
在所述第一电介质层上涂敷光刻胶,并利用掩膜版进行曝光;
对所述电介质层进行刻蚀,形成所述第一电介质层图形,所述第一电介质层图形包括:保留部分和窗口部分;
剥离剩余的光刻胶。
进一步的,在形成缓冲层的步骤中包括:
通过所述第一电介质层图形对所述衬底背面进行第一导电类型的离子注入,在所述衬底内形成缓冲层,所述缓冲层包括:与所述保留部分对应的第一缓冲层区域和与所述窗口部分对应的第二缓冲层区域,所述第一缓冲层区域的离子浓度和结深小于所述第二缓冲层区域。
进一步的,在形成第二电介质层的步骤中包括:
形成所述缓冲层后在所述第一电介质层图形上沉积形成第二电介质层,所述第二电介质层覆盖在所述保留部分和所述窗口部分上,并在沉积时对第二电介质层进行第一导电类型的杂质掺杂。
进一步的,在所述衬底正面形成所述逆导IGBT正面结构的步骤中包括:
在所述第二电介质层上键合承载片;
对所述衬底正面进行减薄处理;
通过常规工艺在经过减薄处理后的所述衬底正面形成逆导IGBT正面结构。
进一步的,在形成金属层的步骤中包括:
对所述承载片进行解键合处理;
剥离所述衬底背面剩余的第一电介质层图形和第二电介质层;
在所述衬底背面沉积金属层。
进一步的,所述第一电介质层和第二电介质层的材质为氧化硅或氮化硅或氮氧化硅。
进一步的,所述第一导电类型为N型,所述第二导电类型为P型,所述一导电类型离子为磷离子,所述第二导电类型离子为硼离子。
本发明实施例提供的逆导IGBT的制备方法,针对传统工艺中在硅片背面减薄后再进行光刻形成逆导IGBT背面结构存在的问题,本发明通过先对硅片衬底背面进行预处理,然后再进行硅片的正面减薄,利用正面工艺的热预算完成背面缓冲层的推进和n+区域以及p+区域的形成,在形成IGBT正面结构的同时形成背面结构,避免了先进行减薄后再形成逆导IGBT背面结构存在的弊端,并且极大的降低了工艺的难度,提高了生产效率。并且在逆导IGBT背面形成了相对独立的IGBT缓冲层和二极管缓冲层,有效的控制了两者工作时的载流子调制效应,提高了逆导IGBT的器件性能。
本发明的其它特征和优点将在随后的说明书中阐述,并且,部分的从说明书中变得显而易见,或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚的说明本发明实施例中的技术方案,下面将对实施例描述中所需要的附图做简单的介绍:
图1是本发明背景技术提供的N型逆导IGBT的示意图;
图2是本发明实施例提供的逆导IGBT的制备方法流程图;
图3是本发明实施例提供的形成第一电介质层图形的示意图;
图4是本发明实施例提供的形成缓冲层的示意图;
图5是本发明实施例提供的形成第二电介质层的示意图;
图6是本发明实施例提供的键合承载片的示意图;
图7是本发明实施例提供的减薄处理的示意图;
图8是本发明实施例提供的制备完成的逆导IGBT的示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式,借此对本发明如何应用技术手段来解决技术问题,并达成技术效果的实现过程能充分理解并据以实施。需要说明的是,只要不构成冲突,本发明中的各个实施例以及各实施例中的各个特征可以相互结合,所形成的技术方案均在本发明的保护范围之内。
本发明实施例提供一种逆导IGBT的制备方法,如图2所示,该方法由步骤101、步骤102和步骤103组成。其中,在步骤101中,形成位于衬底内的第一导电类型的缓冲层、位于衬底背面的掺有第二导电类型离子的第一电介质层图形和覆盖在第一电介质层图形上的掺有第一导电类型离子的第二电介质层,其中,衬底为硅片。
在本发明的一个实施方案中,逆导IGBT为如图1所示的N型逆导IGBT,其中,n+场截止层在本发明实施例中称为缓冲层,IGBT的p+集电区和二极管的n+短路区在本发明实施例中称为P型区域和N型区域,n+场截止层以及IGBT的p+集电区和二极管的n+短路区通过衬底的背面工艺形成,因此,第一导电类型为N型,第二导电类型为P型。
同样的,若逆导IGBT为P型逆导IGBT,则第一导电类型为P型,第二导电类型为N型。
下面以N型逆导IGBT为例对本发明提供的制备方法进行详细的说明,即第一导电类型为N型,第二导电类型为P型。如图3所示,步骤101中形成第一电介质图形的步骤具体为:首先,在衬底1背面沉积形成第一电介质层,并在沉积时对所述第一电介质层进行第二导电类型的杂质掺杂。
然后,在第一电介质层上涂敷光刻胶,并利用掩膜版进行曝光,进而对电介质层进行刻蚀,形成第一电介质层图形,其中,第一电介质层图形包括:保留部分2和窗口部分3,保留部分2为刻蚀后剩下的电介质层,窗口部分3为刻蚀掉的电介质层留出的暴露出硅片衬底的区域。最后,剥离剩余的光刻胶。
如图4所示,步骤101中形成缓冲层的步骤具体为:通过第一电介质层图形对衬底1背面进行第一导电类型的离子注入,即磷注入,在衬底内形成缓冲层,其中,缓冲层包括:与保留部分2对应的第一缓冲层区域4和与窗口部分3对应的第二缓冲层区域5。由于在对硅片衬底1进行离子注入时,衬底上的第二导电类型的第一电介质层图形对第一导电类型的离子注入过程起到一定的阻挡作用,使得形成的位于第一电介质层图形中保留部分2下面的第一缓冲层区域4的离子浓度和结深有别于形成的位于第一电介质层图形中窗口部分3下面的第二缓冲层区域5。也就是说含有硼离子的保留部分2对磷离子的离子注入起到一定的阻挡作用,形成的N型第一缓冲层区域4较之在窗口部分3没有阻挡下形成的N型第二缓冲层区域5深度相对较浅,并且注入的离子剂量也较少。第一缓冲层区域4和第二缓冲层区域5在IGBT的p+集电区和二极管的n+短路区形成后会分别自动形成IGBT的缓冲区域和二极管的缓冲区域。由于IGBT的缓冲区域和二极管的缓冲区域的剂量和深度有不同的最佳值,在进行上述工艺的过程中,可以根据实际的最佳剂量和深度对保留部分2的硼离子剂量和其电介质材质以及磷离子注入工艺参数进行调整,从而使形成的第一缓冲层区域4和第二缓冲层区域5分别满足IGBT的缓冲区域和二极管的缓冲区域的最佳剂量和深度要求,相对于现有技术中统一形成的IGBT的缓冲区域和二极管的缓冲区域,本发明提供的工艺极大的提高了逆导IGBT的器件性能,有效控制IGBT的缓冲区域和二极管的缓冲区域工作时的载流子调制效应,并且工艺难度低,易于操作。
进一步的,在本发明实施例中,为了得到不同的最佳剂量和深度的IGBT的缓冲区域和二极管的缓冲区域,也可以形成注入磷离子的保留部分2,即可以在形成保留部分2的步骤中对第一电介质层进行第一导电类型的杂质掺杂。然后通过调整保留部分2的材质和注入的磷离子剂量使得保留部分2对面向衬底的磷离子的离子注入起到一定增益作用,形成的第一缓冲层区域4较之第二缓冲层区域5深度较深且剂量较大。此时则将第一缓冲层区域4作为二极管的缓冲区域,将第一缓冲层区域4作为IGBT的缓冲区域,同样可以使得IGBT的缓冲区域和二极管的缓冲区域达到最佳剂量和深度要求。
进一步的,如图5所示,步骤101中形成第二电介质层6的步骤具体为:形成缓冲层后在第一电介质层图形上沉积形成第二电介质层6,第二电介质层6覆盖在保留部分和窗口部分上。并在沉积时对第二电介质层6进行第一导电类型的杂质掺杂。在本步骤中,直接将一层电介质形成在第一电介质层图形上,覆盖在窗口部分上的第二电介质层在形成后直接与衬底接触,用于之后向衬底进行离子扩散,而位于保留部分上的第二电介质层在进行离子扩散工艺时由于有保留部分的阻挡,其中的离子不会扩散到衬底中保留部分对应的区域中,由于之前形成的保留部分,在本步骤中节省了对于第二电介质层的构图工艺,使得整个工艺流程更加简化。
第一电介质层图形和第二电介质层用于在之后的工艺中向衬底中间隔扩散硼离子和磷离子,所以若第一电介质层图形为第一导电类型则第二电介质层为第二导电类型,若第一电介质层图形为第二导电类型则第二电介质层为第一导电类型。
本发明中形成带杂质的电介质层的目的是使得在硅片衬底正面工艺的热处理过程中,位于硅片衬底背面的介质层中的磷离子和硼离子可以扩散入衬底中形成相应的N型区域和P型区域。在衬底正面的工艺完成后,电介质层中磷离子和硼离子可以正好在衬底背面扩散出合适的结深。并且通过控制电介质层中的掺杂浓度,就可以控制扩散后在衬底中形成的N型区域和P型区域的离子浓度。进一步的,电介质层的材质为氧化硅、氮化硅、或者氮氧化硅等电介质材料。
在步骤102中,通过常规工艺对衬底正面进行处理,形成逆导IGBT正面结构,形成正面结构的过程中包括:热处理过程,热处理过程使得缓冲层在衬底中完成推进,第一电介质层图形中的第二导电类型离子扩散入衬底中形成第二导电类型区域,第二电介质层中的第一导电类型离子扩散入衬底中形成第一导电类型区域。在这一步骤中,由于衬底正面工艺的热处理是对整个硅片衬底进行的,利用正面工艺的热处理位于硅片衬底背面的第一电介质层图形和第二电介质层中的离子完成向硅片衬底的扩散形成相应的n+区域和p+区域,并且同时完成缓冲层在硅片衬底中的推进过程,使得硅片衬底的背面结构基本成型。
步骤103具体为:如图6所示,在第二电介质层6上键合承载片7。
然后,如图7所示,对衬底1正面进行减薄处理,图中虚线部分为减薄处理之前的硅片衬底上表面。本发明通过先对硅片衬底背面进行预处理,然后再进行硅片的正面减薄,在形成IGBT正面结构的同时形成背面结构,避免了先进行减薄后造成硅片翘曲增加形成逆导IGBT背面结构工艺难度的弊端。
随后,通过常规工艺在经过减薄处理后的衬底正面形成逆导IGBT正面结构。
在步骤104中,在衬底背面形成金属层,即形成逆导IGBT的集电极。本步骤具体为:首先,对承载片进行解键合处理。然后,剥离衬底背面剩余的第一电介质层图形和第二电介质层。最后,在衬底背面沉积金属层,完成逆导IGBT的制备。
图8所示为采用本发明提供的方法制备完成的N型逆导IGBT,在常规工艺的热处理过程中,在衬底中形成完成推进后的IGBT的N缓冲层16,和二极管的N缓冲层18,第一电介质图形中的磷离子扩散入衬底中形成n+区域15,第二电介质图形中的硼离子扩散入衬底中形成p+区域13,然后在形成的背面结构上形成集电极金属层14。同时正面工艺过程中形成了栅极9、基区12、发射区11以及发射区金属层10和二极管的p+区17。
本发明实施例提供的逆导IGBT的制备方法,针对传统工艺中在硅片背面减薄后再进行光刻形成逆导IGBT背面结构存在的问题,本发明通过先对硅片衬底背面进行预处理,然后再进行硅片的正面减薄,利用正面工艺的热预算完成背面缓冲层的推进和n+区域以及p+区域的形成,在形成IGBT正面结构的同时形成背面结构,避免了先进行减薄后再形成逆导IGBT背面结构存在的弊端,并且极大的降低了工艺的难度,提高了生产效率。并且在逆导IGBT背面形成了相对独立的IGBT缓冲层和二极管缓冲层,有效的控制了两者工作时的载流子调制效应,提高了逆导IGBT的器件性能。
虽然本发明所公开的实施方式如上,但所述的内容只是为了便于理解本发明而采用的实施方式,并非用以限定本发明。任何本发明所属技术领域内的技术人员,在不脱离本发明所公开的精神和范围的前提下,可以在实施的形式上及细节上作任何的修改与变化,但本发明的专利保护范围,仍须以所附的权利要求书所界定的范围为准。

Claims (7)

1.一种逆导IGBT的制备方法,其特征在于,包括:
形成位于衬底内的第一导电类型的缓冲层、位于所述衬底背面的掺有第二导电类型离子的第一电介质层图形和覆盖在所述第一电介质层图形上的掺有第一导电类型离子的第二电介质层;
在所述衬底正面形成所述逆导IGBT正面结构,形成所述正面结构的过程中包括:热处理过程,所述热处理过程使得所述缓冲层在所述衬底中完成推进,所述第一电介质层图形中的第二导电类型离子扩散入所述衬底中形成第二导电类型区域,所述第二电介质层中的第一导电类型离子扩散入所述衬底中形成第一导电类型区域;
在所述衬底背面形成金属层;
其中,在形成第一电介质图形的步骤中包括:
在所述衬底背面沉积形成第一电介质层,并在沉积时对所述第一电介质层进行第二导电类型的杂质掺杂;
在所述第一电介质层上涂敷光刻胶,并利用掩膜版进行曝光;
对所述电介质层进行刻蚀,形成所述第一电介质层图形,所述第一电介质层图形包括:保留部分和窗口部分,所述保留部分为刻蚀后剩下的第一电介质层,所述窗口部分为刻蚀掉的第一电介质层留出的暴露出衬底的区域;
剥离剩余的光刻胶。
2.根据权利要求1所述的制备方法,其特征在于,在形成缓冲层的步骤中包括:
通过所述第一电介质层图形对所述衬底背面进行第一导电类型的离子注入,在所述衬底内形成缓冲层,所述缓冲层包括:与所述保留部分对应的第一缓冲层区域和与所述窗口部分对应的第二缓冲层区域,所述第一缓冲层区域的离子浓度和结深小于所述第二缓冲层区域。
3.根据权利要求2所述的制备方法,其特征在于,在形成第二电介质层的步骤中包括:
形成所述缓冲层后在所述第一电介质层图形上沉积形成第二电介质层,所述第二电介质层覆盖在所述保留部分和所述窗口部分上,并在沉积时对第二电介质层进行第一导电类型的杂质掺杂。
4.根据权利要求1至3任一项所述的制备方法,其特征在于,在所述衬底正面形成所述逆导IGBT正面结构的步骤中包括:
在所述第二电介质层上键合承载片;
对所述衬底正面进行减薄处理;
通过常规工艺在经过减薄处理后的所述衬底正面形成逆导IGBT正面结构。
5.根据权利要求4所述的制备方法,其特征在于,在形成金属层的步骤中包括:
对所述承载片进行解键合处理;
剥离所述衬底背面剩余的第一电介质层图形和第二电介质层;
在所述衬底背面沉积金属层。
6.根据权利要求4所述的制备方法,其特征在于,所述第一电介质层和第二电介质层的材质为氧化硅或氮化硅或氮氧化硅。
7.根据权利要求4所述的制备方法,其特征在于,所述第一导电类型为N型,所述第二导电类型为P型,所述一导电类型离子为磷离子,所述第二导电类型离子为硼离子。
CN201510741226.1A 2015-11-04 2015-11-04 一种逆导igbt的制备方法 Active CN105244273B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510741226.1A CN105244273B (zh) 2015-11-04 2015-11-04 一种逆导igbt的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510741226.1A CN105244273B (zh) 2015-11-04 2015-11-04 一种逆导igbt的制备方法

Publications (2)

Publication Number Publication Date
CN105244273A CN105244273A (zh) 2016-01-13
CN105244273B true CN105244273B (zh) 2018-10-26

Family

ID=55041872

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510741226.1A Active CN105244273B (zh) 2015-11-04 2015-11-04 一种逆导igbt的制备方法

Country Status (1)

Country Link
CN (1) CN105244273B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116525656B (zh) * 2023-07-04 2023-10-03 四川奥库科技有限公司 集电极侧含有浮空区的逆导型igbt器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035691A (zh) * 2012-03-12 2013-04-10 上海华虹Nec电子有限公司 逆导型igbt半导体器件及其制造方法
JP2013235891A (ja) * 2012-05-07 2013-11-21 Denso Corp 半導体装置
CN103855089A (zh) * 2012-12-06 2014-06-11 江苏物联网研究发展中心 逆导型绝缘栅双极晶体管及其制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146716A (ja) * 2011-01-07 2012-08-02 Toshiba Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035691A (zh) * 2012-03-12 2013-04-10 上海华虹Nec电子有限公司 逆导型igbt半导体器件及其制造方法
JP2013235891A (ja) * 2012-05-07 2013-11-21 Denso Corp 半導体装置
CN103855089A (zh) * 2012-12-06 2014-06-11 江苏物联网研究发展中心 逆导型绝缘栅双极晶体管及其制作方法

Also Published As

Publication number Publication date
CN105244273A (zh) 2016-01-13

Similar Documents

Publication Publication Date Title
CN102142372B (zh) 制备场阻断型绝缘栅双极晶体管的方法
CN107731897B (zh) 一种沟槽栅电荷存储型igbt及其制造方法
CN105185825A (zh) 一种改善半导体功率器件中的注入控制方法
CN102569297B (zh) 制备准谐振变换器的单片igbt和二极管结构及方法
CN104332495B (zh) 一种绝缘栅双极晶体管及其制造方法
JP7243744B2 (ja) 半導体装置および半導体装置の製造方法
CN102916042A (zh) 逆导igbt器件结构及制造方法
CN103855206A (zh) 绝缘栅双极晶体管及其制造方法
CN103681817B (zh) Igbt器件及其制作方法
CN106683989A (zh) 沟槽igbt器件及其制造方法
CN105244273B (zh) 一种逆导igbt的制备方法
CN104253042B (zh) 一种绝缘栅双极晶体管的制造方法
CN105261564B (zh) 一种逆导igbt的制备方法
JP2017531317A (ja) 薄い半導体ウェハを備える半導体デバイスの製造方法
CN102420134B (zh) 结合超级结穿通型沟槽igbt器件制造方法
CN106653828A (zh) Igbt正面结构及制备方法
JPH08213620A (ja) 電界効果により制御可能の半導体デバイスの製造方法
CN106409895B (zh) 一种绝缘栅双极晶体管及其制造方法
CN102931228B (zh) 逆导igbt器件及制造方法
CN209804659U (zh) 一种igbt芯片的产品结构
CN102931216B (zh) 集成有肖特基二极管的绝缘栅双极晶体管结构及制备方法
CN112366227A (zh) 一种绝缘栅双极晶体管及其制备方法
CN112071756A (zh) 一种功率芯片的制备方法以及功率芯片
CN104347405B (zh) 一种绝缘栅双极晶体管的制造方法
CN106252402B (zh) 一种沟槽栅型igbt及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169

Patentee after: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd.

Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169

Patentee before: ZHUZHOU CSR TIMES ELECTRIC Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20201012

Address after: 412001 Room 309, floor 3, semiconductor third line office building, Tianxin hi tech park, Shifeng District, Zhuzhou City, Hunan Province

Patentee after: Zhuzhou CRRC times Semiconductor Co.,Ltd.

Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169

Patentee before: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd.

TR01 Transfer of patent right