CN112071756A - 一种功率芯片的制备方法以及功率芯片 - Google Patents
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Abstract
本发明提供一种功率芯片制备方法以及功率芯片，在N‑漂移层(1)正面形成N型截止环(41)；按照不同掺杂浓度在N‑漂移层(1)正面形成过渡区(3)和P型耐压环(42)；在N‑漂移层(1)正面形成有源区(2)；过渡区(3)靠近有源区(2)的掺杂浓度大于靠近P型耐压环(42)的掺杂浓度，且过渡区(3)靠近有源区(2)的掺杂深度大于靠近P型耐压环(42)的掺杂深度，本发明通过不同的掺杂浓度在N‑漂移层(1)正面形成渐变掺杂的过渡区(3)，有利于改善过渡区的电场分布，可有效降低电场强度，同时降低了IGBT关断时过渡区的空穴电流密度，防止该区域发生热烧毁，提高了过流关断能力，提高了IGBT功率芯片的坚固性。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种功率芯片的制备方法以及功率芯片。
背景技术
诸如金属-氧化物半导体场效应晶体管(Metal Oxide Semiconductor，MOSFET)或绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)等功率芯片中，最外面元胞处有一段类似扩散保护环的过渡区结构，即过渡区结构为位于功率芯片有源区和终端区之间的一段区域；也称为主结。
在感性负载大电流关断情况下，IGBT功率芯片容易在过渡区烧毁。主要原因为在关断瞬态过程中，整个IGBT功率芯片内部存在电流、电场及热分布不均匀；尤其在过渡区容易形成电场集中，空穴电流集中，发生闩锁，导致过渡区局部过热而烧毁。
现有技术中IGBT功率芯片制备过程中P+集电层通常采用不同掺杂，有源区对应的IGBT功率芯片的P+集电层采用正常的P掺杂，而过渡区、终端区对应的IGBT功率芯片P+集电层采用较轻的P掺杂，以降低过渡区和终端区的空穴数量，从而减小大电流关断时时过渡区的电场峰值和电流密度。该方法虽然提高了大电流关断能力，但需要采用背面光刻工艺以实现P+集电层不同掺杂，工艺复杂。
发明内容
为了克服上述现有技术中工艺复杂的不足，本发明提供一种功率芯片的制备方法，包括：
在N-漂移层(1)正面形成N型截止环(41)；
按照不同掺杂浓度在N-漂移层(1)正面形成过渡区(3)和P型耐压环(42)；
在N-漂移层(1)正面形成有源区(2)；
其中，所述过渡区(3)靠近有源区(2)的掺杂浓度大于靠近P型耐压环(42)的掺杂浓度，且所述过渡区(3)靠近有源区(2)的掺杂深度大于靠近P型耐压环(42)的掺杂深度。
所述过渡区(3)靠近有源区(2)的掺杂浓度为1E14/cm2-1E16/cm2，所述过渡区(3)靠近有源区(2)的掺杂深度为5μm-10μm；
所述过渡区(3)靠近P型耐压环(42)的掺杂浓度为1E12/cm2-1E13/cm2，所述过渡区(3)靠近P型耐压环(42)的掺杂深度为0μm-3μm。
所述按照不同的掺杂浓度在N-漂移层(1)正面形成过渡区(3)和P型耐压环(42)，包括：
依次通过光刻工艺、离子注入工艺和推结工艺，按照不同掺杂浓度在N-漂移层(1)正面形成过渡区(3)和P型耐压环(42)。
所述在N-漂移层(1)正面形成N型截止环(41)，包括：
依次采用光刻工艺、离子注入工艺和推结工艺在N-漂移层(1)正面边缘位置形成N型截止环(41)。
所述在N-漂移层(1)正面形成有源区(2)，包括：
在N-漂移层(1)正面形成多个沟槽栅；
采用离子注入工艺在相邻沟槽栅之间且N-漂移层(1)正面形成P阱区(7)和N+区(8)。
所述在N-漂移层(1)正面形成多个沟槽栅，包括：
采用刻蚀工艺在N-漂移层(1)正面形成沟槽；
采用氧化工艺在沟槽内壁和N-漂移层(1)正面形成栅氧化层(61)；
采用淀积工艺和刻蚀工艺在栅氧化层(61)正面形成栅极(62)。
所述采用离子注入工艺在相邻沟槽栅之间且N-漂移层(1)正面形成P阱区(7)和N+区(8)，包括：
依次通过离子注入工艺和推结工艺在相邻沟槽栅之间且N-漂移层(1)正面形成P阱区(7)；
依次通过离子注入工艺和激活工艺在相邻沟槽栅之间且P阱区(7)正面形成N+区(8)。
在N-漂移层(1)正面形成有源区(2)之后，包括：
在有源区(2)正面形成接触孔，并通过接触孔在有源区(2)正面形成发射极(5)；
在N-漂移层(1)背面形成P+集电层(11)和集电极(12)。
在有源区(2)正面形成接触孔，并通过接触孔在有源区(2)正面形成发射极(5)，包括：
采用淀积工艺在有源区(2)、过渡区(3)、P型耐压环(42)和N型截止环(41)正面形成隔离氧化层(10)；
依次采用光刻工艺和刻蚀工艺在隔离氧化层(10)正面形成接触孔；
采用离子注入工艺在接触孔内部形成P+区(9)；
采用淀积工艺、光刻工艺、刻蚀工艺和合金化工艺，通过接触孔在P+区(9)和N+区(8)正面形成发射极(5)。
所述在N-漂移层(1)背面形成P+集电层(11)和集电极(12)，包括：
依次通过离子注入工艺和激活工艺在N-漂移层(1)背面形成P+集电层(11)；
采用淀积工艺在P+集电层(11)的背面形成集电极(12)。
所述P型耐压环(42)的掺杂浓度为1E14/cm2-1E16/cm2，其采用的离子为硼或铝；
所述N型截止环(41)的掺杂浓度为1E13/cm2-1E16/cm2，其采用的离子为磷或砷。
所述P阱区(7)的掺杂浓度为1E13-1E14/cm2，所述N+区(8)的掺杂浓度为1E14/cm2-1E16/cm2；
所述接触孔的深度为0.3μm-2μm；
所述P+集电层(11)的厚度为0.2μm-3.0um，其掺杂浓度为1E12/cm2-1E15/cm2。
另一方面，本发明还提供一种采用功率芯片的制备方法制备得到的功率芯片，包括N-漂移层(1)、有源区(2)、过渡区(3)、N型截止环(41)和P型耐压环(42)；
所述有源区(2)、过渡区(3)、N型截止环(41)和P型耐压环(42)均位于N-漂移层(1)正面，所述N型截止环(41)位于N-漂移层(1)的边缘位置，所述P型耐压环(42)位于过渡区(2)和N型截止环(41)之间；
所述过渡区(3)按照不同掺杂浓度形成，且所述过渡区(3)靠近有源区(2)的掺杂浓度大于靠近P型耐压环(42)的掺杂浓度，且所述过渡区(3)靠近有源区(2)的掺杂深度大于靠近P型耐压环(42)的掺杂深度。
本发明提供的技术方案具有以下有益效果：
本发明提供的功率芯片制备方法中，在N-漂移层(1)正面形成N型截止环(41)；按照不同掺杂浓度在N-漂移层(1)正面形成过渡区(3)和P型耐压环(42)；在N-漂移层(1)正面形成有源区(2)；过渡区(3)靠近有源区(2)的掺杂浓度大于靠近P型耐压环(42)的掺杂浓度，且所述过渡区(3)靠近有源区(2)的掺杂深度大于靠近P型耐压环(42)的掺杂深度，本发明通过不同的掺杂浓度在N-漂移层(1)正面形成过渡区(3)为渐变掺杂结构，能够过渡区电场峰值和电流密度，且形成过程简单；
本发明通过优化过渡区的结构，过渡区由有源区到终端区掺杂浓度和深度平滑过渡，靠近有源区的过渡区采用重掺杂，靠近终端区的过渡区采用轻的掺杂，工艺简单，与传统工艺兼容，可实施性强；
本发明N-漂移层背面的P+集电层无需光刻工艺，过渡区为渐变掺杂结构，有利于改善过渡区的电场分布，可有效降低电场强度，同时降低了IGBT关断时过渡区的空穴电流密度，防止该区域发生热烧毁，提高了过流关断能力，提高了IGBT功率芯片的坚固性；
本发明提供的技术方案适用范围广，可适用于Silicon、SiC、GaN等不同半导体材料。
附图说明
图1是本发明实施例中功率芯片制备方法流程图；
图2是本发明实施例中功率芯片结构图；
图中，1、N-漂移层，2、有源区，3、过渡区，4、终端区，41、N型截止环，42、P型耐压环，5、发射极，61、栅氧化层，62、栅极，7、P阱区，8、N+区，9、P+区，10-隔离氧化层，11、P+集电层，12、集电极，13、截止环金属。
具体实施方式
下面结合附图对本发明作进一步详细说明。
实施例1
本发明实施例1提供了一种功率芯片的制备方法，具体流程图如图1所示，具体过程如下：
S101：在N-漂移层1正面形成N型截止环41；；
S102：按照不同掺杂浓度在N-漂移层1正面形成过渡区3和P型耐压环42；
S103：在N-漂移层1正面形成有源区2；
过渡区3靠近有源区2的掺杂浓度大于靠近P型耐压环42的掺杂浓度，且过渡区3靠近有源区2的掺杂深度大于靠近P型耐压环42的掺杂深度。
其中，N-漂移层1所采用的N-材料的电阻率和厚度参数与功率芯片的击穿电压密切相关，过渡区3通过调整离子注入窗口实现渐变掺杂。
过渡区3靠近有源区2的掺杂浓度为1E14/cm2-1E16/cm2，所述过渡区3靠近有源区2的掺杂深度为5μm-10μm；
过渡区3靠近P型耐压环42的掺杂浓度为1E12/cm2-1E13/cm2，过渡区3靠近P型耐压环42的掺杂深度为0μm-3μm。
按照不同掺杂浓度在N-漂移层1正面形成过渡区3和P型耐压环42，包括：
依次通过光刻工艺、离子注入工艺和推结工艺，按照不同掺杂浓度在N-漂移层1正面形成过渡区3和P型耐压环42。
在N-漂移层1正面形成N型截止环41，包括：
依次采用光刻工艺、离子注入工艺和推结工艺在N-漂移层1正面边缘位置形成N型截止环41。
所述在N-漂移层1正面形成有源区2，包括：
在N-漂移层1正面形成多个沟槽栅；
采用离子注入工艺在相邻沟槽栅之间且N-漂移层1正面形成P阱区7和N+区8。
所述在N-漂移层1正面形成多个沟槽栅，包括：
采用刻蚀工艺在N-漂移层1正面形成沟槽，沟槽的深度为5um-10um，宽度为0.5μm-2um；
采用氧化工艺在沟槽内壁和N-漂移层1正面形成栅氧化层61；
采用淀积工艺和刻蚀工艺在栅氧化层61正面形成栅极62。
所述采用离子注入工艺在相邻沟槽栅之间且N-漂移层1正面形成P阱区7和N+区8，包括：
依次通过离子注入工艺和推结工艺在相邻沟槽栅之间且N-漂移层1正面形成P阱区7；
依次通过离子注入工艺和激活工艺在相邻沟槽栅之间且P阱区7正面形成N+区8。
在N-漂移层1正面形成有源区2之后，包括：
在有源区2正面形成接触孔，并通过接触孔在有源区2正面形成发射极5；
在N-漂移层1背面形成P+集电层11和集电极12。
在有源区2正面形成接触孔，并通过接触孔在有源区2正面形成发射极5，包括：
采用淀积工艺在有源区2、过渡区3、P型耐压环42和N型截止环41正面形成隔离氧化层10；
依次采用光刻工艺和刻蚀工艺在隔离氧化层10正面形成接触孔；
采用离子注入工艺在接触孔内部形成P+区9；
采用淀积工艺、光刻工艺、刻蚀工艺和合金化工艺，通过接触孔在P+区9和N+区8正面形成发射极5，发射极5采用的金属材料为铝、铜等，其厚度为几um至几十um。形成发射极5的同时，还会在N型截止环41正面通过接触孔形成截止环金属13，如图2所示。
所述在N-漂移层1背面形成P+集电层11和集电极12，包括：
依次通过离子注入工艺和激活工艺在N-漂移层1背面形成P+集电层11；
采用淀积工艺在P+集电层11的背面形成集电极12。
所述P型耐压环42的掺杂浓度为1E14/cm2-1E16/cm2，其采用的离子为硼或铝；
所述N型截止环41的掺杂浓度为1E13/cm2-1E16/cm2，其采用的离子为磷或砷。
所述P阱区7的掺杂浓度为1E13-1E14/cm2，所述N+区8的掺杂浓度为1E14/cm2-1E16/cm2；
接触孔的深度为0.3μm-2μm；
P+集电层11的厚度为0.2μm-3.0um，其掺杂浓度为1E12/cm2-1E15/cm2。
实施例2
本发明实施例2提供一种采用实施例1的功率芯片的制备方法制备得到的功率芯片，如图2所示，包括N-漂移层1、有源区2、过渡区3、N型截止环41和P型耐压环42；N型截止环41和P型耐压环42形成了终端区4；
有源区2、过渡区3、N型截止环41和P型耐压环42均位于N-漂移层1正面，N型截止环41位于N-漂移层1的边缘位置，P型耐压环42位于过渡区2和N型截止环41之间；
过渡区3按照不同掺杂浓度形成，且过渡区3靠近有源区2的掺杂浓度大于靠近P型耐压环42的掺杂浓度，且过渡区3靠近有源区2的掺杂深度大于靠近P型耐压环42的掺杂深度。
为了描述的方便，以上所述装置的各部分以功能分为各种模块或单元分别描述。当然，在实施本申请时可以把各模块或单元的功能在同一个或多个软件或硬件中实现。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，所属领域的普通技术人员参照上述实施例依然可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换，均在申请待批的本发明的保护范围之内。
Claims (13)
1.一种功率芯片的制备方法，其特征在于，包括：
在N-漂移层(1)正面形成N型截止环(41)；
按照不同掺杂浓度在N-漂移层(1)正面形成过渡区(3)和P型耐压环(42)；
在N-漂移层(1)正面形成有源区(2)；
其中，所述过渡区(3)靠近有源区(2)的掺杂浓度大于靠近P型耐压环(42)的掺杂浓度，且所述过渡区(3)靠近有源区(2)的掺杂深度大于靠近P型耐压环(42)的掺杂深度。
2.根据权利要求1所述的功率芯片的制备方法，其特征在于，所述过渡区(3)靠近有源区(2)的掺杂浓度为1E14/cm2-1E16/cm2，所述过渡区(3)靠近有源区(2)的掺杂深度为5μm-10μm；
所述过渡区(3)靠近P型耐压环(42)的掺杂浓度为1E12/cm2-1E13/cm2，所述过渡区(3)靠近P型耐压环(42)的掺杂深度为0μm-3μm。
3.根据权利要求1所述的功率芯片的制备方法，其特征在于，所述按照不同掺杂浓度在N-漂移层(1)正面形成过渡区(3)和P型耐压环(42)，包括：
依次通过光刻工艺、离子注入工艺和推结工艺，按照不同掺杂浓度在N-漂移层(1)正面形成过渡区(3)和P型耐压环(42)。
4.根据权利要求1所述的功率芯片的制备方法，其特征在于，所述在N-漂移层(1)正面形成N型截止环(41)，包括：
依次采用光刻工艺、离子注入工艺和推结工艺在N-漂移层(1)正面边缘位置形成N型截止环(41)。
5.根据权利要求1所述的功率芯片的制备方法，其特征在于，所述在N-漂移层(1)正面形成有源区(2)，包括：
在N-漂移层(1)正面形成多个沟槽栅；
采用离子注入工艺在相邻沟槽栅之间且N-漂移层(1)正面形成P阱区(7)和N+区(8)。
6.根据权利要求5所述的功率芯片的制备方法，其特征在于，所述在N-漂移层(1)正面形成多个沟槽栅，包括：
采用刻蚀工艺在N-漂移层(1)正面形成沟槽；
采用氧化工艺在沟槽内壁和N-漂移层(1)正面形成栅氧化层(61)；
采用淀积工艺和刻蚀工艺在栅氧化层(61)正面形成栅极(62)。
7.根据权利要求5所述的功率芯片的制备方法，其特征在于，所述采用离子注入工艺在相邻沟槽栅之间且N-漂移层(1)正面形成P阱区(7)和N+区(8)，包括：
依次通过离子注入工艺和推结工艺在相邻沟槽栅之间且N-漂移层(1)正面形成P阱区(7)；
依次通过离子注入工艺和激活工艺在相邻沟槽栅之间且P阱区(7)正面形成N+区(8)。
8.根据权利要求7所述的功率芯片的制备方法，其特征在于，所述在N-漂移层(1)正面形成有源区(2)之后，包括：
在有源区(2)正面形成接触孔，并通过接触孔在有源区(2)正面形成发射极(5)；
在N-漂移层(1)背面形成P+集电层(11)和集电极(12)。
9.根据权利要求8所述的功率芯片的制备方法，其特征在于，所述在有源区(2)正面形成接触孔，并通过接触孔在有源区(2)正面形成发射极(5)，包括：
采用淀积工艺在有源区(2)、过渡区(3)、P型耐压环(42)和N型截止环(41)正面形成隔离氧化层(10)；
依次采用光刻工艺和刻蚀工艺在隔离氧化层(10)正面形成接触孔；
采用离子注入工艺在接触孔内部形成P+区(9)；
采用淀积工艺、光刻工艺、刻蚀工艺和合金化工艺，通过接触孔在P+区(9)和N+区(8)正面形成发射极(5)。
10.根据权利要求9所述的功率芯片的制备方法，其特征在于，所述在N-漂移层(1)背面形成P+集电层(11)和集电极(12)，包括：
依次通过离子注入工艺和激活工艺在N-漂移层(1)背面形成P+集电层(11)；
采用淀积工艺在P+集电层(11)的背面形成集电极(12)。
11.根据权利要求1所述的功率芯片的制备方法，其特征在于，所述P型耐压环(42)的掺杂浓度为1E14/cm2-1E16/cm2，其采用的离子为硼或铝；
所述N型截止环(41)的掺杂浓度为1E13/cm2-1E16/cm2，其采用的离子为磷或砷。
12.根据权利要求10所述的功率芯片的制备方法，其特征在于，所述P阱区(7)的掺杂浓度为1E13-1E14/cm2，所述N+区(8)的掺杂浓度为1E14/cm2-1E16/cm2；
所述接触孔的深度为0.3μm-2μm；
所述P+集电层(11)的厚度为0.2μm-3.0um，其掺杂浓度为1E12/cm2-1E15/cm2。
13.一种采用权利要求1-11所述的功率芯片的制备方法制备得到的功率芯片，其特征在于，包括N-漂移层(1)、有源区(2)、过渡区(3)、N型截止环(41)和P型耐压环(42)；
所述有源区(2)、过渡区(3)、N型截止环(41)和P型耐压环(42)均位于N-漂移层(1)正面，所述N型截止环(41)位于N-漂移层(1)的边缘位置，所述P型耐压环(42)位于过渡区(2)和N型截止环(41)之间；
所述过渡区(3)按照不同掺杂浓度形成，且所述过渡区(3)靠近有源区(2)的掺杂浓度大于靠近P型耐压环(42)的掺杂浓度，且所述过渡区(3)靠近有源区(2)的掺杂深度大于靠近P型耐压环(42)的掺杂深度。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010783402.9A CN112071756A (zh) | 2020-08-06 | 2020-08-06 | 一种功率芯片的制备方法以及功率芯片 |
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|---|---|---|---|
| CN202010783402.9A CN112071756A (zh) | 2020-08-06 | 2020-08-06 | 一种功率芯片的制备方法以及功率芯片 |
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| Publication Number | Publication Date |
|---|---|
| CN112071756A true CN112071756A (zh) | 2020-12-11 |
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|---|---|
| CN (1) | CN112071756A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023206794A1 (zh) * | 2022-04-29 | 2023-11-02 | 上海积塔半导体有限公司 | 一种igbt器件的制造方法及结构 |
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2020
- 2020-08-06 CN CN202010783402.9A patent/CN112071756A/zh active Pending
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