CN105895700A - 半导体器件以及用于形成半导体器件的方法 - Google Patents

半导体器件以及用于形成半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件以及用于形成半导体器件的方法。该半导体器件包括第一晶体管结构，所述第一晶体管结构包括位于半导体衬底内的第一导电类型的第一晶体管体区。第一晶体管体区的至少部分位于第一晶体管结构的第一源极区/漏极区和第一晶体管结构的第二源极区/漏极区之间。半导体器件包括第二晶体管结构，所述第二晶体管结构包括位于半导体衬底内的第二导电类型的第二晶体管体区。第二晶体管体区的至少部分位于第二晶体管结构的第一源极区/漏极区和第二晶体管结构的第二源极区/漏极区之间。第二晶体管结构的第二源极区/漏极区的至少部分位于包括第一晶体管结构的第二源极区/漏极区的掺杂区与第二晶体管体区之间。

Description

半导体器件以及用于形成半导体器件的方法
技术领域
实施例涉及半导体结构，并且具体而言，涉及半导体器件以及用于形成半导体器件的方法。
背景技术
在驱动器和能源技术中，电压源换流器可以使用可开关晶体管、晶闸管、绝缘栅双极型晶体管(IGBT)和续流二极管作为功率半导体。可以针对小的正向电压优化二极管。但它们可以具有高反向恢复电荷。例如这样在开关操作过程中可能导致IGBT的高接通损耗和二极管的高反向恢复损耗。
发明内容
一些实施例涉及半导体器件。半导体器件包括第一晶体管结构，所述第一晶体管结构包括位于半导体衬底内的第一导电类型的第一晶体管体区。至少部分第一晶体管体区位于第一晶体管结构的第一源极区/漏极区和第一晶体管结构的第二源极区/漏极区之间。半导体器件包括第二晶体管结构，所述第二晶体管结构包括位于半导体衬底内的第二导电类型的第二晶体管体区。至少部分第二晶体管体区位于第二晶体管结构的第一源极区/漏极区和第二晶体管结构的第二源极区/漏极区之间。第二晶体管结构的至少部分第二源极区/漏极区位于包括第一晶体管结构的第二源极区/漏极区的掺杂区与第二晶体管体区之间。半导体器件包括第一电极结构，与第一晶体管结构的第一源极区/漏极区和第二晶体管结构的第一源极区/漏极区电连接。半导体器件包括第二电极区，与第一晶体管结构的第二源极区/漏极区电连接。
一些实施例涉及进一步的半导体器件。半导体器件包括第一导电类型的第一掺杂区，形成于半导体衬底的第四掺杂区中。第一掺杂区构成第一晶体管结构的第一晶体管体区和第二晶体管结构的第二源极区/漏极区。第四掺杂区构成第一晶体管结构的第二源极区/漏极区。半导体器件包括第二导电类型的第二掺杂区，形成于第一掺杂区中。第二掺杂区构成第一晶体管结构的第一源极区/漏极区和第二晶体管结构的第二晶体管体区。半导体器件包括第一导电类型的第三掺杂区，形成于第二掺杂区中。第三掺杂区构成第二晶体管结构的第一源极区/漏极区。半导体器件包括第一电极结构，与第二掺杂区和第三掺杂区电连接。半导体器件包括第二电极区，与第四掺杂区电连接。
一些实施例涉及用于形成半导体器件的方法。方法包括在半导体衬底中形成第一导电类型的第一掺杂区，用以形成第一晶体管结构的第一晶体管体区和第二晶体管结构的第二源极区/漏极区。所述方法进一步包括在第一掺杂区中形成第二导电类型的第二掺杂区，以形成第一晶体管结构的第一源极区/漏极区和第二晶体管结构的第二晶体管体区。在第二掺杂区中形成第一导电类型的第三掺杂区，以形成第二晶体管结构的第一源极区/漏极区。
附图说明
以下仅以示例的方式并参考附图来描述装置和/或方法的一些实施例，在附图中，
图1A显示了根据实施例的半导体器件；
图1B显示了根据实施例的包括具有共享掺杂区的第一晶体管结构和第二晶体管的半导体器件；
图2显示了根据实施例的具有沟槽电极结构的半导体器件；
图3显示了根据实施例的具有低掺杂区的半导体器件；
图4显示了根据实施例的具有一个或多个沟槽栅极结构的半导体器件；
图5显示了根据实施例的具有至少一个隔离沟槽结构的半导体器件；
图6显示了根据实施例的具有高掺杂区的半导体器件；
图7A显示了根据实施例的具有沟槽栅极结构、隔离沟槽结构和低掺杂区的半导体器件；
图7B显示了根据实施例的具有电极沟槽结构和高掺杂区的半导体器件；
图7C显示了根据实施例的具有低掺杂区和高掺杂区的半导体器件；
图7D显示了根据实施例的具有沟槽栅极结构和高低掺杂区的半导体器件；
图7E显示了根据实施例的具有沟槽栅极结构、隔离沟槽结构、电极沟槽结构和高掺杂区的半导体器件；
图7F显示了根据实施例的具有沟槽栅极结构、隔离沟槽结构、低掺杂区和高掺杂区的半导体器件；
图8显示了根据实施例的具有四个晶体管结构的半导体器件；
图9显示了根据实施例的具有四个晶体管结构和低掺杂区的半导体器件；
图10显示了根据实施例的具有四个晶体管结构和高掺杂区的半导体器件；
图11显示了根据实施例的具有四个晶体管结构、低掺杂区和高掺杂区的半导体器件；
图12显示了根据实施例的具有四个晶体管结构、沟槽栅极结构和隔离沟槽结构的半导体器件；
图13显示了根据实施例的具有四个晶体管结构、沟槽栅极结构、隔离沟槽结构和低掺杂区的半导体器件；
图14显示了根据实施例的具有四个晶体管结构、沟槽栅极结构、隔离沟槽结构和高掺杂区的半导体器件；
图15显示了根据实施例的具有四个晶体管结构、沟槽栅极结构、隔离沟槽结构、低掺杂区和高掺杂区的半导体器件；
图16显示了根据实施例的进一步的半导体器件；
图17显示了根据实施例的用于形成半导体器件的方法。
具体实施方式
现在将参考附图更充分地说明不同的示例性实施例，在附图中例示了一些示例性实施例。在附图中，为了清楚性，可以放大线、层和/或区的厚度。
因此，尽管示例性实施例能够具有各种变形和可替换的形式，但其实施例在附图中被示例性地显示并将在此详细说明。但应理解，并非意图将示例性实施例局限于所公开的具体形式，相反，示例性实施例是为了覆盖属于本公开内容的范围内的全部修改、等效替代和可替换方案。在附图的全部说明中相似的标记指代相似和类似的要素。
应当理解，在将一个元件称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在居间的元件。相反，在将一个元件称为“直接连接”或“直接耦合”到另一个元件时，不存在居间的元件。应以相似的方式解释用于说明在元件之间关系的其他词语(例如“在……之间”相对于“直接在……之间”、“相邻”相对于“直接相邻”等)。
本文使用的术语仅是为了说明具体实施例，并非旨在限制示例性实施例。本文使用的单数形式“一”和“这个”旨在也包括复数形式，除非上下文明确地另有表述。还会理解，本文使用的术语“包括”和/或“包含”指明所述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。
除非另有限定，本文使用的全部术语(包括技术和科学术语)具有与示例性实施例所属领域普通技术人员通常所理解的相同的含义。会进一步理解，如在常用字典中所定义的术语应解释为具有与其在相关领域的环境中的含义相一致的含义。但如果本公开内容为术语给定了与普通技术人员通常理解的含义相背离的特定含义，那么应在本文给定该定义的特定环境中来考虑这个含义。
图1A显示了根据实施例的半导体器件100。
半导体器件100包括第一晶体管结构101，第一晶体管结构101包括位于半导体衬底103内的第一导电类型的第一晶体管体区102。至少部分第一晶体管体区102位于第一晶体管结构的第一源极区/漏极区104和第一晶体管结构的第二源极区/漏极区105之间。第一晶体管结构的第一源极区/漏极区104具有第二导电类型。
半导体器件100包括第二晶体管结构106，第二晶体管结构106包括位于半导体衬底103内的第二导电类型的第二晶体管体区107。至少部分第二晶体管体区107位于述第二晶体管结构的第一源极区/漏极区108和第二晶体管结构的第二源极区/漏极区109之间。第二晶体管结构的第二源极区/漏极区109的至少部分位于包括第一晶体管结构的第二源极区/漏极区105的掺杂区与第二晶体管体区107之间。
半导体器件100包括第一晶体管结构的栅极164b。能够由第一晶体管结构的栅极164b控制的第一晶体管结构的晶体管沟道被限制于位于第一晶体管结构的第一源极区/漏极区104与第一晶体管结构的第二源极区/漏极区105之间的沟道区。
半导体器件100包括第一电极结构111，与第一晶体管结构的第一源极区/漏极区104和第二晶体管结构的第一源极区/漏极区108电连接。
半导体器件包括第二电极区112，与第一晶体管结构的第二源极区/漏极区105电连接。
由于第一晶体管结构的第一晶体管体区具有第一导电类型并且第二晶体管结构的第二晶体管体区具有第二导电类型这样的实现方式，可以实现具有改进的开关速度和/或较高闩锁强度的半导体器件。例如，第一晶体管结构和第二晶体管结构可以用于调节或改变例如半导体器件的漂移区中的半导体器件中的电荷载流子浓度。因此，例如必要时可以选择性调节或改变开关速度(接通和关断)。
第一晶体管结构101可以包括形成于半导体衬底103中的一个或多个掺杂区。例如，第一晶体管结构101可以包括或是场效应晶体管结构(例如MOSFET)，例如具有源极掺杂区、漏极掺杂区和沟道区。第一晶体管结构101包括位于半导体衬底103内的第一导电类型(例如p型)的第一晶体管体区102。例如，第一晶体管结构101进一步包括第二导电类型(例如n型)的第一源极区/漏极区104和第二导电类型(例如n型)的第二源极区/漏极区105。
第一晶体管结构101可以是垂直晶体管结构。例如，第一电极结构和第二电极结构可以布置在半导体衬底的相反面。
第一晶体管结构的第一源极区/漏极区104可以是第二导电类型的高掺杂区(例如n+区)，并可以被形成为邻近(例如直接相邻)于第一晶体管体区102处。例如，可以在半导体衬底103的前侧或正面113形成第一晶体管结构的第一源极区/漏极区104。例如第一晶体管结构的第一源极区/漏极区104可以具有在1×1018到1×1020cm-3之间的或者例如在1×1017到1×1019cm-3之间的或者例如在5×1017到5×1018cm-3之间的掺杂剂浓度(例如在掺杂区上平均的)。
例如，包括(例如包含)第一晶体管体区102的掺杂区可以被形成为围绕或者至少部分地包围包括(例如包含)第一晶体管结构的第一源极区/漏极区104的掺杂区。第一晶体管体区102可以具有第一导电类型(例如p型)的掺杂。例如，第一晶体管体区102可以具有在1×1015cm-3到2×1017cm-3之间的或者例如在5×1015cm-3到5×1016cm-3之间的或者例如在5×1015cm-3到1×1016cm-3之间的掺杂剂浓度。例如，第一晶体管体区102的掺杂浓度可以低于第一源极区/漏极区104的掺杂浓度。
可以邻近(例如直接相邻)于第一晶体管体区102形成第一晶体管结构的第二源极区/漏极区105。例如，第一晶体管体区102可以形成于或位于第一晶体管结构的第二源极区/漏极区105与第一晶体管结构的第一源极区/漏极区102之间。第一晶体管结构的第二源极区/漏极区105可以具有第二导电类型的掺杂(例如n型掺杂区)。
第二源极区/漏极区105可以包括第二导电类型的漂移区(例如低掺杂n-区)和第二导电类型的发射极(例如阴极)区(例如高掺杂n+区)。
例如，第二源极区/漏极区105(例如第二源极区/漏极区105的偏移区)可以形成于第一晶体管体区和发射极区之间。漂移区可以是半导体衬底103的块状区。例如，漂移区可以是大块半导体衬底的第二导电类型的低掺杂区(例如低掺杂n-区)的部分。例如，低掺杂漂移区(或大块半导体衬底)可以具有小于(高掺杂的)发射极区的掺杂剂浓度且小于第一晶体管体区的掺杂剂浓度的掺杂剂浓度。例如，第二源极区/漏极区105的(低掺杂的)漂移区可以具有在5×1012到2×1014cm-3之间的或者例如在5×1012到5×1013cm-3之间的或者例如在1×1013到5×1013cm-3之间的掺杂剂浓度(例如在掺杂区上平均的)。例如，可以(直接)邻近于第一晶体管体区102形成或设置第二源极区/漏极区105的漂移区。例如，可以围绕或者至少部分包围第一晶体管体区102形成漂移区。
可以(直接)邻近于(低掺杂的)漂移区形成或设置(高掺杂的)发射极区。例如，可以在半导体衬底的背侧114的半导体衬底103中形成(例如借助注入)发射极区。例如(高掺杂的)发射极区可以具有在1×1018到1×1020cm-3之间的或者例如在1×1017到1×1019cm-3之间的或者例如在5×1017到5×1018cm-3之间的掺杂剂浓度。
第二(MOSFET)晶体管结构106可以是垂直晶体管结构或横向晶体管结构。例如，第二晶体管结构的第一源极区/漏极区108、第二晶体管结构的第二晶体管体区107和第二源极区/漏极区109可以在半导体衬底103中相对于彼此垂直地形成或布置。第二晶体管结构106可以包括位于半导体衬底103内的第二导电类型(例如n型)的第二晶体管体区107。第二晶体管结构106可以进一步包括第一导电类型(例如p型)的第一源极区/漏极区108和第一导电类型(例如p型)的第二源极区/漏极区109。
第二晶体管结构的第一源极区/漏极区108可以是第一导电类型的高掺杂区(例如p+区)，并可以邻近于(直接相邻于)第二晶体管体区107形成。例如，第二晶体管结构的第一源极区/漏极区108可以形成于半导体衬底103中的第二晶体管体区107上。例如，可以在半导体衬底103的前侧或正面113形成第二晶体管结构的第一源极区/漏极区108。例如第二晶体管结构的第一源极区/漏极区108可以具有在1×1018到1×1020cm-3之间的或者例如在1×1017到1×1019cm-3之间的或者例如在5×1017到5×1018cm-3之间的掺杂剂浓度。
例如，可以围绕第二晶体管结构的第一源极区/漏极区108形成第二晶体管体区107。第二晶体管体区102可以具有第二导电类型的掺杂，并可以具有例如在1×1015cm-3到2×1017cm-3之间的或者例如在5×1015cm-3到5×1016cm-3之间的或者在5×1015cm-3到1×1016cm-3之间的掺杂剂浓度。
可以邻近于(例如直接相邻于)第二晶体管体区102形成第二晶体管结构的第二源极区/漏极区109。例如，可以在第二晶体管体区107相对第二晶体管结构的第一源极区/漏极区108的反面上形成第二晶体管结构的第二源极区/漏极区109。
第二源极区/漏极区109可以是第一导电类型的高掺杂区(例如高掺杂P+区)。例如，(高掺杂的)第二源极区/漏极区109可以具有例如在1×1018到1×1020cm-3之间的或者例如在1×1017到1×1019cm-3之间的或者例如在5×1017到5×1018cm-3之间的掺杂剂浓度(例如在掺杂区上平均的)。
第二源极区/漏极区109可以代之以是第一导电类型的中度掺杂区(例如中度掺杂p区)。例如，(高掺杂的)第二源极区/漏极区109可以具有例如在1×1015cm-3到2×1017cm-3之间的或者例如在5×1015cm-3到5×1016cm-3之间的或者在5×1015cm-3到1×1016cm-3之间的掺杂剂浓度。第二源极区/漏极区109的掺杂可以对应于第一晶体管体区102的掺杂。
例如半导体衬底103可以是半导体芯片或半导体晶圆的一部分。例如半导体衬底103可以是基于硅的半导体衬底、基于碳化硅的半导体衬底、基于砷化镓的半导体衬底或者基于氮化镓的半导体衬底。
在一些示例中，半导体衬底103可以是本征掺杂的半导体(Si)晶圆，例如第一电荷载流子类型(空穴)的电荷载流子平均数可以等于第二电荷载流子类型(电子)的电荷载流子平均数。在其他示例中，半导体衬底可以具有第一导电类型(例如p型)的掺杂，其中，大部分电荷载流子具有第一电荷载流子类型(空穴)，或者可以具有第二导电类型(例如n型)的掺杂，其中，大部分电荷载流子具有第二电荷载流子类型(电子)。
半导体衬底103可以半导体衬底主前侧113(或表面)和半导体衬底主背侧(或表面)114。半导体衬底的主表面可以是基本上平坦的平面(例如忽略半导体结构由于制造工艺和沟槽的不平坦)。例如，衬底的主表面的横向(或水平)尺寸可以比主表面上的结构的最大高度大超过100倍(或者超过100倍或超过10000倍)。主表面可以垂直于半导体衬底在垂直方向上的厚度。
例如，第一电极结构111(例如阳极金属涂敷)可以接触第一晶体管结构的第一源极区/漏极区104和第二晶体管结构的第一源极区/漏极区108。第一电极结构111可以包括形成于第一晶体管结构的第一源极区/漏极区104和第二晶体管结构的第一源极区/漏极区108上的一个或多个金属层。例如，第一电极结构111可以(例如直接)形成于半导体衬底103的前侧或正面113上。
可以构造(例如使用诸如光刻和/或蚀刻之类的半导体制造工艺)第一电极结构111以包括第一电极结构111的一个或多个局部结构，用于接触可以横向间隔开的半导体掺杂区。第一电极结构111的一个或多个局部结构可以由第一电极材料电连接(或共同连接)，以使得可以从第一电极结构111的局部结构传送或汲取相同的电压或电流。换言之，一个或多个局部结构可以例如向第一晶体管结构101和第二晶体管结构106传送相同的电压和电流。
第二电极区112(例如阴极金属涂敷)可以是金属涂敷层的背侧，其可以(例如直接)形成于半导体衬底103的背侧或表面114上。
第二电极区112和第一电极结构111可以由在半导体衬底103的一侧上形成和/或构造的一个或多个导电(例如金属)层构成或者其每一个都可以包括该一个或多个导电(例如金属)层。例如，第一电极结构111和第二电极结构112可能的材料的示例包括铜Cu或铝Al，或者任何其他适当的导电材料。
第一晶体管结构的栅极164b可以在半导体衬底的正面113覆盖第一晶体管体区102和/或在半导体衬底的正面113部分或全部覆盖第一晶体管结构的第一源极区/漏极区104和/或在半导体衬底的正面113部分或全部覆盖第一晶体管结构的第二源极区/漏极区105。例如，第一晶体管结构的栅极164b的第一边缘可以位于第一晶体管结构的第一源极区/漏极区104之上或上面(例如在上面形成)，例如第一晶体管结构的栅极的第二边缘可以位于第一晶体管结构的第二源极区/漏极区105上面。换言之，例如，第一晶体管结构的栅极164b的第一边缘可以在第一晶体管结构的第一源极区/漏极区104之上或上面终止，第一晶体管结构的栅极的第二边缘可以在第一晶体管结构的第二源极区/漏极区105之上或上面终止。
半导体器件100可以进一步包括第一栅极隔离层164a(例如栅极电介质层或栅极氧化物层)，形成于半导体衬底103的正面113与第一晶体管结构的栅极164b之间。例如，第一栅极隔离层164a可以直接形成于半导体衬底103的正面113上或与之相邻，并可以将第一晶体管结构的栅极与半导体衬底103隔离。例如，第一栅极隔离层164a的第一边缘可以(直接)位于(例如可以终止于)第一晶体管结构的第一源极区/漏极区104上，例如第一晶体管结构的栅极的第二边缘可以位于(例如可以终止于)第一晶体管结构的第二源极区/漏极区105上。例如，除了在半导体衬底的正面113覆盖第一晶体管体区102和/或除了在半导体衬底的正面113部分或全部覆盖第一晶体管结构的第一源极区/漏极区104和/或除了在半导体衬底的正面113部分或全部覆盖第一晶体管结构的第二源极区/漏极区105以外，第一栅极隔离层164a不延伸覆盖半导体衬底中的任何其他掺杂区。
半导体器件100可以进一步包括第二晶体管结构的栅极165b。可由第二晶体管结构的栅极165b控制的第二晶体管结构的晶体管沟道限制在位于第二晶体管结构的第一源极区/漏极区108与第二晶体管结构的第二源极区/漏极区109之间的沟道区。
第二晶体管结构的栅极165b可以在半导体衬底的正面113覆盖第二晶体管体区107和/或在半导体衬底的正面113部分或全部覆盖第二晶体管结构的第一源极区/漏极区108和/或在半导体衬底的正面113部分或全部覆盖第二晶体管结构的第二源极区/漏极区109。例如，第二晶体管结构的栅极165b的第一边缘可以位于第二晶体管结构的第一源极区/漏极区108之上或上面(例如在上面终止)，例如第二晶体管结构的栅极165b的第二边缘可以位于第二晶体管结构的第二源极区/漏极区109上面(例如在上面终止)。
半导体器件100可以进一步包括第二栅极隔离层165a，形成于半导体衬底103的正面113与第二晶体管结构的栅极165b之间。例如，第二栅极隔离层165a可以直接形成于半导体衬底103的正面113上或与之相邻。例如，第二栅极隔离层165a的第一边缘可以(直接)位于(例如可以终止于)第二晶体管结构的第一源极区/漏极区108上，例如第二晶体管结构的第二栅极隔离层165a的第二边缘可以位于(例如可以终止于)第二晶体管结构的第二源极区/漏极区109上。例如，除了在半导体衬底的正面113覆盖第二晶体管体区107和/或除了在半导体衬底的正面113部分或全部覆盖第二晶体管结构的第一源极区/漏极区108和/或除了在半导体衬底的正面113部分或全部覆盖第二晶体管结构的第二源极区/漏极区109以外，第二栅极隔离层165a不延伸覆盖半导体衬底中的任何其他掺杂区。
例如，可由第一晶体管结构的栅极164b控制(或导致)的第一晶体管结构的晶体管沟道可以是第二导电类型(例如n型)的电荷载流子的(表面)沟道。例如，可由第二晶体管结构的栅极165b控制的第二晶体管结构的晶体管沟道可以是第一导电类型(例如p型)的电荷载流子的(表面)沟道。换言之，第一晶体管结构的晶体管沟道和第二晶体管结构的晶体管沟道可以具有不同或相反导电类型的电荷载流子。
例如，第一栅极隔离层164a和第二栅极隔离层165a每一个都可以包括二氧化硅层或高k电介质材料(具有大于二氧化硅的介电常数，例如k>3.9)。通常，例如栅极隔离层可以将(导电)栅极与半导体衬底隔离。
第一晶体管结构的栅极164b可以是较大或延长的第一栅极结构的部分，第二晶体管结构的栅极165b可以是较大或延长的第二栅极结构的部分。另外或者可任选地，第一栅极结构和第二栅极结构可以连接到公共栅极端。另外或者可任选地，例如第一栅极结构和第二栅极结构可以是单一共同导电结构的部分。例如，单一共同导电结构可以围绕第一电极结构111形成，并由电绝缘材料与第一电极结构111电隔离。第一晶体管结构的栅极164b和第二晶体管结构的栅极165b可以由电极(例如金属电极)或一个或多个导电层的电极叠层形成。例如，第一晶体管结构的栅极164b、第二晶体管结构的栅极165b、第一栅极结构和第二栅极结构可以包括重掺杂多晶硅或铜(Cu)或铝(Al)，或者任何其他适当的导电材料(例如金属)。
半导体器件100可以实施为可开关晶体管结构(如图1B所述的)，其可以用于调节或改变半导体器件中的电荷载流子浓度。例如可开关晶体管结构可以用于改变二极管中的电荷载流子浓度或者开关速度。例如，半导体器件100可以包括具有较高或改进的效率的阳极。
图1B显示了根据实施例的半导体器件150的示意图。
半导体器件150类似于相对于图1A所述的半导体器件(例如100)。
另外或者可任选地，第一晶体管体区102和第二晶体管结构106的第二源极区/漏极区109可以由半导体衬底103中第一导电类型的公共半导体掺杂区来实现或构成。换言之，第一晶体管体区102和第二晶体管结构106的第二源极区/漏极区109可以是半导体衬底103中的相同掺杂区(例如第一掺杂区)。
另外或者可任选地，例如第二晶体管体区107和第一晶体管结构101的第一源极区/漏极区104可以由半导体衬底103中第二导电类型的公共半导体掺杂区来实现。换言之，第二晶体管体区107和第一晶体管结构101的第一源极区/漏极区104可以是半导体衬底103中的共用或相同掺杂区(例如第二掺杂区)。
例如，第二掺杂区(其可以包括第一晶体管结构101的第一源极区/漏极区104和第二晶体管体区107)可以围绕或者至少部分包围包括(例如包含)第二晶体管结构的第一源极区/漏极区108的掺杂区形成。
例如，第一掺杂区(其可以是第二晶体管结构的第二源极区/漏极区109和第一晶体管体区102)可以围绕或者至少部分包围第二掺杂区(第一晶体管结构的第一源极区/漏极区104和第二晶体管体区107)形成。
包括(例如包含)第一晶体管结构的第二源极区/漏极区105的掺杂区可以围绕或者至少部分包围包括(例如包含)第二晶体管结构的第二源极区/漏极区109的掺杂区形成。
另外或者可任选地，半导体器件可以进一步包括形成于漂移区和发射极区之间的第二导电类型的场停止区(或层)。例如，场停止区可以具有高于偏移区的掺杂剂浓度但低于发射极区的掺杂剂浓度的掺杂剂浓度。
半导体器件150可以就进一步包括二极管结构161，其可以包括具有较低效率的阳极。二极管结构161可以包括在半导体衬底103内的第一导电类型的第一二极管掺杂区162和第二导电类型的第二二极管掺杂区163。第一导电类型的第一二极管掺杂区162和第二导电类型的第二二极管掺杂区163可以彼此相邻地形成以构成p-n结二极管。
第一二极管掺杂区162可以正好在半导体衬底的正面113下形成，或者比第二二极管掺杂区163更靠近半导体衬底的前侧。第一二极管掺杂区162可以电连接到第一电极结构111，第一电极结构111可以相邻于第一二极管掺杂区162形成或(例如直接)在其上形成。例如，第一二极管掺杂区162可以具有在1×1015到1×1017cm-3之间的或者例如在5×1015到1×1017cm-3之间的或者例如在1×1016到1×1017cm-3之间的掺杂剂浓度。
第二二极管掺杂区163和第一晶体管结构的第二源极区/漏极区可以由第二导电类型的公共半导体掺杂区(例如块状漂移区)来实现。例如，第二二极管掺杂区163和第一晶体管结构的第二源极区/漏极区可以进一步包括第二导电类型的发射极区(例如高掺杂n+区)。
通过在正向上且例如通过0V的栅极阳极电压操作二极管(例如二极管结构161)，由于当前运行中的部分阳极可以在漂移区中获得正压降(例如二极管结构161可以正向偏置)。例如在正向偏置状态中，第一电极结构可以具有0V电压，第二电极结构可以具有从-5V到-110V范围的电压。结构(例如半导体器件)可以处于双极模式中，启用了电压阻断能力，电荷载流子浓度适中。结构可以处于具有阻断功能的“高速”状态中。
如果在n+区(例如第一源极区/漏极区104)与第一晶体管结构的栅极164b之间的电位差超过第一晶体管的阈值电压(例如栅极－阳极电压大于或等于+5V)，就可以在P+区中(例如在第一晶体管体区102中)形成第二导电类型的电荷载流子的(表面)沟道(例如n沟道)。结构(例如半导体器件)可以处于单极模式中，禁用了电压阻断能力，载流子浓度可以为低。例如通过正栅极阳极电压，可以使结构进入无电压阻断能力的单极模式中(超高速模式)。例如，可以实现沿着在第一晶体管的第二源极区/漏极区105与第一晶体管结构的第一源极区/漏极区104之间的n沟道的电子流的流动，从而减小在漂移区105内的电荷载流子浓度。在此可以导致特别低的载流子电荷浓度，从而获得超高速开关转换。
具有阻断功能的“高速”状态必须在反向恢复前再次设定，例如通过施加低于第一晶体管的阈值电压的栅极阳极电压(例如通过施加0V的栅极阳极电压)。在反向恢复过程中，施加在第一电极结构111与第二电极区112之间的阻断电压。例如，可以在第一电极结构施加0V电压，在第二电极区施加600V到6500V之间的电压。
对于低于第二晶体管的阈值电压(例如-15V)的栅极阳极电压，可以在n+区(例如第二晶体管体区107)中形成第一导电类型的电荷载流子的(表面)沟道(例如p沟道)。例如这可以导致漂移区中增大的电荷载流子浓度(例如电子和空穴的)。可以以较高效率耦接阳极(例如第一电极结构可以具有0V电压，第二电极结构可以具有从-1V到-3V范围的电压)，二极管可以处于较高电荷载流子浓度状态中(“低饱和电压”或“低饱和”状态)。
二极管的可开关结构可以可任选地借助阳极金属涂敷或借助多阳极金属涂敷和公共P+区来实现。在一些示例中，接触层可以位于表面上或者可以在n+区中部分突出。在一些示例中，可以可任选地使用用于连接n+区的肖特基接触。在一些示例中，可以将可控二极管实现为沟槽变型或混合式沟槽－平面变型。
可以相对于二极管(例如二极管结构161)来应用本文所述的示例(以上及以下的)，二极管可以在高速状态和低饱和状态中适应电压，其可以实现在高速状态与低饱和状态之间的电荷载流子浓度的大扩散，同时实现较高的闩锁强度。例如这可以借助用于可开关结构中的电子流和空穴流的电流路径的分离来实现。
例如具有低发射极效率的当前运行中局部阳极与MOS沟道上的可开关结构的并联电路可以使得三个状态具有不同电荷载流子浓度。
千伏(kV)范围中的较高电压等级会具有无法令人满意的阳极效率。可以通过在反向恢复前将栅极端从低正向电压(低饱和电压)的状态设置为低储存电荷(高速)的状态来控制二极管中的阳极效率。例如，可以将MOSFET的体二极管用作可控二极管，将MOSFET用作第一晶体管。二极管可以具有两个状态。在高速状态中，可以单极地操作二极管。获得极小的储存电荷，但二极管在这个状态中无法接收到阻断电压。可以使它进入“低饱和”状态，这在反向恢复过程中实现了阻断，于是通过增大反向恢复电荷导致它损失一些其功能性能。
例如另一个二极管可以具有或使用额外的控制体。二极管可以在两个电压转换状态中操作。但例如在“高速”状态与“低饱和”状态之间可实现的扩散不太大。
具有低发射极效率(高传输电阻)的另一个永久运行中局部阳极可以用于在MOS沟道上高效地开关可开关结构。二极管可以在两个电压转换状态中操作，并可以允许在“高速”状态与“低饱和”状态之间的电荷载流子浓度的较大扩散。但例如该结构在较高电流密度不一定获得令人满意的闩锁强度。
可以通过本文所述的示例(以上及以下的)来避免一个或多个这些难题。
结合以上或以下所述的实施例提及了更多细节和方面。图1B中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A)或以下(例如图2到17)所述的一个或多个实施例提及的一个或多个方面。
图2显示了根据实施例的具有沟槽结构的半导体器件200的示意图。
半导体器件200可以类似于相对于图1A和1B所述的半导体器件。半导体器件200可以包括具有较深阳极金属涂敷的二极管结构。
另外或者可任选地，半导体器件200可以包括形成于半导体衬底103中的沟槽结构215。例如可以通过从第一晶体管结构的第一源极区/漏极区104和/或第二晶体管结构的第一源极区/漏极区108去除半导体衬底材料而在半导体衬底103中形成沟槽结构215。沟槽结构215可以具有延伸到半导体衬底103中的沟槽深度，其可以小于第二掺杂区(第二晶体管体区107和第一晶体管结构101的第一源极区/漏极区104)距离半导体衬底的正面112的深度。
例如沟槽结构215可以形成于第一晶体管结构的第一源极区/漏极区104和第二晶体管结构的第一源极区/漏极区108中的至少一个中。沟槽结构215可以与第二掺杂区直接相邻(例如沟槽结构215可以与第一晶体管结构的第一源极区/漏极区104直接相邻)。而且，例如沟槽结构215可以与第二晶体管结构的第一源极区/漏极区108直接相邻。
至少部分第一电极结构111可以形成于沟槽结构215中，其可以形成于第一晶体管结构的第一源极区/漏极区104和第二晶体管结构的第一源极区/漏极区108的至少一个中。至少部分第一电极结构111可以包括第一电极沟槽结构111a，其指代第一电极结构形成于沟槽结构215内的部分。
第一电极结构111可以通过将导电材料沉积到沟槽结构215中而形成于沟槽结构215中。例如第一电极结构111在沟槽结构215内的部分(第一电极沟槽结构111a)可以至少部分地由第一晶体管结构的第一源极区/漏极区104和第二晶体管结构的第一源极区/漏极区108包围。第一电极结构的其他部分可以形成于半导体衬底的正面113上，例如在第一晶体管结构的第一源极区/漏极区104和第二晶体管结构的第一源极区/漏极区108位于半导体衬底103的正面113的部分上。
形成于沟槽结构215中的第一电极结构111可以通过减小电子到第一电极结构111中的流动所受到的电阻而改进半导体器件中的闩锁。
结合以上或以下所述的实施例提及了更多细节和方面。图2中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到1B)或以下(例如图3到17)所述的一个或多个实施例提及的一个或多个方面。
图3显示了根据实施例的另一个半导体器件300的示意图。
半导体器件300可以类似于相对于图1A到2所述的半导体器件。例如半导体器件300可以包括具有肖特基接触的n+区的二极管结构。
另外或者可任选地，例如半导体器件300可以包括位于第一晶体管结构的第一源极区/漏极区104与第一电极结构111之间的第二导电类型的低掺杂区316(例如n-区)。
例如低掺杂区316可以具有在1×1015cm-3到1×1019cm-3之间的或者例如在1×1016到1×1018cm-3之间的或者例如在5×1016to 5×1017cm-3之间的掺杂剂浓度。例如第二导电类型的低掺杂区316可以与第一电极结构111直接相邻，第一电极结构111可以形成于低掺杂区316上。例如第二导电类型的低掺杂区316和第一电极结构111可以构成肖特基势垒接触。
在二极管从ON(导通)状态转到OFF(阻断)状态时肖特基势垒接触可以减小开关损耗。例如，可以从半导体前侧去除空穴，并阻止电子从源极区/漏极区注入。
结合以上或以下所述的实施例提及了更多细节和方面。图3中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到2)或以下(例如图4到17)所述的一个或多个实施例提及的一个或多个方面。
图4显示了根据实施例的另一个半导体器件400的示意图。
半导体器件400可以类似于相对于图1A到3所述的半导体器件。例如半导体器件400可以包括作为沟槽平面变型的二极管。
半导体器件400可以包括第一沟槽栅极隔离区(或层)417a，形成于延伸到半导体衬底中的垂直沟槽或空腔的内侧壁上。例如半导体器件400可以包括第一沟槽栅极结构417b，其可以包括形成于垂直沟槽或空腔中的导电材料。可以围绕或者至少部分包围第一沟槽栅极结构417b形成第一沟槽栅极隔离区(或层)417a。
第一沟槽栅极隔离区(或层)417a可以位于第一沟槽栅极结构417b与第一晶体管体区102之间。例如第一沟槽栅极隔离区(或层)417a可以与第一晶体管体区102(例如第一掺杂区)和/或第一晶体管结构的第一源极区/漏极区104(例如第二掺杂区)(直接)相邻。
半导体器件400可以进一步包括第二沟槽栅极结构418b和第二沟槽栅极隔离区418a。第二沟槽栅极结构418b和第二沟槽栅极隔离区418a可以以与第一沟槽栅极结构417b和第一沟槽栅极隔离区417a相似的方式形成和/或可以具有相同或相似的结构。第二沟槽栅极结构418b可以相邻于第二晶体管体区107形成。例如，第二沟槽栅极结构418b可以在第一掺杂区相对第一沟槽栅极结构417b的相对侧上接触第二晶体管体区107。
在一些示例中，第一沟槽栅极结构417b和第二沟槽栅极结构418b可以以相同的深度延伸到半导体衬底中。例如，第一沟槽栅极结构417b的沟槽深度与第二沟槽栅极结构的沟槽深度可以基本上相等。例如第一沟槽栅极结构417b和第二沟槽栅极结构418b可以是共同的连续沟槽结构的部分或者可以是分离的沟槽结构。
在包括垂直沟槽栅极结构的半导体器件的一些示例中，第一晶体管结构的第一源极区/漏极区104、第一晶体管体区102和第一晶体管结构的第二源极区/漏极区105可以在半导体衬底103中相对于彼此垂直地形成或布置。
结合以上或以下所述的实施例提及了更多细节和方面。图4中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到3)或以下(例如图5到17)所述的一个或多个实施例提及的一个或多个方面。
图5显示了根据实施例的另一个半导体器件500的示意图。
半导体器件500可以类似于相对于图1A到4所述的半导体器件。例如半导体器件500可以包括作为沟槽变型的二极管。
另外或者可任选地，半导体器件500可以进一步包括至少一个隔离沟槽结构519，延伸到半导体衬底103中。至少一个隔离沟槽结构519可以借助延伸到半导体衬底中的垂直沟槽或空腔来实施。例如可以围绕二极管结构161的第一二极管掺杂区162形成垂直沟槽或空腔。垂直沟槽或空腔可以以在垂直沟槽或空腔内沉积的电绝缘材料(例如二氧化硅或原硅酸四乙酯TEOS)来填充或者可以包括电绝缘材料。
可以围绕或者至少部分包围二极管结构161的第一二极管掺杂区162形成至少一个隔离沟槽结构519。例如，可以相邻于二极管结构161的第一二极管掺杂区162形成至少一个隔离沟槽结构519。例如隔离沟槽结构519可以比第一二极管掺杂区162在半导体衬底中延伸得更深(从半导体衬底的正面113)。例如，隔离沟槽结构519可以延伸到漂移区中，例如漂移区在第一二极管掺杂区162下的部分。例如，漂移区(其也可以是二极管结构161的第二二极管掺杂区163)可以围绕隔离沟槽结构519没有与二极管结构161的第一二极管掺杂区162直接相邻的部分(或表面)。
结合以上或以下所述的实施例提及了更多细节和方面。图5中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到4)或以下(例如图6到17)所述的一个或多个实施例提及的一个或多个方面。
图6显示了根据实施例的另一个半导体器件600的示意图。
半导体器件600可以类似于相对于图1A到5所述的半导体器件。
另外或者可任选地，半导体器件600可以进一步包括第一导电类型的高掺杂区621(例如p++区)，形成于包括第二晶体管结构的第二源极区/漏极区109的掺杂区中。
可以在第二晶体管结构的第二源极区/漏极区109中的半导体衬底103的正面113形成高掺杂区621。例如第一晶体管体区102和第二晶体管结构的第二源极区/漏极区109的部分可以形成于高掺杂区621和第二晶体管结构的第一源极区/漏极区108之间。
第一导电类型的高掺杂区621(例如p++区)可以具有大于1×1017cm-3的，例如在1×1017到1×1020cm-3之间的或者例如在1×1017到1×1019cm-3之间的或者例如在5×1017to 5×1018cm-3的掺杂剂浓度。第一导电类型的高掺杂区621(例如p++区)的掺杂剂浓度可以大于第一掺杂区的掺杂剂浓度，例如高于第一晶体管体区102的掺杂剂浓度，或者高于第二晶体管结构的第二源极区/漏极区109的掺杂剂浓度。
第一导电类型的高掺杂区621可以重定向电流路径通过包括第二晶体管结构的第二源极区/漏极区109的掺杂区。相比于无高掺杂区的电流路径，通过第二晶体管结构的经重定向的电流路径623可以不同，例如被扩大了。例如，电子可以被重定向为远离和/或围绕高掺杂区621。例如通过扩大电流路径，可以改进闩锁稳定性，因为由于更长的电流路径而可以减小电流密度。
结合以上或以下所述的实施例提及了更多细节和方面。图6中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到5)或以下(例如图7A到17)所述的一个或多个实施例提及的一个或多个方面。
图7A显示了根据实施例的另一个半导体器件710的示意图。
半导体器件710可以类似于相对于图1A到6所述的半导体器件。例如半导体器件710可以包括作为具有肖特基接触的n+区的沟槽变型的二极管。
另外、可任选地或者可替换地，例如半导体器件710可以包括相对于图3说明的低掺杂区316和相对于图4说明的第一沟槽栅极417和第二沟槽栅极418。
图7B显示了根据实施例的另一个半导体器件720的示意图。例如半导体器件720可以包括具有更深阳极金属涂敷和局部高掺杂p++区的二极管。
例如半导体器件720可以另外包括相对于图2说明的形成于沟槽结构215中的第一电极沟槽结构111a和相对于图6说明的第一导电类型的高掺杂区621(例如p++区)。
例如相对于图3说明的低掺杂区316和相对于图4说明的第一沟槽栅极417和第二沟槽栅极418可以可任选地包括在半导体器件720中。
图7C显示了根据实施例的另一个半导体器件730的示意图。例如半导体器件730可以包括具有肖特基接触n+区和局部高掺杂p++区的二极管。
例如半导体器件730可以包括相对于图3说明的第二导电类型的低掺杂区316(例如n-区)和相对于图6说明的第一导电类型的高掺杂区621(例如p++区)。
例如半导体器件730可以包括第二导电类型的低掺杂区316和/或第一电极沟槽结构111a。
图7D显示了根据实施例的另一个半导体器件740的示意图。例如半导体器件740可以包括作为具有局部高掺杂p++区的沟槽-平面变型的二极管。
例如半导体器件740可以包括第一导电类型的高掺杂区721(例如p++区)和相对于图4说明的第一沟槽栅极417和第二沟槽栅极418。
例如高掺杂区721可以形成于第二晶体管结构106的第二源极区/漏极区109中。例如可以相邻于(直接相邻于)第二沟槽栅极418形成高掺杂区721。
例如高掺杂区721可以重定向或扩大通过第二晶体管结构的第二源极区/漏极区109的电流路径，以使得电子可以被引导为远离可以形成寄生场效应晶体管(FET)的区域。例如，新的电子路径可以指向第一电极结构111。高掺杂区721可以防止或减弱在二极管转换过程中电子从第一晶体管结构的第一源极区/漏极区的注入。
图7E显示了根据实施例的另一个半导体器件750的示意图。例如半导体器件750可以包括作为具有更深阳极金属涂敷和局部高掺杂p++区的沟槽变型的二极管。
另外、可任选地或者可替换地，例如半导体器件750可以包括相对于图7D说明的第一导电类型的高掺杂区721(例如p++区)、相对于图5说明的隔离沟槽结构519和相对于图4说明的第一沟槽栅极417和第二沟槽栅极418。半导体器件750可以进一步包括相对于图2说明的第一电极沟槽结构111a。
图7F显示了根据实施例的另一个半导体器件760的示意图。例如半导体器件760可以包括作为具有肖特基接触n+区敷和局部高掺杂p++区721的沟槽变型的二极管。
除了相对于图7E说明的特征以外，半导体器件760可以包括相对于图3说明的第二导电类型的低掺杂区316(例如n-区)，代替或添加到第一电极沟槽结构111a。
高掺杂p++区721可以在半导体衬底中横向延伸(例如在于半导体衬底的主表面水平的方向上)离开第二沟槽栅极结构418b。高掺杂p++区721可以比第二晶体管结构的第一源极区/漏极区108(例如p+区)具有远离第二沟槽栅极结构418b的更大横向延长。例如，高掺杂p++区721可以比第一源极区/漏极区108具有从第二沟槽栅极结构418b起的更大水平尺寸或宽度。例如，高掺杂p++区721和第一源极区/漏极区108可以重叠或延伸到半导体衬底的相同垂直平面中。
结合以上或以下所述的实施例提及了更多细节和方面。图7A到7F中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到6)或以下(例如图8到17)所述的一个或多个实施例提及的一个或多个方面。
图8显示了根据实施例的另一个半导体器件800的示意图。
半导体器件800可以类似于相对于图1A到7F所述的半导体器件。例如半导体器件800可以包括二极管并可以具有两个阳极金属涂敷和公共p+区。
半导体器件800可以进一步包括第三晶体管结构824。第三晶体管结构824可以包括位于半导体衬底103内的第一导电类型的第三晶体管体区825。至少部分第三晶体管体区825可以位于第三晶体管结构的第一源极区/漏极区826与第三晶体管结构的第二源极区/漏极区827之间。
半导体器件800可以进一步包括第四晶体管结构828。第四晶体管结构828可以包括位于半导体衬底103内的第二导电类型的第四晶体管体区829。至少部分第四晶体管体区829可以位于第四晶体管结构的第一源极区/漏极区831与第四晶体管结构828的第二源极区/漏极区832之间。
第一电极结构111可以与第三晶体管结构的第一源极区/漏极区826和第四晶体管结构的第一源极区/漏极区831电连接。
第一电极结构111可以包括第一电极的第一局部结构111a，其可以与第一晶体管结构的第一源极区/漏极区104和第二晶体管结构的第一源极区/漏极区108电连接(或接触)。第一电极结构111可以包括第一电极的第二局部结构111b，其可以与第三晶体管结构的第一源极区/漏极区826和第四晶体管结构的第一源极区/漏极区831电连接(或接触)。
第三晶体管结构的第二源极区/漏极区827和第一晶体管结构的第二源极区/漏极区可以借助半导体衬底103中的第二导电类型的公共半导体掺杂区来实现。
第三晶体管结构824和第四晶体管结构825可以相对于彼此与第一晶体管结构101和第二晶体管结构106相似(或相同)地形成于半导体衬底中。例如，另外或者可任选地，第三晶体管体区825和第四晶体管结构828的第二源极区/漏极区832可以借助半导体衬底103中第一导电类型的公共半导体掺杂区来实现或形成。例如，另外或者可任选地，第四晶体管体区829和第三晶体管结构824的第一源极区/漏极区826可以借助半导体衬底103中第二导电类型的公共半导体掺杂区来实现。
在一些示例中，第一晶体管结构101可以相邻于第二晶体管结构106设置。例如，另外或者可任选地，第四晶体管结构828可以相邻于第二晶体管结构106设置，并在第二晶体管结合106与第三晶体管结构824之间。在一些示例中，第一晶体管结构101和第二晶体管结构106的掺杂区可以与第三晶体管结构824和第四晶体管结构828的掺杂区关于对称的(垂直)线对称。
例如，另外或者可任选地，第一晶体管体区102、第二晶体管结构106的第二源极区/漏极区109、第三晶体管体区825、第四晶体管结构828的第二源极区/漏极区832可以在半导体衬底103的相同掺杂区中(例如第一掺杂区)。例如至少部分第一掺杂区可以形成于第二晶体管结构106与第四晶体管结构828之间。
半导体器件800可以进一步包括第三晶体管结构的栅极837b。可由第三晶体管结构的栅极837b控制的第三晶体管结构的晶体管沟道限制在位于第三晶体管结构824的第一源极区/漏极区826与第三晶体管结构的第二源极区/漏极区827之间的沟道区。
第三晶体管结构的栅极837b可以在半导体衬底的正面113覆盖第三晶体管体区825和/或在半导体衬底的正面113部分或全部覆盖第三晶体管结构的第一源极区/漏极区826和/或在半导体衬底的正面113部分或全部覆盖第三晶体管结构的第二源极区/漏极区827。例如，第三晶体管结构的栅极837b的第一边缘可以位于(例如可以终止于)第三晶体管结构的第一源极区/漏极区826上，例如第三晶体管结构的栅极837b的第二边缘可以位于(例如可以终止于)第三晶体管结构的第二源极区/漏极区827上。
半导体器件800可以进一步包括第三栅极隔离层，形成于半导体衬底103的正面113与第三晶体管结构的栅极837b之间。例如，第三栅极隔离层可以直接形成于半导体衬底103的正面113上或与之相邻。例如，第三栅极隔离层的第一边缘可以位于(例如可以终止于)第三晶体管结构的第一源极区/漏极区826之上或上面，例如第三栅极隔离层的第二边缘可以位于(例如可以终止于)第三晶体管结构的第二源极区/漏极区827上。例如，除了在半导体衬底的正面113覆盖第三晶体管体区825和/或除了在半导体衬底的正面113部分或全部覆盖第三晶体管结构的第一源极区/漏极区826和/或除了在半导体衬底的正面113部分或全部覆盖第三晶体管结构的第二源极区/漏极区827以外，第三栅极隔离层不延伸覆盖半导体衬底中的任何其他掺杂区。
半导体器件800可以进一步包括第四晶体管结构的栅极838b。可由第四晶体管结构的栅极838b控制的第四晶体管结构的晶体管沟道限制在位于第四晶体管结构824的第一源极区/漏极区831与第三晶体管结构的第二源极区/漏极区832之间的沟道区。
第四晶体管结构的栅极838b可以在半导体衬底的正面113覆盖第四晶体管体区829和/或在半导体衬底的正面113部分或全部覆盖第四晶体管结构的第一源极区/漏极区831和/或在半导体衬底的正面113部分或全部覆盖第四晶体管结构的第二源极区/漏极区832。例如，第四晶体管结构的栅极838b的第一边缘可以位于(例如可以终止于)第四晶体管结构的第一源极区/漏极区831之上或上面，例如第四晶体管结构的栅极838b的第二边缘可以位于(例如可以终止于)第四晶体管结构的第二源极区/漏极区832上。
半导体器件800可以进一步包括第四栅极隔离层，形成于半导体衬底103的正面113与第四晶体管结构的栅极838b之间。例如，第四栅极隔离层可以直接形成于半导体衬底103的正面113上或与之相邻。例如，第四栅极隔离层的第一边缘可以位于(例如可以终止于)第四晶体管结构的第一源极区/漏极区831之上或上面，例如第四栅极隔离层的第二边缘可以位于(例如可以终止于)第四晶体管结构的第二源极区/漏极区832上。例如，除了在半导体衬底的正面113覆盖第四晶体管体区829和/或除了在半导体衬底的正面113部分或全部覆盖第四晶体管结构的第一源极区/漏极区831和/或除了在半导体衬底的正面113部分或全部覆盖第四晶体管结构的第二源极区/漏极区832以外，第四栅极隔离层不延伸覆盖半导体衬底中的任何其他掺杂区。
另外或者可任选地，第二晶体管结构的栅极165b和第四晶体管结构的栅极838b可以是单一栅极的部分(例如它们可以是相同的栅极)。
另外或者可任选地，第三晶体管结构的栅极837b可以是较大或延长的第三栅极结构的部分，第四晶体管结构的栅极838b可以是较大或延长的第四栅极结构的部分。另外或者可任选地，第二栅极结构和第四栅极结构可以由相同栅极结构形成或是其部分。另外或者可任选地，第一栅极结构和第三栅极结构可以由相同栅极结构形成或是其部分。
例如，可由第三晶体管结构的栅极837b控制(或导致)的第三晶体管结构的晶体管沟道可以是第二导电类型(例如n型)的电荷载流子的(表面)沟道。例如，可由第四晶体管结构的栅极838b控制的第四晶体管结构的晶体管沟道可以是第一导电类型(例如p型)的电荷载流子的(表面)沟道。换言之，第三晶体管结构的晶体管沟道和第四晶体管结构的晶体管沟道可以具有不同或相反导电类型的电荷载流子。例如，第三晶体管结构的晶体管沟道和第一晶体管结构的晶体管沟道可以具有相同导电类型的电荷载流子，第二晶体管结构的晶体管沟道和第四晶体管结构的晶体管沟道可以具有相同导电类型的电荷载流子。
另外或者可任选地，第四栅极结构838b和第二栅极结构可以是相同的单一栅极结构。
结合以上或以下所述的实施例提及了更多细节和方面。图8中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到7E)或以下(例如图9到17)所述的一个或多个实施例提及的一个或多个方面。
图9显示了根据实施例的另一个半导体器件900的示意图。
半导体器件900可以类似于相对于图1A到8所述的半导体器件。例如半导体器件900可以包括具有两个阳极金属涂敷、公共p+区和肖特基接触n+区的二极管。
例如，半导体器件900可以包括位于第一晶体管结构的第一源极区/漏极区104与第一电极的第一局部结构111a之间的第二导电类型的低掺杂区316(例如n-区)，和位于第三晶体管结构的第一源极区/漏极区826与第一电极的第二局部结构111b之间的第二导电类型的另一个低掺杂区916(例如n-区)。例如第二导电类型的另一个低掺杂区916可以与第一电极结构的第二局部结构111b直接相邻，第二局部结构111b可以形成于另一个低掺杂区916上。第二导电类型的另一个低掺杂区916与第一电极的第二局部结构111b可以构成肖特基势垒接触。
例如每一个低掺杂区316、916都可以具有在1×1015cm-3到1×1019cm-3之间的或者例如在1×1016到1×1018cm-3之间的或者例如在5×1016到5×1017cm-3之间的掺杂剂浓度。
结合以上或以下所述的实施例提及了更多细节和方面。图9中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到8)或以下(例如图10到17)所述的一个或多个实施例提及的一个或多个方面。
图10显示了根据实施例的另一个半导体器件1000的示意图。
半导体器件1000可以类似于相对于图1A到9所述的半导体器件。例如半导体器件1000可以包括具有两个阳极金属涂敷、公共p+区和局部高掺杂p++区的二极管。
另外、可任选地或者可替换地，半导体器件1000可以包括第一导电类型的高掺杂区1021(例如p++区)。第一导电类型的高掺杂区1021可以形成于第一掺杂区中。在示例中，高掺杂区1021可以形成于第一掺杂区的中间区中，例如在第二(和第四)栅极结构下。至少部分高掺杂p++区1021和至少部分第二晶体管结构的第一源极区/漏极区108可以重叠或者延伸到半导体衬底的相同垂直平面中。另一部分高掺杂p++区1021和至少部分第四晶体管结构的第一源极区/漏极区831可以重叠或者延伸到半导体衬底的相同垂直平面中。
高掺杂区1021可以重定向电流路径通过第二晶体管结构的第二源极区/漏极区109和第四晶体管结构828的第二源极区/漏极区832。相比于无高掺杂区的电流路径，通过第二晶体管结构的由于高掺杂区1021引起的重定向的电流的电流路径(虚线箭头)可以不同，例如扩大了。例如，电流路径可以被重定向为围绕高掺杂区1021或在高掺杂区1021外部，从而生成通过第二晶体管结构和第四晶体管结构的不同或扩大的电流路径。这可以导致电流密度的减小，从而改进闩锁稳定性。例如，可以重定向电子远离p+区的中间，通过n区。电子可以在n区中产生最小横向压降，这导致正向上的在上p+区与n+区之间的p-n结和晶闸管结构的接通。
结合以上或以下所述的实施例提及了更多细节和方面。图10中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到9)或以下(例如图11到17)所述的一个或多个实施例提及的一个或多个方面。
图11显示了根据实施例的另一个半导体器件1100的示意图。
半导体器件1100可以类似于相对于图1A到10所述的半导体器件。例如半导体器件1100可以包括具有两个阳极金属涂敷、具有局部高掺杂p++区的公共p+区和肖特基接触n+区的二极管。
在示例中，半导体器件1100可以包括半导体器件1000的特征，并进一步包括相对于图9说明的低掺杂区316、916。
结合以上或以下所述的实施例提及了更多细节和方面。图11中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到10)或以下(例如图12到17)所述的一个或多个实施例提及的一个或多个方面。
图12显示了根据实施例的另一个半导体器件1200的示意图。
半导体器件1200可以类似于相对于图1A到11所述的半导体器件。半导体器件1200可以包括作为具有两个阳极金属涂敷的沟槽变型的二极管。
半导体器件1200可以包括相对于图4说明的第一沟槽栅极结构417b和第二沟槽栅极结构418b。
另外或者可任选地，半导体器件1200可以进一步包括延伸到半导体衬底103中的第三沟槽栅极结构1235。例如第三沟槽栅极结构1235可以相邻于第三晶体管体区825和/或第三晶体管结构的第一源极区/漏极区826。
第二沟槽栅极结构418b可以邻近于(直接相邻于)第四晶体管体区829、第四晶体管结构的第一源极区/漏极区831和第四晶体管结构的第二源极区/漏极区832形成。例如，第二沟槽栅极结构418b可以在相对第三沟槽栅极结构417的相反侧上接触第三晶体管结构的第一源极区/漏极区826(例如第四晶体管体区829)。第二沟槽栅极结构418b可以形成于第二晶体管结构106与第四晶体管结构828之间(例如邻近于或直接相邻于第二晶体管结构106与第四晶体管结构828)。
在一些示例中，第二沟槽栅极结构418b在半导体衬底103中的沟槽深度可以小于第一沟槽栅极结构417b和第三沟槽栅极结构1235在半导体衬底103中的沟槽深度。例如，第一沟槽栅极结构417b和第三沟槽栅极结构在半导体衬底中的沟槽深度可以比第一掺杂区的最深掺杂深度更深或更大，第二沟槽栅极结构418b的沟槽深度可以比第一掺杂区的最深掺杂深度更浅或更小。
结合以上或以下所述的实施例提及了更多细节和方面。图12中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到11)或以下(例如图13到17)所述的一个或多个实施例提及的一个或多个方面。
图13显示了根据实施例的另一个半导体器件1300的示意图。
半导体器件1300可以类似于相对于图1A到12所述的半导体器件。半导体器件1300可以包括作为具有两个阳极金属涂敷、公共p+区和肖特基接触n+区的沟槽变型的二极管。例如，半导体器件1300可以包括相对于图12说明的半导体器件的特征(例如沟槽栅极结构)，并可以进一步包括相对于图9说明的低掺杂区316、916。
结合以上或以下所述的实施例提及了更多细节和方面。图13中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到12)或以下(例如图14到17)所述的一个或多个实施例提及的一个或多个方面。
图14显示了根据实施例的另一个半导体器件1400的示意图。例如半导体器件1400可以包括作为具有两个阳极金属涂敷和局部高掺杂p++区1421的沟槽变型的二极管。例如，高掺杂p++区1421可以在半导体衬底中横向延伸(例如在于半导体衬底的主表面水平的方向上)离开第二沟槽栅极结构418b。至少部分高掺杂p++区1421可以比第二晶体管结构的第一源极区/漏极区108(例如p+区)和第四晶体管结构的第一源极区/漏极区831具有远离第二沟槽栅极结构418b的更大横向延长。例如，至少部分高掺杂p++区1421和至少部分第二晶体管结构的第一源极区/漏极区108可以重叠或延伸到半导体衬底的相同垂直平面中。另外，至少另一部分高掺杂p++区1421可以比第四晶体管结构的第一源极区/漏极区831具有远离第二沟槽栅极结构418b的更大横向延长。例如，另一部分高掺杂p++区1421和至少部分第四晶体管结构的第一源极区/漏极区831可以重叠或延伸到半导体衬底的另一个相同垂直平面中。
半导体器件1400可以类似于相对于图1A到13所述的半导体器件。
另外、可任选地或者可替换地，半导体器件1400可以包括第一导电类型的高掺杂区1421(例如p++区)。高掺杂区1421可以类似于高掺杂区1021。另外或者可替换地，第一导电类型的高掺杂区1421(例如p++区)可以至少部分包围第二(和第四)沟槽栅极结构。例如，可以围绕第二(和第四)沟槽栅极结构位于半导体衬底区中最深的部分形成高掺杂区1421。
在其他示例中，可以以具有新p场效应晶体管(p-FET)结构的多个沟槽栅极结构代替单一第二沟槽栅极结构，多个沟槽栅极结构的每一个都至少部分地由高掺杂区(例如类似于高掺杂p++区1421)包围。
结合以上或以下所述的实施例提及了更多细节和方面。图14中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到13)或以下(例如图15到17)所述的一个或多个实施例提及的一个或多个方面。
图15显示了根据实施例的另一个半导体器件1500的示意图。例如，半导体器件1500可以包括作为具有两个阳极金属涂敷、具有局部高掺杂p++区的公共p+区和肖特基接触n+区的沟槽变型的二极管。
半导体器件1500可以类似于相对于图1A到14所述的半导体器件。
在示例中，半导体器件1500可以包括半导体器件1400的特征，并可以进一步包括相对于图9说明的低掺杂区316、916。
结合以上或以下所述的实施例提及了更多细节和方面。图15中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到14)或以下(例如图16到17)所述的一个或多个实施例提及的一个或多个方面。
图16显示了根据实施例的另一个半导体器件1600的示意图。
半导体器件1600可以包括形成于半导体衬底1603的第四掺杂区1672中的第一导电类型的第一掺杂区1651。第一掺杂区1651构成第一晶体管结构的第一晶体管体区和第二晶体管结构的第二源极区/漏极区。第四掺杂区1672构成第一晶体管结构的第二源极区/漏极区。
半导体器件1600包括相邻于第一掺杂区1651形成的第二导电类型的第二掺杂区1652。第二掺杂区1652构成第一晶体管结构的第一源极区/漏极区和第二晶体管结构的第二晶体管体区。
半导体器件1600包括相邻于第二掺杂区1652形成的第一导电类型的第三掺杂区1673。第三掺杂区1673构成第二晶体管结构的第一源极区/漏极区。
半导体器件1600包括第一晶体管结构的栅极1664b。可由第一晶体管结构的栅极1664b控制的第一晶体管结构的晶体管沟道限制在位于第一晶体管结构的第一源极区/漏极区与第一晶体管结构的第二源极区/漏极区之间的沟道区。
半导体器件1600包括第一电极结构1611，与第二掺杂区1652和第三掺杂区1673电连接。
半导体器件1600包括第二电极区1612，与第四掺杂区1672电连接。
由于构成第一晶体管结构的第一晶体管体区和第二晶体管结构的第二源极区/漏极区的第一掺杂区，与构成第一晶体管结构的第一源极区/漏极区和第二晶体管结构的第二晶体管体区的第二掺杂区的实现方式，可以实现具有改进的开关速度和较高闩锁强度的半导体器件。而且，第一晶体管结构和第二晶体管结构可以用于调节或改变例如电荷载流子浓度。而且，例如第一晶体管结构和第二晶体管结构更易于生产。
例如，第四掺杂区1672可以是半导体衬底中的块或漂移区。例如，第四掺杂区1672可以是相对于图1说明的具有第二导电类型的漂移区(例如低掺杂n-区)。
例如，第一掺杂区1651可以与相对于图1说明的第一掺杂区相似或相同。
例如，第二掺杂区1652可以与相对于图1说明的第二掺杂区相似或相同。
例如，第一晶体管结构和第二晶体管结构每一个都可以是MOSFET结构。
例如第一晶体管结构的栅极1664b的第一边缘可以位于第一晶体管结构的第一源极区/漏极区之上或上面(例如在上面形成)(例如在第二掺杂区之上或上面)，并且第一晶体管结构的栅极的第二边缘可以位于第一晶体管结构的第二源极区/漏极区上面(例如在第四掺杂区之上或上面)。
半导体器件100可以进一步包括第二晶体管结构的栅极1665b。可由第二晶体管结构的栅极1665b控制的第二晶体管结构的晶体管沟道限制在位于第二晶体管结构的第一源极区/漏极区与第二晶体管结构的第二源极区/漏极区之间的沟道区。例如第二晶体管结构的栅极1665b的第一边缘可以位于第二晶体管结构的第一源极区/漏极区之上或上面(例如在上面形成)，第二晶体管结构的栅极1665b的第二边缘可以位于第二晶体管结构的第二源极区/漏极区上面。
结合以上或以下所述的实施例提及了更多细节和方面。图16中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到15)或以下(例如图17)所述的一个或多个实施例提及的一个或多个方面。
图17显示了根据实施例的用于形成半导体器件的方法1700的流程图。
方法1700包括在半导体衬底的第四掺杂区中形成1710第一导电类型的第一掺杂区，用以形成第一晶体管结构的第一晶体管体区和第二晶体管结构的第二源极区/漏极区。
方法进一步包括在第一掺杂区中形成1720第二导电类型的第二掺杂区，用以形成第一晶体管结构的第一源极区/漏极区和第二晶体管结构的第二晶体管体区。
方法进一步包括在第二掺杂区中形成1730第一导电类型的第三掺杂区，用以形成第二晶体管结构的第一源极区/漏极区。
方法进一步包括形成1740第一晶体管结构的栅极，其中，相邻于第二掺杂区设置第一晶体管结构的栅极的第一边缘，第一晶体管结构的栅极的第二边缘位于第四掺杂区上。
例如由于使用三个掺杂区形成第一晶体管结构和第二晶体管结构的实现方式，更易于生产具有改进的开关速度和较高闩锁强度的半导体器件。
在一些示例中，方法可以包括在第一晶体管结构的第一源极区/漏极区与第一晶体管结构的第二源极区/漏极区之间形成第一晶体管体区。
在一些示例中，方法可以包括在第二晶体管结构的第一源极区/漏极区与第二晶体管结构的第二源极区/漏极区之间形成第二晶体管体区。
在一些示例中，方法可以包括在第一晶体管结构的第二源极区/漏极区与第二晶体管体区之间形成第二晶体管结构的第二源极区/漏极区。
在一些示例中，方法可以包括形成第一电极结构，与第一晶体管结构的第一源极区/漏极区和第二晶体管结构的第一源极区/漏极区电连接。
在一些示例中，方法可以包括形成第二电极区112，与第一晶体管结构的第二源极区/漏极区电连接。
在一些示例中，方法可以进一步包括形成延伸到半导体衬底中的沟槽栅极结构和/或具有在半导体衬底上延伸的不同深度的至少两个沟槽栅极结构。例如可以相邻于至少一个第一晶体管体区和第二晶体管体区形成沟槽栅极结构。例如，方法可以包括相邻于第一晶体管体区形成第一沟槽栅极结构。方法可以进一步包括相邻于第二晶体管体区形成第二沟槽栅极结构。
方法可以包括在共同蚀刻过程中形成第一沟槽栅极结构和第二沟槽栅极结构，所述第一沟槽栅极结构具有第一沟槽宽度并以第一沟槽深度延伸到半导体衬底中，所述第二沟槽栅极结构具有第二沟槽宽度并以第二沟槽深度延伸到半导体衬底中。例如第二沟槽宽度可以小于第一沟槽宽度，第二沟槽深度可以小于第一沟槽深度。
换言之，方法可以包括在相同过程中(例如在单一过程中)形成第一沟槽栅极结构和第二沟槽栅极结构，具有延伸到半导体衬底中的不同深度。而且，方法可以包括形成第一沟槽栅极结构和第二沟槽栅极结构，具有不同横向尺寸(例如在水平方向上的不同尺寸或者例如宽度)。例如，方法可以包括在单一过程中形成第一沟槽栅极结构(例如417、1235)，具有第一沟槽宽度，以第一沟槽深度延伸到半导体衬底中，和第二沟槽栅极结构(例如418)，以第二一沟槽深度延伸到半导体衬底中。
由于结构的不同横向尺寸，相同过程中形成第一沟槽栅极结构和第二沟槽栅极结构可以导致比第一沟槽栅极结构在半导体衬底中延伸得更浅且具有更小横向尺寸(例如更窄)的沟槽栅极结构(例如第二沟槽栅极结构)。
在一些示例中，方法可以进一步包括借助注入掺杂剂原子通过沟槽栅极结构(例如借助注入掺杂剂原子通过更窄的(第二)沟槽栅极结构并在半导体衬底中延伸得更浅)，在第一掺杂区形成第一导电类型的高掺杂区。因而可以相邻于(第二)沟槽栅极结构或者围绕或包围至少部分(第二)沟槽栅极结构形成高掺杂区(例如高掺杂区1441)。
结合以上或以下所述的实施例提及了更多细节和方面。图17中所示的实施例可以包括一个或多个可任选的额外特征，对应于结合所提出的概念或以上(例如图1A到16)或以下所述的一个或多个实施例提及的一个或多个方面。
多个示例涉及使用栅极可控制阳极效率的二极管。本文所述的多个示例可以涉及一种二极管，其可以在两个电压开关状态中操作，还可以获得在高速状态与低饱和状态之间载流子浓度的大扩散及同时的高闩锁稳定性。
多个示例涉及在可开关结构中用于电子电流和空穴电流的电流路径的分离。因而，可以控制相互矛盾的掺杂区的要求，例如闩锁稳定性和较大扩散。在多个示例中，这可以在半导体结构内通过接触平行于p发射极区的n发射极区来实现。
在多个示例中，相邻于n发射极区的栅极电极在浮动p+区上突出。
在多个示例中，例如相邻于p发射极区的栅极电极可以更短，且不在浮动p+区上突出。因而，避免了在p+区中形成p发射极侧n沟道，以使得p发射极区不必具有最大闩锁稳定性。获得的自由度可以用于增大速度。另一方面，空间有针对性的不均匀掺杂浓度用于浮动p+区。例如通过得到的p+区的不同高发射极效率，在“低饱和”状态中可以积极地影响电荷载流子浓度，对“高速”状态没有不利影响。
在多个示例中，作为具有两个阳极金属涂敷的沟槽的二极管借助较短沟槽在p+区中提供了较高掺杂浓度的可能，就横向情况而言。例如所用的注入能量可以比将蚀刻沟槽用于注入时明显要低。例如为低反向恢复电荷而优化的二极管可以具有更大正向电压。
可以结合一个或多个具体示例提及的方面和特征(例如，半导体器件、第一晶体管结构、第二晶体管结构、第一晶体管体区、第二晶体管体区、第一晶体管结构的第一源极区/漏极区、第一晶体管结构的第二源极区/漏极区、第二晶体管结构的第一源极区/漏极区、第二晶体管结构的第二源极区/漏极区、半导体衬底、第一电极结构、第二电极区、正面、背面、第一晶体管结构的栅极、第二晶体管结构的栅极、第三晶体管结构的栅极、第四晶体管结构的栅极、第一晶体管结构的栅极隔离层、第二晶体管结构的栅极隔离层、第三晶体管结构的栅极隔离层、第四晶体管结构的栅极隔离层、第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构、沟槽栅极结构、沟槽栅极隔离区、二极管结构、第一掺杂区、二极管掺杂区、第三掺杂区、第四掺杂区、第一导电类型的高掺杂区、第二导电类型的低掺杂区、漂移区和发射极区)可以与一个或多个其他示例相结合。
示例性实施例可以进一步提供一种计算机程序，具有程序代码，用于当在计算机或处理器上执行计算机程序时执行以上方法之一。本领域技术人员易于认识到可以由编程的计算机执行多个上述方法的操作。在此，一些示例性实施例还旨在覆盖程序储存设备，例如数字数据储存介质，它是机器或计算机可读取的，并编码指令的机器可执行或计算机可执行程序，其中，指令执行上述方法的部分或全部操作。程序储存设备例如可以是数字存储器、诸如磁盘和磁带的磁储存介质、硬盘驱动器或光可读数字数据储存介质。进一步的示例性实施例还旨在覆盖编程为执行上述方法的操作的计算机或编程为执行上述方法的操作的(现场)可编程逻辑阵列((F)PLA)或(现场)可编程门阵列((F)PGA)。
说明和附图仅仅示出了本公开内容的原理。因而会意识到本领域技术人员能够设计不同的装置，它们尽管在本文中没有明确说明或显示，但体现了本公开内容的原理并包括在其精神和范围内。而且，本文阐述的全部示例明显主要旨在仅是为了教导以帮助读者理解本公开内容的原理和发明人所贡献的概念以增进技术，并且应解释为并非局限于这种明确表述的示例和条件。此外，本文描述本公开内容的原理、方面和实施例的全部表述以及其具体示例旨在包含其等效替代。
表示为“用于……的模块”的功能块(执行特定功能)应理解为分别包括电路的功能块，电路被配置为执行特定功能。因此，“用于某物的模块”也可以理解为“被配置为或适于某物的模块”。被配置为执行特定功能的模块因此并非暗示这种模块必须执行该功能(在给定时刻)。
图中所示的多个元件的功能，包括标记为“模块”、“用于提供传感器信号的模块”、“用于产生发射信号的模块”等的任何功能块，可以通过使用专用硬件来提供，例如，“信号提供器”、“信号处理单元”、“处理器”、“控制器”等，以及能够执行与适当软件相关联的软件的硬件。此外，本文说明为“模块”的任何实体可以对应于或实施为“一个或多个模块”、“一个或多个设备”、“一个或多个单元”等。在由处理器提供时，功能可以由单一专用处理器、单一共用处理器、或者多个单个处理器来提供，其中的一些可以是共用的。此外，术语“处理器”或“控制器”的明确使用不应解释为排他性地指代能够执行软件的硬件，可以非限制性地隐含包括数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性储存器。也可以包括常规的和/或定制的其他硬件。
本领域技术人员应当理解，本文的任何方框图表示体现本公开内容的原理的说明性电路的概念视图。类似地，会意识到，任何程序框图、流程图、状态转换图、伪代码等表示可以实质上由计算机可读介质来表示，因而可以由计算机或处理器执行的多个过程，无论是否明确显示了这种计算机或处理器。
而且，以下的权利要求书在此包含在具体实施方式部分中，其中，每一个权利要求都以其自身作为独立的实施例。尽管每一个权利要求其自身都可以作为独立的实施例，但应当注意——尽管从属权利要求可以在权利要求书中指代与一个或多个其他权利要求的特定组合——但其他实施例也可以包括从属权利要求与每一个其他从属或独立权利要求的主题的组合。本文提出了这种组合，除非声明了特定组合不是计划中的。而且，其意图是还将权利要求的特征包含到任何其他独立权利要求，即使该权利要求不是直接从属于该独立权利要求。
进一步应当注意，说明书或权利要求书中所公开的方法可以由设备来实施，设备具有用于执行这些方法的每一个各自操作的模块。
此外，应当理解，说明书或权利要求书中所公开的多个操作或功能的公开内容可以不解释为应在特定顺序内。因此，多个操作或功能的公开并非将其局限于特定顺序，除非这种操作或功能出于技术原因无法互换。而且，在一些实施例中，单一操作可以包括或可以分解为多个子操作。这种子操作可以包括在这个单一操作的公开内容中并且是其部分，除非被明确排除了。

Claims (20)

1.一种半导体器件(100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1500、1600)，包括：
第一晶体管结构(101)，所述第一晶体管结构(101)包括位于半导体衬底(103)内的第一导电类型的第一晶体管体区(102)，其中，所述第一晶体管体区(102)的至少一部分位于所述第一晶体管结构的第一源极区/漏极区(104)与所述第一晶体管结构的第二源极区/漏极区(105)之间，其中，所述第一晶体管结构的第一源极区/漏极区(104)具有第二导电类型；
第二晶体管结构(106)，所述第二晶体管结构(106)包括位于所述半导体衬底(103)内的第二导电类型的第二晶体管体区(107)，其中，所述第二晶体管体区(107)的至少一部分位于所述第二晶体管结构的第一源极区/漏极区(108)与所述第二晶体管结构的第二源极区/漏极区(109)之间，其中，所述第二晶体管结构的第二源极区/漏极区(109)的至少一部分位于包括所述第一晶体管结构的第二源极区/漏极区(105)的掺杂区与所述第二晶体管体区(107)之间；
所述第一晶体管结构的栅极(164b)，其中，能够由所述第一晶体管结构的所述栅极(164b)控制的所述第一晶体管结构的晶体管沟道被限制于位于所述第一晶体管结构的第一源极区/漏极区(104)与所述第一晶体管结构的第二源极区/漏极区(105)之间的沟道区；
第一电极结构(111)，所述第一电极结构(111)与所述第一晶体管结构的第一源极区/漏极区(104)和所述第二晶体管结构的第一源极区/漏极区(108)电连接；以及
第二电极区(112)，所述第二电极区(112)与所述第一晶体管结构的第二源极区/漏极区(105)电连接。
2.根据权利要求1所述的半导体器件，其中，所述第一晶体管体区(102)和所述第二晶体管结构的第二源极区/漏极区(109)由所述半导体衬底中的所述第一导电类型的公共半导体掺杂区来实现。
3.根据权利要求1或2所述的半导体器件，其中，所述第二晶体管体区(107)和所述第一晶体管结构的第一源极区/漏极区(104)由所述半导体衬底中的所述第二导电类型的公共半导体掺杂区来实现。
4.根据前述权利要求中任一项所述的半导体器件，其中，包括所述第一晶体管结构的第一源极区/漏极区(104)的掺杂区包围包括所述第二晶体管结构的第一源极区/漏极区(108)的掺杂区。
5.根据前述权利要求中任一项所述的半导体器件，其中，包括所述第二晶体管结构的第二源极区/漏极区(109)的掺杂区包围包括所述第一晶体管结构的第一源极区/漏极区(104)的掺杂区。
6.根据前述权利要求中任一项所述的半导体器件，其中，包括所述第一晶体管结构的第二源极区/漏极区(105)的掺杂区包围包括所述第二晶体管结构的第二源极区/漏极区(109)的掺杂区。
7.根据前述权利要求中任一项所述的半导体器件，其中，所述第一电极结构(111)的至少部分形成于沟槽结构中，所述沟槽结构形成于所述第一晶体管结构的第一源极区/漏极区(104)和所述第二晶体管结构的第一源极区/漏极区(108)中的至少一个内。
8.根据前述权利要求中任一项所述的半导体器件，进一步包括所述第二导电类型的低掺杂区(316)，所述第二导电类型的低掺杂区(316)位于所述第一晶体管结构的第一源极区/漏极区与所述第一电极结构之间。
9.根据前述权利要求中任一项所述的半导体器件，进一步包括第一沟槽栅极结构(417)和第二沟槽栅极结构(418)，所述第一沟槽栅极结构(417)和所述第二沟槽栅极结构(418)都延伸到所述半导体衬底(103)中，其中，所述第一沟槽栅极结构(417)邻近于所述第一晶体管体区(102)，并且所述第二沟槽栅极结构(418)邻近于所述第二晶体管体区(107)。
10.根据权利要求9所述的半导体器件，其中，所述第二沟槽栅极结构在所述半导体衬底中的沟槽深度小于所述第一沟槽栅极结构在所述半导体衬底中的沟槽深度。
11.根据权利要求9或10所述的半导体器件，进一步包括邻接所述第二沟槽栅极结构的所述第一导电类型的高掺杂区(721、1421)。
12.根据前述权利要求中任一项所述的半导体器件，进一步包括所述第一导电类型的高掺杂区(621、1021)，所述第一导电类型的高掺杂区(621、1021)形成于包括所述第二晶体管结构的第二源极区/漏极区的掺杂区中。
13.根据权利要求12所述的半导体器件，其中，所述第一导电类型的高掺杂区(621、1021)重定向电流路径通过包括所述第二晶体管结构的第二源极区/漏极区的所述掺杂区。
14.根据前述权利要求中任一项所述的半导体器件，进一步包括二极管结构(161)，所述二极管结构(161)包括所述半导体衬底(103)内的所述第一导电类型的第一二极管掺杂区(162)和所述第二导电类型的第二二极管掺杂区(163)，其中，所述第一二极管掺杂区(162)电连接到所述第一电极结构(111)，并且所述第二二极管掺杂区(163)电连接到所述第二电极区(112)。
15.根据权利要求14所述的半导体器件，其中，所述第二二极管掺杂区(163)和所述第一晶体管结构的第二源极区/漏极区(105)由所述第二导电类型的公共半导体掺杂区来实现。
16.根据前述权利要求中任一项所述的半导体器件，进一步包括所述第二晶体管结构的栅极(165b)，其中，能够由所述第二晶体管结构的栅极(165b)控制的所述第二晶体管结构的晶体管沟道被限制于位于所述第二晶体管结构的第一源极区/漏极区(108)与所述第二晶体管结构的第二源极区/漏极区(109)之间的沟道区，其中，所述第二晶体管结构的第一源极区/漏极区(108)具有所述第一导电类型。
17.一种半导体器件(1600)，包括：
第一导电类型的第一掺杂区(1651)，所述第一导电类型的所述第一掺杂区(1651)形成于半导体衬底的第四掺杂区(1672)中，其中，所述第一掺杂区(1651)构成第一晶体管结构的第一晶体管体区和第二晶体管结构的第二源极区/漏极区，并且其中，所述第四掺杂区(1672)构成所述第一晶体管结构的第二源极区/漏极区；
第二导电类型的第二掺杂区(1652)，所述第二导电类型的所述第二掺杂区(1652)被形成为邻近于所述第一掺杂区，其中，所述第二掺杂区构成所述第一晶体管结构的第一源极区/漏极区和所述第二晶体管结构的第二晶体管体区；
第一导电类型的第三掺杂区(1673)，所述第一导电类型的所述第三掺杂区(1673)被形成为邻近于所述第二掺杂区，其中，所述第三掺杂区构成所述第二晶体管结构的第一源极区/漏极区；
所述第一晶体管结构的栅极(1664b)，其中，能够由所述第一晶体管结构的栅极(1664b)控制的所述第一晶体管结构的晶体管沟道被限制于位于所述第一晶体管结构的第一源极区/漏极区与所述第一晶体管结构的第二源极区/漏极区之间的沟道区；
第一电极结构(111)，所述第一电极结构(111)与所述第二掺杂区和所述第三掺杂区电连接；以及
第二电极区(112)，所述第二电极区(112)与所述第四掺杂区电连接。
18.一种用于形成半导体器件的方法(1700)，所述方法包括：
在半导体衬底的第四掺杂区中形成(1710)第一导电类型的第一掺杂区，以形成第一晶体管结构的第一晶体管体区和第二晶体管结构的第二源极区/漏极区；
在所述第一掺杂区中形成(1720)第二导电类型的第二掺杂区，以形成所述第一晶体管结构的第一源极区/漏极区和所述第二晶体管结构的第二晶体管体区；
在所述第二掺杂区中形成(1730)第一导电类型的第三掺杂区，以形成所述第二晶体管结构的第一源极区/漏极区；以及
形成(1740)所述第一晶体管结构的栅极，其中，所述第一晶体管结构的栅极的第一边缘位于邻近所述第二导电类型的所述第二掺杂区处，并且所述第一晶体管结构的栅极的第二边缘位于所述半导体衬底的所述第四掺杂区上。
19.根据权利要求18所述的方法，进一步包括：
形成延伸到所述半导体衬底中的沟槽栅极结构，其中，所述沟槽栅极结构被形成为邻近于所述第一晶体管体区和所述第二晶体管体区中的至少一个；以及
通过注入掺杂剂原子穿过所述沟槽栅极结构来在所述第一掺杂区中形成所述第一导电类型的高掺杂区。
20.根据权利要求18所述的方法，进一步包括：
在共同蚀刻过程中形成第一沟槽栅极结构和第二沟槽栅极结构，所述第一沟槽栅极结构具有第一沟槽宽度并以第一沟槽深度延伸到所述半导体衬底中，所述第二沟槽栅极结构具有第二沟槽宽度并以第二沟槽深度延伸到所述半导体衬底中，
其中，所述第二沟槽宽度小于所述第一沟槽宽度，并且所述第二沟槽深度小于所述第一沟槽深度。
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