CN107634094A - 一种绝缘栅双极性晶体管结构及其制造方法 - Google Patents

Abstract

一种绝缘栅双极性晶体管结构及其制造方法，本发明涉及于功率半导体器件，针对现有技术IGBT器件中存在的问题，需要提供一种在不增加器件制造难度及成本的基础上降低其导通压降Von的器件结构设计方案。一种绝缘栅双极性晶体管结构，所述的晶体管结构包括有发射极电极、集电极和栅电极，所述的栅电极设于栅槽内，所述的栅槽延伸进入第三半导体漂移区内，所述的第三半导体漂移区内设有一个以上的伪槽，所述的伪槽外毗连设有第七半导体区，所述的第七半导体区的掺杂浓度高于所述的第三半导体漂移区的平均掺杂浓度。本发明的IGBT器件可以通过更低的制造难度及成本实现更低的导通能量损耗，提升器件产品在性能与成本两方面的双重竞争力。

Description

一种绝缘栅双极性晶体管结构及其制造方法

技术领域

本发明涉及于功率半导体器件，特别是绝缘栅双极性晶体管的结构及其制造方法。

背景技术

绝缘栅双极性晶体管(下文中称为“IGBT”)是一种重要的功率半导体器件，目前被广泛应用于各种中高压功率电力电子系统领域，如工业电机驱动、电动汽车、家用电器、不间断电源及清洁能源等。在这些及其他的相关应用中，IGBT被要求实现尽可能低的正向导通能量损耗，以提高电力电子系统的能量转换效率。IGBT的正向导通损耗由其正向导通压降(Von)决定。因此，实现较低的Von始终是IGBT设计的一项重要要求。

以下将对IGBT现有的相关技术背景进行总结说明。

需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”是对应于参考图示的相对位置。具体实施中并不限制固定方向。

如图1中所示为一个现有技术的IGBT器件100的截面结构示意图。IGBT器件100有三个电极：发射极电极(图中标为“E”极)(121)，集电极(图中标为“C”极)(122)，及栅电极(图中标为“G”极)(123)。其中栅电极(123)形成于一系列栅槽(110)中。在每个栅电极(123)及其对应的栅槽(110)之间，有一层栅介质(111)。在栅槽(110)附近有一个p型体区(102)，该p型体区(102)与栅槽(110)的一个侧壁毗连。此外，在器件100中，栅电极(123)，与相邻的栅介质层(111)，p型体区(102)，n⁺型发射极区(103)，p⁺型接触区(104)，及n^-型漂移区(101)，共同构成了一个金属-氧化物-半导体(下文中称为“MOS”)结构。另一方面，p型体区(102)，n^-型漂移区(101)，n型缓冲层(105)，及背面的p型集电极层(106)共同构成了一个PNP型双极性晶体管(下文中称为“BJT”)。当IGBT器件100工作在正向导通状态时，一个正向偏压被置于栅电极(123)上。当此电压超过栅电极(123)所对应的MOS结构的阈值电压时，来自n⁺型发射极区(103)的电子将通过MOS沟道的反型层注入n^-型漂移区(101)，并成为对应BJT结构的基区电流。此基区电流进一步引发背面的集电极层(106)向n^-型漂移区(101)注入空穴电流。因此，大量的电子及空穴载流子存在于n^-型漂移区(101)内，继而通过电导调制作用，大大降低该区的电阻率。但是，由于p型体区(102)与n^-型漂移区(101)之间的PN结处于弱反偏状态，靠近n^-型漂移区(101)上表面的空穴载流子将在电场的作用下向p型体区(102)漂移，降低该区域的空穴载流子浓度。一个较低的空穴载流子浓度导致一个较高的电阻值，进而导致一个较高的正向导通压降Von。一个较高的Von导致IGBT器件100在导通状态下产生较高的能量损耗。

为降低器件的Von，如图2中所示，一种现有技术的IGBT器件结构200被提出。相关技术文件可参考美国专利文献US 6,040,599，及US 6,781,200 B2。与IGBT器件100不同的是，在器件200中，一个n型“载流子存储(CS)层”(201)被形成于n^-型漂移区(101)与p型体区(102)之间，且其掺杂浓度高于n^-型漂移区(101)。在正向导通状态，n型CS层(201)对空穴载流子表现为势垒，从而减少从n^-型漂移区(101)向p型体区(102)漂移的空穴载流子数量。因此，n^-型漂移区(101)上表面附近的空穴载流子浓度可以被提高，从而有助于降低器件200的导通电阻，实现更低的Von。另一方面，在关断耐压状态下，n型CS层(201)可以在附近的栅电极(123)及伪栅电极(124)的场板屏蔽作用下被完全耗尽，从而使器件200的击穿电压不受影响。

然而，IGBT器件200的一个缺陷在于，该结构有着很大的制造困难。如上文所述，n型CS层(201)需要在p型体区(102)之下形成，且需要有着足够高的掺杂浓度。因此，n型CS层(201)需要实现“逆行”式掺杂分布，即其掺杂浓度的峰值分布于该层中底部而非顶部，否则，n型CS层(201)的掺杂将抵消位于该层上方的p型体区(102)_的掺杂，进而影响器件200的阈值电压。(相关技术文件可参考非专利文献：T.Takahashi,et al.,“CSTBT^TM(III)asthe next generation IGBT”,in Proceedings of the 20^th International Symposiumon Power Semiconductor Devices&IC’s,pp.72-75,Orlando,FL,May 2008.)为了在n型CS层(201)中实现“逆行”式掺杂分布，n型杂质需要从器件衬底的上表面通过高能离子注入至p型体区(102)的下方。然而，高能离子注入工艺是一个高难度且高成本的工艺，因而大幅增加器件200的制造难度及产品成本。

针对上文中所提到的现有技术IGBT器件中存在的问题，需要提供一种在不增加器件制造难度及成本的基础上，降低其导通压降Von的器件结构设计方案，及该结构相应的制造方法。

发明内容

针对上文中所提到的现有技术IGBT器件中存在的问题，需要提供一种在不增加器件制造难度及成本的基础上，降低其导通压降Von的器件结构设计方案，及该结构相应的制造方法。

一种绝缘栅双极性晶体管结构，所述的晶体管结构包括有发射极电极(121)、集电极(122)和栅电极(123)，所述的发射极电极(121)和栅电极(123)之间设有层间介质层(112)，所述集电极122上设有第一半导体层(106)，所述的第一半导体层(106)上设有第二半导体层(105)，所述的第二半导体层(105)上设有第三半导体漂移区(101)，一个以上的栅槽(110)从所述的第三半导体漂移区(101)的上表面延伸入所述的第三半导体漂移区(101)内，所述的栅槽(110)内设有栅电极(123)，所述栅电极(123)与相应栅槽(110)的内壁被栅介质层(111)隔离；所述的第三半导体漂移区(101)内还设有一个以上的和所述的栅槽(110)平行并位于所述的栅槽(110)附近的伪槽(210)，所述的伪槽(210)内设有伪栅电极(124)，所述伪栅电极(124)与相应伪槽(210)的内壁被栅介质层(111)隔离，此外，所述伪栅电极(124)可以与发射极电极(121)相连；所述的第三半导体漂移区(101)上设有第四半导体区(102)，所述的第四半导体区(102)与栅槽(110)的一个侧壁毗连，所述的第四半导体区(102)上设有第五半导体区(103)，所述的第五半导体区(103)与栅槽110的同一侧壁毗连，所述的第四半导体区(102)之上设有第六半导体区(104)，所述的第六半导体区(104)与所述第五半导体区(103)毗连，所述的第六半导体区(104)与所述第五半导体区(103)连接至所述的发射极电极(121)，所述的第三半导体漂移区(101)和第四半导体区(102)之间还设有第七半导体区(203)，所述的第七半导体区(203)毗连至伪槽(210)的侧壁，所述的第七半导体区(203)的平均掺杂浓度高于所述的第三半导体漂移区(101)的平均掺杂浓度。

所述的第七半导体区(203)靠近伪槽(210)处的掺杂浓度高于靠近栅槽(110)处的掺杂浓度。

所述的第七半导体区(203)靠近伪槽(210)侧壁处的厚度大于其靠近栅槽(110)侧壁处的厚度。

所述的第四半导体区(102)靠近栅槽(110)侧壁处的厚度大于其靠近伪槽(210)处的厚度。

相邻的伪槽(210)之间还设有第一电浮空p型区(202)，所述的第一电浮空p型区(202)设于所述的第七半导体区(203)上方。

相邻的伪槽(210)之间还设有第二电浮空p型区(204)，所述的第二电浮空p型区(204)设于第三半导体漂移区(101)上方。

伪槽(210)的底部设有第四电浮空p型区(206)。

栅槽(110)的底部设有第三电浮空p型区(205)。

一种绝缘栅双极性晶体管结构的制造方法，所述的方法包括如下步骤：

第一，形成一个n^-型半导体区(101)；

第二，在所述n^-型半导体区(101)的上表面刻蚀沟槽：所述沟槽刻蚀通过第一掩膜版(113)实现图案化，栅槽(110)和伪槽(210)在刻蚀后同步形成，其沟槽宽度分别为a和b，且a<b；

第三，一层绝缘介质层(114)被沉积到n^-型半导体区(101)的上表面，被沉积面不同位置处的沉积速率近似相等，将被沉积的介质层(114)的厚度标记为c，且a/2<c<b/2，沉积过程后，栅槽(110)被介质层(114)完全填充，伪槽(210)被介质层(114)部分填充；

第四，对介质层(114)进行各向同性刻蚀，去除伪槽(210)内的介质层，而栅槽(110)内的介质层被保留；

第五，在n^-型半导体区(101)的上表面进行倾角式n型离子注入，在倾角离子注入之后，一个n型掺杂层(115)在伪槽(210)的侧壁上形成；

第六，将栅槽(110)内剩余的介质层(114)完全去除；

第七，在栅槽(110)与伪槽(210)的内壁上形成栅介质层(111)；

第八，将栅槽(110)与伪槽(210)用导电材料(116)填充；

第九，在n^-型半导体区(101)的上表面实施p型离子注入，在随后的高温扩散过程之后，形成第四半导体区(102)与第七半导体区(203)；

第十，在第四半导体区(102)附近形成n⁺型发射极区(103)及p⁺型接触区(104)；

第十一，沉积层间介质层(112)到n^-型半导体区(101)的上表面；

第十二，对层间介质层(112)进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极(121)；

第十三，从n-型半导体区(101)下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度；

第十四，在减薄后的n^-型半导体区(101)底部通过离子注入及激活工艺形成第二半导体层(105)及第一半导体层(106)；

第十五，在器件底部进行金属化，形成集电极(122)。

一种绝缘栅双极性晶体管结构的制造方法，所述的制造方法包括如下步骤：

第一，形成一个n^-型半导体区(101)；

第二，在所述n^-型半导体区(101)的上表面刻蚀栅槽(110)，该沟槽刻蚀通过第二掩膜版(117)实现图案化，且刻蚀过程宜为各向异性；

第三，在n^-型半导体区(101)的上表面沉积第三掩膜版(118)，并将栅槽(110)填充；

第四，在所述n^-型半导体区(101)的上表面刻蚀伪槽(210)，刻蚀通过第三掩膜版(118)实现图案化，且刻蚀过程宜为各向异性；

第五，在n^-型半导体区(101)的上表面进行倾角式n型离子注入；

第六，在倾角离子注入之后，一个n型掺杂层(115)在伪槽(210)的侧壁上形成；

第七，将栅槽(110)内剩余的第三掩膜版(118)完全去除；

第七，在栅槽(110)与伪槽(210)的内壁上形成栅介质层(111)；

第八，将栅槽(110)与伪槽(210)用导电材料(116)填充；

第九，在n^-型半导体区(101)的上表面实施p型离子注入，在随后的高温扩散过程之后，形成第四半导体区(102)与第七半导体区(203)；

第十，在第四半导体区(102)附近形成n⁺型发射极区(103)及p⁺型接触区(104)；

第十一，沉积层间介质层(112)到n^-型半导体区(101)的上表面；

第十二，对层间介质层(112)进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极(121)；

第十三，从n^-型半导体区(101)下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度；

第十四，在减薄后的n^-型半导体区(101)底部通过离子注入及激活工艺形成第二半导体层(105)及第一半导体层(106)；

第十五，在器件底部进行金属化，形成集电极(122)。

所述第一掩膜版(113)与第三掩膜版(118)由氧化硅材料构成。

所述的第二掩膜版(117)由氮化硅材料构成。

所述的栅介质层(111)由氧化硅材料构成；

所述的导电材料(116)由重度掺杂的多晶硅构成。

所述层间介质层(112)由氧化硅材料构成。

在本发明的IGBT器件结构中，由于第七半导体区(203)的掺杂浓度分布为靠近伪槽(210)侧壁附近较高，靠近栅槽(110)侧壁附近较低，因此，栅槽(110)侧壁的MOS沟道区域的掺杂并不会受到第七半导体区(203)掺杂浓度的严重影响,这样一来，本器件可以在保证稳定的阈值电压的基础上，提高第七半导体区(203)的掺杂浓度。在器件正向导通状态下，一个更高的第七半导体区(203)的掺杂浓度对第三半导体漂移区(101)内的空穴载流子表现为一个更高的势垒，从而使得第三半导体漂移区(101)内可以积累更多的空穴载流子，进而降低该区的导通电阻，实现降低Von的目标。此外，根据本发明提供的制造方法，所述第七半导体区(203)可以通过在伪槽侧壁进行倾角离子注入的方式实现，从而不需要采用高能离子注入工艺。因此，本发明的IGBT器件相对于现有技术的IGBT器件200而言，亦可以大大降低器件的制造难度及成本。

综上所述，相对于传统技术的IGBT器件而言，本发明的IGBT器件可以通过更低的制造难度及成本实现更低的导通能量损耗，从而提升器件产品在性能与成本两方面的双重竞争力。

附图说明

图1为一个现有技术的IGBT器件100的横截面结构示意图；

图2为另一个现有技术的IGBT器件200的横截面结构示意图；

图3为本发明的第一实施例的IGBT器件300的横截面结构示意图；

图4-13为本发明的第一实施例的IGBT器件300的第一种制造方法的主要工序示意图；

图14-23为本发明的第一实施例的IGBT器件300的第二种制造方法的主要工序示意图；

图24为本发明的第二实施例的IGBT器件400的横截面结构示意图；

图25为本发明的第三实施例的IGBT器件500的横截面结构示意图；

图26为本发明的第四实施例的IGBT器件600的横截面结构示意图；

图27为本发明的第五实施例的IGBT器件700的横截面结构示意图。

具体实施方式

以下将对本发明的IGBT器件及其制造方法的实施方式予以具体的举例说明。

需要指出的是，在以下对本发明的IGBT器件及其制造方法的实施例的说明中，IGBT器件的半导体衬底被认为由硅(Si)材料构成。但是，该衬底亦可由其他任何适合IGBT制造的材料构成，如锗(Ge)，碳化硅(SiC)等。在以下说明中，IGBT器件的电介质材料可由氧化硅(SiO_x)构成。但其他电介质材料亦可被采用，如氮化硅(Si_xN_y)，氧化铝(Al_xO_y),及氮氧化硅(Si_xN_yO_z)等。在以下说明中，半导体区的导电类型被分为p型(第一导电型)与n型(第二导电型)。一个p型导电的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼(B)、铝(Al)、镓(Ga)等。一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷(P)、砷(As)、碲(Sb)、硒(Se)、质子(H⁺)等。在以下说明中，重度掺杂的p型导电的半导体区被标记为p⁺区，重度掺杂的n型导电的半导体区被标记为n⁺区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×10¹⁹cm^-3至1×10²¹cm^-3之间。在以下说明中，轻度掺杂的p型导电的半导体区被标记为p^-区，轻度掺杂的n型导电的半导体区被标记为n^-区。例如，在硅材料衬底中，若无特别指出，一个轻度掺杂的区域的杂质浓度一般在1×10¹²cm^-3至1×10¹⁵cm^-3之间。此外，以下实施例将采用n型MOS沟道的IGBT器件予以说明，但需要指出的是本发明同样适用于p型MOS沟道的IGBT器件。

第一实施例：

图3中所示为本发明的第一实施例的IGBT器件300的横截面结构示意图。器件300的构成包括：一个集电极(C极)(122)位于器件底部，一个p型集电极层(即第一导电型的第一半导体层)(106)位于所述集电极(122)之上，一个n型缓冲层(即第二导电型的第二半导体层)(105)位于所述p型集电极层(106)之上，一个n^-型漂移区(即第二导电型的第三半导体漂移区)(101)位于所述n型缓冲层(105)之上，一个或多个从所述n^-型漂移区(101)的上表面延伸入n^-型漂移区(101)的栅槽(110)，一个或多个在栅槽(110)附近且与栅槽(110)平行的伪槽(210)，一个栅电极(G极)(123)形成于栅槽(110)之中，且所述栅电极(123)与相应栅槽(110)的内壁之间被一个栅介质层(111)隔离，一个伪栅电极(124)形成于一个伪槽(210)中，且所述伪栅电极(124)与相应伪槽(210)的内壁之间被一个栅介质层(111)隔离，一个p型体区(即第一导电型的第四半导体区)(102)位于所述n^-型漂移区(101)之上，并且与栅槽(110)的一个侧壁毗连，一个n⁺发射极区(即第二导电型的第五半导体区)(103)位于所述p型体区(102)之上，并且与栅槽(110)的同一侧壁毗连(即n⁺发射极区(103)和p型体区(102)和同一侧壁毗连)，一个p⁺接触区(即第一导电型的第六半导体区)(104)位于所述p型体区(102)之上，并且与所述n⁺发射极区(103)毗连，一个发射极电极(121)(E极)位于器件顶部，并且连接所述n⁺发射极区(103)与p⁺接触区(104)，一个层间介质层(112)位于所述发射极电极(121)与栅电极(123)之间，并将所述两个电极隔离，所述发射极电极(121)还可与伪栅电极(124)相连。此外，本发明的IGBT器件结构还具有：一个n型势垒层(203)(即第二导电型的第七半导体区)位于n^-型漂移区(101)与p型体区(102)之间，并且与一个伪槽(210)的一个侧壁毗连。需特别指出的是，n型势垒层(203)的平均掺杂浓度高于n^-型漂移区(101)的掺杂浓度。此外，从水平方向上看，n型势垒层(203)靠近伪槽(210)的部分的掺杂浓度高于其靠近栅槽(110)的部分的掺杂浓度，且n型势垒层(203)的掺杂浓度最高的部分位于伪槽(210)的侧壁附近。另外，从垂直方向上看，n型势垒层(203)在伪槽(210)侧壁附近的厚度大于其在栅槽(110)侧壁附近的厚度。相应地，从垂直方向上看，p型体区(102)在伪槽(210)侧壁附近的厚度小于其在栅槽(110)侧壁附近的厚度。

现将IGBT器件300的工作原理解释如下。在器件300的正向导通状态，空穴载流子从背面的p型集电极层(106)注入n^-漂移区(101)，并最终流入发射极电极(121)。在此路径中，空穴载流子倾向于向电势较低的区域流动。由于此时栅电极(123)被置于一个高电位，而伪栅电极(124)因与发射极电极(121)短接而处于零电位，因此伪槽(210)附近区域的电位低于栅槽(110)附近区域的电位。所以，空穴载流子倾向于流经伪槽(210)附近区域，而非栅槽(110)附近区域。在器件300中，一个n型势垒层(203)被置于p型体区(102)与n^-漂移区(101)之间，且该层的平均掺杂浓度高于n^-漂移区(101)。此外，n型势垒层(203)靠近伪槽(210)的部分的掺杂浓度高于其靠近栅槽(110)的部分的掺杂浓度。对于空穴载流子而言，n型掺杂区将表现为势垒并阻滞空穴载流子的流动，且掺杂浓度越高，势垒越高，阻滞效应越强。因此，在器件(300)中，n^-漂移区(101)内的空穴载流子向p型体区(102)的漂移运动可以被n型势垒层(203)有效地抑制，从而大幅提高n^-漂移区(101)内所存储的空穴载流子浓度。这样一来，n^-漂移区(101)的电阻可以被大幅降低，从而使器件300实现更低的正向导通压降Von。此外，由于n型势垒层(203)靠近栅槽(110)的部分的掺杂浓度相对较低，位于栅槽(110)侧壁上的MOS沟道的掺杂浓度并不会受到n型势垒层(203)的显著影响。因此，器件300可以维持稳定的阈值电压。另一方面，在器件300的关断耐压状态下，通过附近栅槽(110)及伪栅槽(210)内电极的场板屏蔽效应，n型势垒层(203)可以在较低的集电极电压下即被完全耗尽。当n型势垒层(203)被完全耗尽之后，该层对器件300的耐压能力即不造成影响。因此，器件300的击穿电压亦不会受到影响。此外，通过伪栅(210)的利用，使得器件300内栅槽(110)的密度被降低。这有利于降低器件的栅极寄生电容及饱和电流。一个较低的栅极寄生电容有利于加快器件300的开关速度，降低开关能量损耗。而一个较低的饱和电流有利于提高器件300在负载短路情况下的耐受能力，提升器件300的可靠性。

根据所述IGBT器件300的工作原理，其相应的结构参数被设计如下。需指出的是，IGBT器件的结构参数与其额定电压有关。以下以一600V级别的IGBT为例，提供相应的结构设计参数。在此例中，IGBT器件300的n^-漂移区(101)的厚度可以为40至80微米，掺杂浓度可以为5e¹³至5e¹⁴cm^-3。背部p型集电极层(106)的厚度可以为0.2至1微米，峰值掺杂浓度可以为5e¹⁶至1e¹⁸cm^-3。N型缓冲层(105)厚度可以为1至30微米，峰值掺杂浓度可以为1e¹⁵至5e¹⁶cm^-3。P型体区(102)的厚度可以为1至4微米，峰值掺杂浓度可以为5e¹⁶至5e¹⁷cm^-3。N型势垒层(203)的峰值掺杂浓度可以为1e¹⁶至5e¹⁷cm^-3，且该层底部一般不深于栅槽(110)的深度。栅槽(110)与伪栅槽(210)的沟槽深度可以为3至7微米，沟槽宽度可以为0.5至2.5微米。栅槽(110)的沟槽深度应大于相邻的p型体区(102)的厚度，以能够在沟槽的一个侧壁形成MOS沟道。相邻沟槽之间的水平间距可以为0.3至3微米。此外，n⁺型发射极区(103)的结深可以为0.1至0.5微米。P⁺型接触区(104)的结深可以为0.3至1.5微米。栅介质层111的厚度可以为0.05至0.2微米。层间介质层112的厚度可以为0.3至2微米。

此外，本发明亦提供实现所述IGBT器件300的两种制造方法。现将其中第一种制造方法说明如下。首先，如图4所示，形成一个n^-型半导体区(101)。接着，如图5所示，在所述n^-型半导体区(101)的上表面刻蚀沟槽。所述沟槽刻蚀通过第一掩膜版(113)实现图案化，且刻蚀过程宜为各向异性。所述第一掩膜版(113)可以由氮化硅材料构成。栅槽(110)和伪槽(210)在此刻蚀工艺步骤之后同步形成，其沟槽宽度分别为“a”和“b”，且“a”<“b”。下一步，如图6所示，一层绝缘介质层(114)被沉积到n^-型半导体区(101)的上表面。该沉积过程宜为“保形”沉积，即被沉积面不同位置处的沉积速率近似相等。将被沉积的介质层(114)的厚度标记为“c”，该层厚度被设定在以下范围：“a/2”<“c”<“b/2”。因此，在沉积过程结束后，栅槽(110)可以被介质层(114)完全填充，而伪槽(210)只能被其部分填充，如图6所示。下一步，对介质层(114)进行各向同性刻蚀，并通过合理的控制刻蚀时间，使得伪槽(210)内的介质层被完全去除，而栅槽内的介质层被保留，如图7所示。此后，在n^-型半导体区(101)的上表面进行倾角式n型离子注入，如图8所示。该n型离子可以由磷元素构成。在倾角离子注入之后，一个n型掺杂层(115)在伪槽(210)的侧壁上形成，而栅槽(110)因被介质层(114)填充而不受影响。下一步，将栅槽(110)内剩余的介质层(114)完全去除，如图9所示。随后，在栅槽(110)与伪槽(210)的内壁上形成栅介质层(111)。该栅介质层(111)可以由氧化硅材料构成。下一步，将栅槽(110)与伪槽(210)用导电材料(116)填充，如图10所示。所填充的导电材料(116)可以由重度掺杂的多晶硅构成。下一步，在n^-型半导体区(101)的上表面实施p型离子(如硼元素)注入。在随后的一个高温扩散过程之后，形成p型体区(102)与n型势垒层(203)，如图11所示。下一步，在p型体区(102)附近形成n⁺型发射极区(103)及p⁺型接触区(104)。随后，沉积一个层间介质层(112)到n^-型半导体区(101)的上表面。所述层间介质层(112)可以由氧化硅材料构成。下一步，对层间介质层(112)进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极(121)，如图12所示。下一步，从n^-型半导体区(101)下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度。随后，在减薄后的n^-型半导体区(101)底部通过离子注入及激活工艺形成n型缓冲层(105)及p型集电极层(106)。最后，在器件底部进行金属化，形成集电极(122)，如图13所示。至此，IGBT器件300的第一种制造流程完成。需指出的是，根据上述第一种制造方法，相对于现有技术的IGBT器件200的制造流程而言，本发明的IGBT器件300的制造并不需要高能离子注入工艺，亦不需要增加额外的掩膜版，因而可以大大降低器件的加工难度及成本。

此外，IGBT器件300亦可通过下述第二种制造方法实现。首先，如图14所示，形成一个n^-型半导体区(101)。接着，如图15所示，在所述n^-型半导体区(101)的上表面刻蚀栅槽(110)。该沟槽刻蚀通过第二掩膜版层(117)实现图案化，且刻蚀过程宜为各向异性。所述第二掩膜版层(117)可以由氮化硅材料构成。随后，在n^-型半导体区(101)的上表面沉积第二掩膜版(118)，并将栅槽(110)填充，如图16所示。所述第三掩膜版(118)可以由氧化硅材料构成。接着，在所述n^-型半导体区(101)的上表面刻蚀伪槽(210)，如图17所示。该沟槽刻蚀通过第三掩膜版(118)实现图案化，且刻蚀过程宜为各向异性。根据此制造方法，伪槽(210)的沟槽宽度可以等于，大于，或者小于栅槽(110)的沟槽宽度。下一步，在n^-型半导体区(101)的上表面进行倾角式n型离子注入，如图18所示。该n型离子可以由磷元素构成。在倾角离子注入之后，一个n型掺杂层(115)在伪槽(210)的侧壁上形成，而栅槽(110)因被第三掩膜版(118)填充而不受影响。下一步，将栅槽(110)内剩余的第三掩膜版(118)完全去除，如图19所示。余下的工艺步骤(如图20-23所示)可以与图10-13中所述相同，其相应的说明在此不再复述。根据上述第二种制造方法，相对于现有技术的IGBT器件200的制造流程而言，本发明的IGBT器件300的制造并不需要高能离子注入工艺，因而可以降低器件的加工难度及成本。

第二实施例

图24中所示为本发明的第二实施例的IGBT器件400的横截面结构示意图。需指出的是，在图24所示结构中，与上述图3中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第一实施例中所述器件300相似，器件400的一个特点是具有一个从伪槽(210)侧壁注入及扩散而来的n型势垒层(203)。但是，与器件300不同的是，器件400在相邻的伪槽(210)之间还具有一个电学浮空的第一电浮空p型区(202)。在器件400的正向导通状态，空穴载流子可以在第一电浮空p区(202)内积累而避免向p型体区(102)漂移。此设计有利于进一步提高n^-漂移区(101)内的空穴载流子浓度，从而进一步降低器件的正向导通压降Von。

第三实施例

图25中所示为本发明的第三实施例的IGBT器件500的横截面结构示意图。需指出的是，在图25所示结构中，与上述图3-6中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第二实施例中所述器件400相似，器件500的一个特点是具有一个从伪槽(210)侧壁注入及扩散而来的n型势垒层(203)，且在相邻的伪槽(210)之间还具有一个电学浮空的第二电浮空p型区(204)。但是，与器件400不同的是，在器件500中，第二电浮空p型区(204)较深。此外，第二电浮空p型区(204)的掺杂浓度可以大于n型势垒层(203)的掺杂浓度，继而中和位于相邻伪槽(210)之间的n型势垒层，即，相邻伪槽(210)之间不存在n型势垒层。在这种情况下，第二电浮空p型区(204)可以实现比伪槽(210)的底部更深的结深。在器件500的关断耐压状态，由于电浮空p区的结深大于附近伪槽(210)的深度，从而可以有效降低伪槽(210)底部附近的电场，有助于提高器件的击穿电压。

第四实施例

图26中所示为本发明的第四实施例的IGBT器件600的横截面结构示意图。需指出的是，在图26所示结构中，与上述图3-7中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第一实施例中所述器件300相似，器件600的一个特点是具有一个从伪槽(210)侧壁注入及扩散而来的n型势垒层(203)。但是，与器件300不同的是，在器件600中，一个第三电浮空p型区(205)和一个第四电浮空p型区(206)分别于栅槽(110)及伪槽(210)的底部下方形成。在器件600的关断耐压状态，第三电浮空p型区(205)和第四电浮空p型区(206)分别有利于降低栅槽(110)及伪槽(210)底部附近的电场，还可以帮助耗尽附近的n型势垒层(203)，从而有助于进一步提高器件的击穿电压。

第五实施例

图27中所示为本发明的第五实施例的IGBT器件700的横截面结构示意图。需指出的是，在图27所示结构中，与上述图3-8中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第四实施例中所述器件600相似，器件700的一个特点是具有一个从伪槽(210)侧壁注入及扩散而来的n型势垒层(203)，及一个位于伪槽(210)底部下方的第四电浮空p型区(206)。位于伪槽(210)底部下方的第四电浮空p型区(206)有助于提高器件的击穿电压。但是，与器件600不同的是，在器件700中，栅槽(110)的底部下方并未设置第三电浮空p型区(205)。此设计是为了抑制栅极的“自充电效应”。事实上，在IGBT器件的开启瞬间，从器件集电极层注入的空穴载流子倾向于在电浮空p区内积累，导致该区域的电位被提高。若电浮空p区与栅极相邻，则会通过栅电容的耦合作用，提高栅极电位。这种现象被称为栅极的“自充电效应”。此效应会导致IGBT器件在开启瞬态产生较高电压变化率dV/dt，不利于系统的稳定。在器件700中，通过只在伪栅槽(210)附近而非栅槽(110)附近设置电浮空p区，可以在抑制栅极“自充电效应”的基础上，提升器件的击穿电压。

Claims (21)

1.一种绝缘栅双极性晶体管结构，所述的晶体管结构包括有发射极电极(121)、集电极(122)和栅电极(123)，所述的栅电极(123)设于栅槽(110)内，所述的栅槽(110)延伸进入n^-型掺杂的第三半导体漂移区(101)内，其特征在于，所述的第三半导体漂移区(101)内设有一个以上的和所述的栅槽(110)平行并位于所述的栅槽(110)附近的伪槽(210)，所述的伪槽(210)外毗连设有n型掺杂的第七半导体区(203)，所述的第七半导体区(203)的平均掺杂浓度高于所述的第三半导体漂移区(101)的平均掺杂浓度。

2.如权利要求1所述的绝缘栅双极性晶体管结构，其特征在于，所述的第七半导体区(203)靠近伪槽(210)处的掺杂浓度高于靠近栅槽(110)处的掺杂浓度。

3.如权利要求1所述的绝缘栅双极性晶体管结构，其特征在于，所述的第七半导体区(203)靠近伪槽(210)侧壁处的厚度大于其靠近栅槽(110)侧壁处的厚度。

4.如权利要求1所述的绝缘栅双极性晶体管结构，其特征在于，一个p型掺杂的第四半导体区(102)位于所述的第三半导体漂移区(101)之上，且与所述栅槽(110)的一个侧壁毗连，所述的第七半导体区(203)位于所述的第三半导体漂移区(101)与第四半导体区(102)之间。

5.如权利要求4所述的绝缘栅双极性晶体管结构，其特征在于，所述的第四半导体区(102)靠近栅槽(110)侧壁处的厚度大于其靠近伪槽(210)侧壁处的厚度。

6.如权利要求1所述的绝缘栅双极性晶体管结构，其特征在于，所述的伪槽(210)内设有伪栅电极(124)，所述伪栅电极(124)与相应伪槽(210)的内壁隔离。

7.如权利要求4所述的绝缘栅双极性晶体管结构，其特征在于，所述的伪栅电极(124)与发射极电极(121)相连。

8.如权利要求1-7任一权利要求所述的绝缘栅双极性晶体管结构，其特征在于，相邻的伪槽(210)之间还设有第一电浮空p型区(202)，所述的第一电浮空p型区(202)设于所述的第七半导体区(203)上方。

9.如权利要求1-7任一权利要求所述的绝缘栅双极性晶体管结构，其特征在于，相邻的伪槽(210)之间还设有第二电浮空p型区(204)，所述的第二电浮空p型区(204)设于所述的第三半导体漂移区(101)的上方。

10.如权利要求9所述的绝缘栅双极性晶体管结构，其特征在于，所述的第二电浮空p型区(204)的掺杂浓度大于第七半导体区(203)的掺杂浓度。

11.如权利要求9所述的绝缘栅双极性晶体管结构，其特征在于，所述的第二电浮空p型区(204)的结深大于或等于伪槽(210)的深度。

12.如权利要求1-7任一权利要求所述的绝缘栅双极性晶体管结构，其特征在于，所述的伪槽(210)的底部设有第四电浮空p型区(206)。

13.如权利要求12所述的绝缘栅双极性晶体管结构，其特征在于，所述的栅槽(110)的底部设有第三电浮空p型区(205)。

14.一种绝缘栅双极性晶体管结构的制造方法，其特征在于，所述的方法包括如下步骤：

第一，形成一个n^-型半导体区(101)；

第二，在所述n^-型半导体区(101)的上表面刻蚀沟槽：所述沟槽刻蚀通过第一掩膜版(113)实现图案化，栅槽(110)和伪槽(210)在刻蚀后同步形成，其沟槽宽度分别为a和b，且a<b；

第三，一层绝缘介质层(114)被沉积到n^-型半导体区(101)的上表面，被沉积面不同位置处的沉积速率近似相等，将被沉积的介质层(114)的厚度标记为c，且a/2<c<b/2；

第四，对介质层(114)进行各向同性刻蚀，去除伪槽(210)内的介质层，而栅槽内的介质层被保留；

第五，在n^-型半导体区(101)的上表面进行倾角式n型离子注入，在倾角离子注入之后，一个n型掺杂层(115)在伪槽(210)的侧壁上形成；

第六，将栅槽(110)内剩余的介质层(114)完全去除；

第七，在栅槽(110)与伪槽(210)的内壁上形成栅介质层(111)；

第八，将栅槽(110)与伪槽(210)用导电材料(116)填充；

第九，在n^-型半导体区(101)的上表面实施p型离子注入，在随后的高温扩散过程之后，形成第四半导体区(102)与第七半导体区(203)；

第十，在第四半导体区(102)附近形成n⁺型发射极区(103)及p⁺型接触区(104)；

第十一，沉积层间介质层(112)到n^-型半导体区(101)的上表面；

第十二，对层间介质层(112)进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极(121)；

第十三，从n-型半导体区(101)下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度；

第十四，在减薄后的n^-型半导体区(101)底部通过离子注入及激活工艺形成第二半导体层(105)及第一半导体层(106)；

第十五，在器件底部进行金属化，形成集电极(122)。

15.如权利要求14所述的制造方法，其特征在于，所述第一掩膜版(113)由氧化硅材料构成。

16.一种绝缘栅双极性晶体管结构的制造方法，其特征在于，所述的制造方法包括如下步骤：

第一，形成一个n^-型半导体区(101)；

第二，在所述n^-型半导体区(101)的上表面刻蚀栅槽(110)，该沟槽刻蚀通过第二掩膜版(117)实现图案化，且刻蚀过程宜为各向异性；

第三，在n^-型半导体区(101)的上表面沉积第三掩膜版(118)，并将栅槽(110)填充；

第四，在所述n^-型半导体区(101)的上表面刻蚀伪槽(210)，刻蚀通过第三掩膜版(118)实现图案化，且刻蚀过程宜为各向异性；

第五，在n^-型半导体区(101)的上表面进行倾角式n型离子注入；

第六，在倾角离子注入之后，一个n型掺杂层(115)在伪槽(210)的侧壁上形成；

第七，将栅槽(110)内剩余的第三掩膜版(118)完全去除；

第七，在栅槽(110)与伪槽(210)的内壁上形成栅介质层(111)；

第八，将栅槽(110)与伪槽(210)用导电材料(116)填充；

第九，在n^-型半导体区(101)的上表面实施p型离子注入，在随后的高温扩散过程之后，形成第四半导体区(102)与第七半导体区(203)；

第十，在第四半导体区(102)附近形成n⁺型发射极区(103)及p⁺型接触区(104)；

第十一，沉积层间介质层(112)到n^-型半导体区(101)的上表面；

第十二，对层间介质层(112)进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极(121)；

第十三，从n^-型半导体区(101)下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度；

第十四，在减薄后的n^-型半导体区(101)底部通过离子注入及激活工艺形成第二半导体层(105)及第一半导体层(106)；

第十五，在器件底部进行金属化，形成集电极(122)。

17.如权利要求16所述的制造方法，其特征在于，所述的第二掩膜版(117)由氮化硅材料构成。

18.如权利要求16所述的制造方法，其特征在于，所述第三掩膜版(118)由氧化硅材料构成。

19.如权利要求14或16所述的制造方法，其特征在于，所述的栅介质层(111)由氧化硅材料构成。

20.如权利要求14或16所述的制造方法，其特征在于，所述的导电材料(116)由重度掺杂的多晶硅构成。

21.如权利要求14或16所述的制造方法，其特征在于，所述层间介质层(112)由氧化硅材料构成。