CN116404039A - 一种功率半导体器件及其制造方法 - Google Patents
一种功率半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN116404039A CN116404039A CN202310672338.0A CN202310672338A CN116404039A CN 116404039 A CN116404039 A CN 116404039A CN 202310672338 A CN202310672338 A CN 202310672338A CN 116404039 A CN116404039 A CN 116404039A
- Authority
- CN
- China
- Prior art keywords
- semiconductor region
- conductivity type
- groove
- gate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 196
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000005530 etching Methods 0.000 claims description 38
- 238000007667 floating Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000001465 metallisation Methods 0.000 claims description 6
- 238000001994 activation Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 14
- 230000001965 increasing effect Effects 0.000 abstract description 3
- 230000002441 reversible effect Effects 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000011295 pitch Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 210000000746 body region Anatomy 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
一种功率半导体器件及其制造方法，本发明涉及于功率半导体器件，为提供一种在不增加器件能量损耗及制造成本的基础上，提升器件抗闩锁能力的功率半导体器件，通过在相邻的两个栅槽之间设有第一接触沟槽，在所述的栅槽与伪栅槽之间设有第二接触沟槽，使得所述第二接触沟槽的宽度和深度分别大于所述第一接触沟槽的宽度和深度，缩短空穴电流在栅槽与伪栅槽之间的第一导电型的第四半导体区内的电流路径，抑制空穴电流对所述第一导电型的第四半导体区的电位抬升影响，进而抑制闩锁效应，增强IGBT的开关可靠性。
Description
技术领域
本发明涉及于功率半导体器件，特别是绝缘栅双极性晶体管的结构及其制造方法。
背景技术
绝缘栅双极性晶体管（下文中称为“IGBT”）是一种重要的功率半导体器件，目前被广泛应用于各种中高压功率电力电子系统领域，如电动汽车、光伏储能、工业电机驱动、不间断电源等。随着IGBT技术的不断迭代与发展，IGBT芯片的尺寸不断减小，导通电流的密度持续提高。更高的电流密度对IGBT的能量损耗和可靠性都提出了更高的挑战。
以下将对IGBT现有的相关技术背景进行总结说明。
如图1中所示为一个现有技术的IGBT器件100的截面结构示意图。为了减小IGBT的栅极寄生电容及加快开关速度，器件100的表面设有一系列伪栅槽210，所述伪栅槽210与所述栅槽110平行排列，所述伪栅槽210内设有伪栅电极124，所述伪栅电极与发射极电极121相连。此外，相邻伪栅槽210之间无接触沟槽（310），且相邻伪栅槽210之间设有电浮空p型体区202，所述电浮空p型体区202不与任何电极物理相连，其作用是用在导通状态存储空穴载流子，以降低器件100的导通损耗。
然而，IGBT器件100的一个缺陷在于，在器件100关断时，大部分存储在电浮空p型体区202附近的空穴载流子（h+）需要从与之距离最近的一个接触沟槽（310）流出，进而导致在相邻的一个栅槽110与一个伪栅槽210之间的p型体区102附近空穴电流局部集中,如图1中虚线所示。当空穴电流密度超过一定的临界值，栅槽110与伪栅槽210之间的p型体区102及与之毗邻的n+型发射极区103之间的PN结会被打开，造成IGBT器件100的闩锁失效。此问题随着IGBT器件沟槽元胞周期（cell-pitch）的缩小而进一步加剧，因为更小的沟槽元胞周期意味着更窄的沟槽间距，导致相邻的栅极沟槽110与伪栅极沟槽210之间出现更高的空穴电流密度。
发明内容
针对上文中所提到的现有技术IGBT器件中存在的问题，需要提供一种在不增加器件能量损耗及制造成本的基础上，提升器件抗闩锁能力的结构设计方案，及该结构相应的制造方法。
本发明的目的之一是提供一种功率半导体器件，所述的器件包括有发射极、集电极和栅电极，所述集电极上设有第一导电型的第一半导体层，所述的第一导电型的第一半导体层上设有第二导电型的第二半导体层，所述的第二导电型的第二半导体层上设有第二导电型的轻掺杂第三半导体漂移区；
所述的第二导电型的轻掺杂第三半导体漂移区内设有一个以上的从所述的第二导电型的轻掺杂第三半导体漂移区的上表面延伸入所述的第三半导体漂移区内的栅槽、一个以上的和所述的栅槽平行并位于所述的栅槽附近的伪栅槽、位于相邻的伪栅槽之间的电浮空的第一导电型的第七半导体区和位于栅槽侧的第一导电型的第四半导体区；所述的栅槽内设有栅电极，所述的伪栅槽内设有伪栅电极，所述伪栅电极与发射极电极相连；
所述的第一导电型的第四半导体区上设有第二导电型的重掺杂第五半导体区和第一导电型的重掺杂第六半导体区，所述的第二导电型的重掺杂第五半导体区与栅槽的同一侧壁毗连，所述的第一导电型的重掺杂第六半导体区与所述第五半导体区毗连；
位于所述的第二导电型的轻掺杂第三半导体漂移区上的绝缘介质层；
在相邻的两个栅槽之间设有第一接触沟槽，在所述的栅槽与伪栅槽之间设有第二接触沟槽，所述的发射极电极向下填充至所述第一接触沟槽和第二接触沟槽内，所述的第一接触沟槽和第二接触沟槽内分别和位于其侧的第一导电型的重掺杂第六半导体区与所述第五半导体区毗连，所述第二接触沟槽的宽度和深度分别大于所述第一接触沟槽的宽度和深度。
进一步的，所述第二接触沟槽与相邻的伪栅槽之间的水平间距小于所述第二接触沟槽与相邻的栅槽之间的水平间距。
进一步的，所述的第二接触沟槽的底部深于第一导电型的重掺杂第六半导体区的结深并与下方的第一导电型的第四半导体区毗连接触。
进一步的，所述第一接触沟槽的底部深于第一导电型的重掺杂第六半导体区的底部并且与下方的第一导电型的第四半导体区毗连。
进一步的，集电极之上设有相间排布的第一导电型的第一半导体区与第二导电型的重掺杂第八半导体区。
进一步的，第二接触沟槽与其侧的伪栅槽的侧壁毗连。
进一步的，相邻的伪栅槽之间的电浮空的第一导电型的第七半导体区的结深比第一导电型的第四半导体区更深。
进一步的，在第二导电型的轻掺杂第三半导体漂移区与第一导电型的第四半导体区之间还设有第二导电型的第八半导体区。
进一步的，在栅槽内部设有辅助电极，所述辅助电极位于栅电极的下方并与栅电极隔离，所述辅助电极连接至发射极电极。
本发明的目的之二为提供一种功率半导体器件的制造方法，所述制造方法包括如下步骤：
第一，形成一个第二导电型的轻掺杂半导体区；
第二，在所述第二导电型的轻掺杂半导体区的上表面形成栅槽、伪栅槽、第一导电型的第四半导体区及第一导电型的第七半导体区；
第三，在所述第一导电型的第四半导体区的上表面通过离子注入及退火形成第二导电型的重掺杂的第五半导体区，并在上表面沉积一层绝缘介质层；
第四，对绝缘介质层进行掩膜版刻蚀，分别形成位于两个相邻的栅槽之间的第一刻蚀孔和位于相邻的栅槽及伪栅槽之间的第二刻蚀孔，所述第一刻蚀孔和第二刻蚀孔与第二导电型的重掺杂第五半导体区的上表面接触，所述第二刻蚀孔的宽度大于所述第一刻蚀孔的宽度，所述第二接触孔与相邻伪栅槽的水平间距小于其与相邻栅槽的水平间距；
第五，以剩余绝缘介质层为掩膜版，将第一导电型的离子注入到所述第一刻蚀孔和第二刻蚀孔的下方，并通过退火形成第一导电型的重掺杂第六半导体区；
第六，以剩余绝缘介质层为掩膜版进行沟槽刻蚀，同步形成第一接触沟槽和第二接触沟槽；
第七，进行表面金属沉积，形成发射极电极；
第八，从第二导电型的轻掺杂半导体区下表面开始将其适度减薄以达到由器件耐压值所决定的目标厚度，然后在减薄后的第二导电型的轻掺杂半导体区底部通过离子注入及激活工艺形成第二半导体层及第一半导体层；
第九，在器件底部进行金属化，形成集电极。
对于本发明的IGBT器件，在器件关断时，尽管相邻栅槽与伪栅槽之间的第一导电型的第四半导体区内的空穴电流密度与现有技术的IGBT器件100相近，但本发明的栅槽与伪栅槽之间设有第二接触沟槽且第二接触沟槽有着更大的宽度和深度，其作用是缩短空穴电流在栅槽与伪栅槽之间的第一导电型的第四半导体区内的电流路径，抑制空穴电流对所述第一导电型的第四半导体区的电位抬升影响，进而抑制闩锁效应，增强IGBT的开关可靠性。此外，为了避免所述第二接触沟槽加宽之后的G-E电极短接风险，所述第二接触沟槽与相邻的栅槽之间的间距大于所述第二接触沟槽与相邻的伪栅槽之间的间距。另一方面，在传统的IGBT结构中，第一导电型的重掺杂第六半导体区与接触沟槽的侧壁和底部分别毗连接触；而在本发明的IGBT结构中，所述第二接触沟槽仅在其侧壁与第一导电型的重掺杂第六半导体区毗连接触，所述第二接触沟槽的底部深于第一导电型的重掺杂第六半导体区的结深并与下方的第一导电型的第四半导体区毗连接触，此设计的优势有以下四点：(1) 所述第一导电型的重掺杂第六半导体区与第二接触沟槽的侧壁毗连，并可以与第二接触沟槽内填充的发射极电极形成良好的欧姆接触，有利于抑制闩锁效应；（2）第一导电型的重掺杂第六半导体区的结深浅于所述第二接触沟槽的深度，一方面避免了深结的工艺困难，另一方面也避免了深结的掺杂杂质横向扩散大的问题对栅槽侧壁附近沟道掺杂浓度和阈值电压Vth的影响；（3）所述第二接触沟槽的底部与其下方的第一导电型的第四半导体区毗连接触，基于第一导电型的第四半导体区的掺杂浓度一般不高于1e18cm-3，此接触为第一导电型的肖特基接触，需要指出的是在IGBT正向导通、关断、耐压等各类工况条件下，由于下方的第一导电型的第四半导体区的电位略高于第二接触沟槽内填充的发射极电极电位，使得二者之间的第一导电型的肖特基结处于正向偏置状态，因此空穴电流从第一导电型的第四半导体区流向第二接触沟槽的路径中不存在肖特基势垒，即所述第一导电型的肖特基接触不会影响第二接触沟槽对空穴电流的收集作用；（4）进一步的，此发明的结构可以一并应用于逆导型RC-IGBT，当采用了本发明结构的逆导型RC-IGBT处于逆向导通状态时，第二接触沟槽内填充的发射极电极的电位高于其下方的第一导电型的第四半导体区的电位，即所述第一导电型的肖特基结处于反向偏置状态，因此，空穴电流从发射极电极反向注入到第一导电型的第四半导体区的路径中存在肖特基势垒，此肖特基势垒对空穴电流的注入有抑制作用，进而降低逆导型RC-IGBT的体二极管的阳极发射效率，减少反向恢复电荷，加快反向恢复速度。此外，本发明亦提供一种本发明的结构的制造方法，不需要额外增加掩膜版及其他制造成本。
综上所述，相对于传统技术的IGBT器件而言，本发明的IGBT器件可以在不影响器件能量损耗等性能指标及制造成本的基础上，提升器件抗闩锁能力。
附图说明
图1为一个现有技术的IGBT器件100的横截面结构示意图；
图2为本发明的第一实施例的IGBT器件200的横截面结构示意图；
图3为本发明的第二实施例的IGBT器件300的横截面结构示意图；
图4为本发明的第三实施例的IGBT器件400的横截面结构示意图；
图5为本发明的第四实施例的IGBT器件500的横截面结构示意图；
图6为本发明的第五实施例的IGBT器件600的横截面结构示意图；
图7为本发明的第六实施例的IGBT器件700的横截面结构示意图；
图8为本发明的第七实施例的IGBT器件800的横截面结构示意图；
图9-图16为本发明的第二实施例的IGBT器件300的一种制造方法。
具体实施方式
以下将对本发明的IGBT器件及其制造方法的实施方式予以具体的举例说明。
需要指出的是，在以下对本发明的IGBT器件及其制造方法的实施例的说明中，IGBT器件的半导体衬底被认为由硅（Si）材料构成。但是，该衬底亦可由其他任何适合IGBT制造的材料构成，如锗（Ge），碳化硅（SiC）等。在以下说明中，IGBT器件的电介质材料可由氧化硅（SiOx）构成。但其他电介质材料亦可被采用，如氮化硅（SixNy），氧化铝（AlxOy）,及氮氧化硅（SixNyOz）等。在以下说明中，半导体区的导电类型被分为p型（第一导电型）与n型（第二导电型）。一个p型导电的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（B）、铝（Al）、镓（Ga）等。一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（P）、砷（As）、碲（Sb）、硒（Se）、质子（H+）等。在以下说明中，重度掺杂的p型导电的半导体区被标记为p+区，重度掺杂的n型导电的半导体区被标记为n+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1 × 1019 cm-3 至1 × 1021 cm-3之间。在以下说明中，轻度掺杂的p型导电的半导体区被标记为p-区，轻度掺杂的n型导电的半导体区被标记为n-区。例如，在硅材料衬底中，若无特别指出，一个轻度掺杂的区域的杂质浓度一般在1 ×1012 cm-3 至1 × 1015 cm-3之间。此外，以下实施例将采用n型MOS沟道的IGBT器件予以说明，但需要指出的是本发明同样适用于p型MOS沟道的IGBT器件。
需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”是对应于参考图示的相对位置。具体实施中并不限制固定方向。
实施例1
图2所示为本发明的第一实施例的IGBT器件200的横截面结构示意图，IGBT器件200包括有发射极电极121、集电极122和栅电极123，所述集电极122上设有p型第一半导体层106，所述的p型第一半导体层106上设有n型第二半导体层105，所述的n型第二半导体层105上设有n-型第三半导体漂移区101，一个以上的栅槽110从所述的n-型第三半导体漂移区101的上表面延伸入所述的第三半导体漂移区101内，所述的栅槽110内设有栅电极123；所述的n-型第三半导体漂移区101内还设有一个以上的和所述的栅槽110平行并位于所述的栅槽110附近的伪栅槽210，所述的伪栅槽210内设有伪栅电极124，所述伪栅电极124可以与发射极电极121相连；所述的第三半导体漂移区101上设有p型第四半导体区102和电浮空的p型第七半导体区202，所述的p型第四半导体区102与栅槽110的一个侧壁毗连，所述的电浮空的p型第七半导体区202位于相邻的两个伪栅槽210之间，所述的p型第四半导体区102上设有n+型第五半导体区103，所述的n+型第五半导体区103与栅槽110的同一侧壁毗连，所述的p型第四半导体区102之上设有p+型第六半导体区104，所述的p+型第六半导体区104与所述第五半导体区103毗连；特别地，在相邻的两个栅槽110之间设有第一接触沟槽311，所述第一接触沟槽311内填充有发射极电极121，并与n+型第五半导体区103及p+型第六半导体区104毗连，在相邻的一个栅槽110与一个伪栅槽210之间设有第二接触沟槽312，所述第二接触沟槽内填充有发射极电极121，并与n+型第五半导体区103及p+型第六半导体区104毗连，所述第二接触沟槽312的宽度（“a”）和深度（“x”）分别大于所述第一接触沟槽311的宽度（“b”）和深度（“y”）。进一步的，所述第二接触沟槽312与相邻的伪栅槽210之间的水平间距（“c”）小于所述第二接触沟槽312与相邻的栅槽110之间的水平间距（“d”）。进一步的，所述第二接触沟槽312的底部低于所述p+型第六半导体区104的底部并且与p型第四半导体区102毗连。
现将IGBT器件200的工作原理解释如下。在器件200关断时，尽管相邻栅槽110与伪栅槽210之间的p型第四半导体区102内的空穴电流密度与现有技术的IGBT器件100相近，但本发明的栅槽110与伪栅槽210之间设有第二接触沟槽312且所述第二接触沟槽312有着更大的宽度和深度，其作用是缩短空穴电流在栅槽110与伪栅槽210之间的p型第四半导体区102内的电流路径，抑制空穴电流对所述p型第四半导体区102的电位抬升影响，进而抑制闩锁效应，增强IGBT的开关可靠性。此外，为了避免所述第二接触沟槽312加宽之后的G-E电极短接风险，所述第二接触沟槽312与相邻的栅槽110之间的间距大于所述第二接触沟槽312与相邻的伪栅槽210之间的间距。另一方面，在传统的IGBT结构中，p+型第六半导体区104与接触沟槽311的侧壁和底部分别毗连接触；而在本发明的IGBT结构中，所述第二接触沟槽312仅在其侧壁与p+型第六半导体区104毗连接触，所述第二接触沟槽312的底部深于p+型第六半导体区104的结深并与下方的p型第四半导体区102毗连接触，此设计的优势有以下几点：(1) 所述p+型第六半导体区104与第二接触沟槽312的侧壁毗连，并可以与第二接触沟槽312内填充的发射极电极121形成良好的欧姆接触，有利于抑制闩锁效应；（2）p+型第六半导体区104的结深浅于所述第二接触沟槽312的深度，一方面避免了深结的工艺困难，另一方面也避免了深结的掺杂杂质横向扩散大的问题对栅槽110侧壁附近沟道掺杂浓度和阈值电压Vth的影响；（3）所述第二接触沟槽312的底部与其下方的p型第四半导体区102毗连接触，基于p型第四半导体区102的掺杂浓度一般不高于1e18cm-3，此接触为p型肖特基接触，需要指出的是在IGBT正向导通、关断、耐压等各类工况条件下，由于下方的p型第四半导体区(102)的电位略高于第二接触沟槽312内填充的发射极电极121电位，使得二者之间的p型肖特基结处于正向偏置状态，因此空穴电流从p型第四半导体区102流向第二接触沟槽312的路径中不存在肖特基势垒，即所述p型肖特基接触不会影响第二接触沟槽312对空穴电流的收集作用。
根据所述IGBT器件200的工作原理，其相应的结构参数被设计如下。需指出的是，IGBT器件的结构参数与其额定电压有关。以下以一600V级别的IGBT为例，提供相应的结构设计参数。在此例中，IGBT器件200的n-型第三半导体漂移区101的厚度可以为40至80微米，掺杂浓度可以为5e13至5e14 cm-3。背部p型第一半导体区106的厚度可以为0.2至1微米，峰值掺杂浓度可以为5e16至1e18 cm-3。背部n型第二半导体区105厚度可以为1至30微米，峰值掺杂浓度可以为 1e15至5e16 cm-3。P型第四半导体区102距离硅表面的结深可以为1.5至4微米，峰值掺杂浓度可以为5e16至5e17 cm-3。栅槽110与伪栅槽210的沟槽深度可以为4至7微米，沟槽宽度可以为0.5至2.5微米。相邻沟槽之间的水平间距可以为0.5至4微米。此外，n+型第五半导体区103距离硅表面的结深可以为0.1至0.5微米。P+型第六半导体区104距离硅表面的结深可以为0.3至1微米。第一接触沟槽311的宽度“b”和深度“y”分别可以为0.2至3微米，和0.2至1微米。第二接触沟槽312的宽度“a”和深度“x”分别可以为0.3至3.5微米，和0.3至1.5微米。第二接触沟槽312距离相邻的栅槽110及伪栅槽210的水平间距“d”、“c”分别可以为0.1至0.5um，和0至0.4um。且满足：“a”>“b”, “c”<“d”, “x”>“y”。
实施例2
图3中所示为本发明的第二实施例的IGBT器件300的横截面结构示意图。需指出的是，在本实施例及本发明的后续实施例的图示中与上述图2中所示相同或相当的结构被赋予与之相同的符号，而这些符号的说明有可能不再复述。与第一实施例中所述器件200不同的是，在本实施例的器件300中，第一接触沟槽311的底部亦深于p+型第六半导体区104的底部并且与p型第四半导体区102毗连。较深的第一接触沟槽311亦有助于增强器件的抗闩锁能力。
实施例3
图4中所示为本发明的第三实施例的IGBT器件400的横截面结构示意图。与第二实施例中所述器件300不同的是，在本实施例的器件400中，底部集电极122之上设有相间排布的p型第一半导体区106与n+型第八半导体区107，即器件400是一个逆导型RC-IGBT器件。当器件400处于逆向导通状态时，第二接触沟槽312内填充的发射极电极121的电位高于其下方的p型第四半导体区102的电位，导致第二接触沟槽312与p型第四半导体区102之间的p型肖特基结处于反向偏置状态，因此，空穴电流从发射极电极121反向注入到p型第四半导体区102的路径中存在肖特基势垒，此肖特基势垒对空穴电流的注入有抑制作用，进而降低器件400的体二极管的阳极发射效率，减少反向恢复电荷，加快反向恢复速度。
实施例4
图5中所示为本发明的第四实施例的IGBT器件500的横截面结构示意图。与第二实施例中所述器件300不同的是，在本实施例的器件500中，第二接触沟槽312与附近的伪栅槽210的一个侧壁毗连。此设计可以降低第二接触沟槽312的深宽比，改善第二接触沟槽312内金属电极的填充性。
实施例5
图6中所示为本发明的第五实施例的IGBT器件600的横截面结构示意图。与第二实施例中所述器件300不同的是，在本实施例的器件600中，相邻的伪栅槽210之间的电浮空的p型第七半导体区202的结深比p型第四半导体区102更深。此设计有助于提升器件的耐压。
实施例6
图7中所示为本发明的第六实施例的IGBT器件700的横截面结构示意图。与第二实施例中所述器件300不同的是，在本实施例的器件700中，在n-型第三半导体漂移区101与p型第四半导体区102之间还设有n型第九半导体区203，所述n型第九半导体区203的峰值掺杂浓度在1e15-1e17cm-3,其作用是有助于在IGBT正向导通状态进一步降低器件的导通压降。
实施例7
图8中所示为本发明的第七实施例的IGBT器件800的横截面结构示意图。与第二实施例中所述器件300不同的是，在本实施例的器件800中，在栅槽110内部设有辅助电极224，所述辅助电极224位于栅电极123的下方并与栅电极123用氧化层等绝缘材料物理隔离，所述辅助电极224可以连接至发射极电极121。此设计的作用是有助于进一步降低IGBT的寄生栅电容和开关损耗。
此外，本发明亦提供实现所述第二实施例的IGBT器件300的一种制造方法。
首先，如图9所示，形成一个n-型半导体区101；
第二，如图10所示，在所述n-型半导体区101的上表面通过沟槽刻蚀、栅氧氧化、多晶硅回填、离子注入及退火等工艺形成栅槽110、伪栅槽210、p型第四半导体区102及p型第七半导体区202；
第三，如图11所示，在所述p型第四半导体区102的上表面通过离子注入及退火形成n+型的第五半导体区103，并在上表面沉积一层绝缘介质层112，所述绝缘介质层可以由二氧化硅材料构成；
第四，如图12所示，对绝缘介质层112进行掩膜版刻蚀，分别形成位于两个相邻的栅槽110之间的第一刻蚀孔411和位于相邻的一个栅槽110及一个伪栅槽210之间的第二刻蚀孔412，所述第一刻蚀孔411和第二刻蚀孔412与n+型第五半导体区103的上表面接触，特别地，所述第二刻蚀孔412的宽度（“a”）大于所述第一刻蚀孔411的宽度（“b”）,所述第二刻蚀孔412与相邻伪栅槽210的水平间距（“c”）小于其与相邻栅槽110的水平间距（“d”）；
第五，如图13所示，以剩余绝缘介质层112为掩膜版，将p型离子注入到所述第一刻蚀孔和第二刻蚀孔的下方，并通过退火形成p+型第六半导体区104；
第六，如图14所示，以剩余绝缘介质层112为掩膜版进行沟槽刻蚀，同步形成第一接触沟槽311和第二接触沟槽312，由于沟槽刻蚀的“负载效应”（loading effect），宽度更大的沟槽会在刻蚀中形成更深的沟槽深度，即实现所述第二接触沟槽312的深度（“x”）大于所述第一接触沟槽311的深度（“y”）,所述第一和第二接触沟槽在同步刻蚀中形成，因此不需要增加额外的掩膜版；
第七，如图15所示，进行表面金属沉积，形成发射极电极121；
第八，如图16所示，从n-型半导体区101下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度，然后在减薄后的n-型半导体区101底部通过离子注入及激活工艺形成第二半导体层105及第一半导体层106；
第九，在器件底部进行金属化，形成集电极122。
Claims (11)
1.一种功率半导体器件，所述的器件包括有发射极、集电极和栅电极，所述集电极上设有第一导电型的第一半导体层，所述的第一导电型的第一半导体层上设有第二导电型的第二半导体层，所述的第二导电型的第二半导体层上设有第二导电型的轻掺杂第三半导体漂移区；
所述的第二导电型的轻掺杂第三半导体漂移区内设有一个以上的从所述的第二导电型的轻掺杂第三半导体漂移区的上表面延伸入所述的第三半导体漂移区内的栅槽、一个以上的和所述的栅槽平行并位于所述的栅槽附近的伪栅槽、位于相邻的伪栅槽之间的电浮空的第一导电型的第七半导体区和位于栅槽侧的第一导电型的第四半导体区；所述的栅槽内设有栅电极，所述的伪栅槽内设有伪栅电极，所述伪栅电极与发射极电极相连；
所述的第一导电型的第四半导体区上设有第二导电型的重掺杂第五半导体区和第一导电型的重掺杂第六半导体区，所述的第二导电型的重掺杂第五半导体区与栅槽的同一侧壁毗连，所述的第一导电型的重掺杂第六半导体区与所述第五半导体区毗连；
位于所述的第二导电型的轻掺杂第三半导体漂移区上的绝缘介质层；
其特征在于，在相邻的两个栅槽之间设有第一接触沟槽，在所述的栅槽与伪栅槽之间设有第二接触沟槽，所述的发射极电极向下填充至所述第一接触沟槽和第二接触沟槽内，所述的第一接触沟槽和第二接触沟槽内分别和位于其侧的第一导电型的重掺杂第六半导体区与所述第五半导体区毗连，所述第二接触沟槽的宽度和深度分别大于所述第一接触沟槽的宽度和深度。
2.如权利要求1所述的一种功率半导体器件，其特征在于，所述第二接触沟槽与相邻的伪栅槽之间的水平间距小于所述第二接触沟槽与相邻的栅槽之间的水平间距。
3.如权利要求1所述的一种功率半导体器件，其特征在于，所述的第二接触沟槽的底部深于第一导电型的重掺杂第六半导体区的结深并与下方的第一导电型的第四半导体区毗连接触。
4.如权利要求1-3任一权利要求所述的一种功率半导体器件，其特征在于，所述第一接触沟槽的底部深于第一导电型的重掺杂第六半导体区的底部并且与下方的第一导电型的第四半导体区毗连。
5.如权利要求1-3任一权利要求所述的一种功率半导体器件，其特征在于，集电极之上设有相间排布的第一导电型的第一半导体区与第二导电型的重掺杂第八半导体区。
6.如权利要求1-3任一权利要求所述的一种功率半导体器件，其特征在于，第二接触沟槽与其侧的伪栅槽的侧壁毗连。
7.如权利要求1-3任一权利要求所述的一种功率半导体器件，其特征在于，相邻的伪栅槽之间的电浮空的第一导电型的第七半导体区的结深比第一导电型的第四半导体区更深。
8.如权利要求1-3任一权利要求所述的一种功率半导体器件，其特征在于，在第二导电型的轻掺杂第三半导体漂移区与第一导电型的第四半导体区之间还设有第二导电型的第九半导体区。
9.如权利要求1-3任一权利要求所述的一种功率半导体器件，其特征在于，在栅槽内部设有辅助电极，所述辅助电极位于栅电极的下方并与栅电极隔离。
10.如权利要求9所述的一种功率半导体器件，其特征在于，所述辅助电极连接至发射极电极。
11.如权利要求1所述的一种功率半导体器件的制造方法，其特征在于，所述制造方法包括如下步骤：
第一，形成一个第二导电型的轻掺杂半导体区；
第二，在所述第二导电型的轻掺杂半导体区的上表面形成栅槽、伪栅槽、第一导电型的第四半导体区及第一导电型的第七半导体区；
第三，在所述第一导电型的第四半导体区的上表面通过离子注入及退火形成第二导电型的重掺杂的第五半导体区，并在上表面沉积一层绝缘介质层；
第四，对绝缘介质层进行掩膜版刻蚀，分别形成位于两个相邻的栅槽之间的第一刻蚀孔和位于相邻的栅槽及伪栅槽之间的第二刻蚀孔，所述第一刻蚀孔和第二刻蚀孔与第二导电型的重掺杂第五半导体区的上表面接触，所述第二刻蚀孔的宽度大于所述第一刻蚀孔的宽度，所述第二刻蚀孔与相邻伪栅槽的水平间距小于其与相邻栅槽的水平间距；
第五，以剩余绝缘介质层为掩膜版，将第一导电型的离子注入到所述第一刻蚀孔和第二刻蚀孔的下方，并通过退火形成第一导电型的重掺杂第六半导体区；
第六，以剩余绝缘介质层为掩膜版进行沟槽刻蚀，同步形成第一接触沟槽和第二接触沟槽；
第七，进行表面金属沉积，形成发射极；
第八，从第二导电型的轻掺杂半导体区下表面开始将其适度减薄以达到由器件耐压值所决定的目标厚度，然后在减薄后的第二导电型的轻掺杂半导体区底部通过离子注入及激活工艺形成第二半导体层及第一半导体层；
第九，在器件底部进行金属化，形成集电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310672338.0A CN116404039B (zh) | 2023-06-08 | 2023-06-08 | 一种功率半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310672338.0A CN116404039B (zh) | 2023-06-08 | 2023-06-08 | 一种功率半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116404039A true CN116404039A (zh) | 2023-07-07 |
| CN116404039B CN116404039B (zh) | 2023-10-31 |
Family
ID=87014635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310672338.0A Active CN116404039B (zh) | 2023-06-08 | 2023-06-08 | 一种功率半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116404039B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117747672A (zh) * | 2024-02-20 | 2024-03-22 | 深圳市威兆半导体股份有限公司 | Sgt器件及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1788634A1 (en) * | 2005-11-16 | 2007-05-23 | Forschungsverbund Berlin e.V. | Field effect transistor and method for manufactoring the same |
| CN102354707A (zh) * | 2011-10-26 | 2012-02-15 | 电子科技大学 | 一种抗闩锁效应的绝缘栅双极型晶体管 |
| CN103247681A (zh) * | 2012-02-02 | 2013-08-14 | 万国半导体股份有限公司 | 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet |
| US20170154965A1 (en) * | 2015-11-27 | 2017-06-01 | Infineon Technologies Austria Ag | Semiconductor Device |
| CN116093162A (zh) * | 2023-03-02 | 2023-05-09 | 安建科技有限公司 | 屏蔽栅沟槽型场效应管及其制造方法 |
-
2023
- 2023-06-08 CN CN202310672338.0A patent/CN116404039B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1788634A1 (en) * | 2005-11-16 | 2007-05-23 | Forschungsverbund Berlin e.V. | Field effect transistor and method for manufactoring the same |
| CN102354707A (zh) * | 2011-10-26 | 2012-02-15 | 电子科技大学 | 一种抗闩锁效应的绝缘栅双极型晶体管 |
| CN103247681A (zh) * | 2012-02-02 | 2013-08-14 | 万国半导体股份有限公司 | 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet |
| US20170154965A1 (en) * | 2015-11-27 | 2017-06-01 | Infineon Technologies Austria Ag | Semiconductor Device |
| CN116093162A (zh) * | 2023-03-02 | 2023-05-09 | 安建科技有限公司 | 屏蔽栅沟槽型场效应管及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117747672A (zh) * | 2024-02-20 | 2024-03-22 | 深圳市威兆半导体股份有限公司 | Sgt器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116404039B (zh) | 2023-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20160197143A1 (en) | Semiconductor device and method for manufacturing the semiconductor device | |
| CN215377412U (zh) | 功率半导体器件 | |
| CN109713037B (zh) | 一种绝缘栅双极性晶体管器件及其制备方法 | |
| CN109065621B (zh) | 一种绝缘栅双极晶体管及其制备方法 | |
| CN110600537B (zh) | 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 | |
| CN106997899B (zh) | 一种igbt器件及其制备方法 | |
| US20230290890A1 (en) | Electron extraction type free-wheeling diode device and preparation method thereof | |
| CN109860284B (zh) | 一种逆导型绝缘栅双极性晶体管结构及其制备方法 | |
| CN114551589B (zh) | 一种功率半导体器件及其制备方法 | |
| CN109166917B (zh) | 一种平面型绝缘栅双极晶体管及其制备方法 | |
| CN116404039B (zh) | 一种功率半导体器件及其制造方法 | |
| CN114784108A (zh) | 一种集成结势垒肖特基二极管的平面栅SiC MOSFET及其制作方法 | |
| CN115360231A (zh) | 低回滞电压的逆导型绝缘栅双极型晶体管及其制备工艺 | |
| CN111834449A (zh) | 一种具有背面双mos结构的快速关断rc-igbt器件 | |
| US10692995B2 (en) | Insulated-gate bipolar transistor structure and method for manufacturing the same | |
| US11264475B2 (en) | Semiconductor device having a gate electrode formed in a trench structure | |
| US20220352315A1 (en) | Semiconductor device and method for producing same | |
| CN110504314B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN111725306B (zh) | 一种沟槽型功率半导体器件及其制造方法 | |
| CN110504313B (zh) | 一种横向沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN107634094B (zh) | 一种绝缘栅双极性晶体管结构及其制造方法 | |
| CN113838918B (zh) | 具有载流子浓度增强的超结igbt器件结构及制作方法 | |
| US11967631B1 (en) | Power semiconductor device and manufacturing method thereof | |
| CN110504315B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| EP4042484A1 (en) | Semiconductor device and method for producing same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |