JP2013120809A - 半導体装置及びそれを用いた電力変換装置 - Google Patents

半導体装置及びそれを用いた電力変換装置 Download PDF

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Abstract

【課題】スイッチングノイズを低減すると共に、歩留まり低下を抑制できる半導体装置を提供する。
【解決手段】トレンチゲートＴＧが設けられる第一領域と、ｐ型ウェル層ＰＷが設けられる第２領域との間に電位が固定されたダミーゲートＤＧを形成する。
【選択図】 図１

Description

本発明は、半導体装置とそれを用いた電力変換装置に係り、特に電力用半導体装置の安定動作に好適な半導体素子構造に関する。
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、ゲート電極に加える電圧でコレクタ電極とエミッタ電極の間に流す電流を制御するスイッチング素子である。制御できる電力は数十ワットから数十万ワットに及び、スイッチング周波数も数十ヘルツから百ヘルツ超と幅広い。この特徴を生かして、エアコンや電子レンジなどの家庭用の省電力機器から、電気自動車や鉄道、製鉄所用のインバータまで広く使われている。
図１９は、特許文献１に記載されている従来のＩＧＢＴ断面構造を示す。コレクタ電極ＣＯＬに接してホールエミッタ層ＰＥが形成され、さらにｎ型バッファ層ＮＢとｎ型ドリフト層ＮＤが順次形成されている。ｎ型ドリフト層ＮＤ内にトレンチゲートＴＧが形成されており、このトレンチゲートＴＧによってメインセルＭＲとダミーセルＤＲが区分けされている。メインセルＭＲのトレンチゲートの間にはエミッタ電極ＥＭＴと接してｐ型ベース層ＰＢが形成されており、ダミーセルＤＲのトレンチゲートの間にはｐ型ウェル層ＰＷが形成されている。表面は絶縁膜によって被膜されているが、ｐ型ウェル層ＰＷの電位を固定する目的から、図１９に示されない位置で、ｐ型ウェル層ＰＷにもエミッタ電極ＥＭＴが配設されている。ただし、ｐ型ウェル層ＰＷ上に配設されるエミッタ電極ＥＭＴの密度は十分小さく、ｐ型ウェル層ＰＷとエミッタ電極ＥＭＴとの間の抵抗は等価的に十分大きくなっている。このようなＩＧＢＴでは、コレクタ電極ＣＯＬからエミッタ電極ＥＭＴに向かうホールに対し、メインセルＭＲが十分に狭い電流通路を形成する。このため、エミッタ電極ＥＭＴへのホールの排出が制限され、これによりエミッタ電極ＥＭＴからｎ型ドリフト層ＮＤへの電子の注入効率が向上し、ｎ型ドリフト層ＮＤの伝導度変調が促進され、低オン電圧を実現できる。
図２０は特許文献２に記載されているＩＧＢＴの断面構造を示す。このＩＧＢＴの特徴は、ｎ型ドリフト層ＮＤ内にトレンチゲートＴＧ及びダミーゲートＤＧが形成されており、ダミーゲートＤＧにエミッタ電極ＥＭＴが接続されていることである。この構造では、出力容量や帰還容量の変動量の低減が図られている。
特開２００４−１５３１１２号公報 特開２００９−２７７７９２号公報
図１９に示したＩＧＢＴではスイッチングの際、ｐ型ウェル層ＰＷに蓄積されたホールによりｐ型ウェル層ＰＷの電位が変動するため、コレクタ・エミッタ間の電圧変化率（ｄＶ／ｄｔ）が大きく、過大なスイッチングノイズが発生するという不都合が生じる。また、図２０に示したＩＧＢＴでは、スイッチング時にｐ型ウェル層ＰＷの電位が変動してもダミーゲートＤＧがトレンチゲートＴＧ周辺の電位を固定するため、スイッチングノイズを低減できるが、ダミーゲートＤＧの本数が多いため、製造途中で異物などが発生すると歩留まりが大幅に低下するという不都合が生じる。
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、スイッチングノイズを低減でき、歩留まりの低下を抑制できる半導体装置を提供することである。
上記課題を解決するための手段は次のとおりである。
（１）本発明の半導体装置は、半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層に接する前記第１導電型の第２半導体層と、前記第２半導体層に接する第２導電型の第３半導体層と、前記半導体基板において互いに隣接する第１領域及び第２領域と、を備え、前記第１領域において、前記第１導電型の第５半導体層と、前記第５半導体層を取り囲むように形成された前記第２導電型の第６半導体層と、前記第１半導体層と前記第６半導体層との間に形成された前記第１導電型の第７半導体層と、を備え、前記第２領域において、前記第１半導体層と接する前記第２導電型の第４半導体層を備え、前記第１領域内において、前記第５半導体層、前記第６半導体層及び前記第７半導体層の各表面上に設けられる第１トレンチゲートと、前記第１領域と前記第２領域との間に設けられる第２トレンチゲートと、前記第３半導体層に電気的に接続される第１電極と、前記第５半導体層及び前記第６半導体層に電気的に接続される第２電極と、を備え、前記第２トレンチゲートは、前記第２電極と電気的に接続されている。
（２）（１）における前記第２領域において、前記第２トレンチゲートは前記第４半導体層と接しており、前記第４半導体層は前記第２トレンチゲートよりも深くする。
（３）（１）における前記第２領域において、前記第２トレンチゲートは前記第１半導体層と接する。
（４）（１）において、前記第２領域の幅を前記第１領域の幅よりも広くする。
（５）（１）において、前記第２領域の幅を前記第１領域の幅よりも狭くする。
（６）（１）において、前記第２トレンチゲートの幅を前記第１トレンチゲートの幅よりも広くする。
（７）（１）において、前記第２トレンチゲートの底部に前記第４半導体層を形成する。
（８）（１）において、前記第２トレンチゲートのゲート絶縁膜の厚さを、前記第１トレンチゲートのゲート絶縁膜よりも厚くする。
（９）（１）において、前記第７半導体層の不純物濃度を、前記第２トレンチゲートから前記第１トレンチゲートに向けて低くなるようにする。
（１０）（１）において、前記第２トレンチゲートのゲート電極が前記第２領域上に延在させ、前記第２領域上において前記ゲート電極と前記第２電極を電気的に接続する。
（１１）（１）において、前記第２トレンチゲートの深さを前記第１トレンチゲートよりも深くする。
（１２）本発明の半導体装置は、半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層に接する前記第１導電型の第２半導体層と、前記第２半導体層に接する第２導電型の第３半導体層と、前記半導体基板において互いに隣接する第１領域及び第２領域と、を備え、前記第１領域において、前記第１導電型の第５半導体層と、前記第５半導体層を取り囲むように形成された前記第２導電型の第６半導体層と、を備え、前記第２領域において、前記第１半導体層と接する前記第２導電型の第４半導体層を備え、前記第１領域内において、前記第５半導体層及び前記第６半導体層の各表面上に設けられる第１トレンチゲートと、前記第１領域と前記第２領域との間に設けられる第２トレンチゲートと、前記第３半導体層に電気的に接続される第１電極と、前記第５半導体層及び前記第６半導体層に電気的に接続される第２電極と、を備え、前記第２トレンチゲートは、前記第２電極と電気的に接続され、前記第６半導体層の幅は１.５μｍ以下である。
（１３）本発明の半導体装置は、半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層に接する前記第１導電型の第２半導体層と、前記第２半導体層に接する第２導電型の第３半導体層と、前記半導体基板において互いに隣接する第１領域及び第２領域と、を備え、前記第１領域において、前記第１導電型の第５半導体層と、前記第５半導体層を取り囲むように形成された前記第２導電型の第６半導体層と、前記第１半導体層と前記第６半導体層との間に形成された前記第１導電型の第７半導体層と、を備え、前記第２領域において、前記第１半導体層と接する前記第２導電型の第４半導体層を備え、前記第１領域内において、前記第５半導体層、前記第６半導体層及び前記第７半導体層の各表面上に設けられる一対の第１トレンチゲートと、前記第１領域と前記第２領域との間に設けられる第２トレンチゲートと、前記第３半導体層に電気的に接続される第１電極と、前記第５半導体層及び前記第６半導体層に電気的に接続される第２電極と、を備え、前記第２トレンチゲートは、前記第２電極よりも高い電位に固定される。
（１４）（１３）において、前記第１トレンチゲートと前記第２トレンチゲートとの間に、前記第１半導体層の少なくとも一部が位置している。
なお、上記した以外の本発明の特徴は、本願明細書全体の記載または図面から明らかにされる。
本発明によれば、ダミーゲートとなる第２トレンチゲートが第１トレンチゲート周辺の電位を固定するためスイッチングノイズを低減できる。さらに、ダミーゲート本数を低減できるので、製造歩留まりの低下を抑制できる。
本発明のその他の効果については、明細書全体の記載から明らかにされる。
本発明の実施例１に係る半導体装置の要部構成を示す断面図である。 本発明の実施例１に係る半導体装置の平面図である。 本発明の実施例１に係る半導体装置の製造工程を示す断面図である。 本発明の実施例２に係る半導体装置の要部構成を示す断面図である。 本発明の実施例３に係る半導体装置の要部構成を示す断面図である。 本発明の実施例４に係る半導体装置の要部構成を示す断面図である。 本発明の実施例４に係る半導体装置の不純物濃度分布の一例を示すグラフである。 本発明の実施例４に係る半導体装置の製造工程を示す断面図である。 本発明の実施例５に係る半導体装置の要部構成を示す断面図である。 本発明の実施例６に係る半導体装置の要部構成を示す断面図である。 本発明の実施例６に係る半導体装置の製造工程を示す断面図である。 本発明の実施例７に係る半導体装置の平面図である。 本発明の実施例７に係る半導体装置の要部構成を示す断面図である。 本発明の実施例８に係る半導体装置の平面図である。 本発明の実施例８に係る半導体装置の要部構成を示す断面図である。 本発明の実施例８に係る半導体装置の製造工程を示す断面図である。 本発明の実施例９に係る電力変換装置の回路構成図である。 本発明の実施例１０に係る半導体装置の要部構成を示す断面図である。 第１の従来型半導体装置の要部構成を示す断面図である。 第２の従来型半導体装置の要部構成を示す断面図である。
本発明の実施例について図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
図２は本発明の実施例１に係る半導体装置（ＩＧＢＴ）の平面図を示す。一つのセルＣＥＬが上下左右に規則的に配置されており、セル内にトレンチゲートＴＧ及びトレンチゲートＴＧを挟む一対のダミーゲートＤＧが形成されている。一つのセルはダミーゲートＤＧによって２つの領域、すなわちトレンチゲートＴＧを含む第１領域と、トレンチゲートを含まない第２領域に区分けされており、第１領域の幅をＷＭ、第２領域の幅をＷＤとすると、ＷＭ＜ＷＤの関係が成立する。トレンチゲートＴＧはゲート線ＧＬと接続され、ダミーゲートＤＧはセルの上下端においてコンタクトホールＣＮＴを介してエミッタ電極と接続されている。
図１は図２中Ａ−Ａ′断面図を示す。コレクタ電極ＣＯＬに接してホールエミッタ層ＰＥが形成されており、さらに、ホールエミッタ層ＰＥよりも低不純物濃度のｎ型バッファ層ＮＢと、ｎ型バッファ層ＮＢよりも低不純物濃度のｎ型ドリフト層ＮＤが順次形成されている。ｎ型ドリフト層ＮＤ内にトレンチゲートＴＧ及びトレンチゲートＴＧを挟むように一対のダミーゲートＤＧが形成されており、ゲート酸化膜ＧＯＸを介してゲート電極が埋め込まれている。一つのセルはダミーゲートＤＧによって第１領域と第２領域に区分けされる。第１領域においては、トレンチゲートＴＧとダミーゲートＤＧとの間にエミッタ電極ＥＭＴと接して、ｎ型ドリフト層ＮＤよりも高不純物濃度のｐ型ベース層ＰＢ、及びｐ型ベース層ＰＢよりも高不純物濃度のｎ型ソース層ＮＳが形成されている。さらに、ｐ型ベース層ＰＢとｎ型ドリフト層ＮＤの間に、ｐ型ベース層ＰＢよりも低不純物濃度でありｎ型ドリフト層ＮＤよりも高不純物濃度のｎ型電荷障壁層ＨＢが形成されている。第２領域においては、ダミーゲートＤＧの間に、ｎ型ドリフト層ＮＤよりも高不純物濃度のｐ型ウェル層ＰＷが形成されており、層間絶縁膜ＩＮＴによってエミッタ電極ＥＭＴと絶縁されている。ここで、ｎ型電荷障壁層ＨＢは、ホールエミッタ層ＰＥからｎ型ドリフト層ＮＤに注入されたホールが、ｐ型ベース層ＰＢを通ってエミッタ電極ＥＭＴへ排出されることを抑制し、ｎ型ドリフト層ＮＤ内におけるホールの蓄積を促進する。これにより、ＩＧＢＴのオン電圧が低減される。
図３を用いて実施例１の半導体装置の製造方法を説明する。まず始めに、公知のイオン打ち込みによりＳｉ基板（厚さ約３５０ｎｍ）の一方の表面にリンイオンを打ち込み深さ約２０μｍのｎ型バッファ層ＮＢを形成し、Ｓｉ基板の他方の表面にボロンイオンを打ち込み深さ約１０μｍのｐ型ウェル層ＰＷを形成する（図３（ａ））。次に、公知のドライエッチング法により深さ約５μｍの溝を形成し、公知の熱アニールによりゲート絶縁膜（膜厚約１００ｎｍ）を形成する。その後、公知のＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜を埋め込み、トレンチゲートＴＧ及びダミーゲートＤＧを形成する（図３（ｂ））。公知のイオン打ち込みにより、リンイオン、ボロンイオンを順次打ち込み、ｎ型電荷障壁層ＨＢ（層厚約２μｍ）及びｐ型ベース層ＰＢ（層厚約３μｍ）を形成し、さらにヒ素イオンを打ち込み深さ約１μｍのｎ型ソース層ＮＳを形成する（図３（ｃ））。酸化シリコン膜からなる層間絶縁膜ＩＮＴ（膜厚約１μｍ）を形成した後、公知のホトエッチング法によりコンタクトホールを形成する（図３（ｄ））。公知のイオン打ち込みによりホールエミッタ層ＰＥを形成した後、エミッタ電極ＥＭＴ及びコレクタ電極ＣＯＬを形成し図１の構造を得る。
本実施例に依れば、ダミーゲートＤＧがトレンチゲートＴＧを挟むように形成されており、スイッチング時にｐ型ウェル層ＰＷの電位が変動してもダミーゲートＤＧがトレンチゲートＴＧ周辺の電位を固定するためスイッチングノイズを低減できる。さらにダミーゲートＤＧの本数は１セルあたりのゲートの本数は、トレンチゲートとダミーゲートを合わせて３本しかないため、製造途中の異物などによる歩留まりの低下を抑制できる。本実施例に依れば、第１領域の幅ＷＭは、第２領域の幅ＷＤよりも狭いため、飽和電流を小さくでき十分な短絡耐量を確保できる。また、本実施例では、深さ約５μｍのダミーゲートＤＧに対し、深さ約１０μｍのｐ型ウェル層ＰＷを形成しているため、ダミーゲート底部の電界集中を緩和できる。これにより、耐圧やゲート酸化膜の信頼性、宇宙線耐量を向上できる。
本発明の第２の実施例における半導体装置（ＩＧＢＴ）の平面図は図２と同様である。本実施例における図２中Ａ−Ａ′断面図を図４に示す。図４が図１と異なるのは、耐圧を大きく低下させない程度にｐ型ウェル層ＰＷをダミーゲートＤＧから離してあり、ダミーゲートＤＧの側面は主にｎ型ドリフト層ＮＤと接している点である。本実施例に依れば、ｐ型ウェル層ＰＷがダミーゲートＤＧから離れているため、ダミーゲートＤＧの電位がｐ型ウェル層ＰＷの電位の影響を受けにくくなり、トレンチゲートＴＧの電位が安定しスイッチングノイズを更に低減できる。また、本実施例に依れば、ダミーゲートＤＧの側面は主にｎ型ドリフト層ＮＤと接しているため、ダミーゲートＤＧ−コレクタ電極ＣＯＬ間の容量が大きい。このため、スイッチング時にリンギングが発生した場合、コレクタ電極ＣＯＬからダミーゲートＤＧを介してエミッタ電極ＥＭＴに流れる電流成分が大きくなる。ダミーゲートＤＧはポリシリコンで形成されているため、その抵抗によりリンギングの減衰時間を短くできる。
本発明の第３の実施例における半導体装置（ＩＧＢＴ）の平面図は図２と同様である。本実施例における図２中Ａ−Ａ′断面図を図５に示す。図５では、トレンチゲートＴＧとダミーゲートＤＧとの間隔を図１よりも狭くしている。これにより、ｎ型電荷障壁層ＨＢを形成しなくてもｎ型ドリフト層ＮＤの伝導度変調を促進でき、低オン電圧を実現できる。伝導度変調を促進させるために、トレンチゲートＴＧとダミーゲートＤＧとの間隔は１.５μｍ以下とすることが望ましい。これにより、ｎ型電荷障壁層ＨＢと同様に、ホールの蓄積が促進される。また、本実施例では、ｎ型電荷障壁層ＨＢを形成しないためｐ型ベース層ＰＢの不純物濃度の制御が容易となり、しきい値電圧のばらつきを低減できる。
本発明の第４の実施例における半導体装置（ＩＧＢＴ）の平面図は図２と同様である。本実施例における図２中Ａ−Ａ′断面図を図６に示す。図６が図１と異なるのは、ダミーゲートＤＧの幅がトレンチゲートＴＧの幅よりも広い点と、ｎ型電荷障壁層ＨＢがダミーゲートＤＧからの拡散により形成してある点である。図７は、図６中Ｘ−Ｘ′断面でのｎ型電荷障壁層ＨＢの不純物濃度分布を示す。不純物濃度はダミーゲートＤＧの近傍で１×１０18cm-3、トレンチゲートＴＧの近傍で１×１０15cm-3である。
図８を用いて実施例４の半導体装置の製造方法を説明する。まず始めに、公知のイオン打ち込みによりＳｉ基板（厚さ約３５０ｎｍ）の一方の表面にリンイオンを打ち込み深さ約２０μｍのｎ型バッファ層ＮＢを形成し、Ｓｉ基板の他方の表面にボロンイオンを打ち込み深さ約１０μｍのｐ型ウェル層ＰＷを形成する（図８（ａ））。次に、公知のドライエッチング法により深さ約５μｍの溝ＴＲを形成する。この時、ダミーゲート部の幅はトレンチゲート部の幅よりも広くする（図８（ｂ））。公知の熱アニールによりゲート絶縁膜（膜厚約１００ｎｍ）を形成した後、イオン打ち込みによりダミーゲートの底部にリンイオンを打ち込む。さらに熱アニールによりリンイオンをトレンチゲート部に拡散させｎ型電荷障壁層ＨＢを形成する（図８（ｃ））。公知のＣＶＤ法によりポリシリコン膜を埋め込み、トレンチゲートＴＧ及びダミーゲートＤＧを形成した後、公知のイオン打ち込みにより、ボロンイオン、ヒ素イオンを順次打ち込み、深さ約３μｍのｐ型ベース層ＰＢ及び深さ約１μｍのｎ型ソース層ＮＳを形成する（図８（ｄ））。その後は、実施例１と同様に、酸化シリコン膜からなる層間絶縁膜ＩＮＴ（膜厚約１μｍ）、ホールエミッタ層ＰＥ、エミッタ電極ＥＭＴ及びコレクタ電極ＣＯＬを形成し図６の構造を得る。
本実施例に依れば、ダミーゲートＤＧからの拡散によりｎ型電荷障壁層ＨＢを形成するため、ダミーゲートＤＧ近傍におけるｎ型電荷障壁層ＨＢの不純物濃度を高くでき、トレンチゲートＴＧ近傍におけるｎ型電荷障壁層ＨＢの不純物濃度を低くできる。これにより、伝導度変調を損なうことなく帰還容量を低減できる。帰還容量低減のため、トレンチゲート近傍のｎ型電荷障壁層ＨＢの不純物濃度は１×１０16cm-3以下であることが望ましい。本実施例に依れば、ダミーゲートＤＧの幅をトレンチゲートＴＧの幅よりも広くしており、マスクの合わせずれが起こってもｐ型ウェル層ＰＷをダミーゲートＤＧに接触させやすく、耐圧を安定させることができる。さらに、本実施例ではｐ型ウェル層ＰＷがダミーゲートＤＧの底部にも形成されているため、より耐圧を安定させることができる。
本発明の第５の実施例における半導体装置（ＩＧＢＴ）の平面図は図２と同様である。本実施例における図２中Ａ−Ａ′断面図を図９に示す。図９は図６と類似の構造であり、ダミーゲートＤＧがトレンチゲートＴＧよりも深い点が異なる。本実施例に依れば、ダミーゲートＤＧがトレンチゲートＴＧよりも深いため、ｎ型電荷障壁層ＨＢはトレンチゲートＴＧの下方に形成される。このため、実施例４よりも帰還容量を低減できる。なお、本実施例では、トレンチゲート近傍のｎ型電荷障壁層ＨＢの不純物濃度を５×１０16cm-3以下としても帰還容量の低減効果を得ることができる。
本発明の第６の実施例における半導体装置（ＩＧＢＴ）の平面図は図２と同様である。本実施例における図２中Ａ−Ａ′断面図を図１０に示す。図１０が図１と異なるのは、ダミーゲートのゲート酸化膜ＤＯＸがトレンチゲートのゲート酸化膜ＧＯＸよりも厚い点である。
図１１を用いて実施例６の半導体装置の製造方法を説明する。まず始めに、公知のイオン打ち込みによりＳｉ基板（厚さ約３５０ｎｍ）の一方の表面にリンイオンを打ち込み深さ約２０μｍのｎ型バッファ層ＮＢを形成し、Ｓｉ基板の他方の表面にボロンイオンを打ち込み深さ約１０μｍのｐ型ウェル層ＰＷを形成する（図１１（ａ））。次に、公知のドライエッチング法により深さ約５μｍの溝ＴＲを形成し、公知の熱アニールによりゲート絶縁膜（膜厚約１００ｎｍ）を形成する。さらに、公知のホトエッチング法により、トレンチゲート部のゲート絶縁膜を除去する（図１１（ｂ））。その後、公知の熱アニールによりトレンチゲート部には膜厚約１００ｎｍのゲート酸化膜ＧＯＸ、ダミーゲート部には膜厚約２００ｎｍのゲート酸化膜ＤＯＸを形成する（図１１（ｃ））。公知のＣＶＤ法によりポリシリコン膜を埋め込み、トレンチゲートＴＧ及びダミーゲートＤＧを形成する。その後、公知のイオン打ち込みにより、リンイオン、ボロンイオンを順次打ち込み、ｎ型電荷障壁層ＨＢ（層厚約２μｍ）及びｐ型ベース層ＰＢ（層厚約３μｍ）を形成し、さらにヒ素イオンを打ち込み深さ約１μｍのｎ型ソース層ＮＳを形成する（図１１（ｄ））。その後は、実施例１と同様に、酸化シリコン膜からなる層間絶縁膜ＩＮＴ（膜厚約１μｍ）、ホールエミッタ層ＰＥ、エミッタ電極ＥＭＴ及びコレクタ電極ＣＯＬを形成し図１０の構造を得る。
本実施例に依れば、ダミーゲートのゲート酸化膜ＤＯＸがトレンチゲートのゲート酸化膜ＧＯＸよりも厚い。このため、スイッチング時にｐ型ウェル層ＰＷの電位が変動し、ダミーゲートのゲート酸化膜ＤＯＸに過電圧が印加された場合においても、ゲート酸化膜が絶縁破壊を起こすことはなく、半導体装置の信頼性を向上させることができる。
本発明の実施例７に係る半導体装置（ＩＧＢＴ）の平面図を図１２に示す。図１２が図２と異なるのは、ダミーゲートＤＧとエミッタ電極ＥＭＴとのコンタクトホールＣＮＴが第２領域上に形成されている点である。本実施例における図１２中Ｂ−Ｂ′断面図を図１３に示す。ダミーゲート内のポリシリコン膜が第２領域に延在しており、第２領域上において、エミッタ電極ＥＭＴと接触している。本実施例に依れば、セルの上下端においてダミーゲートＤＧとエミッタ電極ＥＭＴが接続される場合よりもポリシリコン膜の抵抗を小さくできる。これにより、ｐ型ウェル層ＰＷの電位が変動してもダミーゲートＤＧの電位は変動しにくくなり、トレンチゲートＴＧの電位が安定しスイッチングノイズを低減できる。
本発明の実施８に係る半導体装置の平面図を図１４に示す。一つのセルＣＥＬが上下左右に規則的に配置されており、セル内に一対のトレンチゲートＴＧ及びトレンチゲートＴＧを挟む一対のダミーゲートＤＧが形成されている。一つのセルはダミーゲートＤＧによって２つの領域、すなわちトレンチゲートＴＧを含む第１領域と、トレンチゲートを含まない第２領域に区分けされており、第１領域の幅をＷＭ、第２領域の幅をＷＤとすると、ＷＭ＞ＷＤの関係が成立する。トレンチゲートＴＧはセルの上下端においてコンタクトホールＣＮＴを介してエミッタ電極と接続され、ダミーゲートＤＧはゲート線ＧＬと接続され＋１５Ｖの電位に固定されている。
図１５は図１４中Ｃ−Ｃ′断面図を示す。コレクタ電極ＣＯＬに接してホールエミッタ層ＰＥが形成されており、さらにｎ型バッファ層ＮＢとｎ型ドリフト層ＮＤが順次形成されている。ｎ型ドリフト層ＮＤ内に一対のトレンチゲートＴＧ及び、一対のトレンチゲートＴＧを挟むように一対のダミーゲートＤＧが形成されており、ゲート酸化膜ＧＯＸを介してゲート電極が埋め込まれている。一つのセルはダミーゲートＤＧによって第１領域と第２領域に区分けされる。第１領域においては、一対のトレンチゲートＴＧの間にエミッタ電極ＥＭＴと接してｐ型ベース層ＰＢ及びｎ型ソース層ＮＳが形成されている。第２領域においては、ダミーゲートＤＧの間にｐ型ウェル層ＰＷが形成されており、層間絶縁膜ＩＮＴによってエミッタ電極ＥＭＴと絶縁されている。
図１６を用いて実施例８の半導体装置の製造方法を説明する。まず始めに、公知のイオン打ち込みによりＳｉ基板（厚さ約３５０ｎｍ）の一方の表面にリンイオンを打ち込み深さ約２０μｍのｎ型バッファ層ＮＢを形成し、Ｓｉ基板の他方の表面にボロンイオンを打ち込み深さ約１０μｍのｐ型ウェル層ＰＷを形成する（図１６（ａ））。次に、公知のドライエッチング法により深さ約５μｍの溝を形成し、公知の熱アニールによりゲート絶縁膜（膜厚約１００ｎｍ）を形成する。その後、公知のＣＶＤ法によりポリシリコン膜を埋め込み、トレンチゲートＴＧ及びダミーゲートＤＧを形成する（図１６（ｂ））。公知のイオン打ち込みにより、ボロンイオン、ヒ素イオンを順次打ち込み、深さ約３μｍのｐ型ベース層ＰＢ及び深さ約１μｍのｎ型ソース層ＮＳを形成する（図１６（ｃ））。酸化シリコン膜からなる層間絶縁膜ＩＮＴ（膜厚約１μｍ）を形成した後、公知のホトエッチング法によりコンタクトホールを形成する（図１６（ｄ））。公知のイオン打ち込みによりホールエミッタ層ＰＥを形成した後、エミッタ電極ＥＭＴ及びコレクタ電極ＣＯＬを形成し図１５の構造を得る。
本実施例に依れば、ダミーゲートの電位を＋１５Ｖに固定してあるため、スイッチング時に、ｐ型ウェル層ＰＷの電位が変動しても、ダミーゲートのゲート絶縁膜に過電圧が印加されることはなく、半導体装置の信頼性を向上させることができる。また、本実施例では、トレンチゲートＴＧとダミーゲートＤＧとの間には、主にｎ型ドリフト層ＮＤが形成されており、ｐ型ウェル層ＰＷの電位が変動してもトレンチゲートＴＧがその影響を受けにくいため、スイッチングノイズを低減できる。
図１７は上記いずれかの実施例である半導体装置を電力変換装置に適用した一例を示す。なお、後述する各実施例の半導体装置を適用しても良い。
本実施例の電力変換装置は、一対の直流端子であるＰ端子２００、Ｎ端子２０１と、交流出力の相数と同数の交流端子であるＵ端子２１０、Ｖ端子２１１、Ｗ端子２１２と、前記一対の直流端子間に接続され、それぞれ電力スイッチング素子であるＩＧＢＴ（１０１〜１０６）と、逆極性のダイオード（１１１〜１１６）の並列回路を２個直列接続した構成からなる。本実施例では、実施例１から実施例８のＩＧＢＴを用いることができ、スイッチングノイズの低減によりモータの絶縁破壊が起こりにくいため、信頼性の高い電力変換装置を提供できる。
実施例４において、ｎ型電荷障壁層ＨＢは図１８に示すようにトレンチゲートＴＧの底部に形成されていても良い。この場合、トレンチゲートＴＧおよびダミーゲートＤＧを形成したマスクを用いてイオン打ち込みを行うことができ、製造工程を簡略化できる。
実施例１から７において、第２領域の幅ＷＤは、第１領域の幅ＷＭよりも広くしているが、第２領域の幅ＷＤを狭くしてＷＤ＜ＷＭとしてもよい。この場合、半導体装置のセル密度を高くでき、オン電圧を低くできる。
実施例１から７において、Ｓｉ基板の厚さは約３５０ｎｍとしたがこれに限るものではなく、電力容量に応じて任意の厚さを選ぶことができる。また、ｎ型バッファ層ＮＢは２０μｍより深くしてもよいし、浅くしてもよい。２０μｍより深くした場合、ターンオフ時により多くのホールがコレクタ側に残存するため発振を抑制できる。また、２０μｍより浅くした場合、ｎ型ドリフト層ＮＤを厚くできるため耐圧が向上する。
実施例１、２、６、７のいずれかにおいて、ｎ型電荷障壁層ＨＢを形成する不純物イオンは、ヒ素イオンであってもよい。ヒ素イオンはリンイオンよりも拡散長が短いため、トレンチ深さを浅くでき、トレンチゲート形成の処理時間の短縮によりスループットが向上する。
１０１〜１０６ ＩＧＢＴ
１１１〜１１６ ダイオード
１２１〜１２６ ゲート回路
２００ Ｐ端子
２０１ Ｎ端子
２１０ Ｕ端子
２１１ Ｖ端子
２１２ Ｗ端子
３００ モータ
ＮＤ ｎ型ドリフト層
ＮＢ ｎ型バッファ層
ＮＳ ｎ型ソース層
ＰＥ ホールエミッタ層
ＰＢ ｐ型ベース層
ＰＷ ｐ型ウェル層
ＨＢ ｎ型電荷障壁層
ＴＧ トレンチゲート
ＤＧ ダミーゲート
ＴＲ 溝
ＧＯＸ、ＤＯＸ ゲート酸化膜
ＩＮＴ 層間絶縁膜
ＥＭＴ エミッタ電極
ＣＯＬ コレクタ電極
ＧＬ ゲート線
ＣＮＴ コンタクトホール
ＣＥＬ セル
ＷＭ 第１領域の幅
ＷＤ 第２領域の幅
ＭＲ メインセル
ＤＲ ダミーセル

Claims (15)

  1. 半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層に接する前記第１導電型の第２半導体層と、前記第２半導体層に接する第２導電型の第３半導体層と、前記半導体基板において互いに隣接する第１領域及び第２領域と、を備え、
    前記第１領域において、前記第１導電型の第５半導体層と、前記第５半導体層を取り囲むように形成された前記第２導電型の第６半導体層と、前記第１半導体層と前記第６半導体層との間に形成された前記第１導電型の第７半導体層と、を備え、
    前記第２領域において、前記第１半導体層と接する前記第２導電型の第４半導体層を備え、
    前記第１領域内において、前記第５半導体層、前記第６半導体層及び前記第７半導体層の各表面上に設けられる第１トレンチゲートと、
    前記第１領域と前記第２領域との間に設けられる第２トレンチゲートと、
    前記第３半導体層に電気的に接続される第１電極と、
    前記第５半導体層及び前記第６半導体層に電気的に接続される第２電極と、
    を備え、
    前記第２トレンチゲートは、前記第２電極と電気的に接続されていることを特徴とする半導体装置。
  2. 前記第２領域において、前記第２トレンチゲートは前記第４半導体層と接しており、前記第４半導体層は前記第２トレンチゲートよりも深いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２領域において、前記第２トレンチゲートは前記第１半導体層と接することを特徴とする請求項１に記載の半導体装置。
  4. 前記第２領域の幅は、前記第１領域の幅よりも広いことを特徴とする請求項１に記載の半導体装置。
  5. 前記第２領域の幅は、前記第１領域の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  6. 前記第２トレンチゲートの幅は、前記第１トレンチゲートの幅よりも広いことを特徴とする請求項１に記載の半導体装置。
  7. 前記第２トレンチゲートの底部に前記第４半導体層が形成されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記第２トレンチゲートのゲート絶縁膜は、前記第１トレンチゲートのゲート絶縁膜よりも厚いことを特徴とする請求項１に記載の半導体装置。
  9. 前記第７半導体層の不純物濃度は、前記第２トレンチゲートから前記第１トレンチゲートに向けて低くなることを特徴とする請求項１に記載の半導体装置。
  10. 前記第２トレンチゲートのゲート電極が前記第２領域上に延在しており、前記第２領域上において前記ゲート電極と前記第２電極が電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  11. 前記第２トレンチゲートは、前記第１トレンチゲートよりも深いことを特徴とする請求項１に記載の半導体装置。
  12. 半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層に接する前記第１導電型の第２半導体層と、前記第２半導体層に接する第２導電型の第３半導体層と、前記半導体基板において互いに隣接する第１領域及び第２領域と、を備え、
    前記第１領域において、前記第１導電型の第５半導体層と、前記第５半導体層を取り囲むように形成された前記第２導電型の第６半導体層と、を備え、
    前記第２領域において、前記第１半導体層と接する前記第２導電型の第４半導体層を備え、
    前記第１領域内において、前記第５半導体層及び前記第６半導体層の各表面上に設けられる第１トレンチゲートと、
    前記第１領域と前記第２領域との間に設けられる第２トレンチゲートと、
    前記第３半導体層に電気的に接続される第１電極と、
    前記第５半導体層及び前記第６半導体層に電気的に接続される第２電極と、
    を備え、
    前記第２トレンチゲートは、前記第２電極と電気的に接続され、前記第６半導体層の幅は１.５μｍ以下であることを特徴とする半導体装置。
  13. 半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層に接する前記第１導電型の第２半導体層と、前記第２半導体層に接する第２導電型の第３半導体層と、前記半導体基板において互いに隣接する第１領域及び第２領域と、を備え、
    前記第１領域において、前記第１導電型の第５半導体層と、前記第５半導体層を取り囲むように形成された前記第２導電型の第６半導体層と、前記第１半導体層と前記第６半導体層との間に形成された前記第１導電型の第７半導体層と、を備え、
    前記第２領域において、前記第１半導体層と接する前記第２導電型の第４半導体層を備え、
    前記第１領域内において、前記第５半導体層、前記第６半導体層及び前記第７半導体の各表面上に設けられる一対の第１トレンチゲートと、
    前記第１領域と前記第２領域との間に設けられる第２トレンチゲートと、
    前記第３半導体層に電気的に接続される第１電極と、
    前記第５半導体層及び前記第６半導体層に電気的に接続される第２電極と、
    を備え、
    前記第２トレンチゲートは、前記第２電極よりも高い電位に固定されることを特徴とする半導体装置。
  14. 前記第１トレンチゲートと前記第２トレンチゲートとの間には、前記第１半導体層が位置していることを特徴とする請求項１３に記載の半導体装置。
  15. スイッチング素子を直列に接続した接続点を交流端子とし、前記直列接続の両端を直流端子とする電力変換装置において、前記スイッチング素子を請求項１〜１４のいずれかに記載された半導体装置とすることを特徴とする電力変換装置。
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