CN113224145A - 半导体装置 - Google Patents

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Abstract

得到能够改善电容特性的半导体装置。在第1导电型的半导体衬底(1)的上表面侧形成有多个栅极沟槽(2)。栅极电极(3)填埋于多个栅极沟槽(2)。多个哑栅极沟槽(9)在半导体衬底(1)的上表面侧，以等间隔形成于相邻的栅极沟槽(2)之间。哑栅极电极(10)填埋于多个哑栅极沟槽(9)，连接于发射极电极(13)。相邻的栅极沟槽(2)和哑栅极沟槽(9)的间隔比相邻的哑栅极沟槽(9)彼此的间隔小。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
提出了在相邻的栅极沟槽之间形成多个哑沟槽，栅极沟槽比哑沟槽浅的半导体装置(例如，参照专利文献1)。
专利文献1：日本特开2019-186318号公报
就现有的半导体装置而言，包含栅极沟槽和哑沟槽的全部沟槽的间隔是固定的。由此，具有特异的电容特性波形，因此存在引起振荡或器件的误动作的风险。
发明内容
本发明就是为了解决上述那样的课题而提出的，其目的在于得到能够改善电容特性的半导体装置。
本发明涉及的半导体装置的特征在于，具有：第1导电型的半导体衬底；多个栅极沟槽，它们形成于所述半导体衬底的上表面侧；栅极电极，其填埋于所述多个栅极沟槽；栅极绝缘膜，其形成于所述栅极电极和所述半导体衬底之间；第2导电型的沟道层，其形成于所述半导体衬底的上表面侧的表层部；第2导电型的接触层，其形成于所述沟道层的表层部，与所述沟道层相比杂质的峰值浓度高；第1导电型的发射极层，其以与所述栅极沟槽相邻的方式形成于所述沟道层的表层部；发射极电极，其连接于所述接触层；多个哑栅极沟槽，其在所述半导体衬底的上表面侧，以等间隔形成于相邻的所述栅极沟槽之间；哑栅极电极，其填埋于所述多个哑栅极沟槽，连接于所述发射极电极；以及哑栅极绝缘膜，其形成于所述哑栅极电极和所述半导体衬底之间，相邻的所述栅极沟槽和所述哑栅极沟槽的间隔比相邻的所述哑栅极沟槽彼此的间隔小。
发明的效果
在本发明中，相邻的栅极沟槽和哑栅极沟槽的间隔比相邻的哑栅极沟槽彼此的间隔小。由此，哑栅极沟槽的间隔被均匀化，因此能够近似为器件的平板电容器，能够改善电容特性。
附图说明
图1是表示实施方式1涉及的半导体装置的剖面图。
图2是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图3是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图4是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图5是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图6是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图7是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图8是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图9是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图10是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图11是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图12是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图13是表示实施方式1涉及的半导体装置的制造方法的剖面图。
图14是表示实施方式1涉及的半导体装置的等效电路的图。
图15是用于对栅极沟槽和哑栅极沟槽的间隔的限制进行建模的图。
图16是表示对比例涉及的半导体装置的剖面图。
图17是表示对比例和实施方式1的实测电容波形的图。
图18是表示对比例和实施方式1的电容的模拟波形的图。
图19是将对比例和实施方式1的内部耗尽层进行比较的图。
图20是表示实施方式2涉及的半导体装置的剖面图。
图21是表示实施方式2涉及的半导体装置的制造工序的剖面图。
图22是表示实施方式2涉及的半导体装置的制造工序的剖面图。
图23是表示实施方式2涉及的半导体装置的制造工序的剖面图。
图24是表示实施方式2涉及的半导体装置的制造工序的剖面图。
图25是表示实施方式2涉及的半导体装置的制造工序的剖面图。
图26是表示蚀刻掩模的开口宽度和沟槽的深度的相关关系的图。
图27是表示没有N型载流子积蓄层的情况下的耐压和哑栅极沟槽彼此的间隔的相关关系的图。
具体实施方式
参照附图对实施方式涉及的半导体装置进行说明。对相同或对应的结构要素标注相同标号，有时省略重复说明。
实施方式1.
图1是表示实施方式1涉及的半导体装置的剖面图。这里例示的半导体装置为3300V的高耐压等级的IGBT，但耐压等级并不限于此。
将N-型半导体衬底1的发射极侧的主面定义为“上表面”，将集电极侧的主面定义为“下表面”。在N-型半导体衬底1的上表面侧周期性地重复形成有多个栅极沟槽2。由多晶硅构成的栅极电极3填埋于多个栅极沟槽2。由氧化硅构成的栅极绝缘膜4形成于栅极电极3和N-型半导体衬底1之间。即，栅极绝缘膜4形成于栅极沟槽2的侧壁和底部。
P型沟道层5形成于N-型半导体衬底1的上表面侧的表层部。与P型沟道层5相比杂质的峰值浓度高的P+型接触层6形成于P型沟道层5的表层部。N+型发射极层7以与栅极沟槽2相邻的方式形成于P型沟道层5的表层部。N型载流子积蓄层8形成于N-型半导体衬底1和P型沟道层5之间。栅极沟槽2的底部位于N型载流子积蓄层8内。
多个哑栅极沟槽9在N-型半导体衬底1的上表面侧，以等间隔形成于相邻的栅极沟槽2之间。由多晶硅构成的哑栅极电极10填埋于多个哑栅极沟槽9。由氧化硅构成的哑栅极绝缘膜11形成于哑栅极电极10和N-型半导体衬底1之间。即，哑栅极绝缘膜11形成于哑栅极沟槽9的侧壁和底部。在哑栅极沟槽9的两侧没有形成N+型发射极层7。哑栅极沟槽9的底部比N型载流子积蓄层8深。
在N-型半导体衬底1的上表面以覆盖栅极电极3及哑栅极电极10的方式形成有层间绝缘膜12。在层间绝缘膜12之上形成有发射极电极13。发射极电极13穿过层间绝缘膜12的接触孔而连接于P+型接触层6及N+型发射极层7。哑栅极电极10在未图示的区域连接于发射极电极13。因此，哑栅极电极10没有作为IGBT的栅极电极起作用。
P型集电极层14形成于N-型半导体衬底1的下表面侧的表层部。在N-型半导体衬底1和P型集电极层14之间形成有与N-型半导体衬底1相比杂质的峰值浓度高的N型缓冲区域15。集电极(collector)电极(electrode)16连接于P型集电极层14。发射极电极13及集电极电极16也可以是例如由包含阻挡金属等的多个金属膜构成的层叠构造。
下表中示出各扩散层的峰值浓度的允许范围。
[表1]
扩散层 峰值浓度允许范围[cm<sup>-3</sup>]
N-型半导体衬底1 10<sup>12</sup>～10<sup>14</sup>
P型沟道层5 10<sup>16</sup>～10<sup>17</sup>
N型载流子积蓄层8 10<sup>15</sup>～10<sup>16</sup>
P+型接触层6 10<sup>18</sup>～10<sup>19</sup>
N+型发射极层7 10<sup>18</sup>～10<sup>20</sup>
图2至图13是表示实施方式1涉及的半导体装置的制造方法的剖面图。如图2所示，在N-型半导体衬底1的上表面侧形成N型载流子积蓄层8及P型沟道层5，在P型沟道层5的表层部形成N+型发射极层7。在N-型半导体衬底1之上形成氧化硅膜17。
接着，如图3所示，在氧化硅膜17之上形成抗蚀层18，通过照相制版和蚀刻进行图案化。将图案化后的抗蚀层18用作掩模而对氧化硅膜17进行蚀刻。接着，如图4所示，去除抗蚀层18。接着，将图案化后的氧化硅膜17用作掩模而对N-型半导体衬底1进行蚀刻，形成哑栅极沟槽9。哑栅极沟槽9将N型载流子积蓄层8及P型沟道层5贯穿。
接着，如图5所示，去除氧化硅膜17。接着，在包含哑栅极沟槽9的内表面在内的整面形成哑栅极绝缘膜11。接着，如图6所示，利用多晶硅填埋哑栅极沟槽9的内部而形成哑栅极电极10。接着，如图7所示，去除哑栅极沟槽9的内部之外的多晶硅。
接着，如图8所示，在整面形成氧化硅膜19。接着，如图9所示，在氧化硅膜19之上形成抗蚀层20，通过照相制版和蚀刻进行图案化。将图案化后的抗蚀层20用作掩模而对氧化硅膜19进行蚀刻。
接着，如图10所示，去除抗蚀层20。接着，将图案化后的氧化硅膜19用作掩模而对N-型半导体衬底1进行蚀刻，形成栅极沟槽2。栅极沟槽2将N+型发射极层7贯穿而到达N型载流子积蓄层8。接着，如图11所示，去除氧化硅膜19。接着，在包含栅极沟槽2的内表面在内的整面形成栅极绝缘膜4。
接着，如图12所示，利用多晶硅填埋栅极沟槽2的内部而形成栅极电极3。接着，如图13所示，去除栅极沟槽2的内部之外的多晶硅。之后，通过形成层间绝缘膜12、发射极电极13、N型缓冲区域15、P型集电极层14及集电极电极16等，对实施方式1涉及的半导体装置进行制造。
图14是表示实施方式1涉及的半导体装置的等效电路的图。如果输入电容Cies和反馈电容Cres变小，则半导体装置的通断动作变快，能够降低通断损耗。输入电容Cies为栅极-集电极间电容Cgc与栅极-发射极间电容Cge之和，主要由Cge决定。输出电容Coes为集电极-发射极间电容Cce与栅极-集电极间电容Cgc之和。反馈电容Cres为栅极-集电极间电容Cgc。因此，输出电容Coes和反馈电容Cres为发射极或栅极与集电极之间的寄生电容，还依赖于N-型半导体衬底1内的耗尽化。
栅极沟槽2和哑栅极沟槽9都是由半导体衬底、绝缘膜和导体构成的MOS构造。在MOS构造中，通过施加电压而在沟槽底部在半导体衬底侧产生耗尽层。将该耗尽层作为角半径r的PN结进行建模。从沟槽底部算起的耗尽层的宽度r能够通过下面的泊松方程(Poisson’s equation)进行计算。
[数学式1]
Figure BDA0002926702580000061
这里，Va为施加电压，q为电荷量，N为沟槽底部的杂质浓度，εSi为Si的介电常数，ε0为真空的介电常数，rt为沟槽的宽度的半值。
图15是用于对栅极沟槽和哑栅极沟槽的间隔的限制进行建模的图。此外，在图15中示出沟槽的底部为圆形的情况，沟槽的底部为四方形的情况下也能够相同地进行建模。
根据式(1)可知，如果施加电压变大，则栅极沟槽2和哑栅极沟槽9的底部的耗尽层扩展。为了使得在相邻的哑栅极沟槽9彼此的底部处的耗尽层相连通的电压下，栅极沟槽2和哑栅极沟槽9的底部处的耗尽层也连通，需要满足下式(2)和式(3)。
T1 2≤(r1+r2)2-d2…式(2)
2r2＝T2…式(3)
这里，r1为从栅极沟槽2的底部至耗尽层的端部为止的距离，r2为从哑栅极沟槽9的底部至耗尽层的端部为止的距离，d为哑栅极沟槽9和栅极沟槽2的深度之差。
如果定义为r′＝r2-r1，则根据式(2)(3)导出下式(4)。
T1 2≤(2r2-r′)2-d2…式(4)
另外，如图15所示一个单位单元(unit cell)存在如下关系。
[数学式2]
2T1+(D-2)·T2＝W
Figure BDA0002926702580000071
这里，D为半导体装置的单位单元所包含的栅极沟槽2和哑栅极沟槽9的合计根数，是比2大的整数。W为单位单元的宽度。
根据式(3)(4)(5)导出下式(6)。
[数学式3]
T1 2≤(T2-r′)2-d2
Figure BDA0002926702580000072
D·(D-4)·T1 2+4[W-(D-2)·r′]·T1+(D-2)2·d2-2W2+[(D-2)·r′+W]2≤0···式(6)
该式(6)是为了在相邻的哑栅极沟槽9彼此的底部处的耗尽层相连通的电压下，栅极沟槽2和哑栅极沟槽9的底部处的耗尽层也连通的条件。因此，为了得到平滑的电容波形需要满足式(6)。
另外，如果将栅极沟槽2的底部处的杂质浓度设为N1，将哑栅极沟槽9的底部处的杂质浓度设为N2，将栅极沟槽2的宽度的半值设为rt1，将哑栅极沟槽9的宽度的半值设为rt2，则根据式(1)导出下式(7)。
[数学式4]
Figure BDA0002926702580000081
Figure BDA0002926702580000082
Figure BDA0002926702580000083
根据式(2)和式(7)能够对r1、r2进行计算。这里，在栅极沟槽2和哑栅极沟槽9的宽度相同的情况下，rt1＝rt2。另外，在没有N型载流子积蓄层8的情况下，N1＝N2。在N1＝N2的情况下，r1＝r2，即也可以是r′＝0。
另外，如果将间隔T1减小，则处于栅极沟槽2两侧的哑栅极沟槽9彼此的间隔2T1也减小。满足2T1＝T2的T1的值为间隔T1的下限。如果间隔T1低于下限，则没有改善电容特性的效果。另外，如果过度减小间隔T1，则在发射极侧积蓄载流子，在截止断路过程中有在相应部位引起雪崩击穿或闩锁的风险。因此，将T1的最小值设为T1，min，将T2的最大值设为T2，max，需要满足下式(8)。
[数学式5]
Figure BDA0002926702580000084
Figure BDA0002926702580000085
由此，相邻的栅极沟槽2和哑栅极沟槽9的间隔T1需要同时满足式(6)和式(8)。这样，通过对间隔T1进行限制能够进一步改善电容特性。
接着，与对比例进行比较而对本实施方式的效果进行说明。图16是表示对比例涉及的半导体装置的剖面图。在对比例中，包含栅极沟槽2和哑栅极沟槽9的全部沟槽的间隔为相同值T。
图17是表示对比例和实施方式1的实测电容波形的图。图18是表示对比例和实施方式1的电容的模拟波形的图。此外，将栅极-集电极间电压Vgc设为0.1-50V，将频率设为100kHz，将温度设为25℃。
在器件进行通断动作时，栅极-集电极间电压Vgc在负偏置和正偏置之间变化。在对比例中，当Vgc在1～2V之间时，电容大幅变动。根据应用的使用条件，这样的电容的大幅变动存在引起振荡或器件的误动作的风险。相对于此，在实施方式1中抑制了电容的变动。此外，在没有对相邻的栅极沟槽2和哑栅极沟槽9的间隔T1进行限制的情况下，当Vgc在1～2V之间时电容增加，但在对间隔T1进行了限制的情况下能够得到平滑的电容波形。
图19是将对比例和实施方式1的内部耗尽层进行比较的图。Vgc为0.1V、0.4V、1.0V。可知栅极沟槽2的底部与哑栅极沟槽9的底部相比耗尽化少。在对比例中，由于全部沟槽的间隔是固定的，因此如果仅观察哑栅极沟槽9，则在具有栅极沟槽2的区域，哑栅极沟槽9的间隔变得不均匀。如果施加电压变大，则相邻的哑栅极沟槽9的底部处的耗尽层相连通，但相邻的栅极沟槽2和哑栅极沟槽9各自的底部处的耗尽层没有连通。在对比例中，由于这样的哑栅极沟槽9的间隔的不均匀性和耗尽层连通的不均匀性，无法近似为器件的平板电容器，会引起特异的电容特性波形。
另一方面，在实施方式1中，将相邻的栅极沟槽2和哑栅极沟槽9的间隔T1设得比相邻的哑栅极沟槽9彼此的间隔T2小。由此，与对比例相比哑栅极沟槽9的间隔被均匀化，因此能够近似为器件的平板电容器，能够改善电容特性。
另外，通过对相邻的栅极沟槽2和哑栅极沟槽9的间隔T1进行限制，相邻的栅极沟槽2和哑栅极沟槽9各自的底部处的耗尽层变得容易连通。由此，耗尽层的深度进一步变得均匀，因此能够防止特异的电容波形而进一步改善电容特性。
实施方式2.
图20是表示实施方式2涉及的半导体装置的剖面图。栅极沟槽2的宽度w1比哑栅极沟槽9的宽度w2小。其它结构与实施方式1相同。
图21至图25是表示实施方式2涉及的半导体装置的制造工序的剖面图。如图21所示，在氧化硅膜17之上形成抗蚀层18，通过照相制版和蚀刻进行图案化。将图案化后的抗蚀层18用作掩模而对氧化硅膜17进行蚀刻。接着，如图22所示，去除抗蚀层18。接着，将图案化后的氧化硅膜17用作掩模而对N-型半导体衬底1进行蚀刻，同时形成栅极沟槽2和哑栅极沟槽9。
接着，如图23所示，去除氧化硅膜17。接着，在包含栅极沟槽2和哑栅极沟槽9的内表面在内的整面沉积绝缘膜而同时形成栅极绝缘膜4和哑栅极绝缘膜11。接着，如图24所示，利用多晶硅填埋栅极沟槽2和哑栅极沟槽9的内部而同时形成栅极电极3和哑栅极电极10。接着，如图25所示，去除栅极沟槽2和哑栅极沟槽9的内部之外的多晶硅。其它工序与实施方式1相同。
图26是表示蚀刻掩模的开口宽度和沟槽的深度的相关关系的图。可知蚀刻掩模的开口宽度越大，则通过蚀刻形成的沟槽越深。
在实施方式2中，利用该相关关系而通过相同的照相制版和蚀刻工序形成哑栅极沟槽9和栅极沟槽2。另一方面，在实施方式1中，通过分开的照相制版和蚀刻工序形成哑栅极沟槽9和栅极沟槽2。因此，与实施方式1相比，实施方式2能够降低制造成本。
图27是表示没有N型载流子积蓄层的情况下的耐压和哑栅极沟槽彼此的间隔的相关关系的图。可知如果相邻的哑栅极沟槽9彼此的间隔T2变大，则耐压降低。在N型载流子积蓄层8的注入量为0，间隔T2为15μm的情况下，耐压为目标耐压的大约90％。如果间隔T2过大，则哑栅极沟槽9间的场板效应变弱，电场会集中于哑栅极沟槽9的底部附近，耐压降低。如果N型载流子积蓄层8的剂量变大，则间隔T2针对耐压的影响变大。因此，在具有N型载流子积蓄层8的情况下，为了保持大于或等于目标耐压的90％，需要将间隔T2设为比15μm小。
此外，半导体衬底1并不限于通过硅形成，也可以由与硅相比带隙大的宽带隙半导体形成。宽带隙半导体例如是碳化硅、氮化镓类材料、或金刚石。由这样的宽带隙半导体形成的半导体装置由于耐压性、允许电流密度高，因此能够小型化。通过使用该被小型化后的半导体装置，组装有该半导体装置的半导体模块也能够被小型化、高集成化。另外，由于半导体装置的耐热性高，因此能够将散热器的散热鳍片小型化，能够将水冷部空气化，因此能够进一步将半导体模块小型化。另外，由于半导体装置的功率损耗低且高效，因此能够使半导体模块高效化。
标号的说明
1N-型半导体衬底，2栅极沟槽，3栅极电极，4栅极绝缘膜，5P型沟道层，6P+型接触层，7N+型发射极层，9哑栅极沟槽，10哑栅极电极，11哑栅极绝缘膜，13发射极电极。

Claims (5)

1.一种半导体装置，其特征在于，具有：
第1导电型的半导体衬底；
多个栅极沟槽，它们形成于所述半导体衬底的上表面侧；
栅极电极，其填埋于所述多个栅极沟槽；
栅极绝缘膜，其形成于所述栅极电极和所述半导体衬底之间；
第2导电型的沟道层，其形成于所述半导体衬底的上表面侧的表层部；
第2导电型的接触层，其形成于所述沟道层的表层部，与所述沟道层相比杂质的峰值浓度高；
第1导电型的发射极层，其以与所述栅极沟槽相邻的方式形成于所述沟道层的表层部；
发射极电极，其连接于所述接触层；
多个哑栅极沟槽，其在所述半导体衬底的上表面侧，以等间隔形成于相邻的所述栅极沟槽之间；
哑栅极电极，其填埋于所述多个哑栅极沟槽，连接于所述发射极电极；以及
哑栅极绝缘膜，其形成于所述哑栅极电极和所述半导体衬底之间，
相邻的所述栅极沟槽和所述哑栅极沟槽的间隔比相邻的所述哑栅极沟槽彼此的间隔小。
2.根据权利要求1所述的半导体装置，其特征在于，
将相邻的所述哑栅极沟槽彼此的间隔设为T2，将所述栅极沟槽的宽度的半值设为rt1，将所述哑栅极沟槽的宽度的半值设为rt2，将所述栅极沟槽的底部处的所述半导体衬底的杂质浓度设为N1，将所述哑栅极沟槽的底部处的所述半导体衬底的杂质浓度设为N2，从所述栅极沟槽的底部至耗尽层的端部为止的距离r1和从所述哑栅极沟槽的底部至耗尽层的端部为止的距离r2满足：
2r2＝T2
Figure FDA0002926702570000021
将所述半导体装置的单位单元所包含的所述栅极沟槽和所述哑栅极沟槽的合计根数设为D，将所述单位单元的宽度设为W，将所述哑栅极沟槽和所述栅极沟槽的深度之差设为d，r′＝r2-r1，相邻的所述栅极沟槽和所述哑栅极沟槽的间隔T1满足：
D·(D-4)·T1 2+4[W-(D-2)·r′]·T1+(D-2)2·d2-2W2+[(D-2)·r′+W]2≤0
Figure FDA0002926702570000022
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述栅极沟槽的宽度比所述哑栅极沟槽的宽度小。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
还具有在所述半导体衬底和所述沟道层之间形成的N型载流子积蓄层，
相邻的所述哑栅极沟槽彼此的间隔小于15μm。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述半导体衬底由宽带隙半导体形成。
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