DE102020127671A1 - Halbleitervorrichtung - Google Patents

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Abstract

Mehrere Gate-Gräben sind auf einer Seite einer oberen Oberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps ausgebildet. In den mehreren Gate-Gräben sind Gateelektroden eingebettet. Mehrere Dummy-Gate-Gräben sind in äquivalenten Intervallen zwischen den benachbarten Gate-Gräben auf der Seite der oberen Oberfläche des Halbleitersubstrats ausgebildet. Dummy-Gateelektroden sind in den mehreren Dummy-Gate-Gräben eingebettet und mit einer Emitterelektrode verbunden. Ein Intervall zwischen dem Gate-Graben und dem Dummy-Gate-Graben, die einander benachbart sind, ist kürzer als ein Intervall zwischen den benachbarten Dummy-Gate-Gräben.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung.
  • Hintergrund
  • Vorgeschlagen wurde eine Halbleitervorrichtung, in der mehrere Dummy-Gräben zwischen benachbarten Gate-Gräben ausgebildet sind und der Gate-Graben flacher als der Dummy-Graben ist (siehe zum Beispiel JP 2019-186318 A ).
  • Zusammenfassung
  • In Halbleitervorrichtungen in der verwandten Technik wurden alle Gräben, die Gate-Gräben und Dummy-Gräben einschließen, in konstanten Intervallen vorgesehen. Folglich gab es Bedenken, dass die Halbleitervorrichtung eine eigentümliche Wellenform von Kapazitätscharakteristiken aufweist und somit eine Oszillation oder Fehlfunktion einer Vorrichtung auftreten kann.
  • Die vorliegende Offenbarung wurde gemacht, um das oben beschriebene Problem zu lösen, und eine Aufgabe davon besteht darin, eine Halbleitervorrichtung zu erhalten, die Kapazitätscharakteristiken verbessern kann.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung umfasst: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; mehrere Gate-Gräben, die auf einer Seite einer oberen Oberfläche des Halbleitersubstrats ausgebildet sind; Gateelektroden, die in den mehreren Gate-Gräben eingebettet sind; einen Gate-Isolierungsfilm, der zwischen den Gateelektroden und dem Halbleitersubstrat ausgebildet ist; eine Kanalschicht eines zweiten Leitfähigkeitstyps, die in einem Teilbereich einer Oberflächenschicht auf der Seite der oberen Oberfläche des Halbleitersubstrats ausgebildet ist; eine Kontaktschicht des zweiten Leitfähigkeitstyps, die eine höhere Störstellenspitzenkonzentration als die Kanalschicht aufweist und in einem Teilbereich einer Oberflächenschicht der Kanalschicht ausgebildet ist; eine Emitterschicht des ersten Leitfähigkeitstyps, die im Teilbereich einer Oberflächenschicht der Kanalschicht so ausgebildet ist, dass sie an den Gate-Graben grenzt; eine Emitterelektrode, die mit der Kontaktschicht verbunden ist; mehrere Dummy-Gate-Gräben, die in äquivalenten Intervallen zwischen den benachbarten Gate-Gräben auf der Seite der oberen Oberfläche des Halbleitersubstrats ausgebildet sind; Dummy-Gateelektroden, die in den mehreren Dummy-Gate-Gräben eingebettet und mit der Emitterelektrode verbunden sind; und einen Dummy-Gate-Isolierungsfilm, der zwischen den Dummy-Gateelektroden und dem Halbleitersubstrat ausgebildet ist, wobei ein Intervall zwischen dem Gate-Graben und dem Dummy-Gate-Graben, die einander benachbart sind, kürzer ist als ein Intervall zwischen den benachbarten Dummy-Gate-Gräben.
  • In der vorliegenden Offenbarung ist das Intervall zwischen dem Gate-Graben und dem Dummy-Gate-Graben, die einander benachbart ist, kürzer als das Intervall zwischen den benachbarten Dummy-Gate-Gräben. Da die Intervalle zwischen den Dummy-Gate-Gräben einheitlich eingerichtet sind, kann dementsprechend eine Approximation eines Parallelplattenkondensators in der Vorrichtung erreicht werden und können die Kapazitätscharakteristiken verbessert werden.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden sich aus der folgenden Beschreibung vollständiger zeigen.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht.
    • 2 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 3 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 4 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 5 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 6 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 7 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 8 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 9 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 10 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 11 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 12 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 13 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 14 ist ein Diagramm, das eine Ersatzschaltung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 15 ist ein Diagramm für Modellierungsbeschränkungen von Intervallen des Gate-Grabens und des Dummy-Gate-Grabens.
    • 16 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß dem Vergleichsbeispiel veranschaulicht.
    • 17 ist ein Diagramm, das tatsächlich gemessene Kapazitätswellenformen des Vergleichsbeispiels und der ersten Ausführungsform repräsentiert.
    • 18 ist ein Diagramm, das Simulationswellenformen von Kapazitäten des Vergleichsbeispiels und der ersten Ausführungsform repräsentiert.
    • 19 ist ein Diagramm, das innere Verarmungsschichten des Vergleichsbeispiels und der ersten Ausführungsform vergleicht.
    • 20 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform veranschaulicht.
    • 21 ist eine Querschnittsansicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht.
    • 22 ist eine Querschnittsansicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht.
    • 23 ist eine Querschnittsansicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht.
    • 24 ist eine Querschnittsansicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht.
    • 25 ist eine Querschnittsansicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht.
    • 26 ist ein Diagramm, das die Korrelation zwischen einer Öffnungsbreite einer Ätzmaske und einer Tiefe des Grabens repräsentiert.
    • 27 ist ein Diagramm, das die Korrelation zwischen einer Stehspannung in einem Fall, in dem keine Trägerakkumulierungsschicht vom N-Typ vorhanden ist, und dem Intervall zwischen den Dummy-Gate-Gräben repräsentiert.
  • Beschreibung von Ausführungsformen
  • Eine Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Offenbarung wird unter Bezugnahme auf die Zeichnungen beschrieben. Die gleichen Komponenten werden mit den gleichen Symbolen bezeichnet, und deren wiederholte Beschreibung kann unterlassen werden.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht. Eine hier als Beispiel angeführte Halbleitervorrichtung ist ein IGBT einer hohen Stehspannungsklasse von 3300 V; jedoch ist eine Stehspannungsklasse nicht auf diese beschränkt.
  • Eine Hauptoberfläche eines Halbleitersubstrats 1 vom N--Typ auf einer Emitterseite ist als „obere Oberfläche“ definiert, und eine Hauptoberfläche auf einer Kollektorseite ist als „untere Oberfläche“ definiert. Mehrere Gate-Gräben 2 sind auf einer Seite der oberen Oberfläche des Halbleitersubstrats 1 vom N--Typ periodisch und wiederholt ausgebildet. Aus Polysilizium gebildete Gateelektroden 3 sind in den mehreren Gate-Gräben 2 eingebettet. Ein aus Siliziumoxid gebildeter Gate-Isolierungsfilm 4 ist zwischen den Gateelektroden 3 und dem Halbleitersubstrat 1 vom N--Typ ausgebildet. Das heißt, der Gate-Isolierungsfilm 4 ist auf einer Seitenwand und einem Boden des Gate-Grabens 2 ausgebildet.
  • Eine Kanalschicht 5 vom P-Typ ist in einem Teilbereich einer Oberflächenschicht auf der Seite der oberen Oberfläche des Halbleitersubstrats 1 vom N--Typ ausgebildet. Eine Kontaktschicht 6 vom P+-Typ mit einer höheren Störstellenspitzenkonzentration als die Kanalschicht 5 vom P-Typ ist in einem Teilbereich einer Oberflächenschicht der Kanalschicht 5 vom P-Typ ausgebildet. Eine Emitterschicht 7 vom N+-Typ ist in dem Teilbereich einer Oberflächenschicht der Kanalschicht 5 vom P-Typ so ausgebildet, dass sie an den Gate-Graben 2 grenzt. Eine Trägerakkumulierungsschicht 8 vom N-Typ ist zwischen dem Halbleitersubstrat 1 vom N--Typ und der Kanalschicht 5 vom P-Typ ausgebildet. Der Boden des Gate-Grabens 2 ist in der Trägerakkumulierungsschicht 8 vom N-Typ angeordnet.
  • Mehrere Dummy-Gate-Gräben 9 sind in gleichen bzw. äquivalenten Intervallen zwischen den benachbarten Gate-Gräben 2 auf der Seite der oberen Oberfläche des Halbleitersubstrats 1 vom N--Typ ausgebildet. Aus Polysilizium gebildete Dummy-Gateelektroden 10 sind in den mehreren Dummy-Gate-Gräben 9 eingebettet. Ein aus Siliziumoxid gebildeter Dummy-Gate-Isolierungsfilm 11 ist zwischen den Dummy-Gateelektroden 10 und dem Halbleitersubstrat 1 vom N--Typ ausgebildet. Das heißt, der Dummy-Gate-Isolierungsfilm 11 ist auf einer Seitenwand und einem Boden des Dummy-Gate-Grabens 9 ausgebildet. Die Emitterschicht 7 vom N+-Typ ist auf keiner lateralen Seite des Dummy-Gate-Grabens 9 ausgebildet. Der Boden des Dummy-Gate-Grabens 9 ist tiefer als die Trägerakkumulierungsschicht 8 vom N-Typ.
  • Ein Zwischenschicht-Isolierungsfilm 12 ist auf der oberen Oberfläche des Halbleitersubstrats 1 vom N--Typ so ausgebildet, dass er die Gateelektroden 3 und die Dummy-Gateelektroden 10 bedeckt. Eine Emitterelektrode 13 ist auf dem Zwischenschicht-Isolierungsfilm 12 ausgebildet. Die Emitterelektrode 13 ist über ein Kontaktloch des Zwischenschicht-Isolierungsfilms 12 mit der Kontaktschicht 6 vom P+-Typ und der Emitterschicht 7 vom N+-Typ verbunden. Die Dummy-Gateelektrode 10 ist in einem nicht veranschaulichten Bereich mit der Emitterelektrode verbunden. Folglich dient die Dummy-Gateelektrode 10 nicht als Gateelektrode eines IGBT.
  • Eine Kollektorschicht 14 vom P-Typ ist in einem Teilbereich einer Oberflächenschicht auf einer Seite der unteren Oberfläche des Halbleitersubstrats 1 vom N--Typ ausgebildet. Ein Pufferbereich 15 vom N-Typ mit einer höheren Spitzenstörstellenkonzentration als das Halbleitersubstrat 1 vom N--Typ ist zwischen dem Halbleitersubstrat 1 vom N--Typ und der Kollektorschicht 14 vom P-Typ ausgebildet. Eine Kollektorelektrode 16 ist mit der Kollektorschicht 14 vom P-Typ verbunden. Jede der Emitterelektrode 13 und der Kollektorelektrode 16 kann beispielsweise eine laminierte Struktur sein, die mit mehreren Metallfilmen einschließlich eines Barrierenmetalls oder dergleichen ausgebildet ist.
  • Die folgende Tabelle repräsentiert einen zulässigen Bereich der Spitzenkonzentration jeder Diffusionsschicht. [Tabelle 1]
    Diffusionsschicht Zulässiger Bereich einer Spitzenkonzentration [cm-3]
    Halbleitersubstrat 1 vom N- -Typ 1012 bis 1014
    Kanalschicht 5 vom P-Typ 1016 bis 1017
    Trägerakkumulierungsschicht 8 vom N-Typ 1015 bis 1016
    Kontaktschicht 6 vom P+-Typ 1018 bis 1019
    Emitterschicht 7 vom N+-Typ 1018 bis 1020
  • 2 bis 13 sind Querschnittsansichten, die ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulichen. Wie in 2 veranschaulicht ist, werden die Trägerakkumulierungsschicht 8 vom N-Typ und die Kanalschicht 5 vom P-Typ auf der Seite der oberen Oberfläche des Halbleitersubstrats 1 vom N--Typ ausgebildet, und die Emitterschicht 7 vom N+-Typ wird im Teilbereich einer Oberflächenschicht der Kanalschicht 5 vom P-Typ ausgebildet. Auf dem Halbleitersubstrat 1 vom N--Typ wird ein Siliziumoxid-Film 17 gebildet.
  • Als Nächstes wird, wie in 3 veranschaulicht ist, ein Resist 18 auf dem Siliziumoxid-Film 17 ausgebildet und wird mittels Fotolithografie (engl.: photoengraving) und Ätzung strukturiert. Der Siliziumoxid-Film 17 wird geätzt, indem das strukturierte Resist 18 als Maske genutzt wird. Als Nächstes wird, wie in 4 veranschaulicht ist, das Resist 18 entfernt. Das Halbleitersubstrat 1 vom N--Typ wird dann geätzt, indem der strukturierte Siliziumoxid-Film 17 als Maske genutzt wird, und dadurch werden die Dummy-Gate-Gräben 9 gebildet. Die Dummy-Gate-Gräben 9 gehen durch die Trägerakkumulierungsschicht 8 vom N-Typ und die Kanalschicht 5 vom P-Typ hindurch.
  • Als Nächstes wird, wie in 5 veranschaulicht ist, der Siliziumoxid-Film 17 entfernt. Der Dummy-Gate-Isolierungsfilm 11 wird dann auf einer gesamten Oberfläche einschließlich innerer Oberflächen der Dummy-Gate-Gräben 9 ausgebildet. Wie in 6 veranschaulicht ist, werden dann die Dummy-Gateelektroden 10 gebildet, indem innere Teilbereiche der Dummy-Gate-Gräben 9 mit Polysilizium eingebettet werden. Als Nächstes wird, wie in 7 veranschaulicht ist, Polysilizium mit Ausnahme desjenigen in den inneren Teilbereichen der Dummy-Gate-Gräben 9 entfernt.
  • Wie in 8 veranschaulicht ist, wird als Nächstes ein Siliziumoxid-Film 19 auf der gesamten Oberfläche ausgebildet. Dann wird, wie in 9 veranschaulicht ist, ein Resist 20 auf dem Siliziumoxid-Film 19 ausgebildet und mittels Fotolithografie und Ätzung strukturiert. Der Siliziumoxid-Film 19 wird unter Verwendung des strukturierten Resists 20 als Maske geätzt.
  • Wie in 10 veranschaulicht ist, wird dann das Resist 20 entfernt. Das Halbleitersubstrat 1 vom N--Typ wird als Nächstes geätzt, indem der strukturierte Siliziumoxid-Film 19 als Maske genutzt wird, und dadurch wird der Gate-Graben 2 gebildet. Der Gate-Graben 2 geht durch die Emitterschicht 7 vom N+-Typ hindurch und erreicht die Trägerakkumulierungsschicht 8 vom N-Typ. Wie in 11 veranschaulicht ist, wird als Nächstes der Siliziumoxid-Film 19 entfernt. Der Gate-Isolierungsfilm 4 wird dann auf der gesamten Oberfläche einschließlich einer inneren Oberfläche des Gate-Grabens 2 ausgebildet.
  • Wie in 12 veranschaulicht ist, wird die Gateelektrode 3 gebildet, indem der innere Teilbereich des Gate-Grabens 2 mit Polysilizium eingebettet wird. Wie in 13 veranschaulicht ist, wird dann Polysilizium mit Ausnahme desjenigen im inneren Teilbereich des Gate-Grabens 2 entfernt. Der Zwischenschicht-Isolierungsfilm 12, die Emitterelektrode 13, der Pufferbereich 15 vom N-Typ, die Kollektorschicht 14 vom P-Typ, die Kollektorelektrode 16 und so weiter werden anschließend ausgebildet, und die Halbleitervorrichtung gemäß der ersten Ausführungsform ist damit hergestellt.
  • 14 ist ein Diagramm, das eine Ersatzschaltung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht. Wenn eine Eingangskapazität Cies und eine Rückkopplungskapazität Cres kleiner werden, wird eine Schaltoperation der Halbleitervorrichtung schneller und kann ein Schaltverlust reduziert werden. Die Eingangskapazität Cies ist die Summe einer Gate-Kollektor-Kapazität Cgc und einer Gate-Emitter-Kapazität Cge und ist vorwiegend auf Cge basierend bestimmt. Eine Ausgangskapazität Coes ist die Summe einer Kollektor-Emitter-Kapazität Cce und der Gate-Kollektor-Kapazität Cgc. Die Rückkopplungskapazität Cres ist die Gate-Kollektor-Kapazität Cgc. Folglich sind die Ausgangskapazität Coes und die Rückkopplungskapazität Cres parasitäre Kapazitäten zwischen einem Emitter oder einem Gate und einem Kollektor und hängen auch von einer Verarmung im Halbleitersubstrat 1 vom N--Typ ab.
  • Jeder des Gate-Grabens 2 und des Dummy-Gate-Grabens 9 ist eine MOS-Struktur, die mit einem Halbleitersubstrat, einem Isolierungsfilm und einem Leiter ausgestaltet ist. In der MOS-Struktur wird eine Verarmungsschicht durch eine angelegte Spannung auf einer Seite des Halbleitersubstrats in einem Grabenboden erzeugt. Eine Modellierung wird durchgeführt, wobei diese Verarmungsschicht ein P-N-Übergang mit einem Eckenradius r ist. Eine Breite r der Verarmungsschicht vom Grabenboden kann mittels der folgenden Gleichung von Poisson berechnet werden.
    [Math. 1] V a = q N 2 ε S i ε 0 [ ( r 2 − r t 2 2 ) + r 2 ln ( r r t ) ]
    Figure DE102020127671A1_0001
  • Va bezeichnet hier eine angelegte Spannung, q bezeichnet die Elementarladung, N bezeichnet eine Störstellenkonzentration im Grabenboden, εsi bezeichnet die Dielektrizitätskonstante von Si, ε0 bezeichnet die Dielektrizitätskonstante von Vakuum, und rt bezeichnet den halben Wert der Breite eines Grabens.
  • 15 ist ein Diagramm für Modellierungsbeschränkungen von Intervallen des Gate-Grabens und des Dummy-Gate-Grabens. Obgleich 15 einen Fall veranschaulicht, in dem die Böden der Gräben rund sind, kann eine Modellierung ähnlich auch in einem Fall durchgeführt werden, in dem die Böden der Gräben rechtwinklig sind.
  • Wie aus der Formel (1) bekannt ist, dehnen sich, wenn die angelegte Spannung größer wird, die Verarmungsschichten der Böden des Gate-Grabens 2 und des Dummy-Gate-Grabens 9 aus. Um die Verarmungsschichten in den Böden des Gate-Grabens 2 und des Dummy-Gate-Grabens 9 bei einer Spannung miteinander zu verbinden, bei der die Verarmungsschichten in den Böden der benachbarten Dummy-Gate-Gräben 9 miteinander verbunden sind, müssen die folgende Formel (2) und Formel (3) erfüllt sein. T 1 2 ≤ ( r 1 + r 2 ) 2 − d 2
    Figure DE102020127671A1_0002
     2 r 2 = T 2
    Figure DE102020127671A1_0003
    r1 bezeichnet hier den Abstand vom Boden des Gate-Grabens 2 zu einem Ende der Verarmungsschicht, r2 bezeichnet den Abstand vom Boden des Dummy-Gate-Grabens 9 zum Ende der Verarmungsschicht, und d bezeichnet die Differenz zwischen den Tiefen des Dummy-Gate-Grabens 9 und des Gate-Grabens 2.
  • Wenn eine Definition r' = r2 - r1 vorgenommen wird, wird aus den Formeln (2) und (3) die folgende Formel (4) abgeleitet. T 1 2 ≤ ( 2r 2 + r ' ) 2 − d 2
    Figure DE102020127671A1_0004
  • Wie in 15 veranschaulicht ist, gilt die folgende Beziehung für eine Einheitszelle.
    [Math. 2] 2 T 1 + D − 2 ⋅ T 2 = W T 2 = W − 2 T 1 D − 2
    Figure DE102020127671A1_0005
  • D bezeichnet hier die Gesamtzahl der Gate-Gräben 2 und der Dummy-Gate-Gräben 9, die in der Einheitszelle der Halbleitervorrichtung enthalten sind, und bezeichnet eine ganze Zahl größer als 2. Ein Term W bezeichnet die Breite der Einheitszelle.
  • Aus den Formeln (3), (4) und (5) wird die folgende Formel (6) abgeleitet.
    [Math. 3] T 1 2 ≦ ( T 2 − r ' ) 2 − d 2 T 1 2 ≦ ( W − 2 T 1 D − 2 − r ' ) 2 − d 2 D ⋅ ( D − 4 ) ⋅ T 1 2 + 4 [ W − ( D − 2 ) ⋅ r ' ] ⋅ T 1 + ( D − 2 ) 2 ⋅ d 2 − 2 W 2 + [ ( D − 2 ) ⋅ r ' + W ] 2 ≦ 0
    Figure DE102020127671A1_0006
  • Diese Formel (6) ist eine Bedingung, um die Verarmungsschichten in den Böden des Gate-Grabens 2 und des Dummy-Gate-Grabens 9 bei der Spannung miteinander zu verbinden, bei der die Verarmungsschichten in den Böden der benachbarten Dummy-Gate-Gräben 9 miteinander verbunden sind. Folglich muss die Formel (6) erfüllt sein, um eine glatte Kapazitätswellenform zu erhalten.
  • Unter der Annahme, dass die Störstellenkonzentration im Boden des Gate-Grabens 2 N1 ist, die Störstellenkonzentration im Boden des Dummy-Gate-Grabens 9 N2 ist, der halbe Wert der Breite des Gate-Grabens 2 rt1 ist und der halbe Wert der Breite des Dummy-Gate-Grabens 9 rt2 ist, wird aus der Formel (1) die folgende Formel (7) abgeleitet.
    [Math. 4] V a = q N 2 2 ε S i ε 0 [ ( r 2 2 − r t 2 2 2 ) + r 2 2 ln ( r 2 r t 2 ) ] = q N 1 2 ε S i ε 0 [ ( r 1 2 − r t 1 2 2 ) + r 1 2 ln ( r 1 r t 1 ) ] N 2 ⋅ [ ( r 2 2 − r t 2 2 2 ) + r 2 2 ln ( r 2 r t 2 ) ] = N 1 ⋅ [ ( r 1 2 − r t 1 2 2 ) + r 1 2 ln ( r 1 r t 1 ) ] ( r 1 2 − r t 1 2 2 ) + r 1 2 ln ( r 1 r t 1 ) ( r 2 2 − r t 2 2 2 ) + r 2 2 ln ( r 2 r t 2 ) = N 2 N 1
    Figure DE102020127671A1_0007
  • Die Terme r1 und r2 können aus den Formeln (2) und (7) berechnet werden. Falls die Breiten des Gate-Grabens 2 und des Dummy-Gate-Grabens 9 gleich sind, gilt hier rt1 = rt2. Falls keine Trägerakkumulierungsschicht 8 vom N-Typ vorhanden ist, gilt N1 = N2. Falls N1 = N2 ist, kann r1 = r2, das heißt r' = 0, gelten.
  • Wenn ein Intervall T1 verkürzt wird, wird auch ein Intervall 2T1 zwischen den Dummy-Gate-Gräben 9 auf beiden Seiten des Gate-Grabens 2 verkürzt. Der Wert von T1, der 2T1 = T2 erfüllt, ist die Untergrenze des Intervalls T1. Wenn das Intervall T1 unter der Untergrenze liegt, wird kein Effekt einer Verbesserung von Kapazitätscharakteristiken erhalten. Wenn das Intervall T1 übermäßig verkürzt wird, erwartet man, dass Träger auf einer Emitterseite akkumuliert werden und ein Lawinendurchbruch oder ein Latch-up in einem betreffenden Teilbereich während einer Trennung beim Abschalten auftreten wird. Folglich muss die folgende Formel (8) erfüllt werden, indem der minimale Wert von T1 auf T1,min und der maximale Wert von T2 auf T2,max gesetzt werden.
    [Math. 5] 2 T 1, min = 2 T 2, max = W D − 1 T 1 ≥ W 2 ( D − 1 )
    Figure DE102020127671A1_0008
  • Basierend auf dem Obigen muss das Intervall T1 zwischen dem Gate-Graben 2 und dem Dummy-Gate-Graben 9, die einander benachbart sind, sowohl die Formel (6) als auch die Formel (8) gleichzeitig erfüllen. Die Kapazitätscharakteristiken können weiter verbessert werden, indem das Intervall T1 auf solch eine Weise beschränkt wird.
  • Als Nächstes werden mittels Vergleich mit einem Vergleichsbeispiel Effekte dieser Ausführungsform beschrieben. 16 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß dem Vergleichsbeispiel veranschaulicht. Im Vergleichsbeispiel sind Intervalle zwischen allen Gräben, die den Gate-Graben 2 und die Dummy-Gate-Gräben 9 einschließen, der gleiche Wert T.
  • 17 ist ein Diagramm, das tatsächlich gemessene Kapazitätswellenformen des Vergleichsbeispiels und der ersten Ausführungsform repräsentiert. 18 ist ein Diagramm, das Simulationswellenformen von Kapazitäten des Vergleichsbeispiels und der ersten Ausführungsform repräsentiert. Eine Gate-Kollektor-Spannung Vgc ist auf 0,1 bis 50 V eingestellt, eine Frequenz ist auf 100 kHz eingestellt, und eine Temperatur ist auf 25°C eingestellt.
  • Die Gate-Kollektor-Spannung Vgc ändert sich zwischen einer negativen Vorspannung und einer positiven Vorspannung, wenn die Vorrichtung eine Schaltoperation durchführt. Im Vergleichsbeispiel ändert sich die Kapazität in einem Bereich von Vgc von 1 bis 2 V stark. Je nach der Nutzungsbedingung einer Anwendung kann solch eine große Änderung in der Kapazität eine Oszillation oder Fehlfunktion der Vorrichtung herbeiführen. Auf der anderen Seite wird die Änderung in der Kapazität in der ersten Ausführungsform verhindert. Falls das Intervall T1 zwischen dem Gate-Graben 2 und dem Dummy-Gate-Graben 9, die einander benachbart sind, nicht beschränkt ist, nimmt die Kapazität in einem Bereich von Vgc von 1 bis 2 V zu; jedoch kann, falls das Intervall T1 beschränkt ist, eine glatte Kapazitätswellenform erhalten werden.
  • 19 ist ein Diagramm, das innere Verarmungsschichten des Vergleichsbeispiels und der ersten Ausführungsform vergleicht. Die Gate-Kollektor-Spannungen Vgc sind 0,1 V, 0,4 V und 1,0 V. Man kann verstehen, dass eine geringere Verarmung in dem Boden des Gate-Grabens 2 als dem Boden des Dummy-Gate-Grabens 9 auftritt. Im Vergleichsbeispiel sind, da die Intervalle zwischen allen Gräben konstant sind, wenn man sich nur auf die Dummy-Gate-Gräben 9 fokussiert, die Intervalle zwischen den Dummy-Gate-Gräben 9 in einem Bereich, wo der Gate-Graben 2 vorhanden ist, nicht einheitlich. Wenn die angelegte Spannung größer wird, werden die Verarmungsschichten in den Böden der benachbarten Dummy-Gate-Gräben 9 miteinander verbunden, aber die Verarmungsschichten in den Böden des Gate-Grabens 2 und des Dummy-Gate-Grabens 9, die einander benachbart sind, werden nicht miteinander verbunden. Im Vergleichsbeispiel kann eine Approximation eines Parallelplattenkondensators in der Vorrichtung aufgrund solch einer Uneinheitlichkeit der Intervalle der Dummy-Gate-Gräben 9 und Uneinheitlichkeit einer Verbindung der Verarmungsschichten nicht erreicht werden und wird eine eigentümliche Wellenform von Kapazitätscharakteristiken herbeigeführt.
  • Auf der anderen Seite ist in der ersten Ausführungsform das Intervall T1 zwischen dem Gate-Graben 2 und dem Dummy-Gate-Graben 9, die einander benachbart sind, kürzer als das Intervall T2 zwischen den benachbarten Dummy-Gate-Gräben 9 eingerichtet. Dementsprechend kann, da die Intervalle zwischen den Dummy-Gate-Gräben 9 verglichen mit dem Vergleichsbeispiel einheitlich eingerichtet sind, eine Approximation eines Parallelplattenkondensators in der Vorrichtung erreicht werden und können die Kapazitätscharakteristiken verbessert werden.
  • Das Intervall T1 zwischen dem Gate-Graben 2 und dem Dummy-Gate-Graben 9, die einander benachbart sind, ist beschränkt, und es wird einfach, die Verarmungsschichten in den Böden des Gate-Grabens 2 und des Dummy-Gate-Grabens 9, die einander benachbart sind, miteinander zu verbinden. Da die Tiefe der Verarmungsschichten ferner einheitlich wird, kann dementsprechend eine eigentümliche Kapazitätswellenform verhindert werden und können die Kapazitätscharakteristiken weiter verbessert werden.
  • Zweite Ausführungsform
  • 20 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform veranschaulicht. Eine Breite w1 des Gate-Grabens 2 ist schmaler als eine Breite w2 des Dummy-Gate-Grabens 9. Die übrigen Konfigurationen sind die gleichen wie in der ersten Ausführungsform.
  • 21 bis 25 sind Querschnittsansichten, die Herstellungsprozesse der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulichen. Wie in 21 veranschaulicht ist, wird das Resist 18 auf dem Siliziumoxid-Film 17 ausgebildet und mittels Fotolithografie und Ätzung strukturiert. Der Siliziumoxid-Film 17 wird unter Verwendung des strukturierten Resists 18 als Maske geätzt. Als Nächstes wird, wie in 22 veranschaulicht ist, das Resist 18 entfernt. Dann wird das Halbleitersubstrat 1 vom N-Typ unter Verwendung des strukturierten Siliziumoxid-Films 17 als Maske geätzt, und dadurch werden der Gate-Graben 2 und die Dummy-Gate-Gräben 9 gleichzeitig gebildet.
  • Wie in 23 veranschaulicht ist, wird als Nächstes der Siliziumoxid-Film 17 entfernt. Ein Isolierungsfilm wird dann auf einer gesamten Oberfläche einschließlich innerer Oberflächen des Gate-Grabens 2 und der Dummy-Gate-Gräben 9 abgeschieden, und der Gate-Isolierungsfilm 4 und die Dummy-Gate-Isolierungsfilme 11 werden dadurch gleichzeitig ausgebildet. Wie in 24 veranschaulicht ist, werden als Nächstes des Gateelektrode 3 und die Dummy-Gateelektroden 10 gleichzeitig ausgebildet, indem innere Teilbereiche des Gate-Grabens 2 und der Dummy-Gate-Gräben 9 wie Polysilizium eingebettet werden. Wie in 25 veranschaulicht ist, wird als Nächstes Polysilizium mit Ausnahme desjenigen in den inneren Teilbereichen des Gate-Grabens 2 und der Dummy-Gate-Gräben 9 entfernt. Die übrigen Prozesse sind die gleichen wie in der ersten Ausführungsform.
  • 26 ist ein Diagramm, das die Korrelation zwischen einer Öffnungsbreite einer Ätzmaske und einer Tiefe des Grabens repräsentiert. Man kann verstehen, dass, je breiter die Öffnungsbreite der Ätzmaske wird, der mittels Ätzung gebildete Graben umso tiefer wird.
  • In der zweiten Ausführungsform wird diese Korrelation genutzt, und die Dummy-Gate-Gräben 9 und die Gate-Gräben 2 werden dadurch mittels eines Satzes von Fotolithografie- und Ätzprozessen zusammen ausgebildet. Indes werden in der ersten Ausführungsform die Dummy-Gate-Gräben 9 und die Gate-Gräben 2 mittels separater Fotolithografie- und Ätzprozesse gebildet. Folglich kann die zweite Ausführungsform verglichen mit der ersten Ausführungsform Herstellungskosten reduzieren.
  • 27 ist ein Diagramm, das die Korrelation zwischen einer Stehspannung in einem Fall, in dem keine Trägerakkumulierungsschicht vom N-Typ vorhanden ist, und dem Intervall zwischen den Dummy-Gate-Gräben repräsentiert. Man hat festgestellt, dass, wenn das Intervall T2 zwischen den benachbarten Dummy-Gate-Gräben 9 länger wird, die Stehspannung sinkt. Falls die Füllmenge der Trägerakkumulierungsschicht 8 vom N-Typ 0 ist und das Intervall T2 15 µm beträgt, entspricht die Stehspannung annähernd 90 % einer Ziel-Stehspannung. Wenn das Intervall T2 übermäßig lang ist, wird ein Feldplatteneffekt zwischen den Dummy-Gate-Gräben 9 schwach, tritt eine Konzentration elektrischer Felder in den Umgebungen der Böden der Dummy-Gate-Gräben 9 auf und nimmt die Stehspannung ab. Wenn die Dosierung der Trägerakkumulierungsschicht 8 vom N-Typ höher wird, wird ein Einfluss des Intervalls T2 auf die Stehspannung größer. Folglich muss, falls die Trägerakkumulierungsschicht 8 vom N-Typ vorhanden ist, T2 kürzer als 15 µm eingestellt werden, um 90 % der Stehspannung oder höher zu erhalten.
  • Das Halbleitersubstrat 1 ist nicht auf ein aus Silizium gebildetes Substrat beschränkt, sondern kann stattdessen aus einem Halbleiter mit breiter Bandlücke gebildet sein, der eine breitere Bandlücke als diejenige von Silizium aufweist. Der Halbleiter mit breiter Bandlücke ist beispielsweise ein Siliziumcarbid, ein Material auf Gallium-Nitrid-Basis oder Diamant. Eine aus solch einem Halbleiter mit breiter Bandlücke gebildete Halbleitervorrichtung weist eine hohe Spannungsfestigkeit und eine hohe zulässige Stromdichte auf und kann folglich miniaturisiert werden. Die Verwendung solch einer miniaturisierten Halbleitervorrichtung ermöglicht die Miniaturisierung und hohe Integration des Halbleitermoduls, in welchem die Halbleitervorrichtung integriert ist. Da die Halbleitervorrichtung eine hohe Wärmebeständigkeit aufweist, kann ferner eine Abstrahllamelle eines Kühlkörpers miniaturisiert werden und kann ein wassergekühlter Teil luftgekühlt werden, was zu einer weiteren Miniaturisierung des Halbleitermoduls führt. Da die Halbleitervorrichtung einen geringen Leistungsverlust und eine hohe Effizienz aufweist, kann ferner ein hocheffizientes Halbleitermodul erreicht werden.
  • Offensichtlich sind im Lichte der obigen Lehren viele Modifikationen und Variationen der vorliegenden Offenbarung möglich. Es versteht sich daher, dass innerhalb des Umfangs der beigefügten Ansprüche die Erfindung anders als konkret beschrieben in die Praxis umgesetzt werden kann.
  • Die gesamte Offenbarung der am 6. Februar 2020 eingereichten japanischen Patentanmeldung Nr. 2020-018914 , einschließlich Beschreibung, Ansprüche, Zeichnungen und Zusammenfassung, worauf die Priorität gemäß Übereinkommen der vorliegenden Anmeldung basiert, ist in ihrer Gesamtheit durch Verweis hierin einbezogen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2019186318 A [0002]
    • JP 2020018914 [0050]

Claims (5)

  1. Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; mehrere Gate-Gräben (2), die auf einer Seite einer oberen Oberfläche des Halbleitersubstrats (1) ausgebildet sind; Gateelektroden (3), die in den mehreren Gate-Gräben (2) eingebettet sind; einen Gate-Isolierungsfilm (4), der zwischen den Gateelektroden (3) und dem Halbleitersubstrat (1) ausgebildet ist; eine Kanalschicht (5) eines zweiten Leitfähigkeitstyps, die in einem Teilbereich einer Oberflächenschicht auf der Seite der oberen Oberfläche des Halbleitersubstrats (1) ausgebildet ist; eine Kontaktschicht (6) des zweiten Leitfähigkeitstyps, die eine höhere Störstellenspitzenkonzentration als die Kanalschicht (5) aufweist und in einem Teilbereich einer Oberflächenschicht der Kanalschicht (5) ausgebildet ist; eine Emitterschicht (7) des ersten Leitfähigkeitstyps, die in dem Teilbereich einer Oberflächenschicht der Kanalschicht (5) so ausgebildet ist, dass sie an den Gate-Graben (2) grenzt; eine Emitterelektrode (13), die mit der Kontaktschicht (6) verbunden ist; mehrere Dummy-Gate-Gräben (9), die in äquivalenten Intervallen zwischen den benachbarten Gate-Gräben (2) auf der Seite der oberen Oberfläche des Halbleitersubstrats (1) ausgebildet sind; Dummy-Gateelektroden (10), die in den mehreren Dummy-Gate-Gräben (9) eingebettet und mit der Emitterelektrode (13) verbunden sind; und einen Dummy-Gate-Isolierungsfilm (11), der zwischen den Dummy-Gateelektroden (10) und dem Halbleitersubstrat (1) ausgebildet ist, wobei ein Intervall zwischen dem Gate-Graben (2) und dem Dummy-Gate-Graben (9), die einander benachbart sind, kürzer ist als ein Intervall zwischen den benachbarten Dummy-Gate-Gräben (9).
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Intervall zwischen den benachbarten Dummy-Gate-Gräben (9) T2 ist, ein halber Wert einer Breite des Gate-Grabens (2) rt1 ist, ein halber Wert einer Breite des Dummy-Gate-Grabens (9) rt2 ist, eine Störstellenkonzentration des Halbleitersubstrats (1) in einem Boden des Gate-Grabens (2) N1 ist, eine Störstellenkonzentration des Halbleitersubstrats (1) in einem Boden des Dummy-Gate-Grabens (9) N2 ist, ein Abstand r1 von dem Boden des Gate-Grabens (2) zu einem Ende der Verarmungsschicht und ein Abstand r2 von dem Boden des Dummy-Gate-Grabens (9) zu dem Ende der Verarmungsschicht 2 r 2 = T 2
    Figure DE102020127671A1_0009
     ( r 1 2 − r t 1 2 2 ) + r 1 2 ln ( r 1 r t 1 ) ( r 2 2 − r t 2 2 2 ) + r 2 2 ln ( r 2 r t 2 ) = N 2 N 1
    Figure DE102020127671A1_0010
    erfüllen, D eine Gesamtzahl der Gate-Gräben (2) und der Dummy-Gate-Gräben (9) ist, die in einer Einheitszelle der Halbleitervorrichtung enthalten sind, W eine Breite der Einheitszelle ist, d eine Differenz zwischen Tiefen des Dummy-Gate-Grabens (9) und des Gate-Grabens (2) ist, r' = r2-r1 gilt und ein Intervall T1 zwischen dem Gate-Graben (2) und dem Dummy-Gate-Graben (9), die einander benachbart sind, D ⋅ ( D − 4 ) ⋅ T 1 2 + 4 [ W − ( D − 2 ) ⋅ r ' ] ⋅ T 1 + ( D − 2 ) 2 ⋅ d 2 − 2 W 2 + [ ( D − 2 ) ⋅ r ' + W ] 2 ≦ 0 T 1 ≥ W 2 ⋅ ( D − 1 )
    Figure DE102020127671A1_0011
    erfüllt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei eine Breite des Gate-Grabens (2) schmaler als eine Breite des Dummy-Gate-Grabens (9) ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, ferner aufweisend eine Trägerakkumulierungsschicht vom N-Typ, die zwischen dem Halbleitersubstrat (1) und der Kanalschicht (5) ausgebildet ist, wobei das Intervall zwischen den benachbarten Dummy-Gate-Gräben (9) kürzer als 15 µm ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das Halbleitersubstrat (1) aus einem Halbleiter mit breiter Bandlücke gebildet ist.
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