JP2021125595A - 半導体装置 - Google Patents

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Abstract

【課題】容量特性を改善することができる半導体装置を得る。
【解決手段】第１導電型の半導体基板１の上面側に複数のゲートトレンチ２が形成されている。ゲート電極３が複数のゲートトレンチ２に埋め込まれている。複数のダミーゲートトレンチ９が、半導体基板１の上面側において、隣り合うゲートトレンチ２の間に等間隔で形成されている。ダミーゲート電極１０が複数のダミーゲートトレンチ９に埋め込まれ、エミッタ電極１３に接続されている。隣り合うゲートトレンチ２とダミーゲートトレンチ９の間隔は、隣り合うダミーゲートトレンチ９同士の間隔よりも小さい。
【選択図】図１

Description

本開示は、半導体装置に関する。
隣り合うゲートトレンチの間に複数のダミートレンチが形成され、ゲートトレンチがダミートレンチより浅い半導体装置が提案されている（例えば、特許文献１参照）。
特開２０１９−１８６３１８号公報
従来の半導体装置では、ゲートトレンチとダミートレンチを含む全てのトレンチの間隔が一定であった。これにより、特異な容量特性波形を持つため、発振又はデバイスの誤動作を招く恐れがあった。
本開示は、上述のような課題を解決するためになされたもので、その目的は容量特性を改善することができる半導体装置を得るものである。
本開示に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上面側に形成された複数のゲートトレンチと、前記複数のゲートトレンチに埋め込まれたゲート電極と、前記ゲート電極と前記半導体基板との間に形成されたゲート絶縁膜と、前記半導体基板の上面側の表層部に形成された第２導電型のチャネル層と、前記チャネル層の表層部に形成され、前記チャネル層よりも不純物のピーク濃度の高い第２導電型のコンタクト層と、前記ゲートトレンチに隣接するように前記チャネル層の表層部に形成された第１導電型のエミッタ層と、前記コンタクト層に接続されたエミッタ電極と、前記半導体基板の上面側において、隣り合う前記ゲートトレンチの間に等間隔で形成された複数のダミーゲートトレンチと、前記複数のダミーゲートトレンチに埋め込まれ、前記エミッタ電極に接続されたダミーゲート電極と、前記ダミーゲート電極と前記半導体基板との間に形成されたダミーゲート絶縁膜とを備え、隣り合う前記ゲートトレンチと前記ダミーゲートトレンチの間隔は、隣り合う前記ダミーゲートトレンチ同士の間隔よりも小さいことを特徴とする。
本開示では、隣り合うゲートトレンチとダミーゲートトレンチの間隔が隣り合うダミーゲートトレンチ同士の間隔よりも小さい。これにより、ダミーゲートトレンチの間隔が均一化されるため、デバイスの平行板コンデンサー近似ができ、容量特性を改善することができる。
実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の等価回路を示す図である。 ゲートトレンチとダミーゲートトレンチの間隔の制限をモデリングするための図である。 比較例に係る半導体装置を示す断面図である。 比較例と実施の形態１の実測容量波形を示す図である。 比較例と実施の形態１の容量のシミュレーション波形を示す図である。 比較例と実施の形態１の内部空乏層を比較した図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 エッチングマスクの開口幅とトレンチの深さの相関関係を示す図である。 Ｎ型キャリア蓄積層が無い場合の耐圧とダミーゲートトレンチ同士の間隔の相関関係を示す図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。ここで例示する半導体装置は３３００Ｖの高耐圧クラスのＩＧＢＴであるが、耐圧クラスはこれに限定されない。
Ｎ−型半導体基板１のエミッタ側の主面を「上面」、コレクタ側の主面を「下面」と定義する。Ｎ−型半導体基板１の上面側に複数のゲートトレンチ２が周期的に繰り返し形成されている。ポリシリコンからなるゲート電極３が複数のゲートトレンチ２に埋め込まれている。酸化シリコンからなるゲート絶縁膜４がゲート電極３とＮ−型半導体基板１との間に形成されている。即ち、ゲート絶縁膜４はゲートトレンチ２の側壁と底に形成されている。
Ｐ型チャネル層５がＮ−型半導体基板１の上面側の表層部に形成されている。Ｐ型チャネル層５よりも不純物のピーク濃度の高いＰ＋型コンタクト層６がＰ型チャネル層５の表層部に形成されている。Ｎ＋型エミッタ層７がゲートトレンチ２に隣接するようにＰ型チャネル層５の表層部に形成されている。Ｎ型キャリア蓄積層８がＮ−型半導体基板１とＰ型チャネル層５の間に形成されている。ゲートトレンチ２の底はＮ型キャリア蓄積層８内に位置する。
複数のダミーゲートトレンチ９が、Ｎ−型半導体基板１の上面側において、隣り合うゲートトレンチ２の間に等間隔で形成されている。ポリシリコンからなるダミーゲート電極１０が複数のダミーゲートトレンチ９に埋め込まれている。酸化シリコンからなるダミーゲート絶縁膜１１がダミーゲート電極１０とＮ−型半導体基板１との間に形成されている。即ち、ダミーゲート絶縁膜１１はダミーゲートトレンチ９の側壁と底に形成されている。ダミーゲートトレンチ９の両脇にはＮ＋型エミッタ層７は形成されていない。ダミーゲートトレンチ９の底はＮ型キャリア蓄積層８よりも深い。
Ｎ−型半導体基板１の上面にはゲート電極３及びダミーゲート電極１０を覆うように層間絶縁膜１２が形成されている。層間絶縁膜１２の上にエミッタ電極１３が形成されている。エミッタ電極１３は層間絶縁膜１２のコンタクトホールを通してＰ＋型コンタクト層６及びＮ＋型エミッタ層７に接続されている。ダミーゲート電極１０は不図示の領域でエミッタ電極１３に接続されている。このため、ダミーゲート電極１０はＩＧＢＴのゲート電極としては機能しない。
Ｐ型コレクタ層１４がＮ−型半導体基板１の下面側の表層部に形成されている。Ｎ−型半導体基板１とＰ型コレクタ層１４との間には、Ｎ−型半導体基板１よりも不純物のピーク濃度の高いＮ型バッファ領域１５が形成されている。コレクタ電極１６がＰ型コレクタ層１４に接続されている。エミッタ電極１３及びコレクタ電極１６は、例えばバリアメタルなどを含む複数の金属膜からなる積層構造でもよい。
下の表に各拡散層のピーク濃度の許容範囲を示す。
Figure 2021125595
図２から図１３は、実施の形態１に係る半導体装置の製造方法を示す断面図である。図２に示すように、Ｎ−型半導体基板１の上面側にＮ型キャリア蓄積層８及びＰ型チャネル層５を形成し、Ｐ型チャネル層５の表層部にＮ＋型エミッタ層７を形成する。Ｎ−型半導体基板１の上に酸化シリコン膜１７を形成する。
次に、図３に示すように、酸化シリコン膜１７の上にレジスト１８を形成し、写真製版とエッチングによりパターニングする。パターニングしたレジスト１８をマスクとして用いて酸化シリコン膜１７をエッチングする。次に、図４に示すように、レジスト１８を除去する。次に、パターニングした酸化シリコン膜１７をマスクとして用いてＮ−型半導体基板１をエッチングしてダミーゲートトレンチ９を形成する。ダミーゲートトレンチ９はＮ型キャリア蓄積層８及びＰ型チャネル層５を貫通している。
次に、図５に示すように、酸化シリコン膜１７を除去する。次に、ダミーゲートトレンチ９の内面を含む全面にダミーゲート絶縁膜１１を形成する。次に、図６に示すように、ダミーゲートトレンチ９の内部をポリシリコンで埋め込んでダミーゲート電極１０を形成する。次に、図７に示すように、ダミーゲートトレンチ９の内部以外のポリシリコンを除去する。
次に、図８に示すように、全面に酸化シリコン膜１９を形成する。次に、図９に示すように、酸化シリコン膜１９の上にレジスト２０を形成し、写真製版とエッチングによりパターニングする。パターニングしたレジスト２０をマスクとして用いて酸化シリコン膜１９をエッチングする。
次に、図１０に示すように、レジスト２０を除去する。次に、パターニングした酸化シリコン膜１９をマスクとして用いてＮ−型半導体基板１をエッチングしてゲートトレンチ２を形成する。ゲートトレンチ２はＮ＋型エミッタ層７を貫通してＮ型キャリア蓄積層８に達している。次に、図１１に示すように、酸化シリコン膜１９を除去する。次に、ゲートトレンチ２の内面を含む全面にゲート絶縁膜４を形成する。
次に、図１２に示すように、ゲートトレンチ２の内部をポリシリコンで埋め込んでゲート電極３を形成する。次に、図１３に示すように、ゲートトレンチ２の内部以外のポリシリコンを除去する。その後、層間絶縁膜１２、エミッタ電極１３、Ｎ型バッファ領域１５、Ｐ型コレクタ層１４及びコレクタ電極１６等を形成することで、実施の形態１に係る半導体装置が製造される。
図１４は、実施の形態１に係る半導体装置の等価回路を示す図である。入力容量Ｃｉｅｓと帰還容量Ｃｒｅｓが小さくなると、半導体装置のスイッチング動作が速くなり、スイッチングロスを低減できる。入力容量Ｃｉｅｓはゲート・コレクタ間容量Ｃｇｃとゲート・エミッタ間容量Ｃｇｅの和であり、主にＣｇｅで決まる。出力容量Ｃｏｅｓはコレクタ・エミッタ間容量Ｃｃｅとゲート・コレクタ間容量Ｃｇｃの和である。帰還容量Ｃｒｅｓはゲート・コレクタ間容量Ｃｇｃである。従って、出力容量Ｃｏｅｓと帰還容量Ｃｒｅｓはエミッタ又はゲートとコレクタとの間の寄生容量であり、Ｎ−型半導体基板１内の空乏化にも依存する。
ゲートトレンチ２もダミーゲートトレンチ９も、半導体基板と絶縁膜と導体で構成されたＭＯＳ構造である。ＭＯＳ構造では印加電圧によりトレンチ底で半導体基板側に空乏層が生じる。この空乏層をコーナー半径ｒのＰＮ接合としてモデリングする。トレンチ底からの空乏層の幅ｒを以下のポアソン方程式（Poisson’s equation）から計算することができる。
Figure 2021125595
 ここで、Ｖａは印加電圧、ｑは電気素量、Ｎはトレンチ底での不純物濃度、εＳｉはＳｉの誘電率、ε０は真空の誘電率、ｒｔはトレンチの幅の半値である。
図１５は、ゲートトレンチとダミーゲートトレンチの間隔の制限をモデリングするための図である。なお、図１５ではトレンチの底が丸い場合を示しているが、トレンチの底が四角い場合でも同様にモデリングできる。
式（１）から分かるように、印加電圧が大きくなるとゲートトレンチ２とダミーゲートトレンチ９の底の空乏層が広がる。隣り合うダミーゲートトレンチ９同士の底での空乏層が繋がる電圧で、ゲートトレンチ２とダミーゲートトレンチ９の底での空乏層も繋がるためには以下の式（２）と式（３）を満たす必要がある。
Ｔ１ ２≦（ｒ１＋ｒ２）２−ｄ２ ・・・式（２）
２ｒ２＝Ｔ２ ・・・式（３）
ここで、ｒ１はゲートトレンチ２の底から空乏層の端までの距離、ｒ２はダミーゲートトレンチ９の底から空乏層の端までの距離、ｄはダミーゲートトレンチ９とゲートトレンチ２の深さの差である。
ｒ´＝ｒ２−ｒ１と定義すると、式（２）（３）から以下の式（４）が導かれる。
Ｔ１ ２≦（２ｒ２−ｒ´）２−ｄ２ ・・・式（４）
また、図１５に示すように一つのユニットセルについて以下の関係がある。
Figure 2021125595
 ここで、Ｄは半導体装置のユニットセルに含まれるゲートトレンチ２とダミーゲートトレンチ９の合計本数であり２より大きい整数である。Ｗはユニットセルの幅である。
式（３）（４）（５）から以下の式（６）が導かれる。
Figure 2021125595
この式（６）は、隣り合うダミーゲートトレンチ９同士の底での空乏層が繋がる電圧でゲートトレンチ２とダミーゲートトレンチ９の底での空乏層も繋がるための条件である。従って、滑らかな容量波形を得るためには式（６）を満たす必要がある。
また、ゲートトレンチ２の底での不純物濃度をＮ１、ダミーゲートトレンチ９の底での不純物濃度をＮ２として、ゲートトレンチ２の幅の半値をｒｔ１、ダミーゲートトレンチ９の幅の半値をｒｔ２とすると、式（１）から以下の式（７）が導かれる。
Figure 2021125595
式（２）と式（７）からｒ１，ｒ２を計算することができる。ここで、ゲートトレンチ２とダミーゲートトレンチ９の幅が同じ場合、ｒｔ１＝ｒｔ２である。また、Ｎ型キャリア蓄積層８がない場合、Ｎ１＝Ｎ２である。Ｎ１＝Ｎ２の場合、ｒ１＝ｒ２、即ちｒ´＝０でもよい。
また、間隔Ｔ１を小さくすると、ゲートトレンチ２の両側にあるダミーゲートトレンチ９同士の間隔２Ｔ１も小さくなる。２Ｔ１＝Ｔ２を満たすＴ１の値が間隔Ｔ１の下限となる。間隔Ｔ１が下限を下回ると、容量特性を改善する効果が無くなる。また、間隔Ｔ１を小さくし過ぎると、エミッタ側でキャリアが蓄積し、ターンオフ遮断中に該当部でアバランシェ破壊又はラッチアップを招く恐れがある。従って、Ｔ１の最小値をＴ１，ｍｉｎ、Ｔ２の最大値をＴ２，ｍａｘとして以下の式（８）を満たす必要がある。
Figure 2021125595
以上より、隣り合うゲートトレンチ２とダミーゲートトレンチ９の間隔Ｔ１は式（６）と式（８）を同時に満たす必要がある。このように間隔Ｔ１を制限することにより容量特性を更に改善することができる。
続いて、本実施の形態の効果を比較例と比較して説明する。図１６は、比較例に係る半導体装置を示す断面図である。比較例では、ゲートトレンチ２とダミーゲートトレンチ９を含む全てのトレンチの間隔が同じ値Ｔである。
図１７は、比較例と実施の形態１の実測容量波形を示す図である。図１８は、比較例と実施の形態１の容量のシミュレーション波形を示す図である。なお、ゲート・コレクタ間電圧Ｖｇｃを０．１−５０Ｖ、周波数を１００ｋＨｚ、温度を２５℃とした。
デバイスがスイッチング動作の時にゲート・コレクタ間電圧Ｖｇｃがマイナスバイアスとプラスバイアスの間で変化する。比較例ではＶｇｃが１〜２Ｖの間で容量が大きく変動する。アプリケーションの使用条件によって、このような容量の大きな変動は発振又はデバイスの誤動作を招く恐れがある。これに対して、実施の形態１では容量の変動が抑えられる。なお、隣り合うゲートトレンチ２とダミーゲートトレンチ９の間隔Ｔ１を制限しない場合はＶｇｃが１〜２Ｖの間で容量が増加するが、間隔Ｔ１を制限した場合は滑らかな容量波形を得ることができる。
図１９は、比較例と実施の形態１の内部空乏層を比較した図である。Ｖｇｃは０．１Ｖ、０．４Ｖ、１．０Ｖである。ゲートトレンチ２の底はダミーゲートトレンチ９の底より空乏化が少ないことが分かる。比較例では全てのトレンチの間隔が一定であるため、ダミーゲートトレンチ９だけを見ると、ゲートトレンチ２の有る領域でダミーゲートトレンチ９の間隔が不均一になる。印加電圧が大きくなると隣り合うダミーゲートトレンチ９の底での空乏層が繋がるが、隣り合うゲートトレンチ２とダミーゲートトレンチ９のそれぞれの底での空乏層が繋がらない。比較例では、このようなダミーゲートトレンチ９の間隔の不均一性と空乏層繋がりの不均一性から、デバイスの平行板コンデンサー近似ができなくなり、特異な容量特性波形を招く。
一方、実施の形態１では隣り合うゲートトレンチ２とダミーゲートトレンチ９の間隔Ｔ１を隣り合うダミーゲートトレンチ９同士の間隔Ｔ２より小さくする。これにより、ダミーゲートトレンチ９の間隔が比較例より均一化されるため、デバイスの平行板コンデンサー近似ができ、容量特性を改善することができる。
また、隣り合うゲートトレンチ２とダミーゲートトレンチ９の間隔Ｔ１を制限することにより、隣り合うゲートトレンチ２とダミーゲートトレンチ９のそれぞれ底での空乏層が繋がりやすくなる。これにより、空乏層の深さが更に均一になるため、特異な容量波形を防いで容量特性を更に改善することができる。
実施の形態２．
図２０は、実施の形態２に係る半導体装置を示す断面図である。ゲートトレンチ２の幅ｗ１がダミーゲートトレンチ９の幅ｗ２より小さい。その他の構成は実施の形態１と同様である。
図２１から図２５は、実施の形態２に係る半導体装置の製造工程を示す断面図である。図２１に示すように、酸化シリコン膜１７の上にレジスト１８を形成し、写真製版とエッチングによりパターニングする。パターニングしたレジスト１８をマスクとして用いて酸化シリコン膜１７をエッチングする。次に、図２２に示すように、レジスト１８を除去する。次に、パターニングした酸化シリコン膜１７をマスクとして用いてＮ−型半導体基板１をエッチングしてゲートトレンチ２とダミーゲートトレンチ９を同時に形成する。
次に、図２３に示すように、酸化シリコン膜１７を除去する。次に、ゲートトレンチ２とダミーゲートトレンチ９の内面を含む全面に絶縁膜を堆積してゲート絶縁膜４とダミーゲート絶縁膜１１を同時に形成する。次に、図２４に示すように、ゲートトレンチ２とダミーゲートトレンチ９の内部をポリシリコンで埋め込んでゲート電極３とダミーゲート電極１０を同時に形成する。次に、図２５に示すように、ゲートトレンチ２とダミーゲートトレンチ９の内部以外のポリシリコンを除去する。その他の工程は実施の形態１と同様である。
図２６は、エッチングマスクの開口幅とトレンチの深さの相関関係を示す図である。エッチングマスクの開口幅が大きくなるほど、エッチングにより形成されるトレンチが深くなることが分かる。
実施の形態２は、この相関関係を利用してダミーゲートトレンチ９とゲートトレンチ２を同じ写真製版とエッチング工程にて形成する。一方、実施の形態１ではダミーゲートトレンチ９とゲートトレンチ２を別々の写真製版とエッチング工程にて形成する。従って、実施の形態２は実施の形態１よりも製造コストを低減することができる。
図２７は、Ｎ型キャリア蓄積層が無い場合の耐圧とダミーゲートトレンチ同士の間隔の相関関係を示す図である。隣り合うダミーゲートトレンチ９同士の間隔Ｔ２が大きくなると、耐圧が低下することが分かった。Ｎ型キャリア蓄積層８の注入量が０、間隔Ｔ２が１５ｕｍの場合、耐圧が目標耐圧の約９０％である。間隔Ｔ２が大き過ぎると、ダミーゲートトレンチ９間のフィールドプレート効果が弱くなり、ダミーゲートトレンチ９の底付近に電界集中してしまい、耐圧が低下する。Ｎ型キャリア蓄積層８のドーズ量が大きくなると、耐圧に対する間隔Ｔ２の影響が大きくなる。従って、Ｎ型キャリア蓄積層８が有る場合、目標耐圧の９０％以上を保持するためには、間隔Ｔ２を１５ｕｍより小さくする必要がある。
なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ Ｎ−型半導体基板、２ ゲートトレンチ、３ ゲート電極、４ ゲート絶縁膜、５ Ｐ型チャネル層、６ Ｐ＋型コンタクト層、７ Ｎ＋型エミッタ層、９ ダミーゲートトレンチ、１０ ダミーゲート電極、１１ ダミーゲート絶縁膜、１３ エミッタ電極

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板の上面側に形成された複数のゲートトレンチと、
    前記複数のゲートトレンチに埋め込まれたゲート電極と、
    前記ゲート電極と前記半導体基板との間に形成されたゲート絶縁膜と、
    前記半導体基板の上面側の表層部に形成された第２導電型のチャネル層と、
    前記チャネル層の表層部に形成され、前記チャネル層よりも不純物のピーク濃度の高い第２導電型のコンタクト層と、
    前記ゲートトレンチに隣接するように前記チャネル層の表層部に形成された第１導電型のエミッタ層と、
    前記コンタクト層に接続されたエミッタ電極と、
    前記半導体基板の上面側において、隣り合う前記ゲートトレンチの間に等間隔で形成された複数のダミーゲートトレンチと、
    前記複数のダミーゲートトレンチに埋め込まれ、前記エミッタ電極に接続されたダミーゲート電極と、
    前記ダミーゲート電極と前記半導体基板との間に形成されたダミーゲート絶縁膜とを備え、
    隣り合う前記ゲートトレンチと前記ダミーゲートトレンチの間隔は、隣り合う前記ダミーゲートトレンチ同士の間隔よりも小さいことを特徴とする半導体装置。
  2. 隣り合う前記ダミーゲートトレンチ同士の間隔をＴ２、前記ゲートトレンチの幅の半値をｒｔ１、前記ダミーゲートトレンチの幅の半値をｒｔ２、前記ゲートトレンチの底での前記半導体基板の不純物濃度をＮ１、前記ダミーゲートトレンチの底での前記半導体基板の不純物濃度をＮ２として、前記ゲートトレンチの底から空乏層の端までの距離ｒ１と前記ダミーゲートトレンチの底から空乏層の端までの距離ｒ２が
    Figure 2021125595
    を満たし、
    前記半導体装置のユニットセルに含まれる前記ゲートトレンチと前記ダミーゲートトレンチの合計本数をＤ、前記ユニットセルの幅をＷ、前記ダミーゲートトレンチと前記ゲートトレンチの深さの差をｄ、ｒ´＝ｒ２−ｒ１として、隣り合う前記ゲートトレンチと前記ダミーゲートトレンチの間隔Ｔ１が
    Figure 2021125595
    を満たすことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲートトレンチの幅が前記ダミーゲートトレンチの幅より小さいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体基板と前記チャネル層の間に形成されたＮ型キャリア蓄積層を更に備え、
    隣り合う前記ダミーゲートトレンチ同士の間隔は１５ｕｍより小さいことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
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