DE102020128891A1 - Halbleitervorrichtung - Google Patents

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Abstract

Bereitgestellt wird eine Halbleitervorrichtung, welche umfasst: ein Halbleitersubstrat, das zumindest erste und zweite Halbleiterschichten eines ersten Leitfähigkeitstyps, eine dritte Halbleiterschicht eines zweiten Leitfähigkeitstyps und eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps aufweist, die in einem oberen Schichtteilbereich der dritten Halbleiterschicht selektiv vorgesehen ist; ein Graben-Gate, das durch die vierten und dritten Halbleiterschichten in einer Dickenrichtung so hindurchgeht, dass es in die zweite Halbleiterschicht eindringt; ein erstes Dummy-Graben-Gate, das durch die dritte und zweite Halbleiterschicht in der Dickenrichtung so hindurchgeht, dass es in die erste Halbleiterschicht eindringt; und ein zweites Dummy-Graben-Gate, das durch die dritte Halbleiterschicht in der Dickenrichtung so hindurchgeht, dass es in die zweite Halbleiterschicht eindringt, wobei die ersten und zweiten Dummy-Graben-Gates zwischen den in einem Array angeordneten Graben-Gates angeordnet und mit einer ersten Hauptelektrode elektrisch verbunden sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung, die ein Graben-Gate enthält.
  • Beschreibung der Hintergrundtechnik
  • Die offengelegte japanische Patentanmeldung Nr. 2019-186318 offenbart zum Beispiel einen Bipolartransistor mit isoliertem Gate (IGBT) in 1 als eine herkömmliche Halbleitervorrichtung, die mit einem Graben-Gate versehen ist, wobei der IGBT eine Vielzahl von Graben-Gates enthält, die als Gateelektroden dienen, von denen jede gebildet wird, indem ein Gategraben in einer Hauptoberfläche eines Halbleitersubstrats vorgesehen wird, eine innere Oberfläche des Gategrabens mit einem Gate-Oxidfilm bedeckt wird und Polysilizium im Gategraben, der die mit dem Gate-Oxidfilm bedeckte innere Oberfläche aufweist, eingebettet wird.
  • Der IGBT enthält ferner ein oder mehr Blind- bzw. Dummy-Graben-Gates, die jeweils als Blind- bzw. Dummy-Gateelektrode dienen, die gebildet werden, indem ein oder mehr Dummy-Gategräben zwischen den einander benachbarten Graben-Gates vorgesehen werden, wobei der eine oder die mehreren Dummy-Gategräben tiefer als die Graben-Gates sind, eine innere Oberfläche jedes der ein oder mehr Dummy-Gategräben mit einem Gate-Oxidfilm bedeckt wird und Polysilizium in dem einen oder den mehreren Dummy-Gategräben, die jeweils eine mit dem Gate-Oxidfilm bedeckte innere Oberfläche aufweisen, eingebettet wird. Die Dummy-Gateelektrode empfängt ein Emitterpotential.
  • Wie oben beschrieben wurde, weist, obgleich der herkömmliche IGBT die Dummy-Gategräben enthält, die jeweils zwischen den einander benachbarten Graben-Gates vorgesehen sind und die jeweils einen tieferen Graben als die Graben-Gates aufweisen, der IGBT eigentümliche Kapazitäts-Spannungs-Charakteristiken in einer Anordnung mit einer 5/6-Ausdünnung (engl.: 5/6 thinning placement) auf, in der die Graben-Gates und die Dummy-Graben-Gates zum Beispiel in einem Verhältnis von 1 : 5 angeordnet sind. Dies kann je nach Nutzungsbedingungen eine Oszillation von Gatespannungen und eine Schaltfehlfunktion hervorrufen.
  • ZUSAMMENFASSUNG
  • Bereitgestellt wird eine Halbleitervorrichtung, die selbst in einer Struktur mit einem Graben-Gate und einem Dummy-Graben-Gate keine eigentümlichen Kapazitäts-Spannungs-Charakteristiken aufweist.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung umfasst: ein Halbleitersubstrat, das zumindest eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps auf der ersten Halbleiterschicht, eine dritte Halbleiterschicht eines zweiten Leitfähigkeitstyps auf der zweiten Halbleiterschicht und eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps aufweist, die in einem oberen Schichtteilbereich der dritten Halbleiterschicht selektiv vorgesehen ist; ein Graben-Gate, das durch die vierte Halbleiterschicht und die dritte Halbleiterschicht in einer Dickenrichtung so hindurchgeht, dass es in die zweite Halbleiterschicht eindringt; ein erstes Dummy-Graben-Gate, das durch die dritte Halbleiterschicht und die zweite Halbleiterschicht in der Dickenrichtung so hindurchgeht, dass es in die erste Halbleiterschicht eindringt; ein zweites Dummy-Graben-Gate, das durch die dritte Halbleiterschicht in der Dickenrichtung so hindurchgeht, dass es in die zweite Halbleiterschicht eindringt, eine erste Hauptelektrode in Kontakt mit zumindest der vierten Halbleiterschicht; und eine zweite Hauptelektrode, die auf dem Halbleitersubstrat auf einer der ersten Hauptelektrode in der Dickenrichtung entgegengesetzten Seite vorgesehen ist, wobei die ersten und zweiten Dummy-Graben-Gates zwischen den in einem Array angeordneten Graben-Gates angeordnet und mit der ersten Hauptelektrode elektrisch verbunden sind.
  • Gemäß der obigen Halbleitervorrichtung ermöglicht ein Anordnen der ersten und zweiten Graben-Gates zwischen den in einem Array angeordneten Graben-Gates, eine Halbleitervorrichtung zu erhalten, die keine eigentümlichen Kapazitäts-Spannungs-Charakteristiken aufweist.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung der vorliegenden Offenbarung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine Schnittansicht, die eine Struktur eines IGBT gemäß einer ersten bevorzugten Ausführungsform veranschaulicht;
    • 2 ist ein Ersatzschaltbild einer parasitären Kapazität des IGBT;
    • 3 und 4 sind jeweils eine grafische Darstellung, die ein Simulationsergebnis von Kapazitäts-Spannungs-Charakteristiken zeigt;
    • 5 ist ein Diagramm, das ein internes Analyseergebnis unter Verwendung einer herkömmlichen IGBT-Simulation veranschaulicht;
    • 6 ist ein Diagramm, das ein internes Analyseergebnis unter Verwendung einer Simulation des IGBT gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 7 bis 18 sind jeweils eine einen Herstellungsschritt der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulichende Schnittansicht;
    • 19 ist eine grafische Darstellung, die Anordnungsintervalle von Dummy-Graben-Gates zeigt;
    • 20 ist eine Schnittansicht, die eine Struktur eines IGBT gemäß einer zweiten bevorzugten Ausführungsform veranschaulicht;
    • 21 ist eine grafische Darstellung, die eine Beziehung zwischen einer Öffnungsbreite einer Ätzmaske und einer Tiefe eines ausgebildeten Grabens zeigt;
    • 22 bis 26 sind jeweils eine einen Herstellungsschritt der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform veranschaulichende Schnittansicht;
    • 27 ist eine Schnittansicht, die eine Struktur eines IGBT einer ersten Modifikation der bevorzugten zweiten Ausführungsform veranschaulicht; und
    • 28 ist eine Schnittansicht, die eine Struktur eines IGBT einer zweiten Modifikation der bevorzugten zweiten Ausführungsform veranschaulicht.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • <Einführung>
  • Im Folgenden werden bevorzugte Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. Die Zeichnungen sind jeweils schematisch veranschaulicht, und eine wechselseitige Beziehung zwischen Größe und Position von Abbildungen, die jeweils in den verschiedenen Zeichnungen veranschaulicht sind, sind nicht notwendigerweise genau veranschaulicht und können gegebenenfalls geändert werden. In der folgenden Beschreibung sind ähnliche Komponenten mit den gleichen Bezugsziffern bezeichnet, und ihre Bezeichnungen und Funktionen sind ebenfalls ähnlich. Folglich kann deren detaillierte Beschreibung unterlassen werden.
  • Selbst wenn Begriffe, die jeweils eine spezifische Position und Richtung bedeuten, wie etwa „oberhalb“, „unterhalb“, „seitlich“, „unten“, „vorne“ oder „hinten“ in der folgenden Beschreibung verwendet werden, werden diese Begriffe der Zweckmäßigkeit halber verwendet, um ein Verständnis von Inhalten einer bevorzugten Ausführungsform zu erleichtern, und beziehen sich jeweils nicht auf eine Richtung zum Zeitpunkt einer tatsächlichen Umsetzung. Im Folgenden ist „nach außen“ eine Richtung in Richtung eines äußeren Umfangs einer Halbleitervorrichtung, und „nach innen“ ist eine der „nach außen“ entgegengesetzte Richtung.
  • Während ein Leitfähigkeitstyp von Störstellen im Allgemeinen wie folgt definiert ist: ein n-Typ ist ein „erster Leitfähigkeitstyp“ und ein p-Typ ist ein „zweiter Leitfähigkeitstyp“, kann in der folgenden Beschreibung eine umgekehrte Definition genutzt werden.
  • <Erste bevorzugte Ausführungsform>
  • <Vorrichtungsstruktur>
  • 1 ist eine Schnittansicht, die eine Struktur eines IGBT 100 gemäß einer ersten bevorzugten Ausführungsform veranschaulicht. Wie in 1 veranschaulicht ist, enthält der IGBT 100 ein Halbleitersubstrat BS, das eine Kollektorschicht 13 vom p-Typ, eine Pufferschicht 12 vom n-Typ, eine Driftschicht 1 vom n-Typ (erste Halbleiterschicht), eine Trägerspeicherschicht 3 vom n-Typ (zweite Halbleiterschicht), eine Kanalschicht 2 vom p-Typ (dritte Halbleiterschicht) und eine Emitterschicht 5 vom n-Typ (vierte Halbleiterschicht) aufweist, die in einem oberen Schichtteilbereich der Kanalschicht 2 vorgesehen ist. Der obere Schichtteilbereich der Kanalschicht 2 enthält auch eine außerhalb der Emitterschicht 5 vorgesehene Emitterschicht 4 vom p-Typ, die mit einer seitlichen Oberfläche der Emitterschicht 5 in Kontakt ist. Auf die Emitterschicht 4 vom p-Typ kann auch als Kontaktschicht verwiesen werden. Wenngleich als das Halbleitersubstrat BS ein Siliziumsubstrat genutzt werden kann, kann ein Halbleitersubstrat mit breiter Bandlücke wie etwa ein Siliziumcarbid-Substrat verwendet werden.
  • Jede Schicht weist hier einen zulässigen Bereich einer Spitzenkonzentration von Störstellen wie folgt auf: 1 × 1012 bis 3 × 1014 (cm-3) für die Driftschicht 1 vom n-Typ; 1 × 1016 bis 1 × 1018 (cm-3) für die Kanalschicht 2 vom p-Typ; 1 × 1015 bis 1 × 1017 (cm-3) für die Trägerspeicherschicht 3 vom n-Typ; 1 × 1018 bis 1 × 1020 (cm-3) für die Emitterschicht 4 vom p-Typ; und 1 × 1018 bis 5 × 1020 (cm-3) für die Emitterschicht 5 vom n-Typ. Die Pufferschicht 12 vom n-Typ weist einen zulässigen Bereich von 1 × 1014 bis 1 × 1017 (cm-3) auf, und die Kollektorschicht 13 vom p-Typ weist einen zulässigen Bereich 1 × 1016 bis 1 × 1019 (cm-3) auf.
  • Die Driftschicht 1 weist eine niedrigere Störstellenkonzentration als die Trägerspeicherschicht 3 auf und wird in den entsprechenden Zeichnungen durch „n-“ repräsentiert. Die Emitterschicht 4 vom p-Typ hat eine höhere Störstellenkonzentration als die Kanalschicht 2 und wird in den entsprechenden Zeichnungen durch „p+“ repräsentiert. Die Emitterschicht 5 vom n-Typ weist eine höhere Störstellenkonzentration als die Trägerspeicherschicht 3 auf und wird in den entsprechenden Zeichnungen durch „n+“ repräsentiert.
  • Das Halbleitersubstrat BS weist eine erste Hauptoberfläche (untere Hauptoberfläche) auf, die mit der Kollektorschicht 13 versehen ist, wobei die erste Hauptoberfläche eine Kollektorelektrode 16 (zweite Hauptelektrode) enthält. Das Halbleitersubstrat BS weist eine der unteren Hauptoberfläche entgegengesetzte zweite Hauptoberfläche (obere Hauptoberfläche) auf, wobei die zweite Hauptoberfläche eine Vielzahl von Gategräben 81 enthält, die durch die Emitterschicht 5 und die Kanalschicht 2 in der Dickenrichtung von einer ganz außen gelegenen Oberfläche der Emitterschicht 5 so hindurchgehen, dass sie in die Trägerspeicherschicht 3 eindringen.
  • Jeder der Gategräben 81 hat eine innere Oberfläche, die mit einem Gate-Oxidfilm 6 bedeckt ist, und eine aus Polysilizium geschaffene Gateelektrode 7 ist in jeden der Gategräben 81 mit der mit dem Gate-Oxidfilm 6 bedeckten inneren Oberfläche eingebettet, um ein Graben-Gate 91 auszubilden.
  • Zwischen einander benachbarten Graben-Gates 91 sind ein Dummy-Gategraben 8, der tiefer als der Gategraben 81 ist, und ein Dummy-Gategraben 82, der die gleiche Tiefe wie der Gategraben 81 aufweist, abwechselnd vorgesehen.
  • Die Dummy-Gategräben 8 und 82 weisen jeweils eine mit dem Gate-Oxidfilm 6 bedeckte innere Oberfläche auf, und aus Polysilizium geschaffene Dummy-Gateelektroden 70 sind in die Dummy-Gategräben 8 und 82, die jeweils die mit dem Gate-Oxidfilm 6 bedeckte innere Oberfläche aufweisen, eingebettet, um ein Dummy-Graben-Gate 9 (erstes Dummy-Graben-Gate) bzw. ein Dummy-Graben-Gate 92 (zweites Dummy-Graben-Gate) auszubilden.
  • Wie oben beschrieben wurde, sind Dummy-Graben-Gates 9 und Dummy-Graben-Gates 92 zwischen den in einem Array angeordneten Graben-Gates 91 abwechselnd angeordnet, und die Dummy-Graben-Gates 9 sind den entsprechenden Graben-Gates 91 benachbart angeordnet.
  • Ein Zwischenschicht-Isolierfilm 14 ist obere Teilbereiche der Graben-Gates 91 und obere Teilbereiche der Dummy-Graben-Gates 9 und 92 bedeckend durchgehend vorgesehen. Eine Kontaktöffnung ist in einem Teilbereich zwischen jedem der Graben-Gates 91 und dem entsprechenden der Dummy-Graben-Gates 9 ausgebildet, wobei der Teilbereich mit dem Zwischenschicht-Isolierfilm 14 nicht bedeckt ist. Eine Emitterelektrode 15 (erste Hauptelektrode) ist den Zwischenschicht-Isolierfilm 14 und die Kontaktöffnungen bedeckend vorgesehen. Wenngleich die Gateelektrode 7 ein Gatepotential empfängt, ist eine Dummy-Gateelektrode 70 mit der Emitterelektrode 15 elektrisch verbunden, um ein Emitterpotential zu empfangen, und dient nicht als Gateelektrode.
  • Ein Anordnungsintervall D1 (erstes Anordnungsintervall), das durch einen Abstand von Mitte zu Mitte zwischen den Dummy-Graben-Gates 9 definiert ist, und ein Anordnungsintervall D2 (zweites Anordnungsintervall), das durch einen Abstand von Mitte zu Mitte zwischen dem Graben-Gate 91 und dem Dummy-Graben-Gate 92, das die gleiche Tiefe wie das Graben-Gate 91 aufweist, definiert ist, sind so eingerichtet, dass eine Beziehung „D1 = D2“ erfüllt ist. Das Anordnungsintervall D1 zwischen den Dummy-Graben-Gates 9 ist beispielsweise auf weniger als 15 µm eingestellt. Der Grund dafür wird später beschrieben.
  • Obgleich der in 1 veranschaulichte IGBT 100 eine Struktur einer Anordnung mit einer 5/6-Ausdünnung zeigt, in der Graben-Gates und Dummy-Graben-Gates in einem Verhältnis 1 : 5 angeordnet sind, ist die vorliegende Offenbarung nicht auf diese beschränkt.
  • <Verbesserung der Kapazitäts-Spannungs-Charakteristiken>
  • 2 veranschaulicht ein Ersatzschaltbild einer parasitären Kapazität des IGBT 100. Wie in 2 veranschaulicht ist, ist eine Gate-Kollektor-Kapazität Cgc zwischen einem Gate G und einem Kollektor C des IGBT 100 vorhanden, ist eine Gate-Emitter-Kapazität Cge zwischen dem Gate G und einem Emitter E vorhanden und ist eine Kollektor-Emitter-Kapazität Cce zwischen dem Kollektor C und dem Emitter E vorhanden.
  • Die Gate-Kollektor-Kapazität Cgc und die Gate-Emitter-Kapazität Cge definieren eine Eingangskapazität Cies (Cies = Cgc + Cge), die Kollektor-Emitter-Kapazität Cce und die Gate-Kollektor-Kapazität Cgc definieren eine Ausgangskapazität Coes (Coes = Cce + Cgc), und die Gate-Kollektor-Kapazität Cgc definiert eine Rückkopplungskapazität Cres (Cres = Cgc).
  • Wenn die Eingangskapazität Cies und die Rückkopplungskapazität Cres abnehmen, wird eine Schaltoperation einer Vorrichtung schneller und kann ein Schaltverlust reduziert werden. Obgleich die Eingangskapazität Cies vorwiegend durch die Gate-Emitter-Kapazität Cge bestimmt ist, hängen die Ausgangskapazität Coes und die Rückkopplungskapazität Cres von einer gleichmäßigen Verarmung in der Driftschicht 1 ab.
  • Wenn hier eine negative Vorspannung an einen pn-Übergang angelegt wird, werden dotierte Störstellen ionisiert und von einer Grenzfläche des pn-Übergangs zu einer p-Seite und einer n-Seite verarmt. Die p-Seite wird dann negativ geladen, und die n-Seite wird positiv geladen, so dass der pn-Übergang wie eine einzelne Kapazität aufgeladen wird. Die Kapazität ist gegeben als pro Einheitsspannung akkumulierte elektrische Ladung (Ladung), und die Größe der Ladung wird durch die Menge an Störstellen bestimmt. Die n-Seite des pn-Übergangs der ersten bevorzugten Ausführungsform ist die Driftschicht 1 (n-), und die Ausgangskapazität Coes und die Rückkopplungskapazität Cres hängen von einer Konzentration von Störstellen vom n-Typ der Driftschicht 1 ab.
  • Wenngleich eine Berechnung einer Kapazität eines Parallelplattenkondensators die einfachste Berechnung einer Kapazität ist und die Kapazität unter Verwendung einer Dielektrizitätskonstante, eines Abstands zwischen Elektrodenplatten und einer Fläche der Elektrodenplatten berechnet werden kann, ist eine Voraussetzung, dass die Elektrodenplatten jeweils eine Fläche aufweisen, die ausreichend größer als ein Wert des Quadrats des Abstands zwischen den Elektrodenplatten ist. Wenn der pn-Übergang diese Vorbedingung erfüllt, ist die Verarmung auf der p-Seite und der n-Seite einheitlich, und somit kann die Kapazität annähernd als Parallelplattenkondensator berechnet werden.
  • Die obige Betrachtung führte zu einem technischen Gedanken, eigentümliche Kapazitäts-Spannungs-Charakteristiken selbst in der Struktur mit einem Graben-Gate und einem Dummy-Graben-Gate zu verhindern, indem ein pn-Übergang einem angenähert wird, der eine Berechnung einer Kapazität als Parallelplattenkondensator erlaubt.
  • Mit Verweis auf 3 und 4 wird hier ein Vergleichsergebnis von Kapazitäts-Spannungs-Charakteristiken beschrieben, indem ein herkömmlicher IGBT, in welchem nur Dummy-Graben-Gates, die jeweils einen Graben aufweisen, der tiefer als Graben-Gates ist, zwischen den einander benachbarten Graben-Gates angeordnet sind, mit dem IGBT 100 der ersten bevorzugten Ausführungsformen verglichen wird, worin die Dummy-Graben-Gates 9 und 92 angeordnet sind.
  • 3 ist eine grafische Darstellung, die ein Simulationsergebnis von Kapazitäts-Spannungs-Charakteristiken zwischen der Rückkopplungskapazität Cres [F/cm2] und einer Kollektor-Emitter-Spannung VCE [V] zeigt. 4 ist eine grafische Darstellung, die ein Simulationsergebnis von Kapazitäts-Spannungs-Charakteristiken zwischen der Ausgangskapazität Coes [F/cm2] und der Kollektor-Emitter-Spannung VCE [V] zeigt. 3 und 4 zeigen jeweils eine Charakteristik T1, die die Charakteristiken des IGBT 100 der ersten Ausführungsform angibt, und eine Charakteristik T0, die die Charakteristiken des herkömmlichen IGBT angibt. 3 und 4 zeigen jeweils die Kollektor-Emitter-Spannung VCE, die in einem Bereich von 0 bis 50 V geändert wird, bei einer Betriebsfrequenz von 100 kHz und einer Umgebungstemperatur von 25°C. 3 und 4 zeigen jeweils die Charakteristiken in einer Anordnung mit einer 5/6-Ausdünnung, in der Graben-Gates und Dummy-Graben-Gates in einem Verhältnis von 1 : 5 angeordnet sind.
  • 3 zeigt eine Wellenform der Rückkopplungskapazität Cres, die ein Phänomen zeigt, bei dem eine Kapazität schnell zunimmt, während sich die Kollektor-Emitter-Spannung VCE von 1 V bis 3 V ändert. 4 zeigt eine Wellenform der Ausgangskapazität Coes mit einem fallenden Teil der Charakteristik T0 in gestufter Form, und es wird davon ausgegangen, dass der fallende Teil durch die schnelle Zunahme der Rückkopplungskapazität Cres beeinflusst wird.
  • Im Gegensatz dazu zeigen 3 und 4 jeweils keinen eigentümlichen Teil in der Charakteristik T1, und somit kann man sagen, dass verhindert werden kann, dass Kapazitäts-Spannungs-Charakteristiken im IGBT 100 mit den Graben-Gates und den Dummy-Graben-Gates eigentümlich werden.
  • Als Nächstes wird unter Bezugnahme auf 5 und 6 der Grund beschrieben, warum verhindert werden kann, dass die Kapazitäts-Spannungs-Charakteristiken des IGBT 100 eigentümlich werden. 5 ist ein Diagramm, das ein internes Analyseergebnis unter Verwendung einer Simulation des herkömmlichen IGBT veranschaulicht, und 6 ist ein Diagramm, das ein internes Analyseergebnis unter Verwendung einer Simulation des IGBT 100 veranschaulicht. 5 und 6 zeigen jeweils eine Verarmungsschicht mit einer durchgezogenen Linie bei einer Kollektor-Emitter-Spannung VCE von jeweils 1 V, 2 V und 3 V.
  • 5 und 6 zeigen die Ergebnisse unter den gleichen Simulationsbedingungen mit einer Störstellenkonzentration jeder Störstellenschicht innerhalb des Konzentrationsbereichs des IGBT 100, der oben beschrieben wurde, und einer Durchbruchspannung einer 3300 V Klasse. 5 und 6 zeigen jeweils die Ergebnisse in einer Anordnung mit einer 5/6-Ausdünnung, in der Graben-Gates und Dummy-Graben-Gates in einem Verhältnis von 1 : 5 angeordnet sind.
  • Der in 5 veranschaulichte herkömmliche IGBT ist so konfiguriert, dass nur ein tiefes Dummy-Graben-Gate 9 zwischen einander benachbarten Graben-Gates 91 angeordnet ist und eine Verarmungsschicht, die durch das Dummy-Graben-Gate 9 aufgrund einer Zunahme in der Kollektor-Emitter-Spannung VCE gebildet wird, in die Tiefen des Substrats eindringt. Jedoch dringt eine Verarmungsschicht, die durch das Graben-Gate 91, das flacher als das Dummy-Graben-Gate 9 ist, gebildet wird, nicht in die Tiefen des Substrats ein, so dass in der Tiefenrichtung eine Ungleichmäßigkeit der Verarmungsschichten erzeugt wird. Es erweist sich, dass der herkömmliche IGBT nicht als Parallelplattenkondensator approximiert werden kann.
  • Im Gegensatz dazu ist der in 6 veranschaulichte IGBT 100 so konfiguriert, dass ein tiefes Dummy-Graben-Gate 9 und ein flaches Dummy-Graben-Gate 92 zwischen einander benachbarten Graben-Gates 91 abwechselnd angeordnet sind und eine Verarmungsschicht, die durch das Dummy-Graben-Gate 9 aufgrund einer Zunahme der Kollektor-Emitter-Spannung VCE gebildet wird, in die Tiefen des Substrats eindringt. Die Verarmungsschichten, die durch das flache Graben-Gate 91 und das flache Dummy-Graben-Gate 92 gebildet werden, vereinheitlichen jedoch die Verarmungsschichten insgesamt. Es erweist sich, dass der IGBT 100 als Parallelplattenkondensator approximiert werden kann.
  • Wie oben beschrieben wurde, ist der IGBT 100 so konfiguriert, dass die Dummy-Graben-Gates 9 und die Dummy-Graben-Gates 92 zwischen den in einem Array angeordneten Graben-Gates 91 abwechselnd angeordnet sind und die Dummy-Graben-Gates 9 den entsprechenden Graben-Gates 91 benachbart angeordnet sind. Dies ermöglicht dem IGBT 100, einen pn-Übergang einem anzunähern, der eine Berechnung einer Kapazität als Parallelplattenkondensator erlaubt, so dass verhindert werden kann, dass Kapazitäts-Spannungs-Charakteristiken eigentümlich werden.
  • Wenn das Anordnungsintervall D1 zwischen den Dummy-Graben-Gates 9 und das Anordnungsintervall D2 zwischen dem Graben-Gate 91 und dem Dummy-Graben-Gate 92 so eingestellt werden, dass sie die Beziehung „D1 = D2“ erfüllen, sind das Graben-Gate 91, das Dummy-Graben-Gate 9 und das Dummy-Graben-Gate 92 in gleichen Intervallen angeordnet, was somit eine weitere Verbesserung der Kapazitäts-Spannungs-Charakteristiken ermöglicht.
  • <Herstellungsverfahren>
  • Als Nächstes wird ein Verfahren zum Herstellen des IGBT 100 unter Bezugnahme auf 7 bis 18, die jeweils eine einen Herstellungsschritt veranschaulichende Schnittansicht sind, der Reihe nach beschrieben. Um einen Herstellungsschritt des Graben-Gates 91 und des Dummy-Graben-Gates 9 unter Verwendung einer eine realistischere Struktur veranschaulichenden Schnittansicht vorwiegend zu veranschaulichen und zu beschrieben, werden die Kollektorelektrode 16 und dergleichen im Folgenden weggelassen.
  • In dem in 7 veranschaulichten Schritt wird ein Siliziumoxid-Film OM1 durch zum Beispiel ein Verfahren einer chemischen Gasphasenabscheidung (CVD) oder dergleichen auf einer oberen Hauptoberfläche des Halbleitersubstrats BS gebildet, worin eine Emitterschicht 5 vom n-Typ in einem oberen Schichtteilbereich einer Kanalschicht 2 vom p-Typ selektiv ausgebildet ist. Wenngleich eine Emitterschicht 4 vom p-Typ in Kontakt mit der Emitterschicht 5 vom n-Typ ausgebildet werden kann, klammert der vorliegende Schritt diesen Prozess aus.
  • Als Nächstes wird in dem in 8 veranschaulichten Schritt ein Resistmaterial auf dem Siliziumoxid-Film OM1 aufgebracht, und eine Resistmaske RM1 wird mittels Fotolithografie gebildet. Die Resistmaske RM1 wird mit einer Öffnung OP1 versehen, die einer Position entspricht, wo ein Dummy-Gategraben 8 gebildet werden soll. Eine Ätzung des Siliziumoxid-Films OM1 unter Verwendung dieser Resistmaske RM1 ermöglicht, dass ein der Öffnung OP1 entsprechender Teilbereich geöffnet wird, und danach wird die Resistmaske RM1 entfernt.
  • In dem in 9 veranschaulichten Schritt wird als Nächstes der Siliziumoxid-Film OM1 als Ätzmaske genutzt, um durch Ätzen einen Dummy-Gategraben 8 auszubilden, der durch die Kanalschicht 2 und die Trägerspeicherschicht 3 vom n-Typ in der Dickenrichtung so hindurchgeht, dass er in eine Driftschicht 1 vom n-Typ eindringt. Dieses Ätzen kann ein Trockenätzen oder Nassätzen sein, und der Dummy-Gategraben 8 kann unter Verwendung einer herkömmlichen Ätztechnik gebildet werden. Wenngleich eine Beschreibung detaillierter Ätzbedingungen und dergleichen weggelassen wird, wird die Ätzung durchgeführt, während Ätzbedingungen gesteuert werden, um zu ermöglichen, dass der Dummy-Gategraben 8 eine seitliche Oberfläche aufweist, die eine konische Oberfläche ist, deren Breite in Richtung ihres unteren Teilbereichs abnimmt.
  • Nachdem der Siliziumoxid-Film OM1 entfernt ist, wird durch beispielsweise thermische Oxidation in dem in 10 veranschaulichten Schritt ein Siliziumoxid-Film OX1 mit einer Dicke von etwa 100 nm auf einer Oberfläche des Halbleitersubstrats BS einschließlich einer inneren Oberfläche des Dummy-Gategrabens 8 ausgebildet. Der Siliziumoxid-Film OX1 kann nicht nur mittels der thermischen Oxidation, sondern auch mittels eines CVD-Verfahrens oder dergleichen gebildet werden.
  • In dem in 11 veranschaulichten Schritt wird als Nächstes eine dotierter Polysilizium-Film 71, dem Phosphor zugesetzt ist, mittels beispielsweise des CVD-Verfahrens auf dem Siliziumoxid-Film OX1 abgeschieden, um den Dummy-Gategraben 8 mit dem dotierten Polysilizium-Film 71 zu füllen.
  • Als Nächstes wird in dem in 12 veranschaulichten Schritt der dotierte Polysilizium-Film 71 auf dem Siliziumoxid-Film OX1 mit Ausnahme desjenigen im Dummy-Gategraben 8 entfernt, und eine Dummy-Gateelektrode 70 ist im Dummy-Gategraben 8 ausgebildet.
  • Dann wird in dem in 13 veranschaulichten Schritt ein Siliziumoxid-Film OM2 mittels beispielsweise des CVD-Verfahrens auf dem Siliziumoxid-Film OX1 gebildet.
  • In dem in 14 veranschaulichten Schritt wird als Nächstes ein Resistmaterial auf dem Siliziumoxid-Film OM2 aufgebracht, und eine Resistmaske RM2 wird mittels Fotolithografie gebildet. Die Resistmaske RM2 wird mit einer Öffnung OP2 versehen, die einer Position entspricht, wo ein Gategraben 81 gebildet wird. Ein Ätzen des Siliziumoxid-Films OM2 unter Verwendung dieser Resistmaske RM2 ermöglicht, dass ein der Öffnung OP2 entsprechender Teilbereich geöffnet wird, und danach wird die Resistmaske RM2 entfernt.
  • In dem in 15 veranschaulichten Schritt wird als Nächstes der Siliziumoxid-Film OM2 als Ätzmaske genutzt, um durch Ätzen den Gategraben 81 auszubilden, der durch die Emitterschicht 5 und die Kanalschicht 2 in der Dickenrichtung so hindurchgeht, dass er in die Trägerspeicherschicht 3 vom n-Typ eindringt. Wenngleich nicht veranschaulicht wird gleichzeitig mit dem Gategraben 81 ein Dummy-Gategraben 82 gleicher Tiefe ebenfalls gebildet. Dieses Ätzen kann ein Trockenätzen oder Nassätzen sein, und der Dummy-Gategraben 8 kann unter Verwendung einer herkömmlichen Ätztechnik gebildet werden. Wenngleich eine Beschreibung detaillierter Ätzbedingungen und dergleichen unterlassen wird, wird folglich die Ätzung durchgeführt, während Ätzbedingungen gesteuert werden, um zu ermöglichen, dass sowohl der Gategraben 81 als auch der Dummy-Gategraben 82 eine seitliche Oberfläche aufweisen, die eine konische Oberfläche ist, deren Breite in Richtung ihres unteren Teilbereichs abnimmt.
  • Nachdem der Siliziumoxid-Film OM2 und der Siliziumoxid-Film OX1 darunter entfernt sind, wird ein Siliziumoxid-Film OX2 mit einer Dicke von etwa 100 nm auf einer Oberfläche des Halbleitersubstrats BS einschließlich einer inneren Oberfläche des Gategrabens 81 durch beispielsweise thermische Oxidation in dem in 16 veranschaulichten Schritt gebildet. Der Siliziumoxid-Film OX2 kann nicht nur durch die thermische Oxidation, sondern auch durch das CVD-Verfahren oder dergleichen gebildet werden. Wenngleich nicht veranschaulicht wird der Siliziumoxid-Film OX2 auch auf einer inneren Oberfläche des Dummy-Gategrabens 82 gebildet.
  • In dem in 17 veranschaulichten Schritt wird als Nächstes ein dotierter Polysilizium-Film 72, dem Phosphor zugesetzt ist, auf dem Siliziumoxid-Film OX2 durch beispielsweise das CVD-Verfahren abgeschieden, um den Gategraben 81 mit dem dotiertem Polysilizium-Film 72 zu füllen. Wenngleich nicht veranschaulicht wird der Dummy-Gategraben 82 ebenfalls mit dem dotierten Polysilizium-Film 72 gefüllt.
  • Als Nächstes wird in dem in 18 veranschaulichten Schritt der dotierte Polysilizium-Film 72 auf dem Siliziumoxid-Film OX2 außer im Gategraben 81 entfernt, und eine Gateelektrode 7 ist im Gategraben 81 ausgebildet. Zur gleichen Zeit wird in dem (nicht veranschaulichten) Dummy-Gategraben 82 die Dummy-Gateelektrode 70 ausgebildet.
  • Danach werden über einen nicht veranschaulichten Herstellungsschritt ein Zwischenschicht-Isolierfilm 14, eine Emitterelektrode 15 und dergleichen gebildet, um den IGBT 100 zu komplettieren.
  • Auf diese Weise werden in einem Fotolithografie-Schritt und einem Ätzschritt jeweils der Dummy-Gategraben 8 und der Gategraben 81 (Dummy-Gategraben 82) gebildet.
  • <Anordnungsintervall von Dummy-Graben-Gates>
  • Wenngleich das Anordnungsintervall D1 (1) zwischen den Dummy-Graben-Gates 9 so beschrieben ist, dass es auf beispielsweise 15 µm oder weniger eingestellt ist, wird der Grund dafür unter Bezugnahme auf 19 beschrieben.
  • 19 ist eine grafische Darstellung, die eine Beziehung zwischen einer Durchbruchspannung des IGBT 100 und dem Anordnungsintervall D1 zwischen den Dummy-Graben-Gates 9 zeigt, wo die horizontale Achse das Anordnungsintervall D1 repräsentiert und die vertikale Achse die Durchbruchspannung BV [V] bei einer Umgebungstemperatur von 25°C repräsentiert. Aus 19 kann man ersehen, dass die Durchbruchspannung abnimmt, wenn das Anordnungsintervall D1 zunimmt. 19 zeigt eine Abhängigkeit der Durchbruchspannung vom Anordnungsintervall D1, wenn die Trägerspeicherschicht 3 vom n-Typ eine Störstellendosierung von Null aufweist, d.h. wenn die Trägerspeicherschicht 3 nicht vorgesehen ist. Wenn das Anordnungsintervall D1 auf 15 µm eingestellt wurde, nahm die Durchbruchspannung von einer Ziel-Durchbruchspannung (5000 V) um 10 % auf etwa 90 % (4500 V) der Ziel-Durchbruchspannung ab. Dies gilt, da ein übermäßiges Anordnungsintervall D1 einen Feldplatteneffekt zwischen den Dummy-Graben-Gates 9 reduziert, was bewirkt, dass sich ein elektrisches Feld nahe dem Boden des Dummy-Graben-Gates 9 konzentriert.
  • Wenn im Gegensatz dazu die Trägerspeicherschicht 3 vorgesehen ist, nimmt die Abhängigkeit der Durchbruchspannung vom Anordnungsintervall D1 zu, wenn eine Konzentration von Störstellen vom n-Typ zunimmt. Folglich wird das Anordnungsintervall D1 auf weniger als 15 µm eingestellt, um eine Durchbruchspannung gleich 90 % der Ziel-Durchbruchspannung oder höher sicherzustellen.
  • Wie in 19 gezeigt ist, kann, wenn die Trägerspeicherschicht 3 nicht vorgesehen ist, das Anordnungsintervall D1 etwa 15 µm betragen. Obgleich das Anordnungsintervall D1 einen unteren Grenzwert von beispielsweise 2 bis 3 µm aufweisen kann, um wünschenswerterweise die Ziel-Durchbruchspannung zu erreichen, wird gemäß 19 das Anordnungsintervall so eingestellt, um eine Ausbildung eines Grabens unter Berücksichtigung einer Tiefe des Grabens, einer Öffnungsbreite des Grabens und dergleichen zu ermöglichen.
  • Der Feldplatteneffekt ist ein Effekt zum Reduzieren eines elektrischen Feldes, der durch eine Feldplatte verursacht wird, die aus einer Mehrschichtstruktur eines Leiters, eines Isolierfilms und eines Halbleiters gebildet ist, der an der Grenze eines pn-Übergangs vorgesehen ist, wobei der Halbleiter der Driftschicht 1 vom n-Typ entspricht, der Isolierfilm dem Gate-Oxidfilm 6 entspricht und der Leiter jeder der Gateelektrode 7 und der Dummy-Gateelektrode 70 entspricht. Der pn-Übergang zwischen der Trägerspeicherschicht 3 vom n-Typ und der Kanalschicht 2 vom p-Typ erzeugt ursprünglich ein hohes elektrisches Feld. Jedoch kann das elektrische Feld durch einen Feldplatteneffekt des tiefen Dummy-Graben-Gates 9 reduziert werden.
  • <Zweite bevorzugte Ausführungsform>
  • <Vorrichtungsstruktur>
  • 20 ist eine Schnittansicht, die eine Struktur eines IGBT 200 gemäß einer zweiten bevorzugten Ausführungsform veranschaulicht. Wenngleich der in 1 veranschaulichte IGBT 100 die Dummy-Graben-Gates 9, 92 und das Graben-Gate 91 enthält, deren Länge in einer Richtung senkrecht zu deren Verlaufsrichtung gleich ist, d.h. deren Grabenbreite gleich ist, enthält der IGBT 200 Graben-Gates 91 und Dummy-Graben-Gates 92, die jeweils eine Grabenbreite W2 (zweite Grabenbreite) aufweisen, die kleiner als eine Grabenbreite W1 (erste Grabenbreite) jedes der Dummy-Graben-Gates 9 ist, wie in 20 veranschaulicht ist. In 20 sind die gleichen Komponenten wie jene des unter Bezugnahme auf 1 beschriebenen IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine doppelte Beschreibung wird unterlassen.
  • Wenn jedes des Graben-Gates 91 und des Dummy-Graben-Gates 92 wie oben beschrieben eine geringere Breite als das Dummy-Graben-Gate 9 aufweist, können all die Gräben gleichzeitig gebildet werden, um eine Vereinfachung des Herstellungsschritts zu ermöglichen.
  • 21 ist eine grafische Darstellung, die eine Beziehung zwischen einer Öffnungsbreite [nm] einer Ätzmaske und einer Tiefe [µm] eines Grabens zeigt, der in einem Schritt zum Ausbilden eines Grabens durch Ätzen gebildet wird. Wie in 21 gezeigt ist, gibt es eine Korrelation zwischen der Tiefe des Grabens und der Öffnungsbreite der Ätzmaske, in der mit abnehmender Öffnungsbreite der Ätzmaske die Tiefe des gebildeten Grabens abnimmt. Wenn beispielsweise die Ätzmaske eine Öffnungsbreite von 400 nm aufweist, hat die Ätzmaske eine Grabentiefe von etwa 3 µm. Wenn die Ätzmaske eine Öffnungsbreite von 300 nm aufweist, hat die Ätzmaske eine Grabentiefe von etwa 2,5 µm. Ein Einstellen der Ätzbedingungen ermöglicht eine Einstellung einer Steigung und eines Absolutwerts der Korrelation zwischen der Öffnungsbreite der Ätzmaske und der Grabentiefe. Der Grund, warum die Öffnungsbreite der Ätzmaske und die Grabentiefe miteinander korrelieren, ist, dass eine Ätzrate zunimmt, wenn die Öffnungsbreite zunimmt. Wenn jedoch die Öffnungsbreite auf mehr als ein bestimmtes Niveau zunimmt, verschlechtert sich die Korrelation mit der Ätzrate.
  • Die Ausnutzung der Korrelation zwischen der Öffnungsbreite der Ätzmaske und der Tiefe des Grabens wie oben beschrieben ermöglicht eine Vereinfachung des Herstellungsschritts.
  • <Herstellungsverfahren>
  • Im Folgenden wird ein Verfahren zum Herstellen des IGBT 200 unter Bezugnahme auf 22 bis 26, die jeweils eine einen Herstellungsschritt veranschaulichende Schnittansicht sind, der Reihe nach beschrieben. Um einen Herstellungsschritt des Graben-Gates 91 und des Dummy-Graben-Gates 9 unter Verwendung einer eine realistischere Struktur veranschaulichenden Schnittansicht vorwiegend zu veranschaulichen und zu beschrieben, werden die Kollektorelektrode 16 und dergleichen weggelassen.
  • Nach dem unter Bezugnahme auf 7 in der ersten bevorzugten Ausführungsform beschriebenen Schritt wird in dem in 22 veranschaulichten Schritt ein Resistmaterial auf einem Siliziumoxid-Film OM1 aufgebracht und wird mittels Fotolithografie eine Resistmaske RM1 gebildet. Die Resistmaske RM1 wird mit einer Öffnung OP1, die einer Position entspricht, wo der Dummy-Gategraben 8 gebildet wird, und einer Öffnung OP3 versehen, die einer Position entspricht, wo der Gategraben 81 und der (nicht veranschaulichte) Dummy-Gategraben 82 gebildet werden. Ein Ätzen des Siliziumoxid-Films OM1 unter Verwendung dieser Resistmaske RM1 ermöglicht, dass den Öffnungen OP1 und OP3 entsprechende Teilbereiche geöffnet werden, und danach wird die Resistmaske RM1 entfernt.
  • Die Öffnung OP1 wird hier genutzt, um den tiefen Dummy-Gategraben 8 auszubilden, und wird folglich mit einer größeren Öffnungsbreite als die Öffnung OP3 ausgebildet. Wenn beispielsweise erwünscht ist, dass der Dummy-Gategraben 8 eine Tiefe von etwa 3 µm aufweist, wird die Öffnung OP1 gemäß 21 mit einer Öffnungsbreite von 400 nm gebildet. Wenn indes erwünscht ist, dass der Gategraben 81 eine Tiefe von etwa 2,5 µm aufweist, wird die Öffnung OP3 gemäß 21 mit einer Öffnungsbreite von 300 nm ausgebildet.
  • Als Nächstes wird in dem in 23 veranschaulichten Schritt der Siliziumoxid-Film OM1 als Ätzmaske genutzt, um durch Ätzen den Dummy-Gategraben 8, der durch die Kanalschicht 2 und die Trägerspeicherschicht 3 vom n-Typ in der Dickenrichtung so hindurchgeht, dass er in die Driftschicht 1 vom n-Typ eindringt, und den Gategraben 81 auszubilden, der durch die Emitterschicht 5 und die Kanalschicht 2 in der Dickenrichtung so hindurchgeht, dass er in die Trägerspeicherschicht 3 vom n-Typ eindringt. Wenngleich nicht veranschaulicht wird auch der Dummy-Gategraben 82 mit gleicher Tiefe wie der Gategraben 81 ausgebildet. Dieses Ätzen kann ein Trockenätzen oder Nassätzen sein, und der Dummy-Gategraben 8 kann unter Verwendung einer herkömmlichen Ätztechnik gebildet werden. Wenn auch eine Beschreibung detaillierter Ätzbedingungen und dergleichen unterlassen wird, wird folglich eine Ätzung durchgeführt, während Ätzbedingungen gesteuert werden, um zu ermöglichen, dass sowohl der Gategraben 81 als auch der Dummy-Gategraben 8 eine seitliche Oberfläche aufweisen, die eine konische Oberfläche ist, deren Breite in Richtung ihres unteren Teilbereichs abnimmt.
  • Nachdem der Siliziumoxid-Film OM1 entfernt ist, wird ein Siliziumoxid-Film OX1 mit einer Dicke von etwa 100 nm auf einer Oberfläche des Halbleitersubstrats BS einschließlich einer inneren Oberfläche jedes des Dummy-Gategrabens 8, des Gategrabens 81 und des (nicht veranschaulichten) Dummy-Gategrabens 82 durch thermische Oxidation beispielsweise in dem in 24 veranschaulichten Schritt ausgebildet. Der Siliziumoxid-Film OX1 kann nicht nur durch thermische Oxidation, sondern auch mittels eines CVD-Verfahrens oder dergleichen gebildet werden.
  • Als Nächstes wird in dem in 25 veranschaulichten Schritt ein dotierter Polysilizium-Film 71, dem Phosphor zugesetzt ist, durch beispielsweise das CVD-Verfahren auf dem Siliziumoxid-Film OX1 abgeschieden, um den Dummy-Gategraben 8, den Gategraben 81 und den (nicht veranschaulichten) Dummy-Gategraben 82 mit dem dotiertem Polysilizium-Film 71 zu füllen.
  • In dem in 26 veranschaulichten Schritt wird als Nächstes der dotierte Polysilizium-Film 71 auf dem Siliziumoxid-Film OX1 mit Ausnahme desjenigen in jedem des Dummy-Gategrabens 8, des Gategrabens 81 und des (nicht veranschaulichten) Dummy-Gategrabens 82 entfernt. Eine Dummy-Gateelektrode 70 ist dann in jedem des Dummy-Gategrabens 8 und des (nicht veranschaulichten) Dummy-Gategrabens 82 ausgebildet, und eine Gateelektrode 7 ist im Gategraben 81 ausgebildet. Nachdem der Siliziumoxid-Film OX1 entfernt ist, wird anschließend durch beispielsweise thermische Oxidation ein Siliziumoxid-Film OX2 mit einer Dicke von etwa 100 nm auf einer Oberfläche des Halbleitersubstrats BS gebildet.
  • Danach werden über einen nicht veranschaulichten Herstellungsschritt ein Zwischenschicht-Isolierfilm 14, eine Emitterelektrode 15 und dergleichen gebildet, um den IGBT 200 zu komplettieren.
  • Wie oben beschrieben wurde, ermöglicht der IGBT 200, dass all die Gräben mittels einer Fotolithografie und Ätzung gleichzeitig gebildet werden, so dass der Herstellungsschritt vereinfacht werden kann. Die Gateelektrode 7 und die Dummy-Gateelektrode 70 können ebenfalls gleichzeitig gebildet werden, so dass der dotierte Polysilizium-Film nur einmal gebildet werden muss und folglich der Herstellungsschritt vereinfacht werden kann.
  • <Erste Modifikation>
  • 27 ist eine Schnittansicht, die eine Struktur eines IGBT 200A einer ersten Modifikation der bevorzugten zweiten Ausführungsform veranschaulicht. Wie in 27 veranschaulicht ist, ist der IGBT 200A so konfiguriert, dass das Graben-Gate 91 und das Dummy-Graben-Gate 92 jeweils mit einer Grabenbreite W2 ausgebildet sind, die kleiner als eine Grabenbreite W1 des Dummy-Graben-Gates 9 ist, und das Graben-Gate 91 und das Dummy-Graben-Gate 92 eine Doppel-Gatestruktur bilden, in der zwei der Graben-Gates 91 so parallel angeordnet sind, dass sie ein Paar bilden, und zwei der Dummy-Graben-Gates 92 so parallel angeordnet sind, dass sie ein Paar bilden.
  • Das Paar der Graben-Gates 91 ist mit einem Abstand D3 von der Mitte des Paars zu einer äußeren seitlichen Oberfläche jedes der Graben-Gates 91 angeordnet, und das Gleiche gilt für das Paar Dummy-Graben-Gates 92.
  • Wenn auch ein Anordnungsintervall D2 zwischen dem Paar Graben-Gates 91 und dem Paar Dummy-Graben-Gates 92 durch einen Abstand von Mitte zu Mitte zwischen den jeweiligen Paaren definiert ist, werden das Anordnungsintervall D2 und ein Anordnungsintervall D1 zwischen den Dummy-Graben-Gates 9 so eingestellt, dass sie eine Beziehung „D1 = D2“ erfüllen. Das Anordnungsintervall D1 zwischen den Dummy-Graben-Gates 9 wird beispielsweise auf weniger als 15 µm eingestellt.
  • Eine Verwendung der Doppel-Gatestruktur erhöht die Anzahl an Gates, um eine Gatekapazität zu erhöhen, was somit einen steuerbaren Bereich einer Schaltoperation durch einen Gatewiderstand erweitert.
  • <Zweite Modifikation>
  • 28 ist eine Schnittansicht, die eine Struktur eines IGBT 200B einer zweiten Modifikation der bevorzugten zweiten Ausführungsform veranschaulicht. Wie in 28 veranschaulicht ist, ist der IGBT 200B so konfiguriert, dass das Graben-Gate 91 und das Dummy-Graben-Gate 92 jeweils mit einer Grabenbreite W2 ausgebildet sind, die kleiner als eine Grabenbreite W1 des Dummy-Graben-Gates 9 ist, und das Dummy-Graben-Gate 9 eine Doppel-Gatestruktur bildet, in der zwei der Dummy-Graben-Gates 9 so parallel angeordnet sind, dass sie ein Paar bilden.
  • Das Paar Dummy-Graben-Gates 9 ist mit einem Abstand D4 von der Mitte des Paars zu einer äußeren seitlichen Oberfläche jedes der Dummy-Graben-Gates 9 angeordnet. Wenn auch ein Anordnungsintervall D1 zwischen Paaren von Dummy-Graben-Gates 9 durch einen Abstand von Mitte zu Mitte zwischen den jeweiligen Paaren definiert ist, werden das Anordnungsintervall D1 und ein Anordnungsintervall D2 zwischen dem Graben-Gate 91 und dem Dummy-Graben-Gate 92 so eingestellt, dass sie eine Beziehung „D1 = D2“ erfüllen. Das Anordnungsintervall D1 zwischen dem Paar Dummy-Graben-Gates 9 wird beispielsweise auf weniger als 15 µm eingestellt.
  • Eine Ausnutzung der Doppel-Gatestruktur erhöht die Anzahl an Gates, um eine Gatekapazität zu erhöhen, was folglich einen steuerbaren Bereich einer Schaltoperation durch einen Gatewiderstand erweitert.
  • <Andere Anwendungsbeispiele>
  • Wenn auch die oben beschriebenen ersten und zweiten bevorzugten Ausführungsformen beschrieben sind, indem der IGBT beispielhaft angeführt ist, ist die Anwendung des Dummy-Graben-Gates 9, des Graben-Gates 91 und des Dummy-Graben-Gates 92, die oben beschrieben wurden, nicht auf den IGBT beschränkt. Die ersten und zweiten bevorzugten Ausführungsformen können für einen Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) verwendet werden, solange er ein Transistor mit isoliertem Gate ist. Wenn die ersten und zweiten bevorzugten Ausführungsformen für einen MOSFET verwendet werden, wird die Kollektorschicht 13 vom p-Typ nicht vorgesehen und dient die Kollektorelektrode 16 als Drainelektrode.
  • Innerhalb des Umfangs der vorliegenden Offenbarung kann jede der bevorzugten Ausführungsformen frei kombiniert werden oder kann jede der bevorzugten Ausführungsformen gegebenenfalls modifiziert oder eliminiert werden.
  • Obgleich die Offenbarung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2019186318 [0002]

Claims (8)

  1. Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat (BS), das zumindest umfasst: eine erste Halbleiterschicht (1) eines ersten Leitfähigkeitstyps; eine zweite Halbleiterschicht (3) des ersten Leitfähigkeitstyps auf der ersten Halbleiterschicht; eine dritte Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps auf der zweiten Halbleiterschicht; und eine vierte Halbleiterschicht (5) des ersten Leitfähigkeitstyps, die in einem oberen Schichtteilbereich der dritten Halbleiterschicht selektiv vorgesehen ist; ein Graben-Gate (91), das durch die vierte Halbleiterschicht und die dritte Halbleiterschicht in einer Dickenrichtung so hindurchgeht, dass es in die zweite Halbleiterschicht eindringt; ein erstes Dummy-Graben-Gate (9), das durch die dritte Halbleiterschicht und die zweite Halbleiterschicht in der Dickenrichtung so hindurchgeht, dass es in die erste Halbleiterschicht eindringt; ein zweites Dummy-Graben-Gate (92), das durch die dritte Halbleiterschicht in der Dickenrichtung so hindurchgeht, dass es in die zweite Halbleiterschicht eindringt; eine erste Hauptelektrode (15) in Kontakt mit zumindest der vierten Halbleiterschicht; und eine zweite Hauptelektrode (16), die auf dem Halbleitersubstrat auf einer der ersten Hauptelektrode in der Dickenrichtung entgegengesetzten Seite vorgesehen ist, wobei die ersten und zweiten Dummy-Graben-Gates zwischen den in einem Array angeordneten Graben-Gates angeordnet und mit der ersten Hauptelektrode elektrisch verbunden sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die ersten und zweiten Dummy-Graben-Gates zwischen den in einem Array angeordneten Graben-Gates abwechselnd so angeordnet sind, dass das erste Dummy-Graben-Gate dem Graben-Gate benachbart angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei das Graben-Gate und die ersten und zweiten Dummy-Graben-Gates so angeordnet sind, dass ein erstes Anordnungsintervall (D1) zwischen den ersten Dummy-Graben-Gates und ein zweites Anordnungsintervall (D2) zwischen dem Graben-Gate und dem zweiten Dummy-Graben-Gate einander gleich sind.
  4. Halbleitervorrichtung nach Anspruch 3, wobei das erste Dummy-Graben-Gate mit dem ersten Anordnungsintervall, das weniger als 15 µm beträgt, angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das Graben-Gate und die ersten und zweiten Dummy-Graben-Gates so ausgebildet sind, dass eine zweite Grabenbreite (W2) von jedem des Graben-Gates und des zweiten Dummy-Graben-Gates geringer als eine erste Grabenbreite (W1) des ersten Dummy-Graben-Gates ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die erste Grabenbreite und die zweite Grabenbreite basierend auf einer Korrelation zwischen einer Öffnungsbreite einer Ätzmaske und einer Tiefe eines Grabens beim Ausbilden des Grabens durch Ätzen eingestellt werden, um das Graben-Gate und die ersten und zweiten Dummy-Graben-Gates gleichzeitig auszubilden.
  7. Halbleitervorrichtung nach Anspruch 5, wobei zwei der Graben-Gates so parallel angeordnet sind, dass sie ein Paar bilden, zwei der zweiten Dummy-Graben-Gates parallel angeordnet sind, so dass sie ein Paar bilden, und die Graben-Gates und die ersten und zweiten Dummy-Graben-Gates so angeordnet sind, dass ein erstes Anordnungsintervall (D1) zwischen den ersten Dummy-Graben-Gates gleich einem zweiten Anordnungsintervall (D2) ist, das durch einen Abstand von Mitte zu Mitte zwischen dem Paar der Graben-Gates und dem Paar der zweiten Dummy-Graben-Gates definiert ist.
  8. Halbleitervorrichtung nach Anspruch 5, wobei zwei der ersten Dummy-Graben-Gates so parallel angeordnet sind, dass sie ein Paar bilden, und das Graben-Gate und die ersten und zweiten Dummy-Graben-Gates so angeordnet sind, dass ein erstes Anordnungsintervall (D1), das durch einen Abstand von Mitte zu Mitte zwischen Paaren der ersten Dummy-Graben-Gates definiert ist, gleich einem zweiten Anordnungsintervall (D2) zwischen dem Graben-Gate und dem zweiten Dummy-Graben-Gate ist.
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