JP6509674B2

JP6509674B2 - 半導体装置

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Publication number: JP6509674B2
Application number: JP2015158384A
Authority: JP
Inventors: 亮平下條; 紀夫安原
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2015-08-10
Filing date: 2015-08-10
Publication date: 2019-05-08
Anticipated expiration: 2035-08-10
Also published as: JP2017037965A; TW201707203A

Description

本発明の実施形態は、半導体装置に関する。

ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置において、トレンチ内部にゲート電極が設けられた構造がある。トレンチ型ゲート構造を有する半導体装置をターンオフした際、トレンチ底部において電界集中が生じるために、トレンチ底部をアバランシェ電流が流れる場合がある。

特開２０１４−１３５４１９号公報

本発明が解決しようとする課題は、アバランシェ電流による破壊を抑制できる半導体装置を提供することである。

実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２電極と、ゲート電極と、第３電極と、を有する。
前記第１半導体領域は、前記第１電極の上に設けられている。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。
前記第２電極は、前記第１半導体領域の上に設けられている。前記第２電極は、第１絶縁層に囲まれている。前記第２電極は、第２方向において前記第１半導体領域の一部および前記第２半導体領域と並んでいる。前記第２電極は、前記第２方向において互いに離間して複数設けられている。前記第２方向は、前記第１電極から前記第１半導体領域に向かう第１方向に対して垂直である。
前記ゲート電極は、前記第１半導体領域の上に設けられている。前記ゲート電極は、前記第２方向において前記複数の第２電極と離間して設けられている。前記ゲート電極は、ゲート絶縁層に囲まれている。前記ゲート電極は、前記第２方向において前記第１半導体領域の別の一部、前記第２半導体領域、および前記第３半導体領域と並んでいる。前記複数のゲート電極のそれぞれの前記第２方向における長さは、前記複数の第２電極のそれぞれの前記第２方向における長さよりも長い。
前記ゲート電極の前記第１電極との間の前記第１方向における距離は、前記第１電極と前記複数の第２電極のそれぞれとの間の前記第１方向における距離よりも短い。前記ゲート電極は、前記第２方向において互いに離間して複数設けられている。前記複数の第２電極は、前記ゲート電極同士の間に設けられている。
前記第３電極は、前記第２半導体領域、前記第３半導体領域、および前記複数の第２電極の上に設けられている。前記第３電極は、前記第２半導体領域、前記第３半導体領域、および前記複数の第２電極と電気的に接続されている。

第１実施形態に係る半導体装置の一部を表す斜視断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１実施形態に係る半導体装置の製造工程を表す工程断面図である。第１実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。第２実施形態に係る半導体装置の一部を表す斜視断面図である。第２実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。コレクタ電極４１からｎ⁻形半導体領域１に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直な方向であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向とする。
以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ^＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ^＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

（第１実施形態）
図１を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。

半導体装置１００は、例えば、ＩＧＢＴである。
図１に表すように、半導体装置１００は、ｐ^＋形（第２導電形）のコレクタ領域５（第５半導体領域）、ｎ^＋形（第１導電形）の半導体領域６（第６半導体領域）、ｎ⁻形半導体領域１（第１半導体領域）、ｎ形半導体領域４（第４半導体領域）、ｐ形ベース領域２（第２半導体領域）、ｎ^＋形エミッタ領域３（第３半導体領域）、ゲート電極１０、ゲート絶縁層１１、第２電極２０、第１絶縁層２１、コレクタ電極４１（第１電極）、およびエミッタ電極４２（第３電極）を有する。

半導体装置１００の下面には、コレクタ電極４１が設けられている。
ｐ^＋形コレクタ領域５は、コレクタ電極４１の上に設けられ、コレクタ電極４１と電気的に接続されている。
ｎ^＋形半導体領域６は、ｐ^＋形コレクタ領域５の上に設けられている。
ｎ⁻形半導体領域１は、ｎ^＋形半導体領域６の上に設けられている。

ゲート電極１０および第２電極２０は、ｎ⁻形半導体領域１の上に設けられている。これらの電極は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。図１に表す例では、１つのゲート電極１０と複数の第２電極２０が、Ｘ方向において交互に設けられている。
なお、隣り合うゲート電極１０同士の間に設けられる第２電極２０の数は、任意である。すなわち、１つのゲート電極１０と少なくとも１つの第２電極２０がＸ方向において交互に設けられていればよい。

ゲート電極１０は、ゲート絶縁層１１を介してｎ⁻形半導体領域１に囲まれた部分を有する。同様に、第２電極２０は、第１絶縁層２１を介してｎ⁻形半導体領域１に囲まれた部分を有する。

ゲート電極１０とコレクタ電極４１との間のＺ方向における距離は、第２電極２０とコレクタ電極４１との間のＺ方向における距離よりも短い。このため、ゲート絶縁層１１とコレクタ電極４１との間のＺ方向における距離は、第１絶縁層２１とコレクタ電極４１との間のＺ方向における距離よりも短い。
換言すると、ゲート電極１０の下端は、第２電極２０の下端に対して、−Ｚ方向側に設けられている。また、ゲート絶縁層１１の下端は、第１絶縁層２１の下端に対して、−Ｚ方向側に設けられている。

ゲート電極１０のＸ方向における長さＬ１は、例えば、第２電極２０のＸ方向における長さＬ２よりも長い。ただし、長さＬ１は、長さＬ２と等しくても良いし、長さＬ２より短くても良い。

ｎ形半導体領域４は、ｎ⁻形半導体領域１の上であって、ゲート電極１０と第２電極２０との間および第２電極２０同士の間に設けられている。

ｐ形ベース領域２は、ｎ形半導体領域４の上に設けられ、Ｘ方向においてゲート電極１０および第２電極２０と並んでいる。

ｎ^＋形エミッタ領域３は、ゲート電極１０と第２電極２０との間において、ｐ形ベース領域２の上に選択的に設けられている。また、ｎ^＋形エミッタ領域３とゲート電極１０との間には、ゲート絶縁層１１が設けられている。

ｎ形半導体領域４、ｐ形ベース領域２、およびｎ^＋形エミッタ領域３は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。

ｐ形ベース領域２およびｎ^＋形エミッタ領域３の上には、エミッタ電極４２が設けられている。エミッタ電極４２は、ｐ形ベース領域２、ｎ^＋形エミッタ領域３、および第２電極２０と電気的に接続されている。ゲート電極１０とエミッタ電極４２との間には、絶縁層が設けられており、ゲート電極１０とエミッタ電極４２は、電気的に分離されている。

コレクタ電極４１に、エミッタ電極４２に対して正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されることで、ＩＧＢＴがオン状態となる。このとき、ｐ形ベース領域２のゲート絶縁層１１近傍の領域にチャネル（反転層）が形成される。
その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、ＩＧＢＴがオフ状態となる。

ＩＧＢＴがオフ状態であり、かつエミッタ電極４２に対してコレクタ電極４１に正の電圧が印加されているときは、第１絶縁層２１とｎ⁻形半導体領域１との界面からｎ⁻形半導体領域１に向けて空乏層が広がる。これは、第２電極２０がエミッタ電極４２と電気的に接続されており、第２電極２０とコレクタ電極４１との間に電位差が生じるためである。この第１絶縁層２１とｎ⁻形半導体領域１との界面から広がる空乏層により、耐圧を向上させることができる。

ここで、各構成要素の材料の一例を説明する。
ｐ^＋形コレクタ領域５、ｎ^＋形半導体領域６、ｎ⁻形半導体領域１、ｎ形半導体領域４、ｐ形ベース領域２、ｎ^＋形エミッタ領域３は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
ゲート電極１０および第２電極２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１および第１絶縁層２１は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極４１およびエミッタ電極４２は、アルミニウムなどの金属を含む。

次に、図２〜図４を用いて、第１実施形態に係る半導体装置の製造方法の一例について説明する。
図２〜図４は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。

まず、ｎ^＋形半導体層６ａの上にｎ⁻形半導体層１ａが設けられた半導体基板を用意する。続いて、ｎ⁻形半導体層１ａの表面に、図２（ａ）に表すように、ｎ形半導体領域４、ｐ形ベース領域２、およびｎ^＋形エミッタ領域３を順次形成する。ｎ形半導体領域４およびｎ^＋形エミッタ領域３は、リン、ヒ素、またはアンチモンなどのｎ形不純物をイオン注入することで形成される。ｐ形ベース領域２は、ボロンなどのｐ形不純物をイオン注入することで形成される。

次に、ｎ⁻形半導体層１ａの上に、マスクＭを形成する。続いて、図２（ｂ）に表すように、マスクＭに、開口ＯＰ１およびＯＰ２を形成する。開口ＯＰ１が形成される位置は、ゲート電極１０が形成される位置に対応し、開口ＯＰ２が形成される位置は、第２電極２０が形成される位置に対応している。開口ＯＰ１は、ｎ^＋形エミッタ領域３の上に位置している。このとき、開口ＯＰ１の幅（Ｘ方向における長さＬ３）が、開口ＯＰ２の幅（Ｘ方向における長さＬ４）よりも広く（長く）なるように、開口ＯＰ１およびＯＰ２を形成する。

次に、マスクＭを用いて、複数のトレンチＴｒ１および複数のトレンチＴｒ２を、ｎ形半導体層１ａの表面に形成する。トレンチＴｒ１は開口ＯＰ１に対応して形成され、トレンチＴｒ２は開口ＯＰ２に対応して形成される。トレンチＴｒ１およびＴｒ２は、ｐ形ベース領域２およびｎ形半導体領域４を貫通している。トレンチＴｒ１は、さらに、ｎ^＋形エミッタ領域３を貫通している。

開口ＯＰ１の幅は開口ＯＰ２の幅よりも広いため、同様に、トレンチＴｒ１の幅は、トレンチＴｒ２の幅よりも広い。また、開口の幅が広いことで、トレンチＴｒ１の深さは、トレンチＴｒ２の深さよりも、深く形成される。

次に、図３（ａ）に表すように、ｎ⁻形半導体層１ａの表面、トレンチＴｒ１の内壁、およびトレンチＴｒ２の内壁を熱酸化し、絶縁層ＩＬ１を形成する。続いて、絶縁層ＩＬ１の上に導電層を形成する。この導電層をエッチバックすることで、トレンチＴｒ１の内部にゲート電極１０が形成され、トレンチＴｒ２の内部に第２電極２０が形成される。

次に、ゲート電極１０および第２電極２０を覆う絶縁層ＩＬ２を形成する。続いて、図３（ｂ）に表すように、絶縁層ＩＬ１および絶縁層ＩＬ２をパターニングする。この工程により、ｐ形ベース領域２、ｎ^＋形エミッタ領域３、および第２電極２０が露出する。続いて、これらの露出した部分を覆う金属層を形成する。この金属層をパターニングすることで、エミッタ電極４２が形成される。

次に、図４（ａ）に表すように、ｎ^＋形半導体層６ａの裏面を、ｎ^＋形半導体層６ａが所定の厚みになるまで研磨する。続いて、ｎ^＋形半導体層６ａの裏面にｐ形不純物をイオン注入することで、ｐ^＋形コレクタ領域５を形成する。続いて、図４（ｂ）に表すように、ｐ^＋形コレクタ領域５の裏面にコレクタ電極４１を形成することで、図１に表す半導体装置１００が得られる。

ここで、本実施形態による作用および効果について説明する。
本実施形態によれば、アバランシェ電流による半導体装置の破壊を抑制することができる。

この点について、以下で具体的に説明する。
まず、半導体装置の耐圧を向上させるためには、第２電極２０同士の間隔（Ｘ方向における距離）が短いことが望ましい。第２電極２０同士の間隔を短くすることで、ｎ⁻形半導体領域１へ空乏層が広がりやすくなるためである。

また、一方で、半導体装置をターンオフした際、ゲート絶縁層１１の下端および第１絶縁層２１の下端において電界集中が生じるため、これらの部分においてアバランシェ電流が流れる。
ここで、第２電極２０同士の間隔が短くなると、アバランシェ電流が流れる部分同士の距離も近くなる。アバランシェ電流が流れる部分同士の間の距離が短くなると、これらの部分、またはこれらの部分の間において、局所的に大きな電流が流れ、半導体装置が破壊される可能性がある。

これに対して、本実施形態では、ゲート絶縁層１１とコレクタ電極４１との間のＺ方向における距離が、第１絶縁層２１とコレクタ電極４１との間のＺ方向における距離よりも短い。すなわち、ゲート絶縁層１１の下端は、第１絶縁層２１の下端よりも深くに設けられている。
ゲート絶縁層１１の下端が、第１絶縁層２１の下端よりも深くに設けられている場合、アバランシェ電流は、ゲート絶縁層１１の下端においてより発生しやすくなる。

本実施形態に係る半導体装置では、ゲート絶縁層１１同士の間には、少なくとも１つの第１絶縁層２１が設けられている。すなわち、アバランシェ電流が発生しやすいゲート絶縁層１１の下端同士が、互いに離間して設けられている。このため、ゲート絶縁層１１の下端にアバランシェ電流が流れた場合でも、局所的に大きな電流が流れる可能性を低減することができる。この結果、アバランシェ電流による半導体装置の破壊を抑制することができる。

（変形例）
図５は、第１実施形態の変形例に係る半導体装置１１０の一部を表す斜視断面図である。
図５に表すように、第２電極２０とエミッタ電極４２との間に絶縁層２１の一部が設けられていてもよい。
この場合、第２電極２０とエミッタ電極４２は、半導体装置１１０のうちｐ形ベース領域２およびｎ^＋形エミッタ領域３が設けられた素子領域ではなく、これらの領域の外周に設けられた終端領域において、電気的に接続される。

本変形例においても同様に、アバランシェ電流による半導体装置の破壊を抑制することができる。

（第２実施形態）
図６を用いて、第２実施形態に係る半導体装置の一例について説明する。
図６は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。

本実施形態に係る半導体装置２００は、半導体装置１００との比較において、例えば、第２電極２０とコレクタ電極４１との間のＺ方向における距離が、ゲート電極１０とコレクタ電極４１との間のＺ方向における距離よりも短い点が異なる。
このため、第１絶縁層２１とコレクタ電極４１との間のＺ方向における距離は、ゲート絶縁層１１とコレクタ電極４１との間のＺ方向における距離よりも短い。すなわち、第１絶縁層２１の下端は、ゲート絶縁層１１の下端よりも深くに設けられている。

また、第２電極２０のＸ方向における長さは、例えば、ゲート電極１０のＸ方向における長さよりも長い。
Ｘ方向において、１つの第２電極２０と、少なくとも１つのゲート電極１０と、が交互に設けられている。

本実施形態では、第１絶縁層２１の下端が、ゲート絶縁層１１の下端よりも深くに設けられているため、アバランシェ電流は、第１絶縁層２１の下端においてより発生しやすくなる。そして、第１絶縁層２１同士の間には、少なくとも１つのゲート絶縁層１１が設けられている。すなわち、アバランシェ電流が流れやすい第１絶縁層２１の下端同士が、互いに離間して設けられている。
このため、本実施形態においても、第１実施形態と同様に、アバランシェ電流による半導体装置の破壊を抑制することができる。

（変形例）
図７を用いて、第２実施形態の変形例に係る半導体装置の一例について説明する。
図７は、第２実施形態の変形例に係る半導体装置２１０の一部を表す斜視断面図である。

半導体装置２１０は、半導体装置２００との比較において、例えば、第４電極３０および第２絶縁層３１を有する点で異なる。

第４電極３０は、第２絶縁層３１を介してｎ⁻形半導体領域１に囲まれた部分を有し、
Ｘ方向においてｐ形ベース領域２と並んでいる。隣り合うゲート電極１０同士の間には複数の第２電極２０が設けられている。

隣り合うゲート電極１０同士の間において、第２電極２０と第４電極３０は、Ｘ方向において交互に設けられている。すなわち、第２電極２０同士の間には、ゲート電極１０または第４電極３０が設けられている。

第２電極２０とコレクタ電極４１との間のＺ方向における距離は、第４電極３０とコレクタ電極４１との間のＺ方向における距離よりも短い。このため、第２絶縁層３１とコレクタ電極４１との間のＺ方向における距離は、第１絶縁層２１とコレクタ電極４１との間のＺ方向における距離よりも短い。すなわち、第２絶縁層３１の下端は、第１絶縁層２１の下端よりも深くに設けられている。

また、第４電極３０のＸ方向における長さは、第２電極２０のＸ方向における長さよりも短い。

本変形例では、隣り合うゲート絶縁層１１同士の間に、より深くまで設けられた複数の第１絶縁層２１が設けられている。アバランシェ電流は、他の絶縁層の下端よりも第１絶縁層２１の下端においてより発生しやすいが、第１絶縁層２１同士の間には、第２絶縁層３１が設けられている。このため、本変形例においても、第２実施形態に係る半導体装置２００と同様に、アバランシェ電流による半導体装置の破壊を抑制することが可能である。

以上で説明した各実施形態は、ＭＯＳＦＥＴに適用することも可能である。例えば、上述したいずれかの実施形態に係る半導体装置において、ｐ^＋形コレクタ領域５を省略することで、ＭＯＳＦＥＴとして用いることができる。この場合、ｎ^＋形エミッタ領域３はソース領域として機能し、ｎ^＋形半導体領域６はドレイン領域として機能する。

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｐ^＋形コレクタ領域５、ｎ^＋形半導体領域６、ｎ⁻形半導体領域１、ｎ形半導体領域４、ｐ形ベース領域２、ｎ^＋形エミッタ領域３、コレクタ電極４１、およびエミッタ電極４２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００、１１０、２００、２１０…半導体装置１…ｎ⁻形半導体領域２…ｐ形ベース領域３…ｎ^＋形エミッタ領域４…ｎ形半導体領域５…ｐ^＋形コレクタ領域６…ｎ^＋形半導体領域１０…ゲート電極２０…第２電極３０…第４電極４１…コレクタ電極４２…エミッタ電極

Claims

第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上に設けられ、第１絶縁層に囲まれ、前記第１電極から前記第１半導体領域に向かう第１方向に対して垂直な第２方向において前記第１半導体領域の一部および前記第２半導体領域と並び、前記第２方向において互いに離間して複数設けられた第２電極と、
前記第１半導体領域の上に設けられ、前記第２方向において前記複数の第２電極と離間して設けられ、ゲート絶縁層に囲まれ、前記第２方向において前記第１半導体領域の別の一部、前記第２半導体領域、および前記第３半導体領域と並び、前記第１電極との間の前記第１方向における距離が、前記第１電極と前記複数の第２電極のそれぞれとの間の前記第１方向における距離よりも短いゲート電極であって、前記ゲート電極は前記第２方向において互いに離間して複数設けられ、前記複数の第２電極は前記ゲート電極同士の間に設けられ、前記複数のゲート電極のそれぞれの前記第２方向における長さは、前記複数の第２電極のそれぞれの前記第２方向における長さよりも長い、前記ゲート電極と、
前記第２半導体領域、前記第３半導体領域、および前記複数の第２電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、および前記複数の第２電極と電気的に接続された第３電極と、
を備えた半導体装置。
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上に設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に対して垂直な第２方向において前記第１半導体領域の一部および前記第２半導体領域と並び、前記第２方向において互いに離間して複数設けられた第２電極と、
前記第１半導体領域および前記第２半導体領域のそれぞれと、前記複数の第２電極のそれぞれと、の間に設けられた複数の第１絶縁層と、
前記第１半導体領域の上に設けられ、前記第２方向において前記複数の第２電極と離間して設けられ、前記第２方向において前記第１半導体領域の別の一部、前記第２半導体領域、および前記第３半導体領域と並ぶゲート電極であって、前記ゲート電極は前記第２方向において互いに離間して複数設けられ、前記複数の第２電極は前記ゲート電極同士の間に設けられ、前記複数のゲート電極のそれぞれの前記第２方向における長さは、前記複数の第２電極のそれぞれの前記第２方向における長さよりも長い、前記ゲート電極と、
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域のそれぞれと、前記複数のゲート電極のそれぞれと、の間に設けられ、前記第１電極との間の前記第１方向における距離が、前記第１電極と前記複数の第１絶縁層のそれぞれとの間の前記第１方向における距離よりも短い複数のゲート絶縁層と、
前記第２半導体領域、前記第３半導体領域、および前記複数の第２電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、および前記複数の第２電極と電気的に接続された第３電極と、
を備えた半導体装置。