CN110459597A - 一种沟槽型绝缘栅双极晶体管及其制备方法 - Google Patents
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Abstract
一种沟槽型绝缘栅双极晶体管及其制备方法，属于功率半导体技术领域。本发明通过在沟槽型绝缘栅双极晶体管的第二导电类型浮空区引入第二导电类型沟道耗尽型MOSFET，并使IGBT的栅电极与MOSFET的栅电极短接，在IGBT导通且发生大注入时，且当IGBT的栅极电压超过MOSFET的阈值电压时，MOSFET关断，漂移区内的空穴无法通过浮空区流入其上部的发射极，增强了电导调制效应，降低了导通压降Vce；在IGBT关断时，栅压在下降到MOSFET的阈值电压后，MOSFET开启，漂移区内的空穴可以通过浮空区流入其上部的发射极，加快了空穴的抽取速度，使得关断损耗减小，改善了IGBT的Vce与Eoff的折中关系。此外，本发明还公开了一种沟槽型绝缘栅双极晶体管的制备方法，制作工艺简单可控，与现有工艺兼容性强。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种沟槽型绝缘栅双极晶体管及其制备方法。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，简称IGBT)作为绝缘栅控制的双极型器件，其体内的非平衡载流子浓度越高，则其电导调制效应越显著，其电流密度越高。图1显示了一种传统沟槽型IGBT器件的半元胞结构，器件在正向导通时，由于第二导电类型浮空区15的存在，正向导通时，其会增加发射极一侧的载流子浓度，降低了导通压降，但是由于IGBT关断时大量的过剩载流子不能通过第二导电类型浮空区15进行抽取，增加了关断时间，从而增大了关断损耗Eoff，Vce与Eoff的折中特性恶化。如图2所示，为了加快关断时对第一导电类型半导体漂移区8中过剩载流子的抽取，将第二导电类型浮空区15接器件的第一发射极金属4，从而关断时，过剩载流子可以通过第二导电类型浮空区15进行抽取，减小了关断时间，降低了关断损耗Eoff，但是器件在正向导通时一部分空穴流入第二导电类型浮空区15并从其上部的第一发射极金属4流出，削弱了漂移区的电导调制，使得Vce增大，Vce与Eoff的折中特性同样会得到恶化。因此，亟需一种新的IGBT元胞结构，使其在正向导通时电导调制效应显著，以确保不会增加导通压降并且在器件关断时能够对第一导电类型半导体漂移区8中的过剩载流子进行抽取，减小关断时间与关断损耗，使得正向导通与关断损耗的折中特性得到较好的改善，从而提升器件的电学特性。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种沟槽型绝缘栅双极型晶体管及其制备方法。
为解决上述技术问题，本发明提供一种沟槽型绝缘栅双极晶体管，包括：金属化集电极、第二导电类型集电区、第一导电类型半导体场阻止层、第一导电类型半导体漂移区、第二导电类型半导体基区、第二导电类型半导体发射区、第一导电类型半导体发射区、第一沟槽栅结构、第一发射极金属和第二导电类型浮空区；
金属化集电极位于第二导电类型集电区的下方，第一导电类型半导体场阻止层和第一导电类型半导体漂移区依次位于第二导电类型集电区上；
第二导电类型半导体基区位于第一导电类型半导体漂移区上方的一端，第二导电类型半导体发射区和第一导电类型半导体发射区并排位于第二导电类型半导体基区上，且侧面相互接触；第二导电类型浮空区位于第一导电类型半导体漂移区上方的另一端；第一沟槽栅结构位于第二导电类型半导体基区和第二导电类型浮空区之间的第一导电类型半导体漂移区上，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区、第二导电类型半导体基区和第一导电类型半导体发射区的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区的一侧面接触；第一发射极金属位于第二导电类型半导体发射区和部分第一导电类型半导体发射区上；
在第二导电类型浮空区中引入第二导电类型沟道耗尽型MOSFET，第二导电类型沟道耗尽型MOSFET位于第二导电类型浮空区上方的一侧；第二导电类型沟道耗尽型MOSFET的一侧面与第二导电类型浮空区的另一侧面接触；第二导电类型沟道耗尽型MOSFET包括栅电极和第二导电类型半导体第二基区，第一沟槽栅结构的栅电极与第二导电类型沟道耗尽型MOSFET的栅电极短接；第二导电类型半导体基区的掺杂浓度大于第二导电类型半导体第二基区的掺杂浓度。
本发明的有益效果是：通过在第二导电类型浮空区引入第二导电类型沟道耗尽型MOSFET来控制IGBT工作过程中的空穴流通路径，在器件导通时增强了发射极一侧的载流子浓度，增强了电导调制效应，降低了导通压降；在器件关断时加速了空穴的抽取速度，降低了集电极电流下降时间与关断损耗。因此，结合二者的优势，从而改善了IGBT的导通压降与关断损耗的折中关系。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，第二导电类型沟道耗尽型MOSFET包括第二导电类型半导体源区、平面栅结构和第一源极金属；
第二导电类型半导体第二基区和第二导电类型半导体源区并排位于第二导电类型浮空区上，且侧面相互接触；第二导电类型半导体第二基区的一侧面与第二导电类型浮空区的另一侧面接触；平面栅结构位于部分第二导电类型浮空区、第二导电类型半导体第二基区和第二导电类型半导体源区的第一部分上；第一源极金属位于第二导电类型半导体源区的第二部分上。
采用上述进一步方案的有益效果是：在第二导电类型浮空区引入平面型P沟道耗尽型MOSFET，来改善IGBT的导通压降与关断损耗的折中关系。
进一步的，第二导电类型沟道耗尽型MOSFET包括第二沟槽栅结构、第二导电类型半导体源区和第一源极金属；
第二导电类型半导体第二基区位于第二导电类型浮空区上方的一侧，第二导电类型半导体源区位于第二导电类型半导体第二基区上；
第二沟槽栅结构位于第一沟槽栅结构和第二导电类型半导体第二基区之间的第二导电类型浮空区上，且第二沟槽栅结构的一侧面与第二导电类型半导体第二基区和第二导电类型半导体源区的一侧面接触，第二沟槽栅结构的另一侧面与第二导电类型浮空区的另一侧面接触；第一源极金属位于部分第二导电类型半导体源区上。
采用上述进一步方案的有益效果是：在第二导电类型浮空区引入沟槽型P沟道耗尽型MOSFET，来改善IGBT的导通压降与关断损耗的折中关系。
进一步的，还包括至少一个第一导电类型浮空埋层，所述至少一个第一导电类型浮空埋层设置在第二导电类型沟道耗尽型MOSFET和第二导电类型浮空区之间，且第一导电类型浮空埋层的一侧面与第一沟槽栅结构的另一侧面接触；第一导电类型浮空埋层的深度小于第二导电类型浮空区的深度。
采用上述进一步方案的有益效果是：引入了至少一个第一导电类型浮空埋层，避免了空穴从第二导电类型浮空区的右半侧部分流入发射极，进一步增强了电导调制效应，大大降低了器件的导通压降，进一步优化了导通压降与关断损耗的折中关系。
进一步的，还包括第二导电类型半导体层，所述第二导电类型半导体层设置在所述第二导电类型半导体源区和第一源极金属之间，第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体源区所用半导体材料的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体源区所用半导体材料的禁带宽度，使第二导电类型半导体层和第二导电类型半导体源区在其接触界面形成异质结，其在正向导通时作为空穴势垒，增强了器件发射极一侧的载流子浓度，降低了导通压降。
进一步的，还包括第二导电类型半导体层，所述第二导电类型半导体层设置在第二导电类型半导体源区中，且其深度小于等于半导体源区的深度，第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体源区和第二导电类型半导体第二基区所用半导体材料的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体源区和第二导电类型半导体第二基区所用半导体材料的禁带宽度，使第二导电类型半导体层与第二导电类型半导体源区和第二导电类型半导体第二基区在其接触界面形成异质结，正向导通时作为空穴势垒，增强了器件内部的电导调制效应，降低了导通压降。
进一步的，第一沟槽栅结构和第一导电类型半导体漂移区之间还设置有部分所述第二导电类型浮空区。
采用上述进一步方案的有益效果是：使第二导电类型浮空区包围沟槽栅结构底部尖端，减小了沟槽栅底部栅氧化层电场，提高了器件可靠性，并且屏蔽了栅极集电极电容，减小了器件的反向传输电容，提高了器件的开关速度。
进一步的，还包括第二发射极金属，所述第二发射极金属为第一沟槽栅结构的部分栅电极，其与第一发射极金属短接，形成第一分裂栅结构。
采用上述进一步方案的有益效果是：进一步屏蔽了沟槽栅结构右侧的栅极集电极/栅极发射极电容，减小了器件的反向传输电容，提高了器件的开关速度。
进一步的，还包括第二源极金属，第二源极金属为第二沟槽栅结构中的部分栅电极，其与第一源极金属短接，形成第二分裂栅结构。
采用上述进一步方案的有益效果是：减小了器件的寄生电容，提高了器件的开关速度，从而减小了器件的开关损耗。
进一步的，还包括第一导电类型半导体载流子存储层，第一导电类型半导体载流子存储层设置在所述第二导电类型半导体基区与第一导电类型半导体漂移区之间。
采用上述进一步方案的有益效果是：第一导电类型载流子存储层增强了器件内部的电导调制效应，减小了导通压降，进一步改善了导通压降与关断损耗的折中关系。
为解决上述技术问题，本发明还提供一种沟槽型绝缘栅双极晶体管的制备方法，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型半导体集电区，在半导体基片上依次形成第一导电类型半导体场阻止层和第一导电类型半导体漂移区；
在第一导电类型半导体漂移区上方的一端形成第二导电类型半导体基区，在第二导电类型半导体基区上并排形成第二导电类型半导体发射区和第一导电类型半导体发射区，第二导电类型半导体发射区和第一导电类型半导体发射区的侧面相互接触；
在第一导电类型半导体漂移区上方的另一端形成第二导电类型浮空区；
在第二导电类型浮空区上方的一侧形成第二导电类型沟道耗尽型MOSFET，第二导电类型沟道耗尽型MOSFET的一侧面和第二导电类型浮空区的一侧面接触；
在第二导电类型半导体基区和第二导电类型浮空区之间的第一导电类型半导体漂移区上形成第一沟槽栅结构，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区、第二导电类型半导体基区和第一导电类型半导体发射区的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区的另一侧面接触；
在第二导电类型半导体发射区和部分第一导电类型半导体发射区上形成第一发射极金属；第一沟槽栅结构的栅电极与第二导电类型沟道耗尽型MOSFET的栅电极短接；第二导电类型半导体基区(6)的掺杂浓度大于第二导电类型沟道耗尽型MOSFET的第二导电类型半导体第二基区(14)的掺杂浓度；；
在第二导电类型半导体型集电区的下方形成金属化集电极。
本发明的有益效果是：通过在第二导电类型浮空区引入第二导电类型沟道耗尽型MOSFET来控制IGBT工作过程中的空穴流通路径，在器件导通时增强了发射极一侧的载流子浓度，增强了电导调制效应，降低了导通压降；在器件关断时加速了空穴的抽取速度，降低了集电极电流下降时间与关断损耗。因此，结合二者的优势，从而改善了IGBT的导通压降与关断损耗的折中关系。
附图说明
图1是一种传统沟槽型IGBT的半元胞结构示意图；
图2是另一种传统沟槽型IGBT器件的半元胞结构；
图3是本发明第一实施例的沟槽型IGBT的半元胞结构示意图；
图4是本发明第二实施例的沟槽型IGBT的半元胞结构示意图；
图5是本发明第三实施例的沟槽型IGBT的半元胞结构示意图；
图6是本发明第四实施例的沟槽型IGBT的半元胞结构示意图；
图7是本发明第五实施例的沟槽型IGBT的半元胞结构示意图；
图8是本发明第六实施例的沟槽型IGBT的半元胞结构示意图；
图9是本发明第七实施例的沟槽型IGBT的半元胞结构示意图；
图10是本发明第八实施例的沟槽型IGBT的半元胞结构示意图；
图11是本发明第九实施例的沟槽型IGBT的半元胞结构示意图；
图12是本发明第十实施例的沟槽型IGBT的半元胞结构示意图；
图13是本发明第十一实施例的沟槽型IGBT的半元胞结构示意图；
图14是本发明形成GeSi/Si异质结之后的能带图。
附图中，各标号所代表的部件列表如下：
1、第一栅电极，2、第一栅介质层，3、第一导电类型半导体发射区，4、第一发射极金属，5、第二导电类型半导体发射区，6、第二导电类型半导体基区，8、第一导电类型半导体漂移区，9、第一导电类型半导体场阻止层，10、第二导电类型集电区，11、金属化集电极，12、第一导电类型浮空埋层，13、第二导电类型半导体源区，14、第二导电类型半导体第二基区，15、第二导电类型浮空区，16、第二导电类型半导体层，17、第二栅电极，18、第三栅电极，19、第一导电类型半导体载流子存储层，22、第一源极金属，23、第二栅介质层，24、第二发射极金属，25、第三栅介质层，26、第二源极金属。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图3所示，本发明第一实施例提供一种沟槽型绝缘栅双极晶体管，包括：金属化集电极11、第二导电类型集电区10、第一导电类型半导体场阻止层9、第一导电类型半导体漂移区8、第二导电类型半导体基区6、第二导电类型半导体发射区5、第一导电类型半导体发射区3、第一沟槽栅结构、第一发射极金属4、第一导电类型浮空埋层12、第二导电类型半导体第二基区14、第二导电类型半导体源区13、第二导电类型浮空区15、平面栅结构和第一源极金属22；
金属化集电极11位于第二导电类型集电区10的下方，第一导电类型半导体场阻止层9和第一导电类型半导体漂移区8依次位于第二导电类型集电区10上；
第二导电类型半导体基区6位于第一导电类型半导体漂移区8上方的一端，第二导电类型半导体发射区5和第一导电类型半导体发射区3并排位于第二导电类型半导体基区6上，且侧面相互接触；
第二导电类型浮空区15位于第一导电类型半导体漂移区8上方的另一端；第一导电类型浮空埋层12位于第二导电类型浮空区15上方的一侧；第二导电类型半导体第二基区14和第二导电类型半导体源区13并排位于第一导电类型浮空埋层12上，且侧面相互接触；第一导电类型浮空埋层12和第二导电类型半导体第二基区14的一侧面与第二导电类型浮空区15的一侧面接触；
第一沟槽栅结构位于第二导电类型半导体基区6和第二导电类型浮空区15之间的第一导电类型半导体漂移区8上，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区8、第二导电类型半导体基区6和第一导电类型半导体发射区3的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区15的另一侧面接触；
第一发射极金属4位于第二导电类型半导体发射区5和部分第一导电类型半导体发射区3上；平面栅结构位于部分第二导电类型浮空区15、第二导电类型半导体第二基区14和第二导电类型半导体源区13的第一部分上；第一源极金属22位于第二导电类型半导体源区13的第二部分上；第二导电类型半导体第二基区14、第二导电类型半导体源区13、平面栅结构以及第一源极金属22共同构成了第二导电类型沟道耗尽型MOSFET，第一沟槽栅结构的栅电极与第二导电类型沟道耗尽型MOSFET的栅电极短接；第二导电类型半导体基区6的掺杂浓度大于第二导电类型沟道耗尽型MOSFET的第二导电类型半导体第二基区14的掺杂浓度。
上述实施例中，所述第一沟槽栅结构包括第一栅电极1，和设置在第一栅电极1两侧面和底面的第一栅介质层2；所述平面栅结构包括第二栅介质层23和设置在第二栅介质层23上的第二栅电极17，所述第一栅电极1和所述第二栅电极17可以为金属栅电极，也可以为多晶硅栅电极，第一栅介质层2和第二栅介质层23可以为栅氧化层；
第二导电类型浮空区15的深度大于等于第一沟槽栅结构的深度；第一导电类型浮空埋层12的深度小于等于第二导电类型浮空区15的深度；所述第一导电类型浮空埋层12还可以是其他介质层；第二导电类型半导体第二基区14还可以为第一导电类型半导体第二基区，其掺杂浓度小于第二导电类型浮空区15的掺杂浓度，第二导电类型浮空区15的掺杂浓度小于第二导电类型半导体源区13的掺杂浓度；第二导电类型半导体第二基区14、第二导电类型半导体源区13、平面栅结构以及第一源极金属22共同构成了第二导电类型沟道耗尽型MOSFET，该第二导电类型沟道耗尽型MOSFET的阈值电压大于IGBT动态开关的平台电压，以此来控制第二导电类型沟道耗尽型MOSFET在工作模式下的开关态；
第一导电类型为N型，第二导电类型为P型，或者第二导电类型为P型，第一导电类型为N型。第一导电类型半导体发射区3可以为N+硅发射区，第二导电类型半导体发射区5可以为P+硅发射区，第二导电类型半导体基区6可以为P型硅基区，第一导电类型半导体漂移区8可以为N-硅漂移区，第一导电类型半导体场阻止层9可以为N型硅电场阻止层，第二导电类型集电区10可以为P型硅集电区，第一导电类型半导体载流子存储层19可以为N型硅载流子存储层，第一导电类型浮空埋层12可以为N+硅埋层，第二导电类型半导体源区13可以为P+硅源区，第二导电类型半导体第二基区14可以为P型硅第二基区，第二导电类型浮空区15可以为硅浮空P区,第二导电类型半导体层16可以为P型锗硅层。本发明所用半导体可以是单晶材料，也可以是多晶材料，本发明器件所用半导体材料可以为碳化硅、硅、砷化镓、氮化镓、三氧化二镓或金刚石。
此外，本实施例中，第二导电类型半导体基区6的掺杂浓度为3×1016cm-3～2×1017cm-3，深度为0.2～2μm；第二导电类型半导体发射区5的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.2～0.5μm；第二导电类型浮空区15的掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1～7μm；第二导电类型半导体第二基区14的掺杂浓度为3×1016cm-3～8×1016cm-3，深度为0.2～2μm；第二导电类型半导体源区13的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.2～0.5μm；第一导电类型半导体发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.2～0.5μm；第一导电类型浮空埋层12的掺杂浓度为5×1018cm-3～1×1020cm-3，厚度为1～2μm；第一栅介质层2的厚度为20～100nm，第二栅介质层23的厚度为20～100nm；第一栅电极1的深度为1～10μm；第二栅电极17的厚度为0.2～1.5μm；第一导电类型半导体漂移区8的掺杂浓度为7×1013cm-3～8×1014cm-3，厚度为60～150μm；第一导电类型半导体场阻止层9的掺杂浓度为5×1015cm-3～5×1017cm-3，厚度为1～5μm；第二导电类型集电区10的掺杂浓度为1×1017cm-3～1×1019cm-3，厚度为1～5μm；元胞宽度为1～10μm。
下面以N沟道IGBT为例详细说明本发明的原理，具体原理如下：
本发明提供一种在沟槽型绝缘栅双极晶体管的浮空P区引入P沟道耗尽型MOSFET的元胞结构，该结构的关键主要是IGBT的栅电极与MOSFET的栅电极短接，IGBT的P型基区的掺杂浓度大于P沟道耗尽型MOSFET的P型基区的掺杂浓度，从而使P沟道耗尽型MOSFET的阈值电压大于IGBT动态开关时的平台电压，当IGBT的栅极电压大于P沟道耗尽型MOSFET的阈值电压时，电子反型，P沟道耗尽型MOSFET关断；当IGBT的栅极电压小于P沟道耗尽型MOSFET的阈值电压时，空穴积累，P沟道耗尽型MOSFET开启，因此需要精确控制P沟道耗尽型MOSFETP型基区的浓度，以此来控制P沟道耗尽型MOSFET的开关，从而改善正向导通与关断损耗的折中特性。由于IGBT的栅电极与MOSFET的栅电极短接，在IGBT导通且发生大注入时，IGBT的栅极电压已经超过了平台电压和P沟道耗尽型MOSFET的阈值电压，P沟道耗尽型MOSFET关断，漂移区内的空穴无法通过浮空P区流入其上部的发射极，从而提高了器件发射极一侧的载流子浓度，增强了电导调制效应，降低了导通压降Vce；在IGBT关断时，栅压在下降到P沟道耗尽型MOSFET的阈值电压后，P沟道耗尽型MOSFET开启，漂移区内的空穴可以通过浮空P区流入其上部的发射极，加快了空穴的抽取速度，使得关断损耗减小，改善了IGBT的Vce与Eoff的折中关系。
如图4所示，本发明第二实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第一实施例的基础上，将第一导电类型浮空埋层12设置为多个，其深度小于第二导电类型浮空区15的深度。
上述实施例引入了多个第一导电类型浮空埋层12，避免了空穴从第二导电类型浮空区15的右半侧部分流入发射极，进一步增强了电导调制效应，大大降低了器件的导通压降，进一步优化了导通压降与关断损耗的折中关系。多个第一导电类型浮空埋层12的厚度可以相同，也可以不同，其间距可以相同，也可以不同，位于最下方的第一导电类型浮空埋层12的深度小于等于第二导电类型浮空区15的深度。
如图5所示，本发明第三实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第二实施例的基础上，还设置第二导电类型半导体层16，所述第二导电类型半导体层16设置在所述第二导电类型半导体源区13和第一源极金属22之间，第二导电类型半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体源区13所用半导体材料的禁带宽度。
上述实施例中，第二导电类型半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体源区13所用半导体材料的禁带宽度，使第二导电类型半导体层16和第二导电类型半导体源区13在其接触界面形成异质结，如图14所示，其在正向导通时作为空穴势垒，增强了器件发射极一侧的载流子浓度，降低了导通压降。
如图6所示，本发明第四实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第二实施例的基础上，还设置第二导电类型半导体层16，所述第二导电类型半导体层16设置在第二导电类型半导体源区13中，且其深度小于等于半导体源区13的深度，第二导电类型半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体源区13和第二导电类型半导体第二基区14所用半导体材料的禁带宽度。
上述实施例中，第二导电类型半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体源区13和第二导电类型半导体第二基区14所用半导体材料的禁带宽度，使第二导电类型半导体层16与第二导电类型半导体源区13和第二导电类型半导体第二基区14在其接触界面形成异质结，正向导通时作为空穴势垒，增强了器件内部的电导调制效应，降低了导通压降。
如图7所示，本发明第五实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第四实施例的基础上，在第一沟槽栅结构和第一导电类型半导体漂移区8之间还设置有部分所述第二导电类型浮空区15。
上述实施例中，第二导电类型浮空区15沿器件纵向剖面呈现“L”型延伸至第一沟槽栅结构底部下方区域，以包围第一沟槽栅结构底部尖端，减小了沟槽栅底部栅氧化层电场，提高了器件可靠性，并且屏蔽了栅极集电极电容，减小了器件的反向传输电容，提高了器件的开关速度。
如图8所示，本发明第六实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第五实施例的基础上，还设置第二发射极金属24，所述第二发射极金属24为第一沟槽栅结构中的部分栅电极，其与第一发射极金属4短接，形成分裂栅结构。
上述实施例进一步屏蔽了第一沟槽栅结构右侧的栅极集电极/栅极发射极电容，减小了器件的反向传输电容，提高了器件的开关速度。此时，第一沟槽栅结构分为两部分，一部分作为栅电极，另一部分电极与发射极金属4短接作为发射极，从而形成分裂栅结构。
如图9所示，本发明第七实施例提供一种沟槽型绝缘栅双极晶体管，包括：金属化集电极11、第二导电类型集电区10、第一导电类型半导体场阻止层9、第一导电类型半导体漂移区8、第二导电类型半导体基区6、第二导电类型半导体发射区5、第一导电类型半导体发射区3、第一发射极金属4、第一沟槽栅结构、第二发射极金属24、第二沟槽栅结构、第二导电类型半导体第二基区14、第二导电类型半导体源区13、第二导电类型浮空区15和第一源极金属22；
金属化集电极11位于第二导电类型集电区10的下方，第一导电类型半导体场阻止层9和第一导电类型半导体漂移区8依次位于第二导电类型集电区10上；
第二导电类型半导体基区6位于第一导电类型半导体漂移区8上方的一侧，第二导电类型半导体发射区5和第一导电类型半导体发射区3并排位于第二导电类型半导体基区6上，且侧面相互接触；
第二导电类型浮空区15位于第一导电类型半导体漂移区8上方的另一侧；第一沟槽栅结构位于第二导电类型浮空区15上方的一端，且第一沟槽栅结构的一侧面与第一导电类型半导体漂移区8、第二导电类型半导体基区6和第一导电类型半导体发射区3的侧面接触，沟槽栅结构的另一侧面与第二导电类型浮空区15的侧面接触；
第二导电类型半导体第二基区14位于第二导电类型浮空区15上方的另一端，第二导电类型半导体源区13的位于第二导电类型半导体第二基区14上；
第二沟槽栅结构位于第一沟槽栅结构和第二导电类型半导体第二基区14之间的第二导电类型浮空区15上，且第二沟槽栅结构的一侧面与第二导电类型浮空区15的侧面接触，第二沟槽栅结构的另一侧面与第二导电类型半导体第二基区14和第二导电类型半导体源区13的侧面接触；
第一发射极金属4位于第二导电类型半导体发射区5和部分第一导电类型半导体发射区3上，第一源极金属22位于部分第二导电类型半导体源区13上，第二发射极金属24为第一沟槽栅结构中的部分栅电极，其与发射极金属4短接，形成第一分裂栅结构；第二导电类型半导体第二基区14、第二导电类型半导体源区13、第二沟槽栅结构以及第一源极金属22共同构成了第二导电类型沟道耗尽型MOSFET，第一沟槽栅结构的栅电极与第二导电类型沟道耗尽型MOSFET的栅电极短接；第二导电类型半导体基区6的掺杂浓度大于第二导电类型沟道耗尽型MOSFET的第二导电类型半导体第二基区14的掺杂浓度。
本实施例在第六实施例的基础上，将平面型第二导电类型沟道耗尽型MOSFET变为沟槽型第二导电类型沟道耗尽型MOSFET。其中，第一沟槽栅结构包括第一栅电极1，和设置在第一栅电极1两侧面和底面的第一栅介质层2，第二沟槽栅结构包括第三栅电极18，和设置在第三栅电极18两侧面和底面的第三栅介质层25；第二沟槽栅结构的深度和宽度小于第一分裂栅结构的深度和宽度；第二导电类型半导体第二基区14和第二导电类型半导体源区13的宽度小于第二沟槽栅结构的宽度，第二沟槽栅结构可以和第一分裂栅结构通过工艺同时形成；第二导电类型半导体第二基区14、第二导电类型半导体源区13、第二沟槽栅结构以及第一源极金属22共同构成了第二导电类型沟道耗尽型MOSFET，该第二导电类型沟道耗尽型MOSFET的阈值电压大于IGBT动态开关的平台电压，以此来控制第二导电类型沟道耗尽型MOSFET在工作模式下的开关态。
如图10所示，本发明第八实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第七实施例的基础上，还设置第二导电类型半导体层16，所述第二导电类型半导体层16设置在所述第二导电类型半导体源区13和第一源极金属22之间，第二导电类型半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体源区13所用半导体材料的禁带宽度。
上述实施例中，第二导电类型半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体源区13所用半导体材料的禁带宽度，使第二导电类型半导体层16和第二导电类型半导体源区13在其接触界面形成异质结，如图14所示，其在正向导通时作为空穴势垒，增强了器件发射极一侧的载流子浓度，降低了导通压降。
如图11所示，本发明第九实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第七实施例的基础上，还设置第二导电类型半导体层16，所述第二导电类型半导体层16设置在第二导电类型半导体源区13中，且其深度小于等于半导体源区13的深度，第二导电类型半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体源区13和第二导电类型半导体第二基区14所用半导体材料的禁带宽度。
上述实施例中，第二导电类型半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体源区13和第二导电类型半导体第二基区14所用半导体材料的禁带宽度，使第二导电类型半导体层16与第二导电类型半导体源区13和第二导电类型半导体第二基区14在其接触界面形成异质结，正向导通时作为空穴势垒，增强了器件内部的电导调制效应，降低了导通压降。
如图12所示，本发明第十实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第九实施例的基础上，还设置第二源极金属26，第二源极金属26为第二沟槽栅结构中的部分栅电极，其与第一源极金属22短接，形成第二分裂栅结构。上述实施例减小了器件的寄生电容，提高了器件的开关速度，从而减小了器件的开关损耗。
如图13所示，本发明第十一实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第十实施例的基础上，还设置第一导电类型半导体载流子存储层19，第一导电类型半导体载流子存储层19设置在所述第二导电类型半导体基区6与第一导电类型半导体漂移区8之间。
上述实施例中，第一导电类型载流子存储层19增强了器件内部的电导调制效应，减小了导通压降，进一步改善了导通压降与关断损耗的折中关系。第一导电类型半导体载流子存储层19的掺杂浓度大于第一导电类型半导体漂移区8的掺杂浓度。
本发明第十二实施例提供一种沟槽型绝缘栅双极晶体管的制备方法，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型半导体集电区10，在半导体基片上依次形成第一导电类型半导体场阻止层9和第一导电类型半导体漂移区8；
在第一导电类型半导体漂移区8上方的一端形成第二导电类型半导体基区6，在第二导电类型半导体基区6上并排形成第二导电类型半导体发射区5和第一导电类型半导体发射区3，第二导电类型半导体发射区5和第一导电类型半导体发射区3的侧面相互接触；
在第一导电类型半导体漂移区8上方的另一端形成第二导电类型浮空区15；
在第二导电类型浮空区15上方的一侧形成第一导电类型浮空埋层12，在第一导电类型浮空埋层12上并排形成第二导电类型半导体第二基区14和第二导电类型半导体源区13，第二导电类型半导体第二基区14和第二导电类型半导体源区13的侧面相互接触，第一导电类型浮空埋层12和第二导电类型半导体第二基区14的一侧面与第二导电类型浮空区15的一侧面接触；
在第一导电类型半导体漂移区8的上方以及第二导电类型半导体基区6和第二导电类型浮空区15之间形成第一沟槽栅结构，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区8、第二导电类型半导体基区6和第一导电类型半导体发射区3的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区15的另一侧面接触；
在第二导电类型半导体发射区5和部分第一导电类型半导体发射区3上形成第一发射极金属4；在部分第二导电类型浮空区15、第二导电类型半导体第二基区14和第二导电类型半导体源区13的第一部分上形成平面栅结构；在第二导电类型半导体源区13的第二部分上形成第一源极金属22；第二导电类型半导体第二基区14、第二导电类型半导体源区13、平面栅结构以及第一源极金属22共同构成了第二导电类型沟道耗尽型MOSFET，第一沟槽栅结构的栅电极与第二导电类型沟道耗尽型MOSFET的栅电极短接；第二导电类型半导体基区6的掺杂浓度大于第二导电类型沟道耗尽型MOSFET的第二导电类型半导体第二基区14的掺杂浓度；
在第二导电类型半导体型集电区的下方形成金属化集电极11。
上述实施例中，通过光刻工艺，并向第一导电类型半导体漂移区8离子注入第二导电类型半导体杂质，然后进行退火处理，在第一导电类型半导体漂移区8上方的一端形成第二导电类型半导体基区6，通过外延工艺在第一导电类型半导体漂移区8上方的另一端形成第二导电类型半导体浮空区15；
通过光刻工艺，并向第二导电类型半导体浮空区15离子注入第一导电类型半导体杂质，然后进行退火处理，形成第一导电类型浮空埋层12；
通过光刻工艺，并向第二导电类型半导体浮空区15或向第二导电类型半导体基区6离子注入第二导电类型半导体型杂质，然后进行退火处理，形成第二导电类型半导体第二基区14、第二导电类型半导体源区13与第二导电类型半导体发射区5；
通过光刻工艺，并向第二导电类型半导体基区6离子注入第一导电类型半导体型杂质，然后进行退火处理，形成第一导电类型半导体发射区3；
通过光刻工艺，在第一导电类型半导体漂移区8的上方以及第二导电类型半导体基区6和第二导电类型浮空区15之间，对第二导电类型浮空区15进行沟槽刻蚀，刻蚀出栅极沟槽，沟槽的深度超过第二导电类型半导体基区6的结深，沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净，然后依次通过氧化和淀积工艺在栅极沟槽内生长第一栅介质层2和第一栅电极1，形成第一沟槽栅结构；
通过光刻工艺，形成平面栅结构的第二栅介质层23和第二栅电极17；
通过蒸发或溅射工艺，然后通过刻蚀工艺，形成第一发射极金属4和第一源极金属22；
通过蒸发或溅射工艺形成金属化集电极11，在形成金属化集电极11之前减薄半导体基片厚度。
本发明第十三实施例提供一种沟槽型绝缘栅双极晶体管的制备方法，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型半导体集电区10，在半导体基片上方依次形成第一导电类型半导体场阻止层9和第一导电类型半导体漂移区8；
第一导电类型半导体漂移区8上方的一侧形成第二导电类型半导体基区6；
在第二导电类型半导体基区6上并排形成第二导电类型半导体发射区5和第一导电类型半导体发射区3，第二导电类型半导体发射区5和第一导电类型半导体发射区3的侧面相互接触；
在第一导电类型半导体漂移区8上方的另一侧形成第二导电类型浮空区15；
在第二导电类型浮空区15上方的一端形成第一沟槽栅结构，且第一沟槽栅结构的一侧面与第一导电类型半导体漂移区8、第二导电类型半导体基区6和第一导电类型半导体发射区3的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区15的一侧面接触；
在第二导电类型浮空区15上方的另一端形成第二导电类型半导体第二基区14，在第二导电类型半导体第二基区14上形成第二导电类型半导体源区13；
在第一沟槽栅结构和第二导电类型半导体第二基区14之间的第二导电类型浮空区15上形成第二沟槽栅结构，第二沟槽栅结构的一侧面与第二导电类型浮空区15的另一侧面接触，第二沟槽栅结构的另一侧面与第二导电类型半导体第二基区14和第二导电类型半导体源区13的一侧面接触；
在第二导电类型半导体发射区5和部分第一导电类型半导体发射区3上形成第一发射极金属4，在部分第二导电类型半导体源区13上形成第一源极金属22，在第一沟槽栅结构中形成第二发射极金属24，第二发射极金属24与发射极金属4短接；第二导电类型半导体第二基区14、第二导电类型半导体源区13、第二沟槽栅结构以及第一源极金属22共同构成了第二导电类型沟道耗尽型MOSFET，第一沟槽栅结构的栅电极与第二导电类型沟道耗尽型MOSFET的栅电极短接；第二导电类型半导体基区6的掺杂浓度大于第二导电类型沟道耗尽型MOSFET的第二导电类型半导体第二基区14的掺杂浓度；
在第二导电类型半导体型集电区的下方形成金属化集电极11。
上述实施例中，通过外延工艺在第一导电类型半导体漂移区8上形成第二导电类型半导体浮空区15；
通过光刻工艺，并分别向第一导电类型半导体漂移区8和第二导电类型半导体浮空区15离子注入第二导电类型半导体杂质，然后进行退火处理，形成第二导电类型半导体基区6和第二导电类型半导体第二基区14；
通过光刻工艺，并分别向第二导电类型半导体基区6和第二导电类型半导体浮空区15离子注入第二导电类型半导体杂质，然后进行退火处理，形成第二导电类型半导体发射区5和第二导电类型半导体源区13；
通过光刻工艺，并向第二导电类型半导体基区6离子注入第一导电类型半导体型杂质，然后进行退火处理，形成第一导电类型半导体发射区3；
通过光刻工艺，对第二导电类型半导体浮空区15进行沟槽刻蚀，同时刻蚀形成第一栅极沟槽和第二栅极沟槽，沟槽刻蚀完成后，通过HF溶液将沟槽表面的TEOS漂洗干净；然后依次通过氧化和淀积工艺在第一栅极沟槽内生长第一栅介质层2和第一栅电极1，形成第一沟槽栅结构，在第二栅极沟槽内生长第三栅介质层25和第三栅电极18，形成第二沟槽栅结构；
通过蒸发或溅射工艺，然后通过刻蚀工艺，形成第一发射极金属4和第一源极金属22；
通过蒸发或溅射工艺形成金属化集电极11，在形成金属化集电极11之前减薄半导体基片厚度。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种沟槽型绝缘栅双极晶体管，其特征在于，包括：金属化集电极(11)、第二导电类型集电区(10)、第一导电类型半导体场阻止层(9)、第一导电类型半导体漂移区(8)、第二导电类型半导体基区(6)、第二导电类型半导体发射区(5)、第一导电类型半导体发射区(3)、第一沟槽栅结构、第一发射极金属(4)和第二导电类型浮空区(15)；
金属化集电极(11)位于第二导电类型集电区(10)的下方，第一导电类型半导体场阻止层(9)和第一导电类型半导体漂移区(8)依次位于第二导电类型集电区(10)上；
第二导电类型半导体基区(6)位于第一导电类型半导体漂移区(8)上方的一端，第二导电类型半导体发射区(5)和第一导电类型半导体发射区(3)并排位于第二导电类型半导体基区(6)上，且侧面相互接触；
第二导电类型浮空区(15)位于第一导电类型半导体漂移区(8)上方的另一端；第一沟槽栅结构位于第二导电类型半导体基区(6)和第二导电类型浮空区(15)之间的第一导电类型半导体漂移区(8)上，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区(8)、第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区(15)的一侧面接触；第一发射极金属(4)位于第二导电类型半导体发射区(5)和部分第一导电类型半导体发射区(3)上；；
其特征在于，在第二导电类型浮空区(15)中引入第二导电类型沟道耗尽型MOSFET，第二导电类型沟道耗尽型MOSFET位于第二导电类型浮空区(15)上方的一侧；第二导电类型沟道耗尽型MOSFET的一侧面与第二导电类型浮空区(15)的另一侧面接触；第二导电类型沟道耗尽型MOSFET包括栅电极和第二导电类型半导体第二基区(14)，第一沟槽栅结构的栅电极与第二导电类型沟道耗尽型MOSFET的栅电极短接；第二导电类型半导体基区(6)的掺杂浓度大于第二导电类型半导体第二基区(14)的掺杂浓度。
2.根据权利要求1所述的一种沟槽型绝缘栅双极晶体管，其特征在于：第二导电类型沟道耗尽型MOSFET还包括第二导电类型半导体源区(13)、平面栅结构和第一源极金属(22)；
第二导电类型半导体第二基区(14)和第二导电类型半导体源区(13)并排位于第二导电类型浮空区(15)上，且侧面相互接触；第二导电类型半导体第二基区(14)的一侧面与第二导电类型浮空区(15)的另一侧面接触；平面栅结构位于部分第二导电类型浮空区(15)、第二导电类型半导体第二基区(14)和第二导电类型半导体源区(13)的第一部分上；第一源极金属(22)位于第二导电类型半导体源区(13)的第二部分上。
3.根据权利要求1所述的一种沟槽型绝缘栅双极晶体管，其特征在于：第二导电类型沟道耗尽型MOSFET还包括第二沟槽栅结构、第二导电类型半导体源区(13)和第一源极金属(22)；
第二导电类型半导体第二基区(14)位于第二导电类型浮空区(15)上方的一侧，第二导电类型半导体源区(13)位于第二导电类型半导体第二基区(14)上；
第二沟槽栅结构位于第一沟槽栅结构和第二导电类型半导体第二基区(14)之间的第二导电类型浮空区(15)上，且第二沟槽栅结构的一侧面与第二导电类型半导体第二基区(14)和第二导电类型半导体源区(13)的一侧面接触，第二沟槽栅结构的另一侧面与第二导电类型浮空区(15)的另一侧面接触，；第一源极金属(22)位于部分第二导电类型半导体源区(13)上。
4.根据权利要求2所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括至少一个第一导电类型浮空埋层(12)，所述至少一个第一导电类型浮空埋层(12)设置在第二导电类型沟道耗尽型MOSFET和第二导电类型浮空区(15)之间，且第一导电类型浮空埋层(12)的一侧面与第一沟槽栅结构的另一侧面接触；第一导电类型浮空埋层(12)的深度小于第二导电类型浮空区(15)的深度。
5.根据权利要求3或权利要求4所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体层(16)，所述第二导电类型半导体层(16)设置在所述第二导电类型半导体源区(13)和第一源极金属(22)之间，第二导电类型半导体层(16)所用半导体材料的禁带宽度小于第二导电类型半导体源区(13)所用半导体材料的禁带宽度。
6.根据权利要求3或权利要求4所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体层(16)，所述第二导电类型半导体层(16)设置在第二导电类型半导体源区(13)中，且其深度小于等于半导体源区(13)的深度，第二导电类型半导体层(16)所用半导体材料的禁带宽度小于第二导电类型半导体源区(13)和第二导电类型半导体第二基区(14)所用半导体材料的禁带宽度。
7.根据权利要求3或权利要求4所述的一种沟槽型绝缘栅双极晶体管，其特征在于：第一沟槽栅结构和第一导电类型半导体漂移区(8)之间还设置有部分所述第二导电类型浮空区(15)。
8.根据权利要求3或权利要求4所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二发射极金属(24)，所述第二发射极金属(24)为第一沟槽栅结构中的部分栅电极，其与第一发射极金属(4)短接，形成第一分裂栅结构。
9.根据权利要求3所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二源极金属(26)，第二源极金属(26)为第二沟槽栅结构中的部分栅电极，其与第一源极金属(22)短接，形成第二分裂栅结构。
10.根据权利要求3或权利要求9所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第一导电类型半导体载流子存储层(19)，第一导电类型半导体载流子存储层(19)设置在所述第二导电类型半导体基区(6)与第一导电类型半导体漂移区(8)之间。
11.一种沟槽型绝缘栅双极晶体管的制备方法，其特征在于，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型半导体集电区(10)，在半导体基片上依次形成第一导电类型半导体场阻止层(9)和第一导电类型半导体漂移区(8)；
在第一导电类型半导体漂移区(8)上方的一端形成第二导电类型半导体基区(6)，在第二导电类型半导体基区(6)上并排形成第二导电类型半导体发射区(5)和第一导电类型半导体发射区(3)，第二导电类型半导体发射区(5)和第一导电类型半导体发射区(3)的侧面相互接触；
在第一导电类型半导体漂移区(8)上方的另一端形成第二导电类型浮空区(15)；
在第二导电类型浮空区(15)上方的一侧形成第二导电类型沟道耗尽型MOSFET，第二导电类型沟道耗尽型MOSFET的一侧面和第二导电类型浮空区(15)的一侧面接触；
在第二导电类型半导体基区(6)和第二导电类型浮空区(15)之间的第一导电类型半导体漂移区(8)上形成第一沟槽栅结构，第一沟槽栅结构的一侧面与第一导电类型半导体漂移区(8)、第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)的一侧面接触，第一沟槽栅结构的另一侧面与第二导电类型浮空区(15)的另一侧面接触；
在第二导电类型半导体发射区(5)和部分第一导电类型半导体发射区(3)上形成第一发射极金属(4)；第一沟槽栅结构的栅电极与第二导电类型沟道耗尽型MOSFET的栅电极短接；第二导电类型半导体基区(6)的掺杂浓度大于第二导电类型沟道耗尽型MOSFET的第二导电类型半导体第二基区(14)的掺杂浓度；
在第二导电类型半导体型集电区的下方形成金属化集电极(11)。
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Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724043B1 (en) * | 1999-09-08 | 2004-04-20 | De Montfort University | Bipolar MOSFET device |
| JP2005175416A (ja) * | 2003-11-19 | 2005-06-30 | Fuji Electric Device Technology Co Ltd | 宇宙用半導体装置 |
| US20090008674A1 (en) * | 2007-07-05 | 2009-01-08 | Florin Udrea | Double gate insulated gate bipolar transistor |
| US20090294799A1 (en) * | 2008-05-30 | 2009-12-03 | Mitsubishi Electric Corporation | Semiconductor device |
| CN102201439A (zh) * | 2011-05-10 | 2011-09-28 | 电子科技大学 | 一种体内电导调制增强的沟槽型绝缘栅双极型晶体管 |
| US20120146091A1 (en) * | 2010-12-08 | 2012-06-14 | Denso Corporation | Insulated gate semiconductor device |
| US20120168856A1 (en) * | 2010-12-29 | 2012-07-05 | University Of Electronic Science And Technology Of China | Trench-type semiconductor power devices |
| WO2013049850A2 (en) * | 2011-09-29 | 2013-04-04 | Pakal Technologies Llc | Mct device with base-width-determined latching and non-latching states |
| JP2014197702A (ja) * | 2010-12-08 | 2014-10-16 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
| US9093522B1 (en) * | 2014-02-04 | 2015-07-28 | Maxpower Semiconductor, Inc. | Vertical power MOSFET with planar channel and vertical field plate |
| US20150349110A1 (en) * | 2014-05-30 | 2015-12-03 | Texas Instruments Incorporated | Mosfet having dual-gate cells with an integrated channel diode |
| CN107799582A (zh) * | 2017-10-20 | 2018-03-13 | 电子科技大学 | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 |
| CN109065621A (zh) * | 2018-08-29 | 2018-12-21 | 电子科技大学 | 一种绝缘栅双极晶体管及其制备方法 |
| CN109119461A (zh) * | 2018-08-28 | 2019-01-01 | 电子科技大学 | 一种超结mos型功率半导体器件及其制备方法 |
| CN109192772A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
-
2019
- 2019-08-30 CN CN201910811925.7A patent/CN110459597B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724043B1 (en) * | 1999-09-08 | 2004-04-20 | De Montfort University | Bipolar MOSFET device |
| JP2005175416A (ja) * | 2003-11-19 | 2005-06-30 | Fuji Electric Device Technology Co Ltd | 宇宙用半導体装置 |
| US20090008674A1 (en) * | 2007-07-05 | 2009-01-08 | Florin Udrea | Double gate insulated gate bipolar transistor |
| US20090294799A1 (en) * | 2008-05-30 | 2009-12-03 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2014197702A (ja) * | 2010-12-08 | 2014-10-16 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
| US20120146091A1 (en) * | 2010-12-08 | 2012-06-14 | Denso Corporation | Insulated gate semiconductor device |
| US20120168856A1 (en) * | 2010-12-29 | 2012-07-05 | University Of Electronic Science And Technology Of China | Trench-type semiconductor power devices |
| CN102201439A (zh) * | 2011-05-10 | 2011-09-28 | 电子科技大学 | 一种体内电导调制增强的沟槽型绝缘栅双极型晶体管 |
| WO2013049850A2 (en) * | 2011-09-29 | 2013-04-04 | Pakal Technologies Llc | Mct device with base-width-determined latching and non-latching states |
| US9093522B1 (en) * | 2014-02-04 | 2015-07-28 | Maxpower Semiconductor, Inc. | Vertical power MOSFET with planar channel and vertical field plate |
| US20150349110A1 (en) * | 2014-05-30 | 2015-12-03 | Texas Instruments Incorporated | Mosfet having dual-gate cells with an integrated channel diode |
| CN107799582A (zh) * | 2017-10-20 | 2018-03-13 | 电子科技大学 | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 |
| CN109119461A (zh) * | 2018-08-28 | 2019-01-01 | 电子科技大学 | 一种超结mos型功率半导体器件及其制备方法 |
| CN109065621A (zh) * | 2018-08-29 | 2018-12-21 | 电子科技大学 | 一种绝缘栅双极晶体管及其制备方法 |
| CN109192772A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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