CN109119461A - 一种超结mos型功率半导体器件及其制备方法 - Google Patents

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Abstract

一种超结MOS型器件及其制备方法，属于功率半导体器件技术领域。本发明在传统深槽MOS型器件的基础上，通过在漂移区中形成三维超结结构，以此克服厚漂移区和深沟槽所带来漂移区无法完全耗尽的问题，在提高器件耐压性能的同时能够降低其导通电阻，并且无需将栅极结构延伸到氧埋层以提供电场调节作用，从而能够降低栅电容，提高器件开关速度；并进一步引入缓冲层及High K介质区在提高漂移区掺杂浓度的同时保证三维超结结构的电荷平衡特性，进一步改善器件性能和可靠性。由于本发明器件具有U型的导电通道，可实现理想的超结特性，因此使得器件具有耐压高、比导通电阻低、开关速度快的特点，节约了芯片面积，降低了成本。

Description

一种超结MOS型功率半导体器件及其制备方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种超结MOS型功率半导体器件及其制备方法。
背景技术
随着电子技术的快速发展，LDMOS器件以其热稳定性好、阻断能力强、导通电阻小、增益高、噪声低并与CMOS工艺兼容等特点而被广泛应用于高压功率集成电路中。对于传统的LDMOS器件，为了提高其击穿电压，需通过增大其漂移区长度来实现，然而这样会使器件的导通电阻增加，功耗和芯片面积增大，成本增加。为解决上述问题，业界提出了一种深沟槽LDMOS结构，其元胞结构如图1所示。相比于传统的LDMOS结构，图1所示器件结构通过漂移区10中深介质沟槽4的引入使得导电通道由传统的横向通道变成U型导电通道，在保证器件长度一定的条件下增加了漂移区10的有效长度；并且，通过背部埋氧化层13与深沟槽介质层提供的双重降低表面电场(RESURF)作用，在一定器件耐压下，降低了比导通电阻，节约了芯片面积，降低了成本；同时，延伸到背部埋氧化层13的深沟槽栅电极1在器件正向导通时在漂移区10中引入电子积累层，进一步降低了比导通电阻，并且所述深沟槽栅电极在器件反向阻断时，调节了漂移区电场，提高了器件击穿电压。然而，对于图1所示结构，随着器件阻断电压的增加，器件漂移区10以及漂移区中深介质沟槽4的纵向深度也随之增加，同时深介质沟槽4的宽度也随之增加。然而，深介质沟槽4深度及宽度的增加会减弱背部埋氧化层13和深沟槽介质层提供的双重降低表面电场(RESURF)作用，使器件漏极侧的漂移区10难以耗尽，为此不得不减小漏极侧的漂移区掺杂剂量。这一方面增加了器件的导通电阻，另一方面也限制了击穿电压的进一步提高；同时为了避免加深深介质沟槽4的纵向深度，本领域技术人员会加深栅极结构在漂移区10中的纵向深度，使得深沟槽栅电极1延伸到埋氧层13，但是延伸到埋氧层13上表面的深沟槽栅电极1会增大器件的栅电容，减小器件的开关速度，增加器件的开关损耗。综上所述，针对现有LDMOS器件在高阻断电压下，深介质沟槽所带来漂移区无法完全耗尽的问题成为了所属领域技术人员亟待解决的技术问题。
发明内容
针对现有技术存在的缺陷，本发明提供一种超结MOS型器件及其制备方法，主要通过引入三维超结结构克服厚漂移区和深沟槽所带来漂移区无法完全耗尽的问题，在提高器件耐压性能的同时能够降低其导通电阻，并且无需将栅极结构延伸到氧埋层以提供电场调节作用，从而能够降低栅电容，提高器件开关速度；进一步引入缓冲层在提高漂移区掺杂浓度的同时抑制衬底和深介质沟槽两侧的辅助耗尽对于三维超结结构电荷平衡的影响，以及引入High K介质槽在实现多维耗尽作用的同时避免衬底和深介质沟槽两侧的辅助耗尽对于三维超结结构电荷平衡的影响。
为了实现上述目的，本发明的技术方案是：本发明提供一种MOS型功率半导体器件，具体是一种具有三维超结结构的横向金属氧化物半导体器件(即超结LDMOS器件)：
技术方案1：
一种超结LDMOS器件，其元胞结构纵向自下而上包括衬底电极15、衬底和第一导电类型半导体漂移区10，第一导电类型半导体漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；第一导电类型半导体漂移区10表面另一侧具有第一导电类型半导体漏区9，第一导电类型半导体漏区9的上表面具有金属化漏极5；沟槽栅结构与第一导电类型半导体漏区9之间的第一导电类型半导体漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的第一导电类型半导体漂移区10顶层具有第二导电类型半导体体区8，其中第二导电类型半导体体区8中具有相互独立的第一导电类型半导体源极区6和第二导电类型半导体接触区7，第一导电类型半导体源极区6和第二导电类型半导体体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，第二导电类型半导体接触区7与深介质沟槽4直接接触；第一导电类型半导体源极区6和第二导电类型半导体接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层12，第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层12的上表面与第一导电类型半导体漂移区10的下表面重合；所述第一导电类型半导体漂移区10中还设置有第二导电类型半导体柱区11，所述第二导电类型半导体柱区11沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10交替相接形成三维超结结构，其中第二导电类型半导体柱区11与第一导电类型半导体漂移区10的上、下表面平齐；所述第二导电类型半导体柱区11和第一导电类型半导体漂移区10的上表面均与第一导电类型半导体漏区9、第二导电类型半导体体区8和底面沟槽栅介质层2的下表面接触，所述第二导电类型半导体柱区11和第一导电类型半导体柱区10的下表面均与第一导电类型半导体缓冲层12接触。
技术方案2：
一种超结LDMOS器件，其元胞结构纵向自下而上包括衬底电极15、衬底和第一导电类型半导体漂移区10，第一导电类型半导体漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；第一导电类型半导体漂移区10表面另一侧具有第一导电类型半导体漏区9，第一导电类型半导体漏区9的上表面具有金属化漏极5；沟槽栅结构与第一导电类型半导体漏区9之间的第一导电类型半导体漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的第一导电类型半导体漂移区10顶层具有第二导电类型半导体体区8，其中第二导电类型半导体体区8中具有相互独立的第一导电类型半导体源极区6和第二导电类型半导体接触区7，第一导电类型半导体源极区6和第二导电类型半导体体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，第二导电类型半导体接触区7与深介质沟槽4直接接触；第一导电类型半导体源极区6和第二导电类型半导体接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层12，第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层12的上表面与第一导电类型半导体漂移区10的下表面重合；所述第一导电类型半导体漂移区10中还设置有High K介质区19，所述High K介质区19沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10交替相接，其中High K介质区19与第一导电类型半导体漂移区10的上、下表面平齐；所述第一导电类型半导体漂移区10的上表面与第一导电类型半导体漏区9、第二导电类型半导体体区8和底面沟槽栅介质层2的下表面接触，所述High K介质区19和第一导电类型半导体柱区10的下表面均与第一导电类型半导体缓冲层12接触。
技术方案3：
一种超结LDMOS器件，其元胞结构纵向自下而上包括衬底电极15、衬底和第一导电类型半导体漂移区10，第一导电类型半导体漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；第一导电类型半导体漂移区10表面另一侧具有第一导电类型半导体漏区9，第一导电类型半导体漏区9的上表面具有金属化漏极5；沟槽栅结构与第一导电类型半导体漏区9之间的第一导电类型半导体漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的第一导电类型半导体漂移区10顶层具有第二导电类型半导体体区8，其中第二导电类型半导体体区8中具有相互独立的第一导电类型半导体源极区6和第二导电类型半导体接触区7，第一导电类型半导体源极区6和第二导电类型半导体体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，第二导电类型半导体接触区7与深介质沟槽4直接接触；第一导电类型半导体源极区6和第二导电类型半导体接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层12，第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层12的上表面与第一导电类型半导体漂移区10的下表面重合；所述第一导电类型半导体漂移区10中设置有High K介质区19和第二导电类型半导体柱区11，所述High K介质区19和第二导电类型半导体柱区11均沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10交替相接且High K介质区19和第二导电类型半导体柱区11之间通过第一导电类型半导体漂移区10隔离；第二导电类型半导体柱区11和High K介质区19与第一导电类型半导体漂移区10的上、下表面平齐；第一导电类型半导体漂移区10和第二导电类型半导体柱区11的上表面均与第一导电类型半导体漏区9、第二导电类型半导体体区8和底面沟槽栅介质层2的下表面接触，所述所述High K介质区19、第一导电类型半导体漂移区10和第二导电类型半导体柱区11的下表面均与第一导电类型半导体缓冲层12接触。
基于上述技术方案2和3，High K介质区19贯穿深介质沟槽4。
基于上述3个方案，本发明可以采用SOI层作为衬底，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层14、埋氧层13和第一导电类型半导体缓冲层12形成，也可以直接采用第二导电类型半导体层14作为衬底。
基于上述3个方案，本发明器件所用半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
基于上述3个方案，所述深介质沟槽具体是通过在深沟槽内填充介质材料所形成。
基于上述3个方案，所述High K介质区具体是通过在沟槽内填充介质材料所形成。
基于上述3个方案，深介质沟槽4的纵向深度可以等于或者大于第一导电类型半导体漂移区10的结深，即深介质沟槽4可以延伸到第一导电类型半导体漂移区10，与第一导电类型半导体漂移区10的下表面重合，也可以延伸到第一导电类型半导体缓冲层13中。
基于上述3个方案，深介质沟槽4纵向深度大于其宽度，即深介质沟槽4的横纵比小于1。
基于上述3个方案，三维超结结构的纵向深度可以大于深介质沟槽4的纵向深度，也可以小于深介质沟槽4的纵向深度，还可以等于深介质沟槽4的纵向深度。
基于上述3个方案，第二导电类型半导体柱区11通过沟槽栅介质层2与沟槽栅电极1接触。
基于上述3个方案，第二导电类型半导体体区7的结深小于沟槽栅电极1的深度。
基于上述3个方案，沟槽栅电极1的纵向深度小于深介质沟槽4的纵向深度。
基于上述3个方案，本发明中深介质沟槽4中还具有与之延伸方向相同且对称设置的第一场板401和第二场板402。其中第一场板401和第二场板402的纵向延伸深度小于深介质沟槽4的纵向深度；第一场板401和第二场板402距离深介质沟槽4边缘的介质层厚度可调节，即可以设置成介质层厚度均匀的场板，也可以设置成阶梯型场板，或者也可以通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向递增。
基于上述3个方案，本发明中第一导电类型半导体漏区9下方的第一导电类型半导体漂移区10中还具有紧贴深介质沟槽4侧壁的侧面第一导电类型半导体缓冲层16。所述侧面第一导电类型半导体缓冲层16的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
基于上述3个方案，本发明中深介质沟槽4下方的第一导电类型半导体漂移区10中还具有紧贴深介质沟槽4底壁的底面第一导电类型半导体缓冲层17。所述底面第一导电类型半导体缓冲层17的掺杂浓度可以是均匀掺杂，也可以是沿金属化漏极5至金属化源极3方向递减。
基于上述3个方案，当侧面第一导电类型半导体缓冲层16和底面第一导电类型半导体缓冲层17同时存在时，侧面第一导电类型半导体缓冲层16的掺杂浓度不小于底面第一导电类型半导体缓冲层17的掺杂浓度。
基于上述三个方案的基础上，本发明中第二导电类型半导体体区8下方的第一导电类型半导体漂移区10中还具有紧贴深介质沟槽4侧壁的侧面第二导电类型半导体缓冲层18。所述侧面第二导电类型半导体缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
基于上述三个方案的基础上，本发明中第一导电类型半导体缓冲层12、侧面第一导电类型半导体缓冲层16、底面第一导电类型半导体缓冲层17的掺杂浓度大于第一导电类型半导体柱区10的掺杂浓度。
另一方面，本发明提供另一种同属于MOS型功率半导体器件，具体是一种具有三维超结结构的绝缘栅双极型晶体管(即超结IGBT器件)：
技术方案1：
一种超结IGBT器件，其元胞结构纵向自下而上包括衬底电极15、衬底和第一导电类型半导体漂移区10，第一导电类型半导体漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；第一导电类型半导体漂移区10表面另一侧具有相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽4接触；第二导电类型半导体集电区与上方的金属化漏极5接触；沟槽栅结构与第一导电类型半导体Buffer区之间的第一导电类型半导体漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的第一导电类型半导体漂移区10顶层具有第二导电类型半导体体区8，其中第二导电类型半导体体区8中具有相互独立的第一导电类型半导体源极区6和第二导电类型半导体接触区7，第一导电类型半导体源极区6和第二导电类型半导体体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，第二导电类型半导体接触区7与深介质沟槽4直接接触；第一导电类型半导体源极区6和第二导电类型半导体接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层12，第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层12的上表面与第一导电类型半导体漂移区10的下表面重合；所述第一导电类型半导体漂移区10中还设置有第二导电类型半导体柱区11，所述第二导电类型半导体柱区11沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10交替相接形成三维超结结构，其中第二导电类型半导体柱区11与第一导电类型半导体漂移区10的上、下表面平齐；所述第二导电类型半导体柱区11和第一导电类型半导体柱区10的上表面均与第一导电类型半导体Buffer区、第二导电类型半导体体区8和底面沟槽栅介质层2的下表面接触，所述第二导电类型半导体柱区11和第一导电类型半导体柱区10的下表面均与第一导电类型半导体缓冲层12接触。
技术方案2：
一种超结IGBT器件，其元胞结构纵向自下而上包括衬底电极15、衬底和第一导电类型半导体漂移区10，第一导电类型半导体漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；第一导电类型半导体漂移区10表面另一侧具有相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽4接触；第二导电类型半导体集电区与上方的金属化漏极5接触；沟槽栅结构与第一导电类型半导体Buffer区之间的第一导电类型半导体漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的第一导电类型半导体漂移区10顶层具有第二导电类型半导体体区8，其中第二导电类型半导体体区8中具有相互独立的第一导电类型半导体源极区6和第二导电类型半导体接触区7，第一导电类型半导体源极区6和第二导电类型半导体体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，第二导电类型半导体接触区7与深介质沟槽4直接接触；第一导电类型半导体源极区6和第二导电类型半导体接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层12，第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层12的上表面与第一导电类型半导体漂移区10的下表面重合；所述第一导电类型半导体漂移区10中还设置有High K介质区19，所述High K介质区19沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10交替相接，其中High K介质区19与第一导电类型半导体漂移区10的上、下表面平齐；所述High K介质区19和第一导电类型半导体漂移区10的上表面均与第一导电类型半导体Buffer区、第二导电类型半导体集电区、第二导电类型半导体体区8和底面沟槽栅介质层2的下表面接触，所述High K介质区19和第一导电类型半导体柱区10的下表面均与第一导电类型半导体缓冲层12接触。
技术方案3：
一种超结IGBT器件，其元胞结构纵向自下而上包括衬底电极15、衬底和第一导电类型半导体漂移区10，第一导电类型半导体漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；第一导电类型半导体漂移区10表面另一侧具有相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽4接触；第二导电类型半导体集电区与上方的金属化漏极5接触；沟槽栅结构与第一导电类型半导体Buffer区之间的第一导电类型半导体漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的第一导电类型半导体漂移区10顶层具有第二导电类型半导体体区8，其中第二导电类型半导体体区8中具有相互独立的第一导电类型半导体源极区6和第二导电类型半导体接触区7，第一导电类型半导体源极区6和第二导电类型半导体体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，第二导电类型半导体接触区7与深介质沟槽4直接接触；第一导电类型半导体源极区6和第二导电类型半导体接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层12，第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层12的上表面与第一导电类型半导体漂移区10的下表面重合；所述第一导电类型半导体漂移区10中设置有High K介质区19和第二导电类型半导体柱区11，所述High K介质区19和第二导电类型半导体柱区11均沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10交替相接且High K介质区19和第二导电类型半导体柱区11之间通过第一导电类型半导体漂移区10隔离；第二导电类型半导体柱区11和High K介质区19与第一导电类型半导体漂移区10的上、下表面平齐；所述High K介质区19、第一导电类型半导体漂移区10和第二导电类型半导体柱区11的上表面均与第一导电类型半导体Buffer区、第二导电类型半导体集电区、第二导电类型半导体体区8和底面沟槽栅介质层2的下表面接触，所述所述High K介质区19、第一导电类型半导体漂移区10和第二导电类型半导体柱区11的下表面均与第一导电类型半导体缓冲层12接触。
基于上述技术方案2和3，High K介质区19贯穿深介质沟槽4。
基于上述3个方案，本发明可以采用SOI层作为衬底，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层14、埋氧层13和第一导电类型半导体缓冲层12形成，也可以直接采用第二导电类型半导体层14作为衬底。
基于上述3个方案，本发明器件所用半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
基于上述3个方案，所述深介质沟槽具体是通过在深沟槽内填充介质材料所形成。
基于上述3个方案，所述High K介质区具体是通过在沟槽内填充介质材料所形成。
基于上述3个方案，深介质沟槽4的纵向深度可以等于或者大于第一导电类型半导体漂移区10的结深，即深介质沟槽4可以延伸到第一导电类型半导体漂移区10，与第一导电类型半导体漂移区10的下表面重合，也可以延伸到第一导电类型半导体缓冲层13中。
基于上述3个方案，深介质沟槽4纵向深度大于其宽度，即深介质沟槽4的横纵比小于1。
基于上述3个方案，三维超结结构的纵向深度可以大于深介质沟槽4的纵向深度，也可以小于深介质沟槽4的纵向深度，还可以等于深介质沟槽4的纵向深度。
基于上述3个方案，第二导电类型半导体柱区11通过沟槽栅介质层2与沟槽栅电极1接触。
基于上述3个方案，第二导电类型半导体体区7的结深小于沟槽栅电极1的深度。
基于上述3个方案，沟槽栅电极1的纵向深度小于深介质沟槽4的纵向深度。
基于上述3个方案，本发明中深介质沟槽4中还具有与之延伸方向相同且对称设置的第一场板401和第二场板402。其中第一场板401和第二场板402的纵向延伸深度小于深介质沟槽4的纵向深度；第一场板401和第二场板402距离深介质沟槽4边缘的介质层厚度可调节，即可以设置成介质层厚度均匀的场板，也可以设置成阶梯型场板，或者也可以通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向递增。
基于上述3个方案，本发明中第一导电类型半导体Buffer区和第二导电类型半导体集电区下方的第一导电类型半导体漂移区10中还具有紧贴深介质沟槽4侧壁的侧面第一导电类型半导体缓冲层16。所述侧面第一导电类型半导体缓冲层16的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
基于上述3个方案，本发明中深介质沟槽4下方的第一导电类型半导体漂移区10中还具有紧贴深介质沟槽4底壁的底面第一导电类型半导体缓冲层17。所述底面第一导电类型半导体缓冲层17的掺杂浓度可以是均匀掺杂，也可以是沿金属化漏极5至金属化源极3方向递减。
基于上述3个方案，当侧面第一导电类型半导体缓冲层16和底面第一导电类型半导体缓冲层17同时存在时，侧面第一导电类型半导体缓冲层16的掺杂浓度不小于底面第一导电类型半导体缓冲层17的掺杂浓度。
基于上述三个方案的基础上，本发明中第二导电类型半导体体区8下方的第一导电类型半导体漂移区10中还具有紧贴深介质沟槽4侧壁的侧面第二导电类型半导体缓冲层18。所述侧面第二导电类型半导体缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
基于上述三个方案的基础上，本发明中第一导电类型半导体缓冲层12、侧面第一导电类型半导体缓冲层16、底面第一导电类型半导体缓冲层17的掺杂浓度大于第一导电类型半导体柱区10的掺杂浓度。
此外，本发明还提供了一种超结MOS型功率半导体器件的制备方法，其特征在于，包括如下步骤：
1选取第二导电类型半导体层作为衬底；
2在第二导电类型半导体层上形成第一导电类型半导体缓冲层；
3通过在第一导电类型半导体漂移区刻蚀沟槽，并进行沟槽填充形成与第一导电类型半导体漂移区交替相接且上下表面平齐的第二导电类型半导体柱区和/或High K介质区；
4沿垂直于第一导电类型半导体漂移区与High K介质区和/或第二导电类型半导体柱区相接界面的方向形成深槽，并在其内填充介质材料形成深介质槽；
5在深介质沟槽一侧第一导电类型半导体漂移区10中刻蚀形成沟槽栅结构；
6在深介质沟槽和沟槽栅结构之间的第一导电类型半导体漂移区10中形成第二导电类型半导体基区，第二导电类型半导体基区的结深小于沟槽栅结构的纵向深度；
7在第二导电类型半导体基区的顶层形成第一导电类型半导体源极区和第二导电类型半导体接触区；
8在深介质沟槽另一侧第一导电类型半导体漂移区10的顶层形成第一导电类型半导体漏区或者第一导电类型半导体Buffer区和第二导电类型半导体集电区；
9淀积介质层，光刻，孔刻蚀；在第一导电类型半导体源极区和第二导电类型半导体接触区上表面形成源极金属，在第一导电类型半导体漏区或者第二导电类型半导体集电区的上表面形成漏极金属，翻转器件，在背面形成衬底电极金属。
本方法步骤3中具体是形成交替排列的第一导电类型半导体漂移区和第二导电类型半导体柱区，或者交替排列的第一导电类型半导体漂移区和High K介质区，或者交替排列的HighK介质区、第一导电类型半导体漂移区和第二导电类型半导体柱区，并且High K介质区与第二导电类型半导体柱区之间通过第一导电类型半导体漂移区隔离；
基于上述3个方案，本发明中衬底可以直接选择SOI层，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层14、埋氧层13和第一导电类型半导体缓冲层12形成，当SOI层的第一导电类型半导体缓冲层12达到实际所需厚度可省略步骤2。
基于上述3个方案，本发明中半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
本发明通过在传统深槽MOS型半导体功率器件的基础上，将第一导电类型半导体漂移区10改进为三维超级结构，具体地，三维超结结构是在传统N型P型漂移区基础上引入与其交替排列的P型N型柱区和/或High K介质区，使其沿深槽延伸方向相互耗尽，这种相互耗尽作用会使得漂移区中的电场形成类梯形分布，克服了厚漂移区和深沟槽所带来的漂移区无法完全耗尽的问题，从而能够提高器件漂移区的掺杂浓度，并使得深沟槽两侧的漂移区宽度不受掺杂剂量的限制，即在高的掺杂浓度下可采用更宽的漂移区宽度，由此实现了在提高器件耐压能力的同时降低了器件的导通电阻。也正是因为三维超结结构能够克服深沟槽所带来漂移区无法完全耗尽的问题，因此本发明器件也无需采用传统技术为了维持深介质槽一定深度将沟槽栅结构加深的手段，由此可实现器件中浅沟槽栅结构，进而降低器件的栅电容，提高器件开关速度。另外，本发明所提出的三维超结结构中High K介质区也能够实现上述相互耗尽作用，并在掺杂类型不同的柱区同时存在的情况下能够实现进一步耗尽，从而提高传统结构中漂移区的掺杂浓度，降低器件的导通电阻，同时改善三维超结结构的电荷平衡特性。同时，本发明在第一导电类型半导体漂移区10不同位置引入缓冲层，以此来提高三维超结结构的电荷平衡特性以优化器件性能及可靠性。具体地，在漂移区和衬底之间引入缓冲层以抑制衬底与漂移区电位不同导致的辅助耗尽，提高三维超结结构的电荷平衡特性；在漂移区与深槽侧面和底面引入缓冲层以抑制深沟槽两侧由于电位不同导致的辅助耗尽，提高了三维超级诶结构的电荷平衡特性。
相比现有技术，本发明的有益效果如下：
本发明通过在漂移区中引入三维超结结构，使器件在提高击穿电压的同时也降低了比导通电阻，并且由于克服了深沟槽所带来的漂移区无法完全耗尽的问题，进而实现浅沟槽栅结构以提高器件的开关速度；同时N型缓冲层以及high K介质槽的引入提高了三维超结的电荷平衡特性，进一步改善了器件的性能和可靠性。本发明器件所提出超结结构具有U型的导电通道，可实现理想的超结特性，使得器件具有耐压高、比导通电阻低、开关速度快的特点，节约了芯片面积，降低了成本。
附图说明
图1是传统深沟槽LDMOS器件结构示意图；其中：1为沟槽栅电极，2为沟槽栅介质层，3为金属化源极，4为深介质沟槽，5为金属化漏极，6为N+源极区，8为P型体区，7为P+接触区，9为N型漏区，10为N型漂移区，14为P型半导体层，15为衬底电极。
图2是实施例1所提供超结LDMOS器件结构示意图；
图3是实施例1所提供超结LDMOS器件沿AB的剖面示意图；
图4是实施例1所提供超结LDMOS器件沿CD的剖面示意图；
图5是实施例2所提供超结LDMOS器件的三维结构示意图；
图6是实施例2所提供超结LDMOS器件沿AB的剖面示意图；
图7是实施例2所提供超结LDMOS器件沿CD的剖面示意图；
图8是实施例3所提供超结LDMOS器件的三维结构示意图；
图9是实施例3所提供超结LDMOS器件沿AB的剖面示意图；
图10是实施例3所提供超结LDMOS器件沿CD的剖面示意图；
图11是实施例4所提供超结LDMOS器件的三维结构示意图；
图12是实施例4所提供超结LDMOS器件沿AB的剖面示意图；
图13是实施例4所提供超结LDMOS器件沿CD的剖面示意图；
图14是实施例5所提供超结LDMOS器件的三维结构示意图；
图15是实施例5所提供超结LDMOS器件沿AB的剖面示意图；
图16是实施例5所提供超结LDMOS器件沿CD的剖面示意图；
图17是实施例6所提供超结LDMOS器件的三维结构示意图；
图18是实施例6所提供超结LDMOS器件沿AB的剖面示意图；
图19是实施例6所提供超结LDMOS器件沿CD的剖面示意图；
图20是实施例7所提供超结LDMOS器件的三维结构示意图；
图21是实施例7所提供超结LDMOS器件沿AB的剖面示意图；
图22是实施例7所提供超结LDMOS器件沿CD的剖面示意图；
图23是实施例8所提供超结LDMOS器件的三维结构示意图；
图24是实施例8所提供超结LDMOS器件沿AB的剖面示意图；
图25是实施例8所提供超结LDMOS器件沿CD的剖面示意图；
图26是实施例8所提供超结LDMOS器件沿EF的剖面示意图；
图2至26中：1为沟槽栅电极，2为沟槽栅介质层，3为金属化源极，4为深介质沟槽，401为第一场板，402为第二场板，5为金属化漏极，6为N+源极区，7为P+接触区，8为P型体区，9为N型漏区，10为N型漂移区，11为P型柱区，12为N型缓冲层，13为埋氧层，14为P型半导体层，15为衬底电极，16为侧面N型缓冲层，17为底面N型缓冲层，18为侧面P型缓冲层，19为High K介质区。
具体实施方式
为使本领域技术人员能够清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1：
本实施例提供一种超结LDMOS器件，其元胞结构如图2所示，图2所示元胞结构沿AB线和CD线的剖面结构示意图分别如图3和4所示，超结LDMOS器件的元胞结构包括自下而上的衬底电极15、衬底、N型缓冲层12和N型漂移区10；N型漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；N型漂移区10表面另一侧具有N型漏区9，N型漏区9的上表面具有金属化漏极5；沟槽栅结构与N型漏区9之间的N型漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的N型漂移区10顶层具有P型体区8，其中P型体区8中具有相互独立的N+源极区6和P+接触区7，N+源极区6和P型体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，P+接触区7与深介质沟槽4直接接触；N+源极区6和P+接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与N型漂移区10之间设置有N型缓冲层12，N型缓冲层12的下表面与衬底的上表面重合，N型缓冲层12的上表面与N型漂移区10的下表面重合；所述N型漂移区10中还设置有P型柱区11，所述P型柱区11沿深介质沟槽4横向延伸方向与N型漂移区10交替相接形成三维超结结构，其中第二导电类型半导体柱区11与N型漂移区10的上、下表面平齐；所述P型柱区11和N型漂移区10的上表面均与N型漏区9、P型体区8和底面沟槽栅介质层2的下表面接触，所述P型柱区11和N型柱区10的下表面均与N型缓冲层12接触。
本实施例中N型缓冲层12的厚度为0.5～2μm；掺杂浓度为1015～1017个/cm3；深介质沟槽4沿y轴方向纵向的深度为5～20μm，沿x轴方向的宽度为2～10μm；N型漂移区10和P型柱区11沿z轴方向的宽度为0.5～2μm，沿y轴方向纵向的深度为5～25μm，沿x轴方向的宽度为4～20μm；N型漂移区10和P型柱区11的掺杂浓度为掺杂浓度为1015～1017个/cm3。
实施例2：
本实施例提供一种超结LDMOS器件，其元胞结构如图5所示，图5所示元胞结构沿AB线和CD线的剖面结构示意图分别如图6和7所示。本实施例是在实施例1的基础上，在深介质槽4中引入沿N型柱区10和P型柱区11交替排列方向设置的第一场板401和第二场板402，所述第一场板401和第二场板402的纵向深度小于深介质沟槽4的纵向深度。第一场板401和第二场板402与深介质沟槽4边缘的介质层厚度可调节，即：可采用介质层厚度均匀的场板，可采用阶梯型场板，也可通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向即图中示出的y轴方向递增。
第一场板401和第二场板402的引入能够进一步调节深介质沟槽4两侧N型柱区10和P型柱区11中的电场，使得超结结构达到理想的电荷平衡，进一步提高器件耐压。
实施例3：
本实施例提供一种超结LDMOS器件，其元胞结构如图8所示，图8所示元胞结构沿AB线和CD线的剖面结构示意图分别如图9和10所示，本实施例是在实施例1的基础上，在N型漏区9下方的N型漂移区10中还设有紧贴深介质沟槽4侧壁的侧面N型缓冲层16，侧面N型缓冲层16的掺杂浓度不小于N柱10的掺杂浓度。所述侧面N型缓冲层16的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
侧面N型缓冲层16的引入可以抑制由于深沟槽两侧电位不同导致的辅助耗尽对超结结构电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例4：
本实施例提供一种超结LDMOS器件，其元胞结构如图11所示，图11所示元胞结构沿AB线和CD线的剖面结构示意图分别如图12和13所示，本实施例是在实施例3的基础上，在深介质沟槽4下方的N型漂移区10中还设有紧贴深介质沟槽4底壁的底面N型缓冲层17，底面N型缓冲层17的掺杂浓度大于N型缓冲层16的掺杂浓度。所述底面N型缓冲层17的掺杂浓度可以是均匀掺杂，也可以是自右向左递减。
底面N型缓冲层17的引入可以抑制由于深沟槽底部与源极电位不同导致的辅助耗尽对超结结构电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例5：
本实施例提供一种超结LDMOS器件，其元胞结构如图14所示，图14所示元胞结构沿AB线和CD线的剖面结构示意图分别如图15和16所示，本实施例是在实施例4的基础上，在P型体区8下方的N型漂移区10中还设有紧贴深介质沟槽4侧壁的侧面第P型缓冲层18。侧面P型缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
侧面P型缓冲层18的引入可以进一步抑制由于深沟槽两侧电位不同导致的辅助耗尽对超结结构电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例6：
本实施例提供一种超结LDMOS器件，其元胞结构如图17所示，图17所示元胞结构沿AB线和CD线的剖面结构示意图分别如图18和19所示，超结LDMOS器件的元胞结构包括自下而上的衬底电极15、衬底、N型缓冲层12和N型漂移区10；N型漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；N型漂移区10表面另一侧具有N型漏区9，N型漏区9的上表面具有金属化漏极5；沟槽栅结构与N型漏区9之间的N型漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的N型漂移区10顶层具有P型体区8，其中P型体区8中具有相互独立的N+源极区6和P+接触区7，N+源极区6和P型体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，P+接触区7与深介质沟槽4直接接触；N+源极区6和P+接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与N型漂移区10之间设置有N型缓冲层13，N型缓冲层13的下表面与衬底的上表面重合，N型缓冲层13的上表面与N型漂移区10的下表面重合；所述N型漂移区10中还设置有High K介质区19，所述High K介质区19沿深介质沟槽4横向延伸方向与N型漂移区10交替相接，其中High K介质区19与N型漂移区10的上、下表面平齐；所述N型漂移区10的上表面与N型漏区9、P型体区8和底面沟槽栅介质层2的下表面接触，所述High K介质区19和N型柱区10的下表面均与N型缓冲层12接触。
High K介质区19的材料可以是二氧化铪、三氧化二铝等具有高介电常数的介质材料；通过High K在z方向提供的辅助耗尽作用，在获得高击穿电压、低导通电阻的同时，避免了超结结构由于衬底以及深沟槽两侧电位不同导致辅助耗尽效应带来的电荷不平衡，提高超结器件的鲁棒性。
实施例7：
本实施例提供一种超结LDMOS器件，其元胞结构如图20所示，图20所示元胞结构沿AB线和CD线的剖面结构示意图分别如图21和22所示，本实施例是在实施例4的基础上，使得High K介质区贯穿深介质沟槽4。
相比实施实例6，本实施例进一步提升High K介质层在Z方向所提供的辅助耗尽作用，在获得高击穿电压的同时，能够进一步提高N型柱区10的掺杂浓度。
实施例8：
本实施例提供一种超结LDMOS器件，其元胞结构如图22所示，图22所示元胞结构沿AB线和CD线的剖面结构示意图分别如图23和24所示，超结LDMOS器件的元胞结构包括自下而上的衬底电极15、衬底、N型缓冲层12和N型漂移区10；N型漂移区10表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极1以及其侧面和底面的沟槽栅介质层2；N型漂移区10表面另一侧具有N型漏区9，N型漏区9的上表面具有金属化漏极5；沟槽栅结构与N型漏区9之间的N型漂移区10中具有深介质沟槽4，深介质沟槽4与沟槽栅结构之间的N型漂移区10顶层具有P型体区8，其中P型体区8中具有相互独立的N+源极区6和P+接触区7，N+源极区6和P型体区8通过侧面沟槽栅介质层2与沟槽栅电极1接触，P+接触区7与深介质沟槽4直接接触；N+源极区6和P+接触区7的上表面具有金属化源极3；金属化源极3和沟槽栅电极1通过介质层相隔离；其特征在于：
衬底与N型漂移区10之间设置有N型缓冲层13，N型缓冲层13的下表面与衬底的上表面重合，N型缓冲层13的上表面与N型漂移区10的下表面重合；所述N型漂移区10中设置有High K介质区19和P型柱区11，所述High K介质区19和P型柱区11均沿深介质沟槽4横向延伸方向与N型漂移区10交替相接且High K介质区19和P型柱区11之间通过N型漂移区10隔离；P型柱区11和High K介质区19与N型漂移区10的上、下表面平齐；N型漂移区10和P型柱区11的上表面均与N型漏区9、P型体区8和底面沟槽栅介质层2的下表面接触，所述所述High K介质区19、N型漂移区10和P型柱区11的下表面均与N型缓冲层12接触。
本实施例中High K介质区19的材料可以是二氧化铪、三氧化二铝等具有高介电常数的介质材料。通过High K在z方向提供的辅助耗尽作用，在获得高击穿电压、低导通电阻的同时，避免了超结结构由于衬底以及深沟槽两侧电位不同导致辅助耗尽效应带来的电荷不平衡，提高超结器件的鲁棒性。
下面结合具体实施例详细叙述本发明的工作原理，具体是以N沟道器件为例进行说明，本领域技术人员在此基础上可轻易得到P沟道器件的工作原理：
当金属化源极3、沟槽栅电极1和衬底电极15接低电位，金属化漏极5接高电位时，器件处于阻断状态，此时由于漂移区中深介质沟槽4的存在使器件的导电通道由传统的横向通道变成U型导电通道，这样在同样的器件长度下增加了漂移区的有效长度，由于漂移区中由N型柱区10和P型柱区11所形成的三维超结结构在垂直于漂移区方向的相互耗尽和电荷补偿作用，使得N型柱区10和P型柱区11在器件击穿之前全耗尽，使得漂移区中的电场形成类梯形分布，克服了厚漂移区和深沟槽带来的漂移区无法完全耗尽的问题，提高了器件漂移区的掺杂浓度，并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制在高的掺杂浓度下可采用宽的宽度，在提高器件耐压的同时降低了器件的导通电阻；实施例1至5中引入高浓度N型缓冲层能够充分利用背部埋氧化层和深沟槽介质层提供的降低表面电场RESURF作用来提高漂移区掺杂浓度，同时也抑制了衬底以及深沟槽两侧由于电位不同导致的辅助耗尽，提高了三维超结N柱和P柱之间的电荷平衡特性，同时高浓度N型缓冲层进一步降低了导通电阻，提高器件的性能和可靠性；同时实施例6、7、8中采用与超结N柱平行的High K介质区19进一步增强了与N型柱区10的相互作用，提高了N型柱区10的掺杂浓度，降低了器件的导通电阻，同时改善了N型柱区10和P型柱区11之间的电荷平衡特性；由于三维超结的存在不在需要采用延伸到埋氧层的深沟槽栅电极来提供电场调节作用，因此浅沟槽栅结构的实现有利于降低器件栅电容，进而提高器件的开关速度。
实施例9：
本实施例提供一种超结IGBT器件，其同属于MOS型器件，在实施例1的基础上，将N型漏区替换为相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽4接触；第二导电类型半导体集电区与上方的金属化漏极5接触本领域技术人员可知，上述实施例的变形对于超结IGBT器件仍然适用，本文在此不再赘述。
实施例10：
本实施例提供一种MOS型半导体功率器件的制备方法，其特征在于，包括如下步骤：
第一步：选取一定厚度的SOI层作为衬底，SOI层由自上而下层叠设置的N型缓冲层、埋氧层、P型半导体层三部分构成，N型缓冲层的掺杂浓度为1015～1017个/cm3；P型半导体层的掺杂浓度为1014～1015个/cm3；
第二步：在所述衬底上外延一定厚度的N型漂移区，掺杂浓度为1015～1017个/cm3；
第三步：在漂移区表面生长一层氧化层，光刻、刻蚀N型漂移区形成沟槽，通过外延生长填充沟槽形成P型柱区，并通过CMP工艺去除表面多余的P型材料；
第四步：在漂移区表面生长一层氧化层，光刻、在垂直于P型柱区沟槽的方向刻蚀形成深介质沟槽，填充二氧化硅介质，并通过CMP工艺去除表面多余的介质材料；
第五步：光刻，在半导体基片分别刻蚀形成介质沟槽和栅沟槽，介质沟槽设置在半导体基片顶层中央，栅沟槽设置在介质沟槽的一侧，所述栅沟槽的纵向深度小于深介质沟槽的纵向深度；通过高温氧化在栅沟槽表面生长二氧化硅形成栅氧化层，接着填充多晶硅形成栅电极；
第六步：通过离子注入并高温退火在栅沟槽与深介质沟槽之间形成P型体区；所述P型体区的纵向深度小于栅沟槽的纵向深度；
第七步：通过离子注入并退火依次形成N型漏区，N+源区及P+接触区；
第八步：在介质沟槽内淀积介质层，然后进行光刻，孔刻蚀；
第九步：在器件表面淀积金属并刻蚀形成金属化源极和金属化漏极；翻转半导体片，背面金属化形成衬底电极。
进一步的，第一步SOI材料还可以直接选用一定厚度的P型半导体层材料，P型半导体层的掺杂浓度为1014～1015个/cm3。
进一步所述半导体材料不仅可以是硅，还可以是锗、碳化硅、氮化镓、三氧化二镓、金刚石等半导体材料。
需要特别说明的是，本发明衬底的材料可以如实施例一般选择SOI衬底材料，也可以直接P型半导体层材料。本发明器件所用半导体材料可为硅、锗、碳化硅、氮化镓、三氧化二镓、金刚石等任何合适的半导体材料。本发明深介质沟槽内所填充的介质层绝缘层可以采用单一介质材料，也可以采用不同的介质材料形成的复合材料，具体如二氧化硅、氮化硅、蓝宝石或其它适合的绝缘介质材料中任一种或多种。此外，本文为了简化描述，器件结构和制备方法均是以N沟道LDMOS器件为例来说明，但本发明同样适用于P沟道LDMOS器件。本发明所列举实施例及相较前述实施例的关系并非穷尽或限制，本领域技术人员在本发明说明书公开的基础上将多个技术特征进行组合得到的所有技术方案均在本发明的保护范围内，本发明器件制备方法中的工艺步骤和工艺条件可根据实际需要进行增删和调整。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (10)

1.一种超结MOS型功率半导体器件，其元胞结构纵向自下而上包括衬底电极(15)、衬底和第一导电类型半导体漂移区(10)，第一导电类型半导体漂移区(10)表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极(1)以及其侧面和底面的沟槽栅介质层(2)；第一导电类型半导体漂移区(10)表面另一侧具有第一导电类型半导体漏区(9)，第一导电类型半导体漏区(9)的上表面具有金属化漏极(5)；沟槽栅结构与第一导电类型半导体漏区(9)之间的第一导电类型半导体漂移区(10)中具有深介质沟槽(4)，深介质沟槽(4)与沟槽栅结构之间的第一导电类型半导体漂移区(10)顶层具有第二导电类型半导体体区(8)，其中第二导电类型半导体体区(8)中具有相互独立的第一导电类型半导体源极区(6)和第二导电类型半导体接触区(7)，第一导电类型半导体源极区(6)和第二导电类型半导体体区(8)通过侧面沟槽栅介质层(2)与沟槽栅电极(1)接触，第二导电类型半导体接触区(7)与深介质沟槽(4)直接接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(7)的上表面具有金属化源极(3)；金属化源极(3)和沟槽栅电极(1)通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区(10)之间设置有第一导电类型半导体缓冲层(12)，第一导电类型半导体缓冲层(13)的下表面与衬底的上表面重合，第一导电类型半导体缓冲层(12)的上表面与第一导电类型半导体漂移区(10)的下表面重合；所述第一导电类型半导体漂移区(10)中还设置有第二导电类型半导体柱区(11)，所述第二导电类型半导体柱区(11)沿深介质沟槽(4)横向延伸方向与第一导电类型半导体漂移区(10)交替相接形成三维超结结构，其中第二导电类型半导体柱区(11)与第一导电类型半导体漂移区(10)的上、下表面平齐；所述第二导电类型半导体柱区(11)和第一导电类型半导体漂移区(10)的上表面均与第一导电类型半导体漏区(9)、第二导电类型半导体体区(8)和底面沟槽栅介质层(2)的下表面接触，所述第二导电类型半导体柱区(11)和第一导电类型半导体柱区(10)的下表面均与第一导电类型半导体缓冲层(12)接触。
2.一种超结MOS型功率半导体器件，其元胞结构纵向自下而上包括衬底电极(15)、衬底和第一导电类型半导体漂移区(10)，第一导电类型半导体漂移区(10)表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极(1)以及其侧面和底面的沟槽栅介质层(2)；第一导电类型半导体漂移区(10)表面另一侧具有第一导电类型半导体漏区(9)，第一导电类型半导体漏区(9)的上表面具有金属化漏极(5)；沟槽栅结构与第一导电类型半导体漏区(9)之间的第一导电类型半导体漂移区(10)中具有深介质沟槽(4)，深介质沟槽(4)与沟槽栅结构之间的第一导电类型半导体漂移区(10)顶层具有第二导电类型半导体体区(8)，其中第二导电类型半导体体区(8)中具有相互独立的第一导电类型半导体源极区(6)和第二导电类型半导体接触区(7)，第一导电类型半导体源极区(6)和第二导电类型半导体体区(8)通过侧面沟槽栅介质层(2)与沟槽栅电极(1)接触，第二导电类型半导体接触区(7)与深介质沟槽(4)直接接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(7)的上表面具有金属化源极(3)；金属化源极(3)和沟槽栅电极(1)通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区(10)之间设置有第一导电类型半导体缓冲层(12)，第一导电类型半导体缓冲层(13)的下表面与衬底的上表面重合，第一导电类型半导体缓冲层(12)的上表面与第一导电类型半导体漂移区(10)的下表面重合；所述第一导电类型半导体漂移区(10)中还设置有High K介质区(19)，所述High K介质区(19)沿深介质沟槽(4)横向延伸方向与第一导电类型半导体漂移区(10)交替相接，其中High K介质区(19)与第一导电类型半导体漂移区(10)的上、下表面平齐；所述第一导电类型半导体漂移区(10)的上表面与第一导电类型半导体漏区(9)、第二导电类型半导体体区(8)和底面沟槽栅介质层(2)的下表面接触，所述High K介质区(19)和第一导电类型半导体柱区(10)的下表面均与第一导电类型半导体缓冲层(12)接触。
3.一种超结MOS型功率半导体器件，其元胞结构纵向自下而上包括衬底电极(15)、衬底和第一导电类型半导体漂移区(10)，第一导电类型半导体漂移区(10)表面一侧具有沟槽栅结构，沟槽栅结构包括沟槽栅电极(1)以及其侧面和底面的沟槽栅介质层(2)；第一导电类型半导体漂移区(10)表面另一侧具有第一导电类型半导体漏区(9)，第一导电类型半导体漏区(9)的上表面具有金属化漏极(5)；沟槽栅结构与第一导电类型半导体漏区(9)之间的第一导电类型半导体漂移区(10)中具有深介质沟槽(4)，深介质沟槽(4)与沟槽栅结构之间的第一导电类型半导体漂移区(10)顶层具有第二导电类型半导体体区(8)，其中第二导电类型半导体体区(8)中具有相互独立的第一导电类型半导体源极区(6)和第二导电类型半导体接触区(7)，第一导电类型半导体源极区(6)和第二导电类型半导体体区(8)通过侧面沟槽栅介质层(2)与沟槽栅电极(1)接触，第二导电类型半导体接触区(7)与深介质沟槽(4)直接接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(7)的上表面具有金属化源极(3)；金属化源极(3)和沟槽栅电极(1)通过介质层相隔离；其特征在于：
衬底与第一导电类型半导体漂移区(10)之间设置有第一导电类型半导体缓冲层(12)，第一导电类型半导体缓冲层(13)的下表面与衬底的上表面重合，第一导电类型半导体缓冲层(12)的上表面与第一导电类型半导体漂移区(10)的下表面重合；所述第一导电类型半导体漂移区(10)中设置有High K介质区(19)和第二导电类型半导体柱区(11)，所述High K介质区(19)和第二导电类型半导体柱区(11)均沿深介质沟槽(4)横向延伸方向与第一导电类型半导体漂移区(10)交替相接且High K介质区(19)和第二导电类型半导体柱区(11)之间通过第一导电类型半导体漂移区(10)隔离；第二导电类型半导体柱区(11)和High K介质区(19)与第一导电类型半导体漂移区(10)的上、下表面平齐；所述第一导电类型半导体漂移区(10)和第二导电类型半导体柱区(11)的上表面均与第一导电类型半导体漏区(9)、第二导电类型半导体体区(8)和底面沟槽栅介质层(2)的下表面接触，所述所述High K介质区(19)、第一导电类型半导体漂移区(10)和第二导电类型半导体柱区(11)的下表面均与第一导电类型半导体缓冲层(12)接触。
4.根据权利要求1至3任一项所述的超结MOS型功率半导体器件，其特征在于：第一导电类型半导体漏区(9)下方的第一导电类型半导体漂移区(10)中和/或深介质沟槽(4)下方的第一导电类型半导体漂移区(10)中和/或第二导电类型半导体体区(8)下方的第一导电类型半导体漂移区(10)中设置有紧贴深介质沟槽(4)壁面的缓冲层。
5.根据权利要求1至4任一项所述的超结MOS型功率半导体器件，其特征在于：所述第一导电类型半导体漏区(9)替换为相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽(4)接触；第二导电类型半导体集电区与上方的金属化漏极(5)接触。
6.根据权利要求1至4任一项所述的超结MOS型功率半导体器件，其特征在于：所述深介质沟槽(4)中还具有与之延伸方向相同且对称设置的第一场板(401)和第二场板(402)，其中第一场板(401)和第二场板(402)的纵向深度小于深介质沟槽(4)的纵向深度。
7.根据权利要求1至4任一项所述的超结MOS型功率半导体器件，其特征在于：所述深介质沟槽(4)的纵向深度等于或者大于第一导电类型半导体漂移区(10)的结深。
8.根据权利要求2至4任一项所述的超结MOS型功率半导体器件，其特征在于：所述HighK介质区(19)贯穿深介质沟槽(4)。
9.根据权利要求1至4所述的超结MOS型功率半导体器件，其特征在于：所述第一导电类型半导体为N型半导体。第二导电类型半导体为P型半导体，或者第一导电类型半导体为P型半导体。第二导电类型半导体为N型半导体；所述超结MOS型功率半导体器件中半导体材料选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
10.一种超结MOS型功率半导体器件的制备方法，其特征在于，包括如下步骤：
1)选取第二导电类型半导体层作为衬底；
2)在第二导电类型半导体层上形成第一导电类型半导体缓冲层；
3)通过在第一导电类型半导体漂移区刻蚀沟槽，并进行沟槽填充形成与第一导电类型半导体漂移区交替相接且上下表面平齐的第二导电类型半导体柱区和/或High K介质区；
4)沿垂直于第一导电类型半导体漂移区与High K介质区和/或第二导电类型半导体柱区相接界面的方向形成深槽，并在其内填充介质材料形成深介质槽；
5)在深介质沟槽一侧第一导电类型半导体漂移区(10)中刻蚀形成沟槽栅结构；
6)在深介质沟槽和沟槽栅结构之间的第一导电类型半导体漂移区(10)中形成第二导电类型半导体基区，第二导电类型半导体基区的结深小于沟槽栅结构的纵向深度；
7)在第二导电类型半导体基区的顶层形成第一导电类型半导体源极区和第二导电类型半导体接触区；
8)在深介质沟槽另一侧第一导电类型半导体漂移区(10)的顶层形成第一导电类型半导体漏区或者第一导电类型半导体Buffer区和第二导电类型半导体集电区；
9)形成源电极金属和漏电极金属，翻转器件在背面形成衬底电极金属。
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