CN107068744A - 一种横向绝缘栅双极型晶体管 - Google Patents
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Abstract
本发明属于半导体功率器件技术领域，具体的说是涉及一种横向绝缘栅双极型晶体管。本发明结构通过在器件漂移区表面形成多晶二极管并在集电极附近集成PMOS和齐纳二极管，在阻断状态下，通过器件表面多晶二极管反偏状态下漂移区耗尽提供的电荷和场板作用，在提高器件漂移区掺杂浓度的同时获得比传统结构更高的耐压；在器件关断过程中，利用集电极电压的变化以及表面多晶二极管和齐纳二极管形成的自偏置效应使集电极附近的PMOS自动开启并导通加快LIGBT内部的载流子抽取，从而提高器件的关断速度，在导通状态下，使集电极附近的PMOS处于关断状态，电子电流通路被截断。因此具有更高的击穿电压；同时在关断过程中，具有更快的关断速度和更低的关断损耗。
Description
技术领域
本发明属于半导体功率器件技术领域，具体的说是涉及一种横向绝缘栅双极型晶体管。
背景技术
绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件，它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为中高功率电力电子领域的主流功率开关器件，广泛应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。国际知名半导体公司，如ABB，Infineon(IR)，ST，Renesas，Mitsubishi，FuJi等相继投入到IGBT的研发和制造中。近年来，作为功率电子学的热点领域，IGBT更是获得了美国、日本和欧洲等发达国家和地区的高度重视。
IGBT在导通过程中，电子经过MOS沟道进入N型漂移区中，从而引起P型集电区向漂移区注入大量的空穴。因此，处于开态的IGBT漂移区中存储有大量的过剩电子-空穴对，这些电子-空穴对形成电导调制效应，极大地降低了漂移区电阻，从而降低正向导通压降VCE。实际应用中，为减小开态损耗，总是希望VCE越低越好。但VCE越低意味着电导调制效应越强烈，漂移区中过剩的电子-空穴对越多，这些大量的电子-空穴对在IGBT关断过程中需要被全部抽取和复合，从而导致关断损耗EOFF增加。VCE与EOFF是IGBT的一组重要的折中关系，它直接关系到开态损耗与关断损耗的大小。IGBT每一代产品的更迭，其中都包含对该折中关系的优化。
目前，横向功率器件广泛采用绝缘层上硅(SOI)技术，以减小寄生电容、抑制衬底电流、消除衬底引起的闩锁效应等。其典型的制备工艺包括注氧隔离SIMOX技术、键合技术以及Smart-Cut技术等。横向IGBT(LIGBT)由于栅驱动功率小、电流处理能力强、易于集成的优点，广泛应用于功率集成IC(PICs)以及智能功率IC中，其基本结构如图1所示。由于关断过程需要抽取漂移区中的过剩载流子，导致其关断时间较长，关断损耗较大，限制了LIGBT在高频领域的应用。为改善LIGBT的VCE-EOFF折中关系，最有效的方法是在关断过程中增加电子抽取通路，以减小电流的下降时间，典型结构为阳极短路(SA-LIGBT)结构，如图2所示。然而，该结构在正向导通时，电子通过N+发射区5、P型体区4的表面沟道、低掺杂N型漂移区3、集电极N+区8到达集电极，形成寄生MOS结构，产生电子电流通路，会导致导通曲线呈现负阻现象，并减弱漂移区的电导调制效应，增大正向导通压降，不利于器件的实际应用。
发明内容
本发明的目的在于提供一种高速低损耗的横向绝缘栅双极型晶体管。本发明结构通过在器件漂移区表面形成多晶二极管并在集电极附近集成PMOS和齐纳二极管(或二极管串)，在阻断状态下，通过器件表面多晶二极管反偏状态下漂移区耗尽提供的电荷和场板作用，在提高器件漂移区掺杂浓度的同时可获得比传统LIGBT结构更高的耐压；在器件关断过程中，随着集电极电压的增加，利用集电极电压的变化以及表面多晶二极管和齐纳二极管(或二极管串)形成的自偏置效应使集电极附近的PMOS自动开启并导通，在集电极端形成电子电流通路，加快LIGBT内部的载流子抽取，同时多晶二极管漂移区耗尽提供的电荷和场板作用加快器件漂移区表面耗尽层的纵向扩展，进一步加快LIGBT器件内部的载流子抽取，从而提高器件的关断速度，进一步降低器件的关断损耗；在导通状态下，集电极电压较低，表面多晶二极管和齐纳二极管(或二极管串)形成的自偏置效应使集电极附近的PMOS处于关断状态，电子电流通路被截断，附加结构的存在不会影响器件的正向导通特性，因此本发明结构具有与传统LIGBT相同的导通压降并且在导通过程中不存在负阻现象。本发明结构不仅适用于N型LIGBT器件，也适用于P型LIGBT器件，仅需将结构中材料的掺杂类型进行N和P的互换。为了描述方便以下仅以N型LIGBT器件为例来说明。
本发明的技术方案是：如图3所示，一种横向绝缘栅双极型晶体管，包括从下至上依次层叠设置的衬底1、绝缘层2和N型低掺杂漂移区3；所述N型低掺杂漂移区3上层两侧分别具有P型体区4和N型缓冲区7，所述P型体区4上层具有相互并列设置的P+接触区6和N+发射区5，其中N+发射区5位于靠近N型缓冲区7的一侧，所述N型缓冲区7中具有P型集电区8；所述P+接触区6和部分N+发射区5上表面具有发射极金属电极130，所述P型体区4上表面具有第一栅极结构，所述第一栅极结构由第一栅介质层110和位于第一栅介质层110上表面的第一多晶硅栅电极120构成，所述第一栅介质层110的下表面与部分N+发射区5上表面、P型体区4上表面和部分N型低掺杂漂移区3上表面接触；所述P型集电区8上表面具有集电极金属电极131，其特征在于，在所述P型体区4和N型缓冲区7之间的N型低掺杂漂移区3上表面具有介质层112，所述介质层112的下表面还与部分N型缓冲区7的上表面接触；所述介质层112上表面具有多晶硅P+区121、P型区122和N+区123，其中P型区122位于多晶硅P+区121和N+区123之间并相互连接形成多晶硅二极管，P+区121位于靠近P型体区4的一侧，N+区123位于靠近N型缓冲区7一侧；所述P+区121上表面具有第一金属电极132，N+区123上表面具有第二金属电极133；所述第一金属电极132与发射极金属电极130之间电气连接；所述N型缓冲区7上层还具有相互接触高掺杂N+区9和高掺杂P+区10，其中高掺杂N+区9位于靠近P型体区4的一侧；所述高掺杂N+区9和高掺杂P+区10的上表面具有第三金属电极134；所述N型缓冲区7的上表面具有第二栅极结构，所述第二栅极结构由第二栅介质层111和位于第二栅介质层111上表面的第二多晶硅电极124构成；所述第二金属电极133和第二多晶硅电极124之间电气连接，所述第二多晶硅电极124通过齐纳二极管140与集电极金属电极131相连，其中齐纳二极管140的阴极接集电极金属电极131，齐纳二极管140的阳极接金属电极133与第二多晶硅电极124。
上述方案为本发明总的技术方案，在上述方案中，可根据实际需要调节N型低掺杂漂移区3和多晶硅P型区122的浓度、厚度和形状，使多晶硅P型区122和N型低掺杂漂移区3在器件击穿之前全耗尽；也可根据实际需要调节介质层111的厚度和材料，以及介质层111下N型缓冲层7表面的浓度，使由N+区9、P+区10、介质层111、多晶硅电极124、P型集电区8以及N型缓冲层7形成的PMOS在器件的导通状态下关断，在器件关断过程中开启；还可调整P型集电区8与N+区9和P+区10的相对位置，使P型集电区8相对于N+区9和P+区10更靠近P型体区4，如图4所示；调整P型集电区8与N+区9和P+区10的相对位置，使P型集电区8与N+区9和P+区10在垂直于水平方向的器件宽度方向排列，即由N+区9、P+区10、介质层111、多晶硅电极124、P型集电区8以及N型缓冲层7形成的PMOS的沟道方向垂直于P型体区4形成的MOS沟道方向。
进一步的，所述齐纳二极管140由多个串联的二极管替代，二极管串的阳极接集电极金属电极131、阴极接第二金属电极133与第二多晶硅电极124，并且二极管串的开启电压值大于PMOS的阈值电压绝对值。
更进一步的，在二极管串的两端反并联一个齐纳二极管或二极管。
进一步的，所述P型集电区8及集电极金属电极131和高掺杂N+区9、高掺杂P+区10及第三金属电极134的位置互换。
更进一步的，所述齐纳二极管集成在介质层112上方靠近集电极金属电极131一侧，相应的集电极金属电极131延伸至与介质层112侧面接触并覆盖部分齐纳二极管上表面。
上述方案中，如图5所示，齐纳二极管与多晶硅二极管共用高掺杂N+区123，高掺杂N+区123为齐纳二极管的阳极，多晶硅N+区126为齐纳二极管阴极，多晶硅P+区125为齐纳二极管阳极和阴极之间的高掺杂区；在介质层112上方多晶硅层中的齐纳二极管类型、位置和形状可根据需要进行调整，比如N+区126和P+区125可在垂直于水平方向的器件宽度方向排列；齐纳二极管的稳压值可根据实际需要调节，使齐纳二极管的稳压值大于PMOS的阈值电压绝对值。
进一步的，上述方案中，如图9所示，所述第一金属电极132和第二金属电极133之间还具有电容151。所述电容可以通过表面布线时由多晶硅电极124和发射极金属电极130之间形成的寄生电容形成，也可通过在N型低掺杂漂移区3中或表面布线的金属层中通过集成电容形成。
本发明中栅介质层110，介质层111和介质层112的厚度和材料可以相同也可以不同，所用的材料可以是二氧化硅(SiO2)，也可以是三氧化二铝(Al2O3)，二氧化铪(HfO2)或者氮化硅(Si3N4)等高K材料；器件所用半导体材料可采用硅(Si)、碳化硅(SiC)、砷化镓(GaAs)或者氮化镓(GaN)等予以实现。
本发明的有益效果是：在导通状态下，本发明结构具有与传统LIGBT相同的工作状况，具有相同的导通压降并且在导通过程中不存在负阻现象；在阻断状态下，具有更高的击穿电压；同时在关断过程中，具有更快的关断速度和更低的关断损耗。
附图说明
图1是传统的横向绝缘栅双极型晶体管示意图；
图2是传统的阳极短路横向绝缘栅双极型晶体管示意图；
图3是实施例1的结构示意图；
图4是实施例2的结构示意图；
图5是实施例3的结构示意图；
图6是实施例4的结构示意图；
图7是实施例5的结构示意图；
图8是实施例6的结构示意图；
图9是实施例7的结构示意图；
图1-图9中：1为P型衬底、2为氧化层、3为低掺杂N型漂移区、4为P型体区、5为N+发射区、6为高掺杂P+区、7为N型缓冲层、8为P型集电区、9为高掺杂N+区、10为高掺杂P+区、110为栅介质层、111为第一介质层、112为第二介质层、120为栅电极、121为多晶硅P+区、122为多晶硅P型区、123为多晶硅N+区、124为多晶硅电极、125多晶硅P+区、126为多晶硅N+区、130为发射极金属电极、131为集电极金属电极、132为第一金属电极、133为第二金属电极、134为第三金属电极、140为齐纳二极管、141为二极管串、151为电容；
图10是本发明提供的一种横向绝缘栅双极型晶体管制备工艺基本流程；
图11-图17是本发明提供的一种横向绝缘栅双极型晶体管制备过程中获得的器件结构示意图。
具体实施方式
下面结合附图和实施例对本发明进行详细的描述。
实施例1
如图3所示，为本例的结构示意图，包括从下至上依次层叠设置的衬底1、绝缘层2和N型低掺杂漂移区3；所述N型低掺杂漂移区3上层两侧分别具有P型体区4和N型缓冲区7，所述P型体区4上层具有相互并列设置的P+接触区6和N+发射区5，其中N+发射区5位于靠近N型缓冲区7的一侧，所述N型缓冲区7中具有P型集电区8；所述P+接触区6和部分N+发射区5上表面具有发射极金属电极130，所述P型体区4上表面具有第一栅极结构，所述第一栅极结构由第一栅介质层110和位于第一栅介质层110上表面的第一多晶硅栅电极120构成，所述第一栅介质层110的下表面与部分N+发射区5上表面、P型体区4上表面和部分N型低掺杂漂移区3上表面接触；所述P型集电区8上表面具有集电极金属电极131，其特征在于，在所述P型体区4和N型缓冲区7之间的N型低掺杂漂移区3上表面具有介质层112，所述介质层112的下表面还与部分N型缓冲区7的上表面接触；所述介质层112上表面具有多晶硅P+区121、P型区122和N+区123，其中P型区122位于多晶硅P+区121和N+区123之间并相互连接形成多晶硅二极管，P+区121位于靠近P型体区4的一侧，N+区123位于靠近N型缓冲区7一侧；所述P+区121上表面具有第一金属电极132，N+区123上表面具有第二金属电极133；所述第一金属电极132与发射极金属电极130之间电气连接；所述N型缓冲区7上层还具有相互接触高掺杂N+区9和高掺杂P+区10，其中高掺杂N+区9位于靠近P型体区4的一侧；所述高掺杂N+区9和高掺杂P+区10的上表面具有第三金属电极134；所述N型缓冲区7的上表面具有第二栅极结构，所述第二栅极结构由第二栅介质层111和位于第二栅介质层111上表面的第二多晶硅电极124构成；所述第二金属电极133和第二多晶硅电极124之间电气连接，所述二多晶硅电极124通过齐纳二极管140与集电极金属电极131相连，其中齐纳二极管140的阴极接集电极金属电极131，齐纳二极管140的阳极接金属电极133与第二多晶硅电极124。
本例中所述N型低掺杂漂移区3和多晶硅P型区122在器件击穿之前全耗尽；所述多晶硅栅电极120与多晶硅P+区121的间距小于1微米，所述多晶硅P+区121和N+区123的宽度小于1微米，所述多晶硅N+区123与金属电极134的间距小于1微米；通过调节介质层111的厚度和材料，以及介质层111下N型缓冲层7表面的浓度，使由N+区9、P+区10、介质层111、多晶硅电极124、P型集电区8以及N型缓冲层7形成的PMOS器件的阈值电压为-2V-0V；所述齐纳二极管140与本发明结构的其它部分集成在同一芯片上，通过调节齐纳二极管140的参数使齐纳二极管的稳压值为2V-5V。
本例的工作原理为：
在阻断状态下，本例中发射极金属电极130和栅电极120接地，集电极金属电极131接高电压Vc。此时，在器件表面通过齐纳二极管140和由P+区121、P型区122和N+区123组成的多晶二极管形成的集电极到发射极支路上，齐纳二极管击穿处于稳压状态，齐纳二极管阳极侧电压保持Vc-Vz不变(Vz是齐纳二极管稳压值)。由于齐纳二极管的稳压值Vz较低，因此集电极电压主要由多晶二极管承担，多晶二极管的低掺杂P区122耗尽后为负电荷；同时，在多晶二极管下低掺杂N区3中，由于低掺杂N区3和P型体区4形成的PN结反偏，并且由于P型体区4和N型缓冲层7浓度远高于低掺杂N区3，因此耐压主要由低掺杂N区3承担，低掺杂N区3耗尽后为正电荷；此时，低掺杂P区122耗尽后的负电荷对低掺杂N区3耗尽后的正电荷形成电荷补偿，通过低掺杂P区122提供的附加电荷和场板作用，通过使多晶硅P型区122和低掺杂漂移区3在器件击穿之前全耗尽，可大幅提高本发明LIGBT的击穿电压并提高低掺杂漂移区3的掺杂浓度。此外，由于多晶硅电极124与齐纳二极管140相连，由N+区9、P+区10、介质层111、多晶硅电极124、P型集电区8以及N型缓冲层7形成的PMOS的栅源电压保持Vz值，通过调节PMOS的阈值电压使齐纳二极管的稳压值大于PMOS的阈值电压绝对值，此时PMOS开启，重掺杂N+区9通过金属电极134和PMOS与P型集电区8相连，通过金属电极134在N+区9和P+区10之间电子电流和空穴电流的转换，形成阳极短路结构，降低了P型集电区8/低掺杂N型漂移区3/P型体区4形成的三极管的增益，从而进一步提高了器件的击穿电压；
在导通状态下，本例中发射极金属电极130接地，栅电极120和集电极金属电极131接高电平，此时P型体区4表面反型MOS沟道开启，N+发射区5向低掺杂漂移区3中注入电子，同时P型集电区8向低掺杂漂移区3中注入空穴，绝缘栅双极型晶体管导通。此时，在器件表面通过齐纳二极管140和多晶二极管形成的集电极到发射极支路上，多晶二极管和齐纳二极管均形成反偏，同时由于集电极电压较低，齐纳二极管140不能击穿，多晶硅电极124和集电极金属电极131之间形成的PMOS栅源电压低于PMOS阈值电压，PMOS处于关断状态，N+区9和P型集电区8处于断开状态，附加结构的存在不会影响器件的正向导通特性。因此，在导通状态下，本发明结构的工作状况与传统横向绝缘栅双极型晶体管相同，具有与传统LIGBT相同的导通压降并且在导通过程中不存在负阻现象。
在关断过程中，本例中发射极金属电极130接地，栅电极120电压由高电平逐渐降低，P型体区4表面MOS沟道截止，集电极金属电极131电压逐渐增加。随着集电极金属电极131电压的增加，当集电极电压低于齐纳二极管击穿电压Vz时，在器件表面通过齐纳二极管140和多晶二极管形成的集电极到发射极支路上，齐纳二极管未击穿，此时，PMOS栅源电压低于其阈值电压，PMOS处于关断状态。当集电极电压高于齐纳二极管击穿电压Vz后，齐纳二极管击穿，多晶二极管开始承担电压，此时PMOS栅源电压即稳定为Vz不变，通过调节PMOS的阈值电压使齐纳二极管的稳压值大于PMOS的阈值电压绝对值，此时PMOS开启并导通，重掺杂N+区9通过金属电极134和PMOS与P型集电区8相连，通过金属电极134在N+区9和P+区10之间电子电流和空穴电流的转换，形成阳极短路结构，此时，漂移区中的电子由高掺杂N+区9抽取并经过金属电极134转换为空穴电流经PMOS漏极P+区10、栅介质层111下方的反型层、PMOS源极P+区8，最后到达集电极金属131。该过程完成了低掺杂N型漂移区3中电子的抽取，从而大大提高了LIGBT的关断速度，降低了关断损耗。同时，在关断过程中，当集电极电压高于齐纳二极管击穿电压Vz后，齐纳二极管击穿，多晶二极管开始承担电压，多晶二极管漂移区122开始耗尽，多晶二极管漂移区耗尽提供的电荷和场板作用加快了器件漂移区表面耗尽层的纵向扩展，进一步加快LIGBT器件内部的载流子抽取，从而提高器件的关断速度，进一步降低器件的关断损耗。此外，高的低掺杂漂移区3掺杂浓度的采用进一步减小了需抽取的过剩载流子的浓度，进一步提高了器件的关断速度，降低了器件的关断损耗。
实施例2
如图4所示，本例与实施例1不同的地方在于，本例中与实施例1相比P型集电区8及集电极金属电极131和高掺杂N+区9、高掺杂P+区10及第三金属电极134的位置进行了互换。因此本例中P型集电区8相对于N+区9和P+区10更靠近P型体区4；与实施例1相比减小了P型集电区8与N型低掺杂漂移区3之间的等效N型缓冲层7厚度，进一步减小了器件的导通损耗。
实施例3
如图5所示，本例与实施例2相比，在介质层112上方的多晶硅层中直接形成齐纳二极管，所述齐纳二极管与多晶硅二极管共用高掺杂N+区123，高掺杂N+区123为齐纳二极管的阳极，多晶硅N+区126为齐纳二极管阴极，多晶硅P+区125为齐纳二极管阳极和阴极之间的高掺杂区；同时，在介质层112上方多晶硅层中的齐纳二极管类型、位置和形状可根据需要进行调整，比如N+区126和P+区125可在垂直于水平方向的器件宽度方向排列；与实施例2相比提高了集成度，减小了芯片的面积.
实施例4
如图6所示，与实施例1相比，在实施例1的基础上齐纳二极管由多个串联的二极管所取代，二极管串的阳极接集电极金属131，阴极接金属电极133与多晶硅电极124，并且二极管串的开启电压值大于PMOS的阈值电压绝对值。与实施例1相比提高了开启电压的工艺一致性.
实施例5
如图7所示，在实施例4的基础上在二极管串的两端还可反并联一个齐纳二极管或二极管。与第实施例4相比在器件开启过程中使多晶硅电极124和金属电极133的电位跟随集电极金属131的电位变化，电位差小于一个二极管的开启电压.
实施例6
如图8所示，与实施例4相比，本例中多晶硅P型区122采用N型材料。
实施例7
如图9所示，与实施例3相比，本例中在所述第一金属电极132和第二金属电极133之间还具有电容151；所述电容151的电容值小于由N+区9、P+区10、介质层111、多晶硅电极124、P型集电区8以及N型缓冲层7形成的PMOS的栅极电容值。所述电容可以通过表面布线时由多晶硅电极124和发射极金属电极130之间形成的寄生电容形成，也可通过在N型低掺杂漂移区3中或表面布线的金属层中通过集成电容形成。与实施例3相比提高了对多晶硅电极124电压的控制，进一步提高了器件的性能。
本发明还给出了横向绝缘栅双极型晶体管制备工艺，基本工艺流程如图10所示，其基本工艺流程与传统LIGBT相同，不需要额外增加工艺过程。以200V N型横向绝缘栅双极型晶体管结构为例，说明其具体工艺步骤。首先选取合适的SOI材料，埋氧层厚度在0.5～1um之间、埋氧上硅厚度5～15um、电阻率5～10Ω·cm；在此基础上进行N buffer光刻、磷离子注入并高温推结形成N型缓冲层7，N型缓冲层7的厚度为1～3um；之后热氧化形成氧化层并进行多晶硅淀积并光刻、刻蚀形成LIGBT的栅介质层110、栅电极120、介质层111、多晶硅电极124、介质层112以及介质层112上的多晶层，氧化层的厚度为50～100纳米，多晶层的厚度为0.5～1um，多晶层为P型掺杂，掺杂浓度为1015～1016cm-3；完成多晶硅工艺后进行Pbody光刻和硼离子注入，形成P型体区4，P型体区4的厚度为1～3um；然后进行N+光刻和砷离子注入形成N+发射区5、重掺杂N+区9、多晶硅二极管N+区123；之后进行P+光刻和硼离子注入，形成高掺杂P+区6、高掺杂P+区10、多晶硅二极管P+区121；随后进行P型集电区光刻和硼离子注入，形成P型集电区8；接着进行BPSG淀积、孔光刻、金属淀积并光刻、刻蚀形成金属互联、最后进行钝化处理。
Claims (6)
1.一种横向绝缘栅双极型晶体管，包括从下至上依次层叠设置的衬底(1)、绝缘层(2)和N型低掺杂漂移区(3)；所述N型低掺杂漂移区(3)上层两侧分别具有P型体区(4)和N型缓冲区(7)，所述P型体区(4)上层具有相互并列设置的P+接触区(6)和N+发射区(5)，其中N+发射区(5)位于靠近N型缓冲区(7)的一侧，所述N型缓冲区(7)中具有P型集电区(8)；所述P+接触区(6)和部分N+发射区(5)上表面具有发射极金属电极(130)，所述P型体区(4)上表面具有第一栅极结构，所述第一栅极结构由第一栅介质层(110)和位于第一栅介质层(110)上表面的第一多晶硅栅电极(120)构成，所述第一栅介质层(110)的下表面与部分N+发射区(5)上表面、P型体区(4)上表面和部分N型低掺杂漂移区(3)上表面接触；所述P型集电区(8)上表面具有集电极金属电极(131)，其特征在于，在所述P型体区(4)和N型缓冲区(7)之间的N型低掺杂漂移区(3)上表面具有介质层(112)，所述介质层(112)的下表面还与部分N型缓冲区(7)的上表面接触；所述介质层(112)上表面具有多晶硅P+区(121)、P型区(122)和N+区(123)，其中P型区(122)位于多晶硅P+区(121)和N+区(123)之间并相互连接形成多晶硅二极管，P+区(121)位于靠近P型体区(4)的一侧，N+区(123)位于靠近N型缓冲区(7)一侧；所述P+区(121)上表面具有第一金属电极(132)，N+区(123)上表面具有第二金属电极(133)；所述第一金属电极(132)与发射极金属电极(130)之间电气连接；所述N型缓冲区(7)上层还具有相互接触高掺杂N+区(9)和高掺杂P+区(10)，其中高掺杂N+区(9)位于靠近P型体区(4)的一侧；所述高掺杂N+区(9)和高掺杂P+区(10)的上表面具有第三金属电极(134)；所述N型缓冲区(7)的上表面具有第二栅极结构，所述第二栅极结构由第二栅介质层(111)和位于第二栅介质层(111)上表面的第二多晶硅电极(124)构成；所述第二金属电极(133)和第二多晶硅电极(124)之间电气连接，所述二多晶硅电极(124)通过齐纳二极管(140)与集电极金属电极(131)相连，其中齐纳二极管(140)的阴极接集电极金属电极(131)，齐纳二极管(140)的阳极接金属电极(133)与第二多晶硅电极(124)。
2.根据权利要求1所述的一种横向绝缘栅双极型晶体管，其特征在于，所述齐纳二极管(140)由多个串联的二极管替代，二极管串的阳极接集电极金属电极(131)、阴极接第二金属电极(133)与第二多晶硅电极(124)，并且二极管串的开启电压值大于PMOS的阈值电压绝对值。
3.根据权利要求2所述的一种横向绝缘栅双极型晶体管，其特征在于，在二极管串的两端反并联一个齐纳二极管或二极管。
4.根据权利要求1所述的一种横向绝缘栅双极型晶体管，其特征在于，所述P型集电区(8)及集电极金属电极(131)和高掺杂N+区(9)、高掺杂P+区(10)及第三金属电极(134)的位置互换。
5.根据权利要求4所述的一种横向绝缘栅双极型晶体管，其特征在于，所述齐纳二极管集成在介质层(112)上方靠近集电极金属电极(131)一侧，相应的集电极金属电极(131)延伸至与介质层(112)侧面接触并覆盖部分齐纳二极管上表面。
6.根据权利要求5所述的一种横向绝缘栅双极型晶体管，其特征在于，所述第一金属电极(132)和第二金属电极(133)之间还具有电容(141)。
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Cited By (6)
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|---|---|---|---|---|
| CN109427914A (zh) * | 2017-08-31 | 2019-03-05 | 艾赛斯有限责任公司 | 电荷载流子提取反向二极管 |
| CN109742139A (zh) * | 2019-01-23 | 2019-05-10 | 电子科技大学 | 一种基于ligbt的单栅控制电压电流采样器件 |
| CN109786450A (zh) * | 2019-01-23 | 2019-05-21 | 电子科技大学 | 一种基于ligbt的栅控型采样器件 |
| CN110190113A (zh) * | 2019-05-16 | 2019-08-30 | 东南大学 | 一种消除负阻效应的阳极短路型横向绝缘栅双极型晶体管 |
| CN111276537A (zh) * | 2020-02-14 | 2020-06-12 | 电子科技大学 | 一种具有多晶硅耐压层的逆导型rc-ligbt器件 |
| CN111816699A (zh) * | 2020-08-31 | 2020-10-23 | 电子科技大学 | 一种具有自适应性的soi ligbt器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280382A (zh) * | 2011-09-07 | 2011-12-14 | 杭州士兰集成电路有限公司 | 集成在igbt器件中的静电放电保护结构及其制造方法 |
| CN106298900A (zh) * | 2016-10-09 | 2017-01-04 | 电子科技大学 | 一种高速soi‑ligbt |
| US20170077081A1 (en) * | 2015-09-16 | 2017-03-16 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
-
2017
- 2017-05-11 CN CN201710328740.1A patent/CN107068744B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280382A (zh) * | 2011-09-07 | 2011-12-14 | 杭州士兰集成电路有限公司 | 集成在igbt器件中的静电放电保护结构及其制造方法 |
| US20170077081A1 (en) * | 2015-09-16 | 2017-03-16 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| CN106298900A (zh) * | 2016-10-09 | 2017-01-04 | 电子科技大学 | 一种高速soi‑ligbt |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427914A (zh) * | 2017-08-31 | 2019-03-05 | 艾赛斯有限责任公司 | 电荷载流子提取反向二极管 |
| CN109427914B (zh) * | 2017-08-31 | 2024-01-30 | 艾赛斯有限责任公司 | 电荷载流子提取反向二极管 |
| CN109742139A (zh) * | 2019-01-23 | 2019-05-10 | 电子科技大学 | 一种基于ligbt的单栅控制电压电流采样器件 |
| CN109786450A (zh) * | 2019-01-23 | 2019-05-21 | 电子科技大学 | 一种基于ligbt的栅控型采样器件 |
| CN109742139B (zh) * | 2019-01-23 | 2021-04-13 | 电子科技大学 | 一种基于ligbt的单栅控制电压电流采样器件 |
| CN109786450B (zh) * | 2019-01-23 | 2021-04-13 | 电子科技大学 | 一种基于ligbt的栅控型采样器件 |
| CN110190113A (zh) * | 2019-05-16 | 2019-08-30 | 东南大学 | 一种消除负阻效应的阳极短路型横向绝缘栅双极型晶体管 |
| CN111276537A (zh) * | 2020-02-14 | 2020-06-12 | 电子科技大学 | 一种具有多晶硅耐压层的逆导型rc-ligbt器件 |
| CN111816699A (zh) * | 2020-08-31 | 2020-10-23 | 电子科技大学 | 一种具有自适应性的soi ligbt器件 |
| CN111816699B (zh) * | 2020-08-31 | 2021-05-14 | 电子科技大学 | 一种具有自适应性的soi ligbt器件 |
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|---|---|
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