CN102280382A - 集成在igbt器件中的静电放电保护结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种集成在IGBT器件中的静电放电保护结构及其制造方法，所述IGBT器件包括IGBT栅介质层和位于IGBT栅介质层上的IGBT多晶栅极，所述静电放电保护结构包括至少一个串联的二极管，所述IGBT多晶栅极延伸至与多晶栅极压点区相连，所述至少一个二极管形成于所述多晶栅极压点区上。本发明可以节省版图面积，并有利于改善工艺灵活性。
Description
技术领域
本发明涉及半导体器件以及半导体工艺技术，尤其涉及一种集成在IGBT器件中的静电放电保护结构及其制造方法。
背景技术
绝缘栅双极型晶体管(IGBT)是一种常用的功率器件，随着IGBT器件制造工艺水平的不断提高，IGBT器件的尺寸不断缩小，其栅氧化层也越来越薄，使得器件受到静电放电(ESD，Electro-Static Discharge)破坏的几率大大增加。因此，改善IGBT器件静电放电(ESD)防护的能力对提高产品的可靠性具有不可忽视的作用。
如图1所示，在IGBT器件制造工艺中，往往采用多晶硅二极管作为IGBT器件的静电放电保护结构，该多晶硅二极管一般反向连接在IGBT器件的多晶栅极G和发射极E之间。多晶硅二极管保护结构不仅具有很强的鲁棒性，而且由于该结构与体硅分开，消除了衬底耦合噪声和寄生效应等，从而有效地减小了漏电流。当IGBT器件正常工作时，多晶硅二极管是处于关闭状态的，不会影响多晶栅极和发射电极上的电位。但是，当多晶栅极、发射极之间因静电产生瞬间高电压时，多晶硅二极管就会发生击穿，并迅速泄放静电电流，箝位栅源电压，从而防止由瞬间高电压导致的栅氧层击穿。而当IGBT器件的栅源间受到高负电压瞬间冲击时，二极管正向导通，并泄放静电电流。
关于IGBT的更多详细内容可以参见公告号为CN101982881A的中国专利文献。
但是，在器件版图上，现有技术的集成在IGBT器件中的多晶硅二极管往往形成在单独的专用区域上，导致版图面积增大；现有技术的多晶硅二极管结构是多个N+型P-型串联结构，在工艺集成上利用N+源注入同时形成多晶二极管的N+极，在P阱注入时同时形成多晶二极管的P-极，这样，每个多晶二极管的击穿电压和漏电流值受制于该IGBT器件，无法进行单独调整。
发明内容
本发明要解决的技术问题是提供一种集成在IGBT器件中的静电放电保护结构及其制造方法，以减小静电放电保护结构所占用的版图面积。
为解决上述技术问题，本发明提供了一种集成在IGBT器件中的静电放电保护结构的制造方法，包括：
提供半导体衬底，所述半导体衬底包括P型掺杂层和位于所述P型掺杂层之上的N型掺杂层；
在所述N型掺杂层上形成IGBT栅介质层；
在所述IGBT栅介质层上形成多晶电极层，所述多晶电极层包括多晶栅极压点区；
对所述多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，所述IGBT多晶栅极延伸至与多晶栅极压点区的图形相连，在所述多晶栅极压点区上形成至少一个二极管，在所述N型掺杂层中形成IGBT的P阱，在所述P阱中形成IGBT的发射区。
可选地，对所述多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，所述IGBT多晶栅极延伸至与多晶栅极压点区的图形相连，在所述多晶栅极压点区上形成至少一个二极管，在所述N型掺杂层中形成IGBT的P阱，在所述P阱中形成IGBT的发射区具体包括：
对所述多晶栅极压点区进行N型掺杂，所述N型掺杂的掺杂参数独立可调；
对所述多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，所述IGBT多晶栅极和所述多晶栅极压点区的图形相连；
在所述N型掺杂层中形成IGBT的P阱，并在所述P阱中形成IGBT的发射区；
对所述多晶栅极压点区进行P型掺杂，形成二极管的P区，所述P型掺杂的掺杂参数独立可调。
可选地，对所述多晶栅极压点区进行N型掺杂包括：
对所述多晶栅极压点区进行第一N型离子掺杂，使其具有第一掺杂浓度；
在所述多晶栅极压点区上形成掩膜层并进行图形化，定义出二极管接触区的图形；
以所述图形化后的掩膜层为掩膜，对所述多晶栅极压点区进行第二N型离子掺杂，在所述多晶栅极压点区的外围部分形成二极管接触区，所述二极管接触区具有大于所述第一掺杂浓度的第二掺杂浓度。
可选地，采用离子注入法进行所述第一N型离子掺杂，注入离子为磷离子，注入能量为35～45KeV，注入剂量为1E14～1E15/cm2，所述第一掺杂浓度为1E14～1.5E14/cm3。
可选地，采用扩散法进行所述第二N型离子掺杂，扩散源为三氯氧磷溶液，扩散温度为850～950℃，所述第二掺杂浓度为1E20～1.5E20/cm3。
可选地，形成IGBT的发射区之后还包括：
形成介质层，所述介质层覆盖所述IGBT栅介质层和多晶栅极压点区；
对所述介质层进行刻蚀，在所述二极管接触区上方形成开口；
在所述开口中填充互连结构。
可选地，所述N型掺杂层包括依次位于所述P型掺杂层上的第一N型掺杂层和第二N型掺杂层，其中第二N型掺杂层的掺杂浓度小于第一N型掺杂层的掺杂浓度。
可选地，所述P型掺杂层的电阻率约为0.01～0.1Ω·cm，厚度为600μm至625μm。所述第一N型掺杂层的电阻率为4～12Ω·cm，厚度为6μm至10μm，所述第二N型掺杂层的电阻率为20～30Ω·cm，厚度为25μm至35μm。
可选地，所述第二N型掺杂层上还形成有场氧化层，其厚度为
至
可选地，所述IGBT栅介质层的厚度为
所述多晶电极层的厚度为
本发明还提供了一种集成在IGBT器件中的静电放电保护结构，所述IGBT器件包括IGBT栅介质层和位于IGBT栅介质层上的IGBT多晶栅极，所述静电放电保护结构包括至少一个串联的二极管，所述IGBT多晶栅极延伸至与多晶栅极压点区相连，所述至少一个二极管形成于所述多晶栅极压点区上。
可选地，所述静电放电保护结构包括3至7个串联的二极管，相邻二极管的P区之间的距离为4至8μm。
可选地，所述静电放电保护结构还包括位于所述多晶栅极压点区外围部分的二极管接触区，所述二极管接触区的掺杂类型为N型，并与所述静电放电保护结构中最外围的二极管的N区相连。
可选地，所述二极管接触区与所述静电保护结构中最外围的二极管的P区的距离为5至10μm。
可选地，所述接触区的掺杂浓度为1E20～1.5E20/cm3，所述二极管的N区的掺杂浓度为1E14～1.5E14/cm3，所述静电放电保护结构中的每一个二极管的耐压为6～8V。
可选地，所述集成在IGBT器件中的静电放电保护结构还包括覆盖所述IGBT栅介质层和多晶栅极压点区的介质层，所述二极管接触区上方的介质层中形成有开口，所述开口中填充有互连结构。
可选地，所述IGBT栅介质层位于半导体衬底上，所述半导体衬底包括P型掺杂层和位于所述P型掺杂层之上的N型掺杂层。
可选地，所述N型掺杂层包括依次位于所述P型掺杂层上的第一N型掺杂层和第二N型掺杂层，其中第二N型掺杂层的掺杂浓度小于第一N型掺杂层的掺杂浓度。
可选地，所述P型掺杂层的电阻率约为0.01～0.1Ω·cm，厚度为600μm至625μm。所述第一N型掺杂层的电阻率为4～12Ω·cm，厚度为6μm至10μm，所述第二N型掺杂层的电阻率为20～30Ω·cm，厚度为25μm至35μm。
可选地，所述第二N型掺杂层上还形成有场氧化层，其厚度为
至
可选地，所述IGBT栅介质层的厚度为
所述IGBT多晶栅极和多晶栅极压点区的厚度为
与现有技术相比，本发明具有以下优点：
本发明实施例的集成在IGBT器件中的静电放电保护结构及其制造方法中，IGBT多晶栅极延伸至于多晶栅极压点区相连，静电放电保护结构的二极管形成于所述多晶栅极压点区上，因此不需要在多晶栅极压点区外产生单独的专用图形，有利于节省版图面积。
进一步地，本发明实施例的集成在IGBT器件中的静电放电保护结构的制造方法中，形成二极管的过程中，对多晶栅极压点区的N型掺杂过程和P型掺杂过程都是独立的掺杂过程，与其他掺杂工艺并不关联，从而可以根据实际需求来调节掺杂过程以调整二极管的耐压和漏电流等参数，具有更大的工艺灵活度和鲁棒性。另外，本发明实施例中形成二极管接触区的掺杂过程与形成二极管N区的掺杂过程也是独立的，进一步提高了工艺灵活度。
此外，本发明实施例还对集成在IGBT器件中的静电放电保护结构的尺寸进行了优选，从而改善了二极管的击穿电压和漏电流等参数。
附图说明
图1是现有技术中集成有静电放电保护结构的IGBT器件的电路示意图；
图2是本发明实施例的集成在IGBT器件中的静电放电保护结构的制造方法的流程示意图；
图3是图1中步骤S14的详细流程示意图；
图4至图12是本发明实施例的集成在IGBT器件中的静电放电保护结构的制造方法中各步骤的剖面结构示意图以及部分俯视图。
具体实施方式
现有技术中集成在IGBT器件中的静电放电保护结构往往是形成在版图内单独的专用区域上，占用了较大的版图面积。
本发明实施例的集成在IGBT器件中的静电放电保护结构及其制造方法中，IGBT多晶栅极延伸至于多晶栅极压点区相连，静电放电保护结构的二极管形成于多晶栅极压点区上，因此不需要在多晶栅极压点区外产生单独的专用图形，有利于节省版图面积。
进一步地，本发明实施例的集成在IGBT器件中的静电放电保护结构的制造方法中，形成二极管的过程中，对多晶栅极压点区的N型掺杂过程和P型掺杂过程都是独立的掺杂过程，与形成P阱以及发射区的掺杂工艺并不关联，从而可以根据实际需求来调节掺杂过程以调整二极管的耐压和漏电流等参数，具有更大的工艺灵活度和鲁棒性。另外，本发明实施例中形成二极管接触区的掺杂过程与形成二极管N区的掺杂过程也是独立的，进一步提高了工艺灵活度。
此外，本发明实施例还对集成在IGBT器件中的静电放电保护结构的尺寸进行了优选，从而改善了二极管的击穿电压和漏电流等参数。
下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。
图2示出了本发明实施例的集成在IGBT器件中的静电放电保护结构的制造方法，包括：
步骤S11，提供半导体衬底，所述半导体衬底包括P型掺杂层和位于所述P型掺杂层之上的N型掺杂层；
步骤S12，在所述N型掺杂层上形成IGBT栅介质层；
步骤S13，在所述栅介质层上形成多晶电极层，所述多晶电极层包括多晶栅极压点区；
步骤S14，对所述多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，所述IGBT多晶栅极延伸至与多晶栅极压点区的图形相连，在所述多晶栅极压点区上形成至少一个二极管，在所述N型掺杂层中形成IGBT的P阱，在所述P阱中形成IGBT的发射区。
图3示出了图1中步骤S14的详细流程示意图，包括：
步骤S141，对所述多晶栅极压点区进行N型掺杂，所述N型掺杂的掺杂参数独立可调；
步骤S142，对所述多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，所述IGBT多晶栅极和所述多晶栅极压点区的图形相连；
步骤S143，在所述N型掺杂层中形成IGBT的P阱，并在所述P阱中形成IGBT的发射区；
步骤S144，对所述多晶栅极压点区进行P型掺杂，形成二极管的P区，所述P型掺杂的掺杂参数独立可调。
图4至图12示出了本实施例的集成在IGBT器件中的静电放电保护结构的制造方法中各步骤的剖面结构示意图以及部分俯视图，下面参考图2和图4，并结合图4至图12对本实施例进行详细描述。
结合图2和图4，执行步骤S11，提供半导体衬底，该半导体衬底包括P型掺杂层11和位于P型掺杂层11之上的N型掺杂层12。该半导体衬底可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、或绝缘体上硅结构，或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。
更具体的，N型掺杂层12可以包括依次位于P型掺杂层11上的第一N型掺杂层13和第二N型掺杂层14。其中第二N型掺杂层的掺杂浓度(以N-表示)小于第一N型掺杂层13的掺杂浓度(以N0表示)。本实施例中，半导体衬底的晶向为<100>，其中P型掺杂层11的电阻率约为0.01～0.1Ω·cm，厚度为600μm至625μm。第一N型掺杂层13的电阻率为4～12Ω·cm，厚度为6μm至10μm，第二N型掺杂层14的电阻率为20～30Ω·cm，厚度为25μm至35μm。第二N型掺杂层14上还可以形成有厚度约为的氧化层作为场氧化层(图中未示出)。
结合图2和图5，执行步骤S12，在N型掺杂层12上形成IGBT栅介质层15。IGBT栅介质层15的材料可以是氧化硅或其他本领域技术人员公知的介质材料。本实施例中IGBT栅介质层15的材料为氧化硅，其厚度为
如本领域技术人员所公知的，在形成IGBT栅介质层15之前，还可以包括形成分压环结构和元胞区域的过程。
结合图2和图6，执行步骤S13，在IGBT栅介质层15上形成多晶电极层16，多晶电极层16包括多晶栅极压点区。为了简化以清楚的示出静电保护结构的形成过程，图6和图7至图9以及图11中标号16所指示的区域仅示出了所提到的多晶栅极压点区，而并没有示出多晶电极层16的全貌。
本实施例中多晶电极层16所采用的材料是多晶硅，其形成过程可以是低压化学气相沉积(LPCVD)，其厚度为
接下来执行步骤S14，对多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，IGBT多晶栅极延伸至与多晶栅极压点区的图形相连，在多晶栅极压点区上形成至少一个二极管，在所述N型掺杂层14中形成IGBT的P阱，在所述P阱中形成IGBT的发射区。
步骤S14的详细过程请参考图3，首先执行步骤S141，对多晶栅极压点区进行N型掺杂，该N型掺杂的掺杂参数独立可调。
具体的，首先参考图7，使用离子注入法对多晶栅极压点区进行第一N型离子掺杂，本实施例中注入的是磷离子，对整个多晶电极层16进行全面注入，注入能量为35～45KeV，注入剂量为1E14～1E15/cm2，使得多晶电极层16具有第一掺杂浓度N-，本实施例中具体为1E14～1.5E14/cm3。在其他具体实施例中，还可以用其他方法来实现第一N型离子掺杂，如扩散法等。
之后参考图8，在多晶栅极压点区上形成掩膜层17并进行图形化，定义出二极管接触区的图形；以图形化后的掩膜层17为掩膜，对多晶栅极压点区进行第二N型离子掺杂，在多晶栅极压点区的外围部分形成二极管接触区18，二极管接触区18有大于第一掺杂浓度N-的第二掺杂浓度N+。本实施例中掩膜层17的材料为氧化硅，其形成方法为化学气相沉积(CVD)，厚度为
在其他实施例中掩膜层17的材料还可以是其他材料，如氮化硅等。之后用光刻版定位出将要形成二极管的区域，使用氢氟酸对氧化硅进行湿法腐蚀，暴露出二极管接触区18和IGBT的多晶栅极区域。本实施例中采用扩散法来实现第二N型离子掺杂，扩散源为三氯氧磷溶液，扩散温度为850～950℃，从而形成了二极管接触区18和IGBT的多晶栅极。本实施例中二极管接触区18的第二掺杂浓度N+具体为1E20～1.5E20/cm3。在其他具体实施例中，还可以用其他方法来实现第二N型离子掺杂，如离子注入法等。在第二N型离子掺杂之后，将覆盖在多晶电极层16上的图形化后的掩膜层17去除。
本实施例中，对多晶栅极压点区的N型离子掺杂过程(包括第一N型离子掺杂和第二N型离子掺杂)都是独立的掺杂过程，与其他掺杂过程(如后续形成发射区的掺杂过程)不关联，两者的掺杂参数都独立可调，便于改善工艺灵活度，根据实际需要来调整掺杂的浓度以调节二极管的击穿电压、漏电流等参数。
此外，由于本实施例中队多晶栅极压点区的N型离子掺杂过程包括第一N型离子掺杂和第二N型离子掺杂两个步骤，使得二极管接触区18的掺杂浓度和二极管的N区的掺杂浓度是相互独立的，二者是独立可调的，进一步改善了工艺的灵活度，可以根据实际需要来分别调节二者的浓度。
接下来结合图3和图9，执行步骤S 142，对多晶电极层16进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，IGBT多晶栅极和多晶栅极压点区的图形相连。图形化的过程可以包括光刻、刻蚀等步骤。需要说明的是，图9中所示的多晶电极层16在垂直于纸面的方向延伸后与IGBT的多晶栅极相连。
之后结合图3和图10，执行步骤S143，在N型掺杂层14中形成IGBT的P阱(未示出)，并在P阱中形成IGBT的发射区(未示出)，执行步骤S144，对多晶栅极压点区进行P型掺杂，形成二极管的P区19，该P型掺杂的掺杂参数是独立可调的。
形成P阱的过程具体包括：进行P型离子注入，本实施例中注入离子为硼，注入能量为60～100KeV，注入剂量为1.0E13～8E13/cm2，之后进行退火，退火温度为1100～1200℃。
形成发射区的过程具体包括：使用光刻掩膜版进行光刻，定义出发射区的区域，并注入砷离子，注入能量为120～150KeV，注入剂量为3E15～8E15/cm2，然后进行退火，退火温度为900～1000℃。
进行P型掺杂以形成二极管的P区19具体包括：使用光刻掩膜版进行光刻，定义出二极管的P区19的区域，之后注入硼离子，注入能量为80～150KeV，注入剂量为5E14～2E15/cm2。本实施例中二极管的P区19的浓度用P+表示，具体为1.5E19～2.5E19/cm3。
需要说明的是，多晶电极层16中所保留下来的具有第一掺杂浓度N-的区域作为二极管的N区，相邻的P区和N区组成了一个二极管，多个二极管之间相互串联。
由于形成二极管的P区19的P型掺杂过程是独立的掺杂过程，与其他掺杂过程(如形成P阱的掺杂过程)不相关联，其掺杂参数独立可调，便于改善工艺灵活度，根据实际需要来调整掺杂的浓度以调节二极管的击穿电压、漏电流等参数。
图11示出了与图10对应的器件的部分俯视图，其中，二极管的P区19和N区16呈环状分布。图10中示出的多个二极管位于多晶栅极压点区上，其外围形成有二极管接触区18。
之后参考图12，形成介质层20，介质层20覆盖IGBT栅介质层15以及整个多晶栅极压点区；之后对介质层20进行刻蚀，在二极管接触区10上方形成开口，并在开口中填充互连结构21，互连结构21可以是金属互连线，如铝线、铜线等。互连结构21将静电放电保护结构中二极管的N区引出，同时，由于该二极管是形成在与IGBT多晶栅极相连的多晶栅极压点区上的，因此，互连结构21也将IGBT的多晶栅极一并引出。
至此可以理解，本实施例中将静电放电保护结构中的多个二极管集成在多晶栅极压点区上，因此在版图上不需要占用额外的面积，有利于减小整个版图的面积。
最后可以对半导体衬底的背面，即P型掺杂层11的背面进行减薄和金属化，以形成IGBT集电极。
本实施例提供的集成在IGBT器件中的静电放电保护结构如图12所示，该静电放电保护结构包括至少一个形成在多晶栅极压点区上的二极管，其中多晶栅极压点区与IGBT多晶栅极相连。此外，该静电放电保护结构还包括位于多晶栅极压点区外围部分的二极管接触区18，二极管接触区18的掺杂类型为N型，并与静电放电保护结构中最外围的二极管的N区16相连。
优选的，本实施例的静电放电保护结构包括3至7个串联的二极管，相邻二极管的P区19之间的距离为4至8μm，二极管接触区18与最外围的二极管的P区19的距离为5至10μm，使得每一个二极管的耐压在6～8V范围内可调。
需要说明的是，本文中所提及的掺杂浓度N-、N0、N+以及P+表示浓度的相对大小，所给出的具体数值范围仅仅是一个优选的示例，在其他具体实施例中，可以根据实际需要对其进行调整。
综上，本发明的多晶二极管区域和IGBT器件的多晶栅极共在同一个区域，节省了版图面积；结构上是N+N-P-N-N+，其中的N-，P-分别用单独增加的二个工艺层次来进行注入和退火，可以根据产品的需要，通过调节N-和P-工艺来调节多晶二极管的击穿电压和漏电流，使产品具有更多的灵活性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (21)
1.一种集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底包括P型掺杂层和位于所述P型掺杂层之上的N型掺杂层；
在所述N型掺杂层上形成IGBT栅介质层；
在所述IGBT栅介质层上形成多晶电极层，所述多晶电极层包括多晶栅极压点区；
对所述多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，所述IGBT多晶栅极延伸至与多晶栅极压点区的图形相连，在所述多晶栅极压点区上形成至少一个二极管，在所述N型掺杂层中形成IGBT的P阱，在所述P阱中形成IGBT的发射区。
2.根据权利要求1所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，对所述多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，所述IGBT多晶栅极延伸至与多晶栅极压点区的图形相连，在所述多晶栅极压点区上形成至少一个二极管，在所述N型掺杂层中形成IGBT的P阱，在所述P阱中形成IGBT的发射区具体包括：
对所述多晶栅极压点区进行N型掺杂，所述N型掺杂的掺杂参数独立可调；
对所述多晶电极层进行图形化，形成IGBT多晶栅极和多晶栅极压点区的图形，所述IGBT多晶栅极和所述多晶栅极压点区的图形相连；
在所述N型掺杂层中形成IGBT的P阱，并在所述P阱中形成IGBT的发射区；
对所述多晶栅极压点区进行P型掺杂，形成二极管的P区，所述P型掺杂的掺杂参数独立可调。
3.根据权利要求2所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，对所述多晶栅极压点区进行N型掺杂包括：
对所述多晶栅极压点区进行第一N型离子掺杂，使其具有第一掺杂浓度；
在所述多晶栅极压点区上形成掩膜层并进行图形化，定义出二极管接触区的图形；
以所述图形化后的掩膜层为掩膜，对所述多晶栅极压点区进行第二N型离子掺杂，在所述多晶栅极压点区的外围部分形成二极管接触区，所述二极管接触区具有大于所述第一掺杂浓度的第二掺杂浓度。
4.根据权利要求3所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，采用离子注入法进行所述第一N型离子掺杂，注入离子为磷离子，注入能量为35～45KeV，注入剂量为1E14～1E15/cm2，所述第一掺杂浓度为1E14～1.5E14/cm3。
5.根据权利要求3所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，采用扩散法进行所述第二N型离子掺杂，扩散源为三氯氧磷溶液，扩散温度为850～950℃，所述第二掺杂浓度为1E20～1.5E20/cm3。
6.根据权利要求3所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，形成IGBT的发射区之后还包括：
形成介质层，所述介质层覆盖所述IGBT栅介质层和多晶栅极压点区；
对所述介质层进行刻蚀，在所述二极管接触区上方形成开口；
在所述开口中填充互连结构。
7.根据权利要求1所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，所述N型掺杂层包括依次位于所述P型掺杂层上的第一N型掺杂层和第二N型掺杂层，其中第二N型掺杂层的掺杂浓度小于第一N型掺杂层的掺杂浓度。
8.根据权利要求7所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，所述P型掺杂层的电阻率约为0.01～0.1Ω·cm，厚度为600μm至625μm。所述第一N型掺杂层的电阻率为4～12Ω·cm，厚度为6μm至10μm，所述第二N型掺杂层的电阻率为20～30Ω·cm，厚度为25μm至35μm。
9.根据权利要求7或8所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，所述第二N型掺杂层上还形成有场氧化层，其厚度为
至
10.根据权利要求1所述的集成在IGBT器件中的静电放电保护结构的制造方法，其特征在于，所述IGBT栅介质层的厚度为所述多晶电极层的厚度为
11.一种集成在IGBT器件中的静电放电保护结构，所述IGBT器件包括IGBT栅介质层和位于IGBT栅介质层上的IGBT多晶栅极，所述静电放电保护结构包括至少一个串联的二极管，其特征在于，所述IGBT多晶栅极延伸至与多晶栅极压点区相连，所述至少一个二极管形成于所述多晶栅极压点区上。
12.根据权利要求11所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述静电放电保护结构包括3至7个串联的二极管，相邻二极管的P区之间的距离为4至8μm。
13.根据权利要求12所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述静电放电保护结构还包括位于所述多晶栅极压点区外围部分的二极管接触区，所述二极管接触区的掺杂类型为N型，并与所述静电放电保护结构中最外围的二极管的N区相连。
14.根据权利要求13所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述二极管接触区与所述静电保护结构中最外围的二极管的P区的距离为5至10μm。
15.根据权利要求13所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述接触区的掺杂浓度为1E20～1.5E20/cm3，所述二极管的N区的掺杂浓度为1E14～1.5E14/cm3，所述静电放电保护结构中的每一个二极管的耐压为6～8V。
16.根据权利要求12所述的集成在IGBT器件中的静电放电保护结构，其特征在于，还包括覆盖所述IGBT栅介质层和多晶栅极压点区的介质层，所述二极管接触区上方的介质层中形成有开口，所述开口中填充有互连结构。
17.根据权利要求11所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述IGBT栅介质层位于半导体衬底上，所述半导体衬底包括P型掺杂层和位于所述P型掺杂层之上的N型掺杂层。
18.根据权利要求17所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述N型掺杂层包括依次位于所述P型掺杂层上的第一N型掺杂层和第二N型掺杂层，其中第二N型掺杂层的掺杂浓度小于第一N型掺杂层的掺杂浓度。
19.根据权利要求18所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述P型掺杂层的电阻率约为0.01～0.1Ω·cm，厚度为600μm至625μm。所述第一N型掺杂层的电阻率为4～12Ω·cm，厚度为6μm至10μm，所述第二N型掺杂层的电阻率为20～30Ω·cm，厚度为25μm至35μm。
20.根据权利要求17或18所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述第二N型掺杂层上还形成有场氧化层，其厚度为
至
21.根据权利要求11所述的集成在IGBT器件中的静电放电保护结构，其特征在于，所述IGBT栅介质层的厚度为
所述IGBT多晶栅极和多晶栅极压点区的厚度为
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104299965A (zh) * | 2013-07-15 | 2015-01-21 | 联华电子股份有限公司 | 静电防护装置 |
| CN107068744A (zh) * | 2017-05-11 | 2017-08-18 | 电子科技大学 | 一种横向绝缘栅双极型晶体管 |
| CN109713036A (zh) * | 2017-10-26 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种igbt器件及其制造方法 |
| CN110137170A (zh) * | 2019-05-10 | 2019-08-16 | 德淮半导体有限公司 | 静电放电保护器件及其形成方法、静电放电保护结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257349A (ja) * | 2000-03-09 | 2001-09-21 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔの保護装置 |
| JP2007220814A (ja) * | 2006-02-15 | 2007-08-30 | Sanyo Electric Co Ltd | 半導体装置 |
| US20090039432A1 (en) * | 2007-08-09 | 2009-02-12 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device |
| JP2011009630A (ja) * | 2009-06-29 | 2011-01-13 | Sanyo Electric Co Ltd | 保護ダイオード |
| CN101982881A (zh) * | 2010-09-24 | 2011-03-02 | 江苏东光微电子股份有限公司 | 集成esd保护的功率mosfet或igbt及制备方法 |
-
2011
- 2011-09-07 CN CN2011102640526A patent/CN102280382A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257349A (ja) * | 2000-03-09 | 2001-09-21 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔの保護装置 |
| JP2007220814A (ja) * | 2006-02-15 | 2007-08-30 | Sanyo Electric Co Ltd | 半導体装置 |
| US20090039432A1 (en) * | 2007-08-09 | 2009-02-12 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device |
| JP2011009630A (ja) * | 2009-06-29 | 2011-01-13 | Sanyo Electric Co Ltd | 保護ダイオード |
| CN101982881A (zh) * | 2010-09-24 | 2011-03-02 | 江苏东光微电子股份有限公司 | 集成esd保护的功率mosfet或igbt及制备方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104299965A (zh) * | 2013-07-15 | 2015-01-21 | 联华电子股份有限公司 | 静电防护装置 |
| CN107068744A (zh) * | 2017-05-11 | 2017-08-18 | 电子科技大学 | 一种横向绝缘栅双极型晶体管 |
| CN109713036A (zh) * | 2017-10-26 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种igbt器件及其制造方法 |
| CN110137170A (zh) * | 2019-05-10 | 2019-08-16 | 德淮半导体有限公司 | 静电放电保护器件及其形成方法、静电放电保护结构 |
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