CN109713037A - 一种绝缘栅双极性晶体管器件及其制备方法 - Google Patents

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Abstract

一种绝缘栅双极性晶体管器件及其制备方法，本发明涉及于功率半导体器件，为解决在不影响IGBT其他性能指标的基础上减小IGBT制造过程中因沟槽应力导致的晶圆翘曲问题，本发明提供一种如下的技术方案：对器件沟槽排布的密度和区域进行优化设计。本发明可以减小IGBT制造时因沟槽应力导致的晶圆翘曲问题，提升IGBT芯片的产品良率，并增强IGBT的抗闩锁能力，使得IGBT更加坚固耐用。

Description

一种绝缘栅双极性晶体管器件及其制备方法
技术领域
本发明涉及于功率半导体器件，特别是绝缘栅双极性晶体管（IGBT）的结构及其制造方法。
背景技术
绝缘栅双极性晶体管（下文中称为“IGBT”）是一种重要的功率半导体器件，集功率MOSFET的高速性能与双极性器件的低电阻优势于一体，具有输入阻抗高，控制电路简单，耐高压，承受大电流能力强等特性，因此被广泛应用于各种中高功率电力电子系统领域。
但是，现代IGBT，尤其是大功率 IGBT的设计和制造往往存在新的困难，首先，大功率IGBT芯片面积较大，芯片良率更容易受到加工工艺的不均匀性的影响，需要通过改进器件结构设计从而提高芯片制造的良率；另一方面，大功率IGBT对坚固耐用有着更高的要求，需要具有更高的抗“闩锁”效应（Latch-up）的能力。
下文对上述问题进行举例说明。
如图1中所示为一个现有技术的沟槽栅型IGBT器件001的截面结构示意图。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”是对应于参考图示的相对位置。具体实施中并不限制固定方向。IGBT器件001有三个电极：发射极电极（图中标为“E”极106），集电极（图中标为“C”极100），及栅电极（图中标为“G”极107）。其中栅电极（107）形成于一系列沟槽（109）中。在每个栅电极（107）及其对应的沟槽（109）之间，有一层栅介质层（108）。在沟槽（109）附近有p型体区（104），所述p型体区（104）与沟槽（109）的一个侧壁毗连，p型体区（104）的上方有n+型发射极区（105）和p+型接触区（103），所述n+型发射区（105）与沟槽（109）的一个侧壁毗连，所述n+型发射区（105）和p+型接触区（103）通过发射极接触孔（116）连接至发射极（106），所述发射极（106）与栅电极（107）之间通过层间介质层（110）隔离。此外，在器件001中，栅电极（107）与相邻的栅介质层（108），p型体区（104），n+型发射极区（105），p+型接触区（103），及n-型漂移区（102），共同构成了一个金属-氧化物-半导体（下文中称为“MOS”）结构，其用于导电的反型层沟道被称为MOS沟道。另一方面，p型体区（104），n-型漂移区（102），及背面的p型集电极层（101）共同构成了一个PNP型双极性晶体管（下文中称为“PNP管”），n+型发射极区（105），p型体区（104），n-型漂移区（102）共同构成了一个NPN型双极性晶体管（下文中称为“NPN管”）。
当IGBT器件001工作在正向导通状态时，一个正向偏压被置于栅电极（107）上。当此电压超过栅电极（107）所对应的MOS结构的阈值电压时，来自n+型发射极区（105）的电子将通过MOS沟道的反型层注入n-型漂移区（102），并成为对应PNP管的基区电流。此基区电流进一步引发背面的集电极层（101）向n-型漂移区（102）注入空穴电流。因此，大量的电子及空穴载流子存在于n-型漂移区（102）内，继而通过电导调制作用，大大降低该区的电阻率。
但是，现代IGBT为了增加MOS沟道密度、降低沟道导通电阻，大多采用高密度排布的沟槽，例如，现有技术的IGBT器件001中相邻沟槽之间的间距可低至1~3μm。在IGBT的晶圆加工过程中，高密度的沟槽会在晶圆表面产生应力，导致晶圆发生翘曲。大功率IGBT由于其芯片面积大、沟槽数量多，晶圆翘曲的问题被进一步加剧，晶圆翘曲会降低芯片加工时的光刻对准精度，造成芯片结构偏差，进而影响芯片的产品良率。
另一方面， IGBT需要有足够的抗闩锁能力。IGBT的闩锁被解释如下：在IGBT导通时，由于p型体区（104）与n-型漂移区（102）之间的PN结处于弱反偏状态，靠近n-型漂移区（102）上表面的空穴载流子将在电场的作用下向p型体区（104）漂移并最终通过p+型接触区（103）到达发射极（106），从而在p型体区（104）内产生空穴电流；须指出的是，IGBT在正常导通状态下，其p型体区（104）与n+发射极区（105）之间的PN结应处于关断状态，使得n+发射极区（105）中的电子只能通过MOS沟道的反型层进行注入，从而实现MOS栅电极（107）对IGBT开关状态的控制；但是，当流经p型体区（104）的空穴电流过高时，p型体区（104）相对于n+发射极区（105）的电势差将会被空穴电流抬高，若该电势差达到0.7V以上，则会导致p型体区（104）与n+发射极区（105）之间的PN结被打开，一旦发生这种情况，那么来自n+发射极区（105）的电子注入会迅速增加，且电子注入的路径将不受MOS沟道限制，导致MOS栅电极（107）失去对IGBT开关状态的控制，并最终造成器件的失效；这种失效情况被称作IGBT的闩锁。对于大面积的IGBT芯片而言，受限于制造加工工艺的均匀性，IGBT芯片内不同区域的元胞之间会存在一定的结构偏差，这些偏差在晶圆发生翘曲时会被大大加剧，继而影响芯片内部电流分布的均匀性，造成芯片内部电流的局部聚集，导致更容易引发闩锁。一种增强IGBT的抗闩锁能力的传统方法是提高p型体区（104）的掺杂浓度、即降低p型体区（104）对空穴载流子的电阻，但这样会提高IGBT的阈值电压，增加导通损耗。
发明内容
针对上文中所提到的现有技术大功率IGBT器件中存在的问题，需要提供一种在不影响IGBT其他性能指标的基础上，减小IGBT制造过程中因沟槽应力导致的晶圆翘曲问题，提升IGBT芯片的产品良率及抗闩锁能力的器件结构设计方案及其制造方法。
因此，本发明提供一种如下的技术方案：
一种绝缘栅双极性晶体管器件，所述的器件包括有：一个集电极位于器件底部；一个第一导电型的第一半导体层位于集电极之上；一个第二导电型的第二半导体漂移区位于所述第一半导体层之上；一系列第二半导体漂移区的上表面延伸入第二半导体漂移区的沟槽，所述的沟槽形成了一个以上呈周期性排布的沟槽区；所述沟槽中设有栅电极，所述栅电极与相应沟槽内壁之间被一个栅介质层隔离；一个发射极电极位于器件顶部，所述发射极电极与栅电极之间通过层间介质层隔离。特别地，根据沟槽排布密度的不同，将每个沟槽区自外向内依次分为A、B、C三类区域，其中：A区具有周期性排布的沟槽，称为“元胞区”；C区内的沟槽密度小于A区和B区）内的沟槽密度，称为“伪元胞区”；B区位置介于A区和C区之间，被称为“过渡元胞区”，特别的，B区内具有第一导电型的第六半导体区。
进一步的，A区内具有：一个第一导电型的第三半导体区位于第二半导体漂移区之上，并与相邻的沟槽的侧壁毗连；一个第二导电型的第四半导体区位于第三半导体区之上，并与相邻沟槽的侧壁毗连；一个第一导电型的第五半导体区位于所述第三半导体区之上；所述第四半导体区和第五半导体区通过发射极接触孔与发射极电极相连。
进一步的， B区内的第六半导体区位于第二半导体漂移区之上，并通过其上方的第一导电型的第七半导体区及发射极接触孔与发射极电极相连；
进一步的，所述第六半导体区靠近C区处的深度大于其靠近A区处的深度；
进一步的，所述第六半导体区靠近C区处的掺杂浓度大于其在靠近A区处的掺杂浓度。
进一步的，所述第六半导体区的平均掺杂浓度高于A区内的第三半导体区的平均掺杂浓度；
进一步的，C区内具有第一导电型的第八半导体区，所述第七半导体区位于第二半导体漂移区之上；
进一步的，所述第八半导体区处于电浮空状态；
进一步的，所述第八半导体区的深度大于A区内的第三半导体区的深度。
进一步的，B区和C区内具有伪栅沟槽，所述伪栅沟槽内填充有伪栅电极，所述伪栅电极与发射极电极相连。
进一步的，在所述第二半导体漂移区与第三半导体区之间设有第二导电型的第九半导体埋层区，所述第九半导体埋层区的平均掺杂浓度高于第二半导体漂移区的掺杂浓度。
进一步的，在所述第二半导体漂移区与第六半导体区之间设有第二导电型的第十半导体埋层区，所述第十半导体埋层区的平均掺杂浓度高于第二半导体漂移区的掺杂浓度，低于所述第九半导体埋层区的平均掺杂浓度。
进一步的，所述第九半导体埋层区与第十半导体埋层区的底部深度相同。
进一步的，所述第十半导体埋层区靠近C区处的厚度小于其靠近A区处的厚度。
此外，本发明亦提出上述新型IGBT器件结构的制造方法，该方法包括如下步骤：
形成第二半导体漂移区；
在第二半导体漂移区的上方进行第一导电型的离子注入和扩散，形成半导体掺杂区，所述半导体掺杂区沿竖直方向扩散的部分位于C区，其沿水平方向横向扩散的部分位于B区，A区形成于B区外侧，所述半导体掺杂区可以与IGBT在终端耐压区的场限环共用一张光刻版，因而并不需要增加额外的光刻步骤；
在器件的表面刻蚀沟槽，沟槽将所述半导体掺杂区分离为第六半导体区和第八半导体区；其中C区的沟槽排布密度低于A区，也低于B区内的沟槽排布密度；
在沟槽的内壁形成栅介质层，并将沟槽用导电材料填充，形成栅电极；
在第二半导体漂移区上方进行第一导电型的离子注入和扩散，在A区内形成第三半导体区；
在第三半导体区的上方通过离子注入和退火的方式形成第四半导体区、第五半导体区和第七半导体区；
在器件的表面通过化学气相沉积的方式形成层间介质层；
对A区和B区的层间介质层进行刻蚀，形成发射极接触孔；
在器件表面沉积金属层，形成发射极电极；
对器件背面的第二半导体漂移区进行减薄；
在第二半导体漂移区的背部通过离子注入和激活的方式形成第一半导体层；
在器件的底部沉积金属层，形成集电极电极。
根据以上制造方法，本发明的IGBT结构的制造并不需要额外的光刻版，从而并不会增加IGBT芯片的加工成本。
本发明的IGBT结构在A区内的沟槽密度与现有技术的沟槽栅型IGBT的沟槽密度相近，在C区内的沟槽密度比现有技术的沟槽栅型IGBT的沟槽密度更低，因此，本发明的IGBT结构的沟槽总数及沟槽平均密度将低于现有技术的沟槽栅型IGBT。如前文中所述，降低沟槽密度有利于减小由沟槽引入的应力，从而抑制晶圆翘曲，进而有益于提高大面积芯片的工艺均匀性，提升大功率IGBT芯片的产品良率。
须指出的是，尽管本发明的IGBT结构具有较低的沟槽密度，但这并不会对IGBT的芯片性能造成不利影响。一方面，当IGBT处于导通状态时，尽管降低沟槽密度会增加IGBT的MOS沟道导通电阻，但是，由于在C区内无发射极接触孔，即C区内的半导体区域并未直接与发射极相连，从而抑制了该区域内的空穴载流子向发射极的漂移，提高该区域内的空穴载流子浓度，相应的，C区附近的第二半导体漂移区内的载流子浓度也会被提高，进而降低第二半导体漂移区的电阻。对于高压IGBT功率器件而言，漂移区电阻是器件导通电阻的主要构成部分，因此，尽管MOS沟道电阻会有所增加，但是通过降低第二半导体漂移区的电阻，仍可以实现IGBT器件总体导通电阻的降低。另一方面，当IGBT处于关断状态时，通过在C区内设置结深较深的第七半导体区，可以有效降低该区域的电场，进而避免因沟槽密度降低而导致的击穿电压下降的问题，维持IGBT的耐压能力。
此外，在IGBT由导通状态向关断状态进行转换时，存储于C区内的空穴载流子需要被清空至发射极电极，由于C区内不设有发射极接触孔，C区内存储的空穴载流子将流向其附近的B区及A区内的发射极接触孔以到达发射极电极。鉴于C区内原存储的空穴数量较多，会造成较高的空穴电流，为避免IGBT发生闩锁，B区内的第六半导体区具有特殊的掺杂形貌设计。如上文中所述，第六半导体区靠近C区的部分具有更高的掺杂浓度和结深，从而可以降低其对空穴的电阻，因此，来自C区的空穴电流更倾向于通过B区内的第六半导体区流向B区内的发射极接触孔，相应地，只有少量的空穴载流子会流向A区，从而可以防止A区内的第三半导体区与第四半导体区之间的寄生PN结被打开，增强IGBT的抗闩锁能力。此外，由于A区内的第三半导体区的掺杂浓度并未改变，因而本发明的IGBT结构并不会影响IGBT的阈值电压。
综上所述，相对于传统技术的IGBT结构而言，本发明的IGBT器件结构可以在不影响IGBT其他性能指标的基础上，减小IGBT制造时因沟槽应力导致的晶圆翘曲问题，提升IGBT芯片的产品良率，并增强IGBT的抗闩锁能力，使得IGBT更加坚固耐用，以上优点对于大功率的IGBT尤为重要。
附图说明
图1为一个现有技术的IGBT器件001的横截面结构示意图。
图2为根据本发明的第一实施例的IGBT器件002的横截面结构示意图。
图3-10为根据本发明的第一实施例的IGBT器件002的主要制造步骤横截面结构示意图。
图11为根据本发明的第二实施例的IGBT器件003的横截面结构示意图。
图12为根据本发明的第三实施例的IGBT器件004的横截面结构示意图。
具体实施方式
以下将对本发明的IGBT器件及其制造方法的实施方式予以具体的举例说明。
需要指出的是，在以下对本发明的IGBT器件实施例的说明中，IGBT器件的半导体衬底被认为由硅（Si）材料构成。但是，该衬底亦可由其他任何适合制造IGBT的材料构成，如锗（Ge），碳化硅（SiC）等。在以下说明中，IGBT器件的电介质材料可由氧化硅（SiOx）构成。但其他电介质材料亦可被采用，如氮化硅（SixNy），氧化铝（AlxOy）,及氮氧化硅（SixNyOz）等。在以下说明中，半导体区的导电类型被分为p型（第一导电型）与n型（第二导电型）。一个p型导电的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（B）、铝（Al）、镓（Ga）等。一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（P）、砷（As）、碲（Sb）、硒（Se）、质子（H+）等。在以下说明中，重度掺杂的p型导电的半导体区被标记为p+区，重度掺杂的n型导电的半导体区被标记为n+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1 × 1019 cm-3 至1 × 1021 cm-3之间。在以下说明中，轻度掺杂的p型导电的半导体区被标记为p-区，轻度掺杂的n型导电的半导体区被标记为n-区。例如，在硅材料衬底中，若无特别指出，一个轻度掺杂的区域的杂质浓度一般在1 × 1012 cm-3 至1 × 1015cm-3之间。此外，以下实施例将采用n型MOS沟道的IGBT器件予以说明，但需要指出的是本发明同样适用于p型MOS沟道的IGBT器件。
实施例1
图2中所示为根据本发明的第一实施例的IGBT器件002的横截面结构示意图。器件002具有：一个集电极（C极，200）位于器件底部，一个p型集电极层（即第一导电型的第一半导体层，201）位于所述集电极（200）之上，一个n-型漂移区（即第二导电型的第二半导体漂移区，202）位于所述p型集电极层（201）之上，一个以上的呈周期性排布的沟槽区位于所述n-型漂移区（201）之上，所述沟槽区内具有一系列从n-型漂移区（202）的上表面延伸入n-型漂移区（202）的沟槽（209），在沟槽（211）之中设有栅电极（207），所述栅电极（207）与相应沟槽（209）的内壁之间被一个栅介质层（208）隔离，一个发射极电极（206）位于器件顶部，所述发射极电极（206）与栅电极（207）之间通过层间介质层（210）隔离，特别地，根据沟槽（209）排布密度的不同，将每个沟槽区自外向内依次分为A（21）、B（22）、C（23）三类区域，其中：A区（21）具有周期性排布的沟槽（209），称为“元胞区”；C区（23）内的沟槽密度小于A区（21）内的沟槽密度，称为“伪元胞区”；B区（22）位置介于A区（21）和C区（23）之间，被称为“过渡元胞区”。A区（21）和B区（22）内相邻沟槽之间的间距可以为1~3μm，与现有技术的沟槽栅型IGBT的沟槽密度相近；C区（23）内的沟槽密度比现有技术的沟槽栅型IGBT的沟槽密度更低，其相邻沟槽之间的间距可以为5~20μm。
此外，所述A区（21）内还具有：一个p型体区（即第一导电型的第三半导体区，204）位于所述n-型漂移区（202）之上，且与沟槽（209）的一个侧壁毗连，一个n+发射极区（即第二导电型的第四半导体区，205）位于所述p型体区（204）之上，且与沟槽（209）的一个侧壁毗连，一个p+接触区（即第一导电型的第五半导体区，203）位于所述p型体区（204）之上，所述n+发射极区（205）及p+接触区（203）通过发射极接触孔（216）与发射极电极（206）相连。
此外，所述B区（22）内还具有：一个p型过渡掺杂区（即第六半导体掺杂区，211）位于所述n-型漂移区（202）之上，并通过其上方的p+接触区（即第七半导体掺杂区，213）及发射极接触孔（218）与发射极电极（206）相连。特别地，所述p型过渡掺杂区（211）靠近C区（23）处的深度大于其靠近A区（21）处的深度；所述p型过渡掺杂区（211）靠近C区（23）处的掺杂浓度大于其在靠近A区（21）处的掺杂浓度；所述p型过渡掺杂区（211）的平均掺杂浓度高于A区（21）内的第三半导体区（204）的平均掺杂浓度；
此外，所述C区（23）内还具有：一个p型阱区（即第八半导体掺杂区，212）位于所述n-型漂移区（202）之上，所述p型阱区（212）处于电浮空状态，且所述p型阱区（212）的结深大于A区（21）内的p型体区（204）的结深。
现将本实施例的IGBT器件002的工作原理解释如下：IGBT器件002在A区（21）内的沟槽密度与现有技术的沟槽栅型IGBT器件001的沟槽密度相近，在C区（23）内的沟槽密度比现有技术的沟槽栅型IGBT的沟槽密度更低，因此，本发明的IGBT结构的沟槽总数及沟槽平均密度将低于现有技术的沟槽栅型IGBT。如前文中所述，降低沟槽密度有利于减小由沟槽引入的应力，从而抑制晶圆翘曲，进而有益于提高大面积芯片的工艺均匀性，提升大功率IGBT芯片的产品良率。
须指出的是，IGBT器件002具有较低的沟槽密度，但这并不会对IGBT的芯片性能造成不利影响。一方面，当IGBT器件002处于导通状态时，尽管降低沟槽密度会增加IGBT的MOS沟道导通电阻，但是，由于在C区（23）内无发射极接触孔，即C区（23）内的半导体区域并未直接与发射极（206）相连，从而抑制了该区域内的空穴载流子向发射极（206）的漂移，提高该区域内的空穴载流子浓度，相应的，C区（23）附近的n-型漂移区（202）内的载流子浓度也会被提高，进而降低n-型漂移区（202）的电阻。对于高压IGBT功率器件而言，漂移区电阻是器件导通电阻的主要构成部分，因此，尽管MOS沟道导通电阻有所增加，但是通过降低第n-型漂移区（202）的电阻，仍可以实现IGBT器件总体导通电阻的降低。另一方面，当IGBT处于关断状态时，通过在C区（23）内设置结深较深的p型阱区（212），可以有效降低该区域的电场，进而避免因沟槽密度降低而导致的击穿电压下降的问题，维持IGBT器件002的耐压能力。
此外，在IGBT器件002由导通状态向关断状态进行转换时，存储于C区（23）内的空穴载流子需要被清空至发射极电极（206），由于C区（23）内不设有发射极接触孔，C区（23）内存储的空穴载流子将流向其附近的B区（22）及A区（21）内的发射极接触孔（216、218）以到达发射极电极（206）。鉴于C区（23）内原存储的空穴数量较多，会造成较高的空穴电流，为避免IGBT器件002发生闩锁，B区（22）内的p型过渡掺杂区（211）具有特殊的掺杂形貌设计。如上文中所述，所述p型过渡掺杂区（211）在其靠近C区（23）的部分具有更高的掺杂浓度和结深，从而可以降低该区域对空穴的电阻，因此，来自C区（23）的空穴电流更倾向于通过B区（22）内的p型过渡掺杂区（211）流向B区内的发射极接触孔（218），相应地，只有少量的空穴载流子会流向A区（21），从而可以防止A区内的p型体区（204）与n+发射极区（205）之间的寄生PN结被打开，增强IGBT器件002的抗闩锁能力。此外，由于A区（21）内的p型体区（204）的掺杂浓度并未改变，因而IGBT器件002的阈值电压并不会受到影响。
根据所述IGBT器件002的工作原理，其相应的结构参数可以被设计如下：需指出的是，IGBT器件的结构参数与其额定电压有关。以下以一600V级别的IGBT为例，提供相应的结构设计参数。在此例中，IGBT器件002的n-漂移区（202）的厚度可以为40至80微米，掺杂浓度可以为5e13至5e14 cm-3；背部p型集电极层（201）的厚度可以为0.2至1微米，峰值掺杂浓度可以为5e16至1e18 cm-3；表面沟槽（209）的沟槽深度可以为3至7微米，沟槽宽度可以为0.5至2.5微米；A区（21）和B区（22）内相邻沟槽之间的间距可以为1~3微米，C区（23）内相邻沟槽之间的间距可以为5~20微米；栅介质层（208）可以由氧化硅材料构成，其厚度可以为0.05至0.2微米；层间介质层（210）可以由氧化硅或氮化硅材料构成，其厚度可以为0.3至2微米；p型体区（204）的厚度可以为1至4微米，峰值掺杂浓度可以为5e16至5e17 cm-3；p型过渡掺杂区（211）的峰值掺杂浓度可以为1e17至1e18cm-3，厚度可以为3至6微米；p型阱区（212）的掺杂浓度可以为1e17至1e19cm-3，厚度可以为4至8微米；n+型发射极区（205）的结深可以为0.1至0.5微米；p+型接触区（203）的结深可以为0.3至1.5微米。
此外，本发明亦提出IGBT器件002的制造方法。首先，如图3所示，形成半导体衬底用于构成n-型漂移区（202）；下一步，如图4所示，在n-型漂移区（202）的上方通过离子注入和扩散的方式形成p型半导体掺杂区（321），所述p型半导体掺杂区（321）沿竖直方向扩散的部分位于C区（23），沿水平方向横向扩散的部分位于B区（22），A区（21）形成于B区（22）的外侧，所述p型半导体掺杂区（321）可以与IGBT在终端耐压区的场限环共用一张光刻版，因而并不需要增加额外的光刻步骤；下一步，如图5所示，在器件表面刻蚀沟槽（209），沟槽（209）在C区（23）内的排布密度低于其在A区（21）内的排布密度，沟槽（209）的刻蚀方法一般为各向异性干法刻蚀，所述沟槽（209）将p型半导体掺杂区（321）分隔为位于B区（22）内的p型过渡掺杂区（211）及位于C区（23）内的p型阱区（212）；下一步，如图6所示，在沟槽（209）内填充栅介质层（208）及栅电极（207），所述栅介质层（208）一般由氧化硅、氮化硅、或氧化铝等材料构成，所述栅电极（207）一般由重掺杂的多晶硅材料构成；下一步，如图7所示，在A区（21）表面通过离子注入和扩散的方式形成p型体区（204）；下一步，如图8所示，在器件表面通过离子注入和退火的方式形成n+源极区（205）和p+接触掺杂区（203，213）；下一步，如图9所示，在器件表面通过化学气相沉积的方式形成层间介质层（210）并在该层刻蚀源极接触孔（216、218），然后在器件表面淀积发射极金属层，形成发射极电极（206），所述源极金属层可以由铝、铝铜合金等材料构成；下一步，如图10所示，在器件背面形成p型集电极层（201），在形成p型集电极层（201）之前还可以对n-漂移区（202）的厚度进行减薄，或在p型集电极层（201）及n-漂移区（202）之间增设n型场截止层；最后，在器件背面沉积金属层，形成集电极电极（200）。需指出的是，根据上述制造方法，本发明的IGBT器件002相对于现有技术的IGBT结构001而言，并不需要增加光刻掩模版，继而不会增加IGBT芯片的制造成本。
实施例2
图11中所示为根据本发明的第二实施例的IGBT器件003的横截面结构示意图。相对于本发明的第一实施例的IGBT器件002而言，器件003还具有以下特点：在B区（22）与C区（21）内设有伪栅沟槽（219），所述伪栅沟槽（219）内设有伪栅电极（217），所述伪栅电极（217）与源极电极（206）相连。由于B区（22）与C区（21）内不设置MOS沟道，通过将原填充栅电极的沟槽（209）设置为伪栅沟槽（219），可以降低栅极寄生电阻，加快IGBT的开关速度。
实施例3
图4中所示为根据本发明的第三实施例的IGBT器件004的横截面结构示意图。相对于本发明的第二实施例的IGBT器件003而言，器件004还具有以下特点：在p型体区（204）与n-漂移区（202）之间设有n型埋层（220），及p型过渡掺杂区（211）与n-漂移区（202）之间设有n型过渡埋层（221）；所述n型埋层（220）及n型过渡埋层（221）的平均掺杂浓度高于n-漂移区（202）的掺杂浓度；所述n型过渡埋层（221）的底部深度与n型埋层（220）的底部深度相同；此外，受p型过渡掺杂区（211）的掺杂形貌影响，所述n型过渡埋层（221）靠近C区（23）处的厚度小于其靠近A区（21）处的厚度，且所述n型过渡埋层（221）的平均掺杂浓度低于所述n型埋层（220）的平均掺杂浓度。在IGBT的正向导通状态，高掺杂浓度的n型埋层区（220、221）对于n-漂移区（202）内的空穴载流子会形成能级势垒，从而可以抑制空穴载流子向 p型体区（204）及p型过渡掺杂区（211）的漂移，提高n-漂移区（202）表面的空穴载流子浓度，有利于进一步降低漂移区电阻及IGBT的导通损耗。

Claims (15)

1.一种绝缘栅双极性晶体管器件，所述的器件包括有
位于器件底部的集电极；
位于所述集电极之上第一导电型的第一半导体层；
位于所述第一半导体层之上的第二导电型的第二半导体漂移区；
一个以上的位于所述第二半导体漂移区上表面的呈周期性排布的沟槽区，所述的沟槽区内设有一个以上的自第二半导体漂移区的上表面延伸入第二半导体漂移区的沟槽，所述沟槽中设有栅电极，所述栅电极与相应沟槽内壁之间被栅介质层隔离；
位于器件顶部的发射极电极，所述发射极电极与栅电极之间通过层间介质层隔离；
其特征在于，
所述的沟槽区自外向内依次包括有元胞区、过渡元胞区和伪元胞区，所述的伪元胞区内的沟槽排布密度低于元胞区以及过渡元胞区内的沟槽排布密度。
2.如权利要求1所述的绝缘栅双极性晶体管器件，其特征在于，所述的元胞区包括有：
位于第二半导体漂移区之上的第一导电型的第三半导体区，所述的第三半导体区与相邻的沟槽的侧壁毗连；
位于第三半导体区之上的第二导电型的第四半导体区，所述的第四半导体区与相邻沟槽的侧壁毗连；
位于所述第三半导体区之上的第一导电型的第五半导体区；
所述的第四半导体区和第五半导体区通过发射极接触孔与发射极电极相连。
3.如权利要求1所述的绝缘栅双极性晶体管器件，其特征在于，所述的过渡元胞区包括有：
位于第二半导体漂移区之上的第六半导体区，所述的第六半导体区通过位于其上方的第一导电型的第七半导体区及发射极接触孔与发射极电极相连。
4.如权利要求3所述的绝缘栅双极性晶体管器件，其特征在于，所述的第六半导体区靠近伪元胞区处的深度大于其靠近元胞区处的深度。
5.如权利要求3所述的绝缘栅双极性晶体管器件，其特征在于，所述的第六半导体区靠近伪元胞区处的掺杂浓度大于其靠近元胞区处的掺杂浓度。
6.如权利要求3所述的绝缘栅双极性晶体管器件，其特征在于，所述的第六半导体区的平均掺杂浓度高于第三半导体区的平均掺杂浓度。
7.如权利要求1所述的绝缘栅双极性晶体管器件，其特征在于，所述的伪元胞区包括有第一导电型的第八半导体区，所述的第八半导体区位于第二半导体漂移区上方。
8.如权利要求7所述的绝缘栅双极性晶体管器件，其特征在于，所述第八半导体区处于电浮空状态。
9.如权利要求7所述的绝缘栅双极性晶体管器件，其特征在于，所述第八半导体区的深度大于第三半导体区的深度。
10.如权利要求1-9任一权利要求所述的绝缘栅双极性晶体管器件，其特征在于，将过渡元胞区和伪元胞区内的沟槽设置为伪栅沟槽，所述伪栅沟槽内填充有伪栅电极，所述伪栅电极与发射极电极相连。
11.如权利要求10所述的绝缘栅双极性晶体管器件，其特征在于，在所述第二半导体漂移区与第三半导体区之间设有第二导电型的第九半导体埋层区，所述第九半导体埋层区的平均掺杂浓度高于第二半导体漂移区的掺杂浓度。
12.如权利要求11所述的绝缘栅双极性晶体管器件，其特征在于，在所述第二半导体漂移区与第六半导体区之间设有第二导电型的第十半导体埋层区，所述第十半导体埋层区的平均掺杂浓度高于第二半导体漂移区的掺杂浓度，低于所述第九半导体埋层区的平均掺杂浓度。
13.如权利要求12所述的绝缘栅双极性晶体管器件，其特征在于，所述第九半导体埋层区的深度与第十半导体埋层区的深度相同。
14.如权利要求12所述的绝缘栅双极性晶体管器件，其特征在于，所述第十半导体埋层区靠近伪元胞区处的厚度小于其靠近元胞区处的厚度。
15.一种绝缘栅双极性晶体管器件的制备方法，其特征在于，所述的制备方法包括如下的步骤：
形成第二半导体漂移区；
在第二半导体漂移区的上方进行第一导电型的离子注入和扩散，形成半导体掺杂区，所述半导体掺杂区沿竖直方向扩散的部分位于伪元胞区，其沿水平方向横向扩散的部分位于过渡元胞区区；元胞区形成于过渡元胞区外侧；
在器件的表面刻蚀沟槽，沟槽将所述半导体掺杂区分离为第六半导体区和第八半导体区，其中伪元胞区内的沟槽排布密度低于元胞区和过渡元胞区内的沟槽排布密度；
在沟槽的内壁形成栅介质层，并将沟槽用导电材料填充，形成栅电极；
在第二半导体漂移区上方进行第一导电型的离子注入和扩散，在元胞区内形成第三半导体区；
在第三半导体区的上方通过离子注入和退火的方式形成第四半导体区、第五半导体区和第七半导体区；
在器件的表面通过化学气相沉积的方式形成层间介质层；
对元胞区和过渡元胞区的层间介质层进行刻蚀，形成发射极接触孔；
在器件表面沉积金属层，形成发射极电极；
对器件背面的第二半导体漂移区进行减薄；
在第二半导体漂移区的背部通过离子注入和激活的方式形成第一半导体层；
在器件的底部沉积金属层，形成集电极电极。
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