CN106997899A - 一种igbt器件及其制备方法 - Google Patents

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Abstract

一种IGBT器件及其制备方法，本发明涉及于功率半导体器件，为提供一种在不折损IGBT其他各项性能指标（如正向导通压降Von，开关速度，负载短路能力等）的基础上，提升其雪崩耐量的器件结构设计方案，本发明提出一种新型IGBT器件结构及其制备方法，本发明的有益效果在于：本发明的IGBT器件相对于现有技术IGBT器件而言，可以实现更加稳定的击穿特性，大大提高器件的雪崩耐量，从而使器件在实际的高速高功率应用中更加安全可靠。

Description

一种IGBT器件及其制备方法
技术领域
本发明涉及于功率半导体器件，特别是一种IGBT器件及其制备方法。
背景技术
作为一种关键的功率半导体器件，绝缘栅双极性晶体管（下文中称为“IGBT”）被广泛应用于各种中高压功率开关应用领域，如马达驱动及电能转换等，在这些及其他的相关应用中，一个被IGBT所驱动的功率负载往往是一个电感性负载。在高速开关过程中，由电感所感应出的过冲电压有可能促使IGBT器件进入雪崩击穿状态，进而导致器件损坏失效，因此，IGBT器件被要求对雪崩击穿状态有一定的耐受能力，该能力被量化为IGBT的雪崩耐量。对于最新一代的IGBT器件而言，因其工作在更高的电流密度及更快的开关速度，从而使得其对雪崩耐量的要求变得更加关键。
以下将对IGBT现有技术背景进行总结说明。需指出的是，本文件中所述的对应位置词如“上”，“下”，“左”，“右”，“前”，“后”，“垂直”，“水平”是对应于参考图示的相对位置。
如图1中所示为一个现有技术的IGBT器件100的截面结构示意图：IGBT器件100有三个电极：发射极电极（121）（图中标为“E”极），集电极（122）（图中标为“C”极），及栅电极（123）（图中标为“G”极），其中栅电极（123）形成于一系列结构特征相同的栅极沟槽（110）中，在每个栅电极（123）及其对应的栅极沟槽（110）之间，有一层栅介质（111）。在每两个相邻的栅极沟槽（110）（下文中称为“栅槽”）之间，有一个p型体区（102），且该p型体区（102）的深度小于栅槽（110）的深度。栅电极（123）与相邻的栅介质层（111）、p型体区（102）、n+型发射极区（103）、p+型接触区（104）和n-型漂移区（101）共同构成了一个金属-氧化物-半导体（下文中称为“MOS”）结构。另一方面，p型体区（102）、n-型漂移区（101）、n型缓冲层（105）、及背面的p型集电极层（106）共同构成了一个PNP型双极性晶体管（下文中称为“BJT”）。当IGBT器件100工作在正向导通状态时，一个正向偏压被置于栅电极（123）上，当此电压超过栅电极（123）所对应的MOS结构的阈值电压时，来自n+型发射极区（103）的电子将通过MOS沟道的反型层注入n-型漂移区（101），并成为对应BJT结构的基区电流，此基区电流进一步引发背面的p型集电极层（106）向n-型漂移区（101）注入空穴电流，因此，大量的电子及空穴载流子存在于n-型漂移区（101）内，继而通过电导调制作用，大大降低该区的电阻率。但是，由于p型体区（102）与n-型漂移区（101）之间的PN结处于弱反偏状态，靠近n-型漂移区（101）上表面的空穴载流子将在电场的作用下向p型体区（102）漂移，降低该区域的空穴载流子浓度。一个较低的空穴载流子浓度导致一个较高的电阻值，进而导致一个较高的正向导通压降（下文中称为“Von”），一个较高的Von导致IGBT器件100在导通状态下产生较高的能量损耗。此外，由于一系列密集排布的栅槽（110）的应用，器件100有着较高的沟道密度，导致较高的栅寄生电容和较高的饱和电流值。一个较高的栅寄生电容会降低器件100的开关速度，增大其开关能量损耗，另一方面，一个较高的饱和电流值则会降低器件100对负载短路状态的耐受能力。
为降低器件导通及开关损耗，提高负载短路能力，如图2中所示，一种现有技术的IGBT器件结构200被提出。相关技术文件可参考美国专利文献US 6737705B2，IGBT器件200有着一系列结构特征相同的栅槽（110），但是与IGBT器件100不同的是，器件200的栅槽（110）的排布密度较低，且相邻栅槽（110）之间的一部分p型体区被置为电浮空状态，形成电浮空p区（202），因此，在电浮空p区（202）内并无MOS沟道形成，这样一来，器件200的栅寄生电容和沟道密度均被降低，有利于加快开关速度及提升负载短路能力。此外，在器件200的正向导通状态下，大量的空穴载流子可以在电浮空p区（202）中积累，而避免被p型体区（102）与n-型漂移区（101）之间的PN结电场所清离。因此，n-型漂移区（101）内的空穴载流子浓度可以被提高，从而降低n-型漂移区（101）的导通电阻。由于器件200的导通电阻主要由n-型漂移区（101）决定，因此器件200可以实现较低的Von，从而达到较低的导通能量损耗。
然而，IGBT器件200的一个缺陷在于，该结构有着雪崩耐量不足的问题。在器件关断状态下，电浮空p区（202）与n-型漂移区（101）之间的PN结并不能有效的耐受电压，因此，电场将倾向于在栅槽（110）靠近电浮空p区（202）一侧的底部角位发生聚集，这样一来，雪崩击穿将于该底部角位先行发生，导致器件200的击穿电压下降。在雪崩击穿发生之后，大量的空穴载流子在击穿点通过碰撞电离产生，部分空穴载流子会流经电浮空p区（202），使得该区的电位被提高。这样一来，导致电浮空p区（202）与n-型漂移区（101）之间的PN结的耐压能力被进一步降低，因此，雪崩电流越大，器件200的击穿电压越低，结果造成如图3所示的负阻型击穿特性：IGBT器件200的击穿电压随着雪崩电流升高而降低（虚线所示），这种负阻型击穿特性是一种不稳定的击穿特性。实际上，由于IGBT器件内部各元胞之间始终存在着微小的不均匀性，会有一些元胞的耐压能力略低于平均耐压，在器件关断耐压状态下，这些元胞将先行发生击穿并产生雪崩电流。由于IGBT器件200的负阻型击穿特性，随着雪崩电流的增加，这些元胞的击穿电压会被进一步降低，导致击穿电流局部集中于这些元胞中，极易造成元胞损坏。因此，这导致IGBT器件200的雪崩耐量偏低，使该器件在实际应用中易发生失效。
发明内容
针对上文中所提到的现有技术IGBT器件中存在的问题，需要提供一种在不折损IGBT其他各项性能指标（如正向导通压降Von，开关速度，负载短路能力等）的基础上，提升其雪崩耐量的器件结构设计方案，及该结构对应的制造方法。
为实现以上所述目标，本发明提出一种新型IGBT器件结构，本发明的IGBT器件结构具有：一个集电极位于器件底部；一个第一导电型的第一半导体层位于集电极之上；一个第二导电型的第二半导体层位于所述第一半导体层之上；一个第二导电型的第三半导体区位于所述第二半导体层之上；一系列被所述第三半导体区的上表面所部分封闭的结构特征不同沟槽，所述沟槽根据其结构参数的不同可分为两大类：沟槽深度较深的第一类沟槽，及沟槽深度较浅的第二类沟槽，其中沟槽深度指的是沟槽顶部与底部之间的垂直距离；一个栅电极形成于一个第一类沟槽中，且所述栅电极与相应第一类沟槽内壁之间被一个栅介质层隔离；一个伪栅电极形成于一个第二类沟槽中，且所述伪栅电极与相应第二类沟槽内壁之间被一个栅介质层隔离；一个第一导电型的第四半导体区位于所述第三半导体区之上，并且与一个第一类沟槽的一个侧壁毗连；一个第二导电型的第五半导体区位于所述第四半导体区之上，并且与同一个第一类沟槽的同一侧壁毗连；一个第一导电型的第六半导体区位于所述第四半导体区之上，并且与所述第五半导体区毗连；一个发射极电极位于器件顶部，并且连接所述第五半导体区和第六半导体区；一个电浮空的第一导电型的第七半导体区位于所述第三半导体区之上，并且与一个第二类沟槽的一个侧壁毗连；所述电浮空的第七半导体区与第一类沟槽之间相隔至少一个第二类沟槽；一个层间介质层位于所述发射极电极与栅电极之间，并将发射极与栅电极隔离；而所述伪栅电极可以与发射极电极相连。
此外，本发明亦提出了实现上述IGBT器件结构的两种制造方法。
第一种制造方法为：首先，形成第二导电型的第三半导体区；下一步，在所述第三半导体区上表面刻蚀沟槽，其中第一类与第二类沟槽的刻蚀同步进行，且第一类沟槽的刻蚀开孔宽度大于第二类沟槽的刻蚀开孔宽度，从而利用沟槽刻蚀速率的负荷效应，实现第一类沟槽深度大于第二类沟槽深度的特征；下一步，在第一类与第二类沟槽内壁上形成栅介质层；下一步，将第一类与第二类沟槽用导电材料填充，形成对应的栅电极及伪栅电极；下一步，在第一类沟槽附近通过掺杂形成第一导电型的第四半导体区，第二类沟槽附近的第七半导体区可通过掺杂同步形成；下一步，在所述第四半导体区之上通过掺杂形成第二导电型的第五半导体区及第一导电型的第六半导体区，并在其上表面沉积一个层间介质层；在层间介质层中刻蚀接触孔；随后，在层间介质层之上沉积金属导电层作为发射极电极；下一步，对第三半导体区的背面进行减薄；在减薄后的第三半导体区的背面通过掺杂形成第二导电型的第二半导体层及第一导电型的第一半导体层；最后，在器件背面进行金属化，形成集电极。需指出的是，根据所述的第一种制造方法，本发明的IGBT器件还可具有另一结构特征：第一类沟槽的宽度亦大于第二类沟槽的宽度，其中沟槽宽度指的是沟槽中部高度处的两个侧壁之间的水平距离。
第二种制造方法为：首先，形成第二导电型的第三半导体区；下一步，在所述第三半导体区上表面刻蚀第一类沟槽；随后，在所述第三半导体区上表面沉积一个介质层，将第一类沟槽填充；下一步，在所述第三半导体区上表面刻蚀第二类沟槽，且第一类沟槽的深度小于第二类沟槽的深度；随后，将第一类沟槽中的填充介质去除；下一步，在第一和第二类沟槽的内壁上形成栅介质层；下一步，将第一和第二类沟槽用导电材料填充，形成对应的栅电极及伪栅电极；下一步，在第一类沟槽附近通过掺杂形成第一导电型的第四半导体区，第二类沟槽附近的第七半导体区可通过掺杂同步形成；下一步，在所述第四半导体区之上通过掺杂形成第二导电型的第五半导体区及第一导电型的第六半导体区，并在其上表面沉积一个层间介质层；在层间介质层中刻蚀接触孔；随后，在层间介质层之上沉积金属导电层作为发射极电极；下一步，对第三半导体区的背面进行减薄；在减薄后的第三半导体区的背面通过掺杂形成第二导电型的第二半导体层及第一导电型的第一半导体层；最后，在器件背面进行金属化，形成集电极。需指出的是，在所述第二种制造方法中，第一与第二类沟槽的加工顺序可以互换，即，亦可以先形成第二类沟槽，再形成第一类沟槽。
在本发明的IGBT器件结构中，由于第一类沟槽的深度大于第二类沟槽的深度，因而第二类沟槽下方的漂移区厚度大于第一类沟槽下方的漂移区厚度，因此，在反偏耐压状态下，第二类沟槽下方的区域的耐压能力强于第一类沟槽下方的区域的耐压能力。通过合适的调整第一类沟槽和第二类沟槽的深度，能够在维持正常的击穿电压的基础上，使雪崩击穿于第一类沟槽的底部而非第二类沟槽的底部发生。在雪崩击穿发生之后，碰撞电离所产生的空穴载流子可以直接被第一类沟槽附近的发射极电极收集，从而不影响被第二类沟槽所间隔的电浮空区域的电位，所以，即便在高雪崩电流条件下，本发明的IGBT器件的击穿电压也不会被降低。此外，此结构设计对IGBT器件的其他性能参数如导通电压，开关速度，负载短路能力等均无不良影响。
本发明的有益效果在于：本发明的IGBT器件相对于现有技术IGBT器件而言，可以实现更加稳定的击穿特性，大大提高器件的雪崩耐量，从而使器件在实际的高速高功率应用中更加安全可靠。
附图说明
图1为一个现有技术的IGBT器件100的横截面结构示意图；
图2为另一个现有技术的IGBT器件200的横截面结构示意图；
图3为现有技术的IGBT器件200的击穿特性曲线及其与理想击穿特性曲线的对比示意图；
图4为本发明的第一实施例的IGBT器件300的横截面结构示意图；
图5-图10为本发明的第一实施例的IGBT器件300的第一种制造方法的主要工序示意图；
图11-图16为本发明的第一实施例的IGBT器件300的第二种制造方法的主要工序示意图；
图17为本发明的第二实施例的IGBT器件400的横截面结构示意图；
图18为本发明的第三实施例的IGBT器件500的横截面结构示意图；
图19为本发明的第四实施例的IGBT器件600的横截面结构示意图；
图20为本发明的第五实施例的IGBT器件700的横截面结构示意图；
图21为本发明的第六实施例的IGBT器件800的横截面结构示意图。
具体实施方式
以下将对本发明的IGBT器件及其制造方法的实施方式予以具体的举例说明，需要指出的是，在以下对本发明的IGBT器件及其制造方法的实施例的说明中，IGBT器件的半导体衬底被认为由硅（Si）材料构成，但是，该衬底亦可由其他任何适合IGBT制造的材料构成，如锗（Ge），碳化硅（SiC）等。在以下说明中，IGBT器件的电介质材料可由氧化硅（SiOx）构成，但其他电介质材料亦可被采用，如氮化硅（SixNy），氧化铝（AlxOy）,及氮氧化硅（SixNyOz）等。在以下说明中，半导体区的导电类型被分为p型导电（第一导电型）与n型导电（第二导电型）。一个p型导电的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（B），铝（Al），及镓（Ga）等。一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（P），砷（As），碲（Sb），硒（Se），及质子（H+）等。在以下说明中，重度掺杂的p型导电的半导体区被标记为p+区，重度掺杂的n型导电的半导体区被标记为n+区，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×1019cm-3至1×1021cm-3之间；在以下说明中，轻度掺杂的p型导电的半导体区被标记为p-区，轻度掺杂的n型导电的半导体区被标记为n-区，在硅材料衬底中，若无特别指出，一个轻度掺杂的区域的杂质浓度一般在1×1012 cm-3 至1×1015cm-3之间。此外，以下实施例将采用n型沟道的IGBT器件予以说明，但需要指出的是本发明同样适用于p型沟道的IGBT器件。
实施例1
图4中所示为本发明的第一实施例的IGBT器件300的横截面结构示意图。器件300的结构包括：一个集电极（122）（C极）位于器件底部，一个p型集电极层（106）（即第一导电型的第一半导体层）位于所述集电极（122）之上；一个n型缓冲层（105）（即第二导电型的第二半导体层）位于所述p型集电极层（106）之上；一个n-型漂移区（101）（即第二导电型的第三半导体区）位于所述n型缓冲层（105）之上；一个或多个局部被所述n-型漂移区（101）的上表面所封闭的结构特征不同的沟槽：所述的沟槽包括沟槽深度较深的栅槽（110）（即第一类沟槽）和沟槽深度较浅的伪槽（210）（即第二类沟槽），栅槽（110）和伪槽（210）的深度在图4中分别被标记为“a”与“b”，其中“a”大于“b” 。此外，器件300的结构还包括：一个栅电极（123）（G极）形成于所述第一类沟槽（110）之中，且所述栅电极（123）与相应栅槽（110）的内壁之间被一个栅介质层（111）隔离；一个伪栅电极（124）形成于一个伪槽（210）中，且所述伪栅电极（124）与相应伪槽（210）的内壁之间被一个栅介质层（111）隔离；一个p型体区（即第一导电型的第四半导体区）(102)位于所述n-型漂移区（101）之上，并且与一个栅槽（110）的一个侧壁毗连；一个n+发射极区（103）（即第二导电型的第五半导体区）位于所述p型体区（102）之上，并且与同一栅槽（110）的同一侧壁毗连；一个p+接触区（104）（即第一导电型的第六半导体区）位于所述p型体区（102）之上，并且与所述n+发射极区（103）毗连；一个发射极电极（121）（E极）位于器件顶部，并且连接所述n+发射极区（103）与p+接触区（104）；一个介质层（112）位于所述发射极电极（121）与栅电极（123）之间，并将发射极电极（121）与栅电极（123）隔离。此外，本发明的IGBT器件结构还可以包括：一个p型的电浮空区（202）（即第一导电型的第七半导体区）位于所述n-型漂移区（101）之上，并且与一个伪槽（210）的一个侧壁毗连；且所述伪栅电极（124）可与发射极电极（121）相连。此外，在图4中，器件300的栅槽（110）与伪槽（210）的沟槽宽度被分别标记为“x”与“y”，其中沟槽宽度指的是沟槽中部高度处的两个侧壁之间的水平距离。根据本发明提供的第一种器件制造方法，器件300还可具有另一结构特征：一个栅槽（110）的宽度亦可大于一个伪槽（210）的宽度，即“x”>“y”。
现将IGBT器件300的工作原理解释如下：由于伪槽（210）的深度小于栅槽（110）的深度，在伪槽（210）下方的n-漂移区（101）的厚度大于在栅槽（110）下方的n-漂移区（101）的厚度。因此，在器件关断耐压状态下，伪槽（210）下方的耗尽区的长度大于栅槽（110）下方的耗尽区长度，所以，伪槽（210）下方区域的耐压能力强于栅槽（110）下方区域的耐压能力。因此，雪崩击穿将不会在伪槽（210）的底部发生，而会发生在栅槽（110）的底部。此外，伪槽（210）被设计仍维持着一定的深度 ，从而维持足够的场板屏蔽作用，使得附近的栅槽（110）的底部电场仍可被有效的缓解，进而确保器件300的击穿电压不被降低。在雪崩击穿发生之后，空穴载流子将在栅槽（110）的底部角位由碰撞电离产生，并被相邻的p型体区（102）所直接搜集。因此，极少数空穴载流子能够流经远处被伪栅槽（210）所间隔的p型电浮空区（202），所以，即便在高雪崩电流状态下，p型电浮空区（202）的电位仍可保持相对恒定，从而实现如图3中实线所示的稳定的击穿电压特性。如前文中所述，这种稳定的击穿特性有利于提高器件的雪崩耐量。另一方面，与现有技术的IGBT器件200相似，在正向导通状态下，通过电浮空区（202）的空穴积累作用，器件300亦可维持较低的导通电压Von。此外，由于伪槽（210）的利用，使得器件300的栅槽（110）的分布密度较低，从而有利于降低栅寄生电容及饱和电流，实现较高的开关速度及负载短路能力。因此，相比于现有技术的IGBT器件200而言，本发明的IGBT器件300可以在维持其他各项优异的器件性能（如导通压降Von，开关速度，负载短路能力等）的基础上，实现更高的雪崩耐量，从而使该器件在实际应用中更加安全可靠。
根据所述IGBT器件300的工作原理，其相应的结构参数被设计如下,需指出的是，IGBT器件的结构参数与其额定电压有关。以下以一600V级别的IGBT为例，提供相应的结构设计参数。在此例中，IGBT器件300的n-漂移区（101）的厚度可以为40至80微米，掺杂浓度可以为5e13至5e14 cm-3。背部p型集电极层（106）的厚度可以为0.2至1微米，峰值掺杂浓度可以为5e16至1e18 cm-3。n型缓冲层（105）厚度可以为1至30微米，峰值掺杂浓度可以为 1e15至5e16 cm-3。P型体区（102）的厚度可以为1至4微米，峰值掺杂浓度可以为5e16至5e17 cm-3。电浮空p区（202）的结构参数可以与p型体区（102）相似。n+型发射极区（103）的结深可以为0.1至0.5微米。p+型接触区(104)的结深可以为0.3至1.5微米。栅介质层（111）的厚度可以为0.05至0.2微米。层间介质层（112）的厚度可以为0.3至2微米。另外，相邻沟槽之间的水平间距（下文中称为“台面宽度”）可以为0.3至3微米。栅槽（110）的沟槽深度“a”可以为3至7微米，沟槽宽度“x”可以为0.3至2微米。栅槽（110）的沟槽深度“a”应大于相邻的p型体区（102）的厚度，以能够在沟槽的一个侧壁形成MOS沟道。伪槽（210）的沟槽深度“b”可以为2.5至6.5微米，沟槽宽度“y”可以为0.3至2微米。且在IGBT器件300中，栅槽（110）的沟槽深度大于伪槽（210）的沟槽深度，即 “a” >“b”。
此外，本发明亦提供实现所述IGBT器件300的两种制造方法。
其中第一种制造方法说明如下。首先，如图5所示，形成一个n-型半导体区（101）。接着，如图6所示，在所述n-型半导体区（101）的上表面刻蚀沟槽。所述沟槽刻蚀通过一个掩模版（113）实现图案化，且刻蚀过程宜为各向异性。所述掩模版（113）可以由氧化硅，氮化硅，氮氧化硅，光刻胶等材料构成。栅槽（110）和伪槽（210）在此刻蚀工艺步骤之后同步形成，其沟槽宽度分别为“x”和“y”，且 “x”> “y”，即栅槽（110）的宽度大于伪槽（210）的宽度。由于沟槽刻蚀过程中的“负荷效应”，一个较宽的沟槽刻蚀开孔将导致一个较快的沟槽刻蚀速度，从而实现一个较大的沟槽深度，因此，栅槽（110）的沟槽深度将大于伪槽（210）的沟槽深度，即 “a” > “b”。下一步，在栅槽（110）及伪槽（210）的沟槽内壁上形成栅介质层（111），如图7所示。所述栅介质层（111）可以由氧化硅材料构成。随后，这些沟槽被一层导电材料（116）填充，所述导电材料（116）可以由重度掺杂的多晶体硅构成。下一步，在栅槽（110）及伪槽（210）的附近分别形成p型体区（102）及电浮空p区（202），如图8所示。下一步，在p型体区（102）附近形成n+型发射极区（103）及p+型接触区104。随后，沉积一个层间介质层（112）到n-型半导体区（101）的上表面。所述层间介质层（112）可以由氧化硅材料构成。下一步，在所述层间介质层（112）中进行接触孔刻蚀，继而实施上表面金属化，形成发射极电极（121），如图9所示。下一步，从n-型半导体区（101）下表面开始将其适度减薄，以达到由器件耐压值所决定的目标厚度。随后，在减薄后的n-型半导体区（101）底部通过离子注入及激活工艺形成n型缓冲层（105）及p型集电极层（106）。最后，在器件底部进行金属化，形成集电极，如图10所示。至此，IGBT器件300的第一种制造流程完成。需要指出的是，根据上述第一种制造方法，相比于现有技术IGBT器件200的制造流程而言，IGBT器件300的制造流程并不需要增加额外的掩模版。IGBT器件300亦可通过下述第二种制造方法实现。
首先，如图11所示，形成一个n-型半导体区（101）。接着，如图12所示，在所述n-型半导体区（101）的上表面刻蚀栅槽（110），该栅槽（110）刻蚀通过第一掩模版层（114）实现图案化，且刻蚀过程宜为各向异性，所述掩模版层（114）可以由氧化硅，氮化硅，氮氧化硅，光刻胶等材料构成。随后，在n-型半导体区（101）的上表面沉积第二掩模版层（115），并将栅槽（110）填充，如图13所示。所述第二掩模版层（115）可以由氧化硅材料构成。接着，在所述n-型半导体区（101）的上表面刻蚀伪槽（210），如图14所示。该沟槽刻蚀通过第二掩模版层(115)实现图案化，且刻蚀过程宜为各向异性。此外，刻蚀形成的伪槽（210）的沟槽深度小于栅槽（110）的沟槽深度。但是，伪槽（210）的沟槽宽度可以等于、大于、或者小于栅槽（110）的沟槽宽度。下一步，将第二掩模版层115去除，如图15所示。随后的工艺步骤与图7至图10中所示相同，因此相应的说明在此不再赘述。需要指出的是，在所述第二种制造方法中，栅槽（110）与伪槽（210）的加工顺序可以互换，即，亦可以先形成伪槽（210），再形成栅槽（110）。
实施例2
图17中所示为本发明的第二实施例的IGBT器件400的横截面结构示意图。需指出的是，在图17所示结构中，与上述图4中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第一实施例中所述器件300相似，器件400的一个特点是具有一系列结构特征不同的沟槽，包括深度较深的栅槽（110）及深度较浅的伪槽（210），以提高器件的雪崩耐量及可靠性。但是，器件400还具有另一特点，即相邻栅槽（110）之间的横向间距（未在图17中显示），及栅槽（110）与相邻伪槽（210）之间的横向间距（图17中标记为“m”）均大于相邻伪槽（210）之间的横向间距（图17中标记为“n”）。其中两个沟槽之间的横向间距指的是两个沟槽相邻侧壁之间的水平距离。在器件关断耐压状态下，由于相邻伪槽（210）之间的横向间距变小，相邻伪栅极电极（124）之间的场板屏蔽效应被加强，从而降低伪槽（210）底部附近的电场强度，进一步提高该区域的耐压能力，因而有利于进一步提高器件的击穿电压。
实施例3
图18中所示为本发明的第三实施例的IGBT器件500的横截面结构示意图。需指出的是，在图18所示结构中，与上述图4至图17中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第一实施例中所述器件300相似，器件500的一个特点是具有一系列结构特征不同的沟槽，包括深度较深的栅槽（110）及深度较浅的伪槽（210），以提高器件的雪崩耐量及可靠性。但是，器件500还具有另一特点，即相邻的伪槽（210）之间并未设置电浮空p区（202）。由于电浮空p区（202）在器件关断状态下并不能有效的支撑电压，移除该区域并不会对器件的耐压能力造成不良影响。因此，器件500将能够实现与器件300相似的击穿电压。此外，与上述第二实施例中的器件400相似，器件500亦可以通过减小相邻伪槽（210）之间的横向间距“n”以进一步提高其击穿电压。
实施例4
图19中所示为本发明的第四实施例的IGBT器件600的横截面结构示意图。需指出的是，在图19所示结构中，与上述图4至图18中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第一实施例中所述器件300相似，器件600的一个特点是具有一系列结构特征不同的沟槽，包括深度较深的栅槽（110）及深度较浅的伪槽（210），以提高器件的雪崩耐量及可靠性。但是，器件600还具有另一特点，即相邻伪槽（210）之间的电浮空p区302的结深大于栅槽（110）附近的p型体区（102）的结深。在器件关断耐压状态下，一个较深的电浮空p区302有助于降低伪槽（210）底部附近的电场强度，从而帮助提高器件的击穿电压。
实施例5
图20中所示为本发明的第五实施例的IGBT器件700的横截面结构示意图。需指出的是，在图20所示结构中，与上述图4至图19中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第一实施例中所述器件300相似，器件700的一个特点是具有一系列结构特征不同的沟槽，包括深度较深的栅槽（110）及深度较浅的伪槽（210），以提高器件的雪崩耐量及可靠性。但是，器件700还具有另一特点，即一个n型埋层（203）被形成于n-型漂移区（101）与p型体区（102）之间。该埋层（203）的峰值掺杂浓度可以在5e15至5e17 cm-3。在器件的正向导通状态下，n型埋层（203）对空穴载流子表现为一个势垒。因此，更多的空穴载流子可以在n-型漂移区（101）的上表面积累，而不必向p型体区（102）漂移。因此，n-型漂移区（101）的电阻被降低，从而有利于降低器件700的正向导通压降Von。另一方面，在器件关断状态下，n型埋层（203）可以在附近的栅电极123及伪栅电极（124）的场板屏蔽效应下被完全耗尽，从而使器件700的击穿电压不受影响。
实施例6
图21中所示为本发明的第六实施例的IGBT器件800的横截面结构示意图。需指出的是，在图21所示结构中，与上述图4至图20中所示结构相同或相当的结构被赋予与之相同的符号，而这些符号的说明在此有可能不再复述。与第一实施例中所述器件300相似，器件800的一个特点是具有一系列结构特征不同的沟槽，包括深度较深的栅槽（110）及深度较浅的伪槽（210），以提高器件的雪崩耐量及可靠性。但是，器件800还具有另一特点，即一个p型埋层（402）被形成于伪槽（210）的底部。此p型埋层（402）可以被设置为电浮空状态。在器件关断耐压状态下，p型埋层（402）能够帮助降低伪槽（210）底部的电场强度，从而有利于增强伪槽（210）下方的漂移区的耐压能力，提高器件800的击穿电压。此外，在此设计的基础上，栅槽（110）的底部亦可设有p型埋层（402），以进一步提高器件800的击穿电压。

Claims (24)

1.一种IGBT器件，所述的IGBT器件包括有发射极电极、集电极和栅电极，其特征在于，所述的IGBT器件还包括有：第一导电型的第一半导体层、第二导电型的第二半导体层、第二导电型的第三半导体区、第一类沟槽、第二类沟槽、伪栅电极、第一导电型的第四半导体区、第二导电型的第五半导体区、第一导电型的第六半导体区、层间介质层；所述的第一导电型的第一半导体层位于所述的集电极之上，第二导电型的第二半导体层位于所述的第一半导体层之上，第二导电型的第三半导体区位于所述第二半导体层之上；一个以上被所述第三半导体区的上表面所部分封闭的第一类沟槽和第二类沟槽，其中第一类沟槽的深度大于第二类沟槽的深度；所述的栅电极形成于第一类沟槽中，且所述栅电极与相对应第一类沟槽的内壁之间被栅介质层隔离；所述的伪栅电极形成于第二类沟槽中，且所述伪栅电极与相对应第二类沟槽的内壁之间被栅介质层隔离；第一导电型的第四半导体区位于所述第三半导体区之上，并且与一个第一类沟槽的一侧壁毗连；第二导电型的第五半导体区位于所述第四半导体区之上，并且与第一类沟槽的同一侧壁毗连；第一导电型的第六半导体区位于所述第四半导体区之上，并且与所述第五半导体区毗连；所述的发射极电极位于器件顶部，并且连接所述第五半导体区和第六半导体区；所述的层间介质层位于所述发射极电极与栅电极之间，并将发射极电极与栅电极隔离。
2.如权利要求1所述的IGBT器件，其特征在于，第一类沟槽的宽度大于第二类沟槽的宽度。
3.如权利要求1所述的IGBT器件，其特征在于，所述的IGBT器件，还包括有第一导电型的第七半导体区，所述的第七半导体区位于所述第三半导体区之上，并且与一个第二类沟槽的侧壁毗连。
4.如权利要求3所述的IGBT器件，其特征在于，所述的第七半导体区被设为电浮空状态。
5.如权利要求4所述的IGBT器件，其特征在于，所述的第七半导体区与第一类沟槽之间相隔至少一个第二类沟槽。
6.如权利要求4所述的IGBT器件，其特征在于，所述的第七半导体区的结深大于所述的第四半导体区的结深。
7.如权利要求1-6任一权利要求所述的IGBT器件，其特征在于，第一类沟槽与最近的第二类沟槽之间的横向间距大于相邻第二类沟槽之间的横向间距。
8.如权利要求1-6任一权利要求所述的IGBT器件，其特征在于，相邻第一类沟槽之间的横向间距大于相邻第二类沟槽之间的横向间距。
9.如权利要求1-6任一权利要求所述的IGBT器件，其特征在于，在所述的第三半导体区与所述的第四半导体区之间设有第二导电型的埋层。
10.如权利要求9所述的IGBT器件，其特征在于，所述的第二导电型的埋层的掺杂浓度高于所述的第三半导体区。
11.如权利要求1-6任一权利要求所述的IGBT器件，其特征在于，在所述的第二类沟槽的底部设有第一导电型的埋层。
12.如权利要求11所述的IGBT器件，其特征在于，所述的第一导电型的埋层为电浮空状态。
13.如权利要求1-6任一权利要求所述的IGBT器件，其特征在于，在所述的第一类沟槽及第二类沟槽的底部均设有第一导电型的埋层。
14.如权利要求13所述的IGBT器件，其特征在于，所述的第一导电型的埋层为电浮空状态。
15.如权利要求1-6任一权利要求所述的IGBT器件，其特征在于，所述的第一导电型掺杂物质有硼、铝或/和镓。
16.如权利要求1-6任一权利要求所述的IGBT器件，其特征在于，所述的第二导电型掺杂物质有磷、砷、碲、硒或/和质子。
17.一种IGBT器件的制备方法，其特征在于，所述的制备方法包括如下步骤：
第一步：在硅片上形成第二导电型的第三半导体区；
第二步：在所述第三半导体区上表面刻蚀第一类沟槽和第二类沟槽，且第一类沟槽的刻蚀开孔宽度大于第二类沟槽的刻蚀开孔宽度；
第三步：在第一类沟槽和第二类沟槽内壁上形成栅介质层；
第四步：将第一类沟槽和第二类沟槽分别用导电材料填充，分别形成栅电极及伪栅电极；
第五步：在第一类沟槽附近通过掺杂形成第一导电型的第四半导体区，第二类沟槽附近的形成第七半导体区；
第六步：在所述第四半导体区之上通过掺杂形成第二导电型的第五半导体区及第一导电型的第六半导体区，并在第五半导体区上表面沉积一个层间介质层；在层间介质层中刻蚀接触孔，随后，在层间介质层之上沉积金属导电层作为发射极电极；
第七步：对第三半导体区的背面进行减薄，在减薄后的第三半导体区的背面通过掺杂形成第二导电型的第二半导体区层及第一导电型的第一半导体层；
第八步：在器件背面进行金属化，形成集电极。
18.如权利要求17所述的制备方法，其特征在于，第二步中第一类沟槽与第二类沟槽的刻蚀同步进行，而且是通过同一掩模版实现图案化。
19.如权利要求18所述的制备方法，其特征在于，所述的掩模版由氧化硅、氮化硅、氮氧化硅和/或光刻胶材料构成。
20.一种IGBT器件的制备方法，其特征在于，所述的制备方法包括如下步骤：
第一步：在硅片上形成第二导电型的第三半导体区；
第二步：在所述第三半导体区上表面刻蚀第一类沟槽，随后，在所述第三半导体区上表面沉积层间介质层，将第一类沟槽填充；
第三步：在所述第三半导体区上表面刻蚀第二类沟槽，且第一类沟槽的深度大于第二类沟槽的深度；随后，将第一类沟槽中的填充介质去除；
第四步：在第一类沟槽和第二类沟槽的内壁上形成栅介质层；
第五步：将第一类沟槽和第二类沟槽分别用导电材料填充，分别形成栅电极及伪栅电极；
第六步：在第一类沟槽附近通过掺杂形成第一导电型的第四半导体区，第二类沟槽附近的形成第七半导体区；
第七步：在所述第四半导体区之上通过掺杂形成第二导电型的第五半导体区及第一导电型的第六半导体区，并在其上表面沉积一个层间介质层；在层间介质层中刻蚀接触孔；随后，在层间介质层之上沉积金属导电层作为发射极电极；
第八步：对第三半导体区的背面进行减薄，在减薄后的第三半导体区的背面通过掺杂形成第二导电型的第二半导体区层及第一导电型的第一半导体层；
第九步：在器件背面进行金属化，形成集电极。
21.如权利要求20所述的制备方法，其特征在于，第二步中具体步骤如下：第一类沟槽刻蚀通过第一掩模版层实现图案化，然后将第一掩模版层去除，随后，在第三半导体区的上表面沉积第二掩模版层，并将第一类沟槽填充。
22.如权利要求21所述的制备方法，其特征在于，所述的掩模版层由氧化硅、氮化硅、氮氧化硅和/或光刻胶材料构成。
23.如权利要求20所述的制备方法，其特征在于，在第三步中，第二类沟槽通过所述的第二掩模版层实现图案化。
24.如权利要求20所述的制备方法，其特征在于，第二、三步中的第一、二类沟槽的刻蚀顺序对换。
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