JP2020109900A - 制御回路、半導体装置及び電気回路装置 - Google Patents

制御回路、半導体装置及び電気回路装置 Download PDF

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Abstract

【課題】損失を抑制できる制御回路、半導体装置及び電気回路装置を提供する。【解決手段】実施形態によれば、制御回路は、第１ゲート、第１コレクタ及び第１エミッタを含む第１素子を含む素子部と接続される。前記制御回路は、第１動作及び第２動作を実施する。前記第１動作の少なくとも一部において、前記制御回路は、前記第１コレクタから前記第１エミッタへ第１電流を流させる。前記第２動作の少なくとも一部において、前記制御回路は、前記第１エミッタから前記第１コレクタへ第２電流を流させる。前記第１動作における前記第１素子のスイッチングの第１時定数は、前記第２動作における前記第１素子のスイッチングの第２時定数とは異なる。【選択図】図１

Description

本発明の実施形態は、制御回路、半導体装置及び電気回路装置に関する。
例えば、ＩＧＢＴ（insulated gate bipolar transistor）などの半導体装置が電力変換回路などに用いられている。半導体装置における損失を抑制できる制御回路及び電気回路が望まれる。
特開２０１１−８２７６４号公報
本発明の実施形態は、損失を抑制できる制御回路、半導体装置及び電気回路装置を提供する。
本発明の実施形態によれば、制御回路は、第１ゲート、第１コレクタ及び第１エミッタを含む第１素子を含む素子部と接続される。前記制御回路は、第１動作及び第２動作を実施する。前記第１動作の少なくとも一部において、前記制御回路は、前記第１コレクタから前記第１エミッタへ第１電流を流させる。前記第２動作の少なくとも一部において、前記制御回路は、前記第１エミッタから前記第１コレクタへ第２電流を流させる。前記第１動作における前記第１素子のスイッチングの第１時定数は、前記第２動作における前記第１素子のスイッチングの第２時定数とは異なる。
図１（ａ）及び図１（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図２（ａ）及び図２（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図３（ａ）〜図３（ｄ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図４は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図５は、第１実施形態に係る半導体装置の動作を例示する模式的断面図である。 図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。 図７（ａ）〜図７（ｄ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図８（ａ）及び図８（ｂ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図９（ａ）〜図９（ｄ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図１０は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図１１は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図１２（ａ）〜図１２（ｄ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図１３（ａ）〜図１３（ｃ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置における動作を例示する模式図である。 図１４（ａ）〜図１４（ｄ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置における動作を例示する模式図である。 図１５は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１６は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１７（ａ）及び図１７（ｂ）は、第３実施形態に係る制御回路及び電気回路装置における動作を例示する模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）及び図１（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置１１０は、半導体装置６８及び制御回路７０を含む。電気回路装置１１０は、電源７８をさらに含んでも良い。
半導体装置６８は、素子部６０を含む。素子部６０は、第１素子Ｑ１を含む。
第１素子Ｑ１は、第１ゲートＧ１、第１コレクタＣ１及び第１エミッタＥ１を含む。第１素子Ｑ１は、例えば、ＲＣ−ＩＧＢＴ（Reverse-conducting insulated gate bipolar transistor）である。第１素子Ｑ１の構造の例においては、後述する。
例えば、電気回路装置１１０の半導体装置６８に、負荷ＬＥが接続される。例えば、負荷ＬＥの第１端部Ｌ１が、第１エミッタＥ１と電気的に接続される。例えば、負荷ＬＥの第２端部Ｌ２と、第１コレクタＣ１と、が電源７８と接続される。電源７８は、例えば、第２端部Ｌ２と第１コレクタＣ１との間に、電圧Ｖｄｄを印加する。電源７８は、例えば、素子部６０に電力を供給する。
制御回路７０は、素子部６０と接続される。制御回路７０は、例えば、第１ゲートＧ１の電位を制御する。これにより、第１素子Ｑ１は、スイッチング動作を行う。
この例では、素子部６０は、第１抵抗Ｒ１及び第２抵抗Ｒ２を含む。これらの抵抗は、第１ゲートＧ１と電気的に接続されることが可能である。第２抵抗Ｒ２の抵抗値は、第１抵抗Ｒ１の抵抗値とは異なる。以下に説明する例では、第２抵抗Ｒ２は、第１抵抗Ｒ１よりも低い。
制御回路７０は、第１動作ＯＰ１及び第２動作ＯＰ２を実施する。図１（ａ）は、第１動作ＯＰ１に対応する。図１（ｂ）は、第２動作ＯＰ２に対応する。
図１（ａ）に示すように、第１動作ＯＰ１において、制御回路７０は、第１抵抗Ｒ１を介して第１ゲートＧ１と電気的に接続される。第２動作ＯＰ２において、制御回路７０は、第２抵抗Ｒ２を介して第１ゲートＧ１と電気的に接続される。
例えば、制御回路７０は、第１スイッチＳ１及び第２スイッチＳ２を含む。第１スイッチＳ１の１つの端は、第１抵抗Ｒ１に電気的に接続される。第１スイッチＳ１の別の端は、制御回路７０の制御部７５と電気的に接続される。第２スイッチＳ２の１つの端は、第２抵抗Ｒ２に電気的に接続される。第２スイッチＳ２の別の端は、制御回路７０の制御部７５と電気的に接続される。制御回路７０は、制御部７５、第１スイッチＳ１及び第２スイッチＳ２を含んでも良い。第１スイッチＳ１は、制御部７５と第１抵抗Ｒ１との間の経路に設けられる。第２スイッチＳ２は、制御部７５と第２抵抗Ｒ２との間の経路に設けられる。
図１（ａ）に示すように、第１動作ＯＰ１においては、第１スイッチＳ１はオン状態であり、第２スイッチＳ２はオフ状態である。これにより、制御部７５（制御回路７０）は、第１抵抗Ｒ１を介して、第１ゲートＧ１と電気的に接続される。
図１（ｂ）に示すように、第２動作ＯＰ２においては、第１スイッチＳ１はオフ状態であり、第２スイッチＳ２はオン状態である。これにより、制御部７５（制御回路７０）は、第２抵抗Ｒ２を介して、第１ゲートＧ１と電気的に接続される。
第１抵抗Ｒ１と第２抵抗Ｒ２とが互いに異なるため、第１素子Ｑ１のスイッチング特性が異なる。例えば、スイッチングにおける時定数が、第１動作ＯＰ１と第２動作ＯＰ２とで異なる。
図２（ａ）及び図２（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。
これらの図の横軸は、時間ｔｍである。これらの図の縦軸は、第１ゲートＧ１の電圧（第１ゲート電圧ＶＧ１）である。
以下に説明する例では、制御回路７０は、第１動作ＯＰ１を含む第１極性動作ＰＰ１と、第２動作ＯＰ２を含む第２極性動作ＰＰ２と、を行う。
第１極性動作ＰＰ１においては、第１動作ＯＰ１及び第３動作ＯＰ３が交互に繰り返し実施される。第１動作ＯＰ１においては、第１素子Ｑ１は、ＩＧＢＴモードＩＭである。第３動作ＯＰ３においては、第１素子Ｑ１は、オフである。
第２極性動作ＰＰ２においては、第２動作ＯＰ２及び第４動作ＯＰ４が交互に繰り返し実施される。第２動作ＯＰ２においては、第１素子Ｑ１は、ダイオードモードＤＭである。第４動作ＯＰ４においては、第１素子Ｑ１は、オフである。
これらの動作における電流の例については、後述する。
図２（ａ）に示すように、ＩＧＢＴモードＩＭからオフになるとき、及び、オフからＩＧＢＴモードＩＭになるときの時定数は長い。第１ゲート電圧ＶＧ１は緩やかに変化する。
一方、図２（ｂ）に示すように、ダイオードモードＤＭにおいて、第１ゲート電圧ＶＧ１の立ち上がり及び立ち下がりの時定数は、短い。
このように、実施形態においては、第１動作ＯＰ１における第１素子Ｑ１のスイッチングの第１時定数（図２（ａ）参照）は、第２動作ＯＰ２における第１素子Ｑ１のスイッチングの第２時定数（図２（ｂ）参照）とは異なる。
例えば、第２抵抗Ｒ２は、第１抵抗Ｒ１よりも低い。このとき、第２時定数は、第１時定数よりも短い。
図３（ａ）〜図３（ｄ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。
図３（ａ）〜図３（ｄ）は、第１動作ＯＰ１、第３動作ＯＰ３、第４動作ＯＰ４及び第２動作ＯＰ２にそれぞれ対応する。これらの図では、制御回路７０、第１抵抗Ｒ１、第２抵抗Ｒ２、第１スイッチＳ１及び第２スイッチＳ２などは省略されている。
図３（ａ）に示すように、第１動作ＯＰ１の少なくとも一部において、制御回路７０は、第１コレクタＣ１から第１エミッタＥ１へ第１電流Ｉ１を流させる。第１電流Ｉ１は、負荷ＬＥの第１端部Ｌ１から第２端部Ｌ２に向けて流れる。
図３（ｄ）に示すように、第２動作ＯＰ２の少なくとも一部において、制御回路７０は、第１エミッタＥ１から第１コレクタＣ１へ第２電流Ｉ２を流させる。第２電流Ｉ２は、負荷ＬＥの第２端部Ｌ２から第１端部Ｌ１に向けて流れる。
図３（ｂ）及び図３（ｃ）に示すように、第３動作ＯＰ３及び第４動作ＯＰ４において、制御回路７０は、第１素子Ｑ１をオフ状態とする。
そして、図２（ａ）及び図２（ｂ）に関して説明したように、第１動作ＯＰ１における第１素子Ｑ１のスイッチングの第１時定数は、第２動作ＯＰ２における第１素子Ｑ１のスイッチングの第２時定数とは異なる。第２時定数は、第１時定数よりも短い。これにより、後述するように、損失を抑制できる。
第２動作ＯＰ２（図３（ｄ）参照）においては、第１素子Ｑ１は、ダイオードモードＤＭである。このダイオードモードＤＭにおいて、第１ゲートＧ１の電圧が低いとき（例えばゲート電圧が−１５Ｖ）のとき、第１素子Ｑ１の半導体層におけるキャリア濃度は高い。導通損失は小さく、リカバリ損失は大きい。このダイオードモードＤＭにおいて、第１ゲートＧ１の電圧が高いとき（例えばゲート電圧が＋１５Ｖ）のとき、第１素子Ｑ１の半導体層におけるキャリア濃度は低い。導通損失は大きく、リカバリ損失は小さい。
例えば、図２（ｂ）に示すように、第２動作ＯＰ２（ダイオードモードＤＭ）の１つの期間に、第１ゲートＧ１の電圧が低い期間と、第１ゲートＧ１の電圧が高い期間と、が設けられる。例えば、第１ゲートＧ１の電圧が低い期間を長くすることで、導通損失を小さくできる。そして、第１ゲートＧ１の電圧が高い期間を短くすることで、導通損失の増大を抑制しつつ、リカバリ損失を小さくできる。
ダイオードモードＤＭにおいて、第１ゲートＧ１のスイッチング時間は小さいことが好ましい。これにより、例えば、スイッチングの途中において、キャリア濃度が意図せずに高まることが抑制できる。このスイッチング時間は、例えば、第１ゲートＧ１の電圧が低い状態から高い状態へのスイッチング時間、または、第１ゲートＧ１の電圧が高い状態から低い状態へのスイッチング時間である。
例えば、ゲート抵抗を低くすることで、ダイオードモードＤＭにおけるスイッチング時間を短くできる。しかしながら、スイッチング時間を短くした場合、ＩＧＢＴモードＩＭにおけるスイッチングが過度に速くなり、素子が破壊し易くなる。このため、ＩＧＢＴモードＩＭにおいては、スイッチング時間を十分に短くすることが困難である。
実施形態においては、第１素子Ｑ１において、複数のスイッチング時間（時定数）を設ける。例えば、第１動作ＯＰ１（ＩＧＢＴモードＩＭ）における第１素子Ｑ１のスイッチングの第１時定数（図２（ａ）参照）は、第２動作ＯＰ２（ダイオードモードＤＭ）における第１素子Ｑ１のスイッチングの第２時定数（図２（ｂ）参照）よりも長い。すなわち、第２時定数は、第１時定数よりも短い。
これにより、ダイオードモードＤＭにおいて、導通損失の増大を抑制しつつ、リカバリ損失を小さくできる。そして、ＩＧＢＴモードＩＭにおける素子の破壊が、抑制される。実施形態においては、損失を抑制できる制御回路、半導体装置及び電気回路装置を提供できる。
第１時定数と第２時定数との差は、例えば、第１抵抗Ｒ１と第２抵抗Ｒ２との差により得られる。実施形態において、第１ゲートＧ１を含む電流経路の電気抵抗、電気容量、及び、インダクタンスの少なくともいずれかを、第１動作ＯＰ１と第２動作ＯＰ２とで変更することで、時定数を変えることができる。
例えば、第１抵抗Ｒ１と第２抵抗Ｒ２との差の絶対値の、第２抵抗Ｒ２に対する比は、０．０１以上である。実施形態において、この比は、０．０５以上でも良い。この比は、０．１以上でも良い。この比が高いと、第１動作ＯＰ１と第２動作ＯＰ２とにおける時定数の差が大きくなる。
実施形態における第１抵抗Ｒ１と第２抵抗Ｒ２との差は、抵抗素子のばらつきに起因する抵抗の差よりも大きい。
以下、第１素子Ｑ１の例について説明する。
図４は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図４に示すように、半導体装置６８は、素子部６０を含む。素子部６０は、第１素子Ｑ１を含む。第１素子Ｑ１は、第１ゲートＧ１、第１コレクタＣ１及び第１エミッタＥ１に加えて、半導体部ＳＭ１、導電部ＣＰ１、第１絶縁領域Ｉａ１及び第２絶縁領域Ｉｂ１を含む。
半導体部ＳＭ１は、第１半導体領域Ｓａ１、第２半導体領域Ｓｂ１、第３半導体領域Ｓｃ１及び第４半導体領域Ｓｄ１を含む。
第１半導体領域Ｓａ１は、第１コレクタＣ１から第１エミッタＥ１への第１方向において、第１コレクタＣ１と第１エミッタＥ１との間に設けられる。第１半導体領域Ｓａ１は、第１導電形である。
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第２半導体領域Ｓｂ１は、第１エミッタＥ１と電気的に接続される。第２半導体領域Ｓｂ１は、第１導電形である。
第３半導体領域Ｓｃ１の一部は、第１方向（Ｚ軸方向）において、第１半導体領域Ｓａ１と第２半導体領域Ｓｂ１との間に設けられる。第３半導体領域Ｓｃ１は、第２導電形である。
第１導電形は、ｎ形及びｐ形の一方である。第２導電形は、ｎ形及びｐ形の他方である。以下では、第１導電形は、ｎ形とし、第２導電形は、ｐ形とする。
第４半導体領域Ｓｄ１は、第１半導体領域Ｓａ１と第１コレクタＣ１との間に設けられる。第４半導体領域Ｓｄ１は、第１導電形の複数の第１部分領域ｐ１と第２導電形の複数の第２部分領域ｑ１とを含む。複数の第１部分領域ｐ１及び複数の第２部分領域ｑ１は、第１方向と交差する方向において交互に設けられる。第１方向と交差すこの第２方向は、例えば、Ｘ軸方向である。第１方向と交差する方向は、Ｘ−Ｙ平面内の任意の方向で良い。
第１方向（Ｚ軸方向）において、第１ゲートＧ１と第４半導体領域Ｓｄ１との間に、第１半導体領域Ｓａ１の一部がある。第１ゲートＧ１から第３半導体領域Ｓｃ１への方向は、第１方向と交差する第２方向（例えばＸ軸方向）に沿う。第１ゲートＧ１の底部から第１半導体領域Ｓａ１の一部への方向は、第２方向（例えばＸ軸方向）に沿う。
第１方向（Ｚ軸方向）おいて、導電部ＣＰ１と第４半導体領域Ｓｄ１との間に、第１半導体領域Ｓａ１の別の一部がある。導電部ＣＰ１から第３半導体領域Ｓｃ１への方向は、第２方向（例えばＸ軸方向）に沿う。
第１絶縁領域Ｉａ１は、第１ゲートＧ１と半導体部ＳＭ１との間、及び、第１ゲートＧ１と第１エミッタＥ１との間に設けられる。第１絶縁領域Ｉａ１は、第１ゲートＧ１と半導体部ＳＭ１とを互いに絶縁する。第１絶縁領域Ｉａ１は、第１ゲートＧ１と第１エミッタＥ１とを互いに絶縁する。
第２絶縁領域Ｉｂ１は、導電部ＣＰ１と半導体部ＳＭ１との間、及び、導電部ＣＰ１と第１エミッタＥ１との間に設けられる。第２絶縁領域Ｉｂ１は、導電部ＣＰ１と半導体部ＳＭ１とを互いに絶縁する。第２絶縁領域Ｉｂ１は、導電部ＣＰ１と第１エミッタＥ１とを互いに絶縁する。
このような構造により、ＲＣ−ＩＧＢＴが得られる。例えば、導電部ＣＰ１は、第１エミッタＥ１と電気的に接続される。接続は、実装基板の導電部材などを介して行われても良い。上記のように、第３半導体領域Ｓｃ１の一部は、第１方向（Ｚ軸方向）において、第１半導体領域Ｓａ１と第２半導体領域Ｓｂ１との間に設けられる。第３半導体領域Ｓｃ１の別の一部は、Ｚ軸方向において、第１半導体領域Ｓａ１と第２半導体領域Ｓｂ１との間にない。第３半導体領域Ｓｃ１のこの別の一部の上には、第２半導体領域Ｓｂ１が設けられていない。第２絶縁領域Ｉｂ１は、第３半導体領域Ｓｃ１のこの別の一部、及び、導電部ＣＰ１と接する。
この例では、半導体部ＳＭ１は、半導体領域Ｓｆ１をさらに含む。
半導体領域Ｓｆ１は、第１方向（Ｚ軸方向）において、第４半導体領域Ｓｄ１と第１半導体領域Ｓａ１との間に設けられる。半導体領域Ｓｆ１は、第１導電形（例えば、ｎ形）である。
１つの例において、複数の第２部分領域ｑ１における第２導電形の不純物濃度は、第３半導体領域Ｓｃ１における第２導電形の不純物濃度よりも高い。複数の第２部分領域ｑ１は、例えば、ｐ＋層であり、第３半導体領域Ｓｃ１は、ｐ層である。
１つの例において、半導体領域Ｓｆ１における不純物濃度は、第１部分領域ｐ１における第１導電形の不純物濃度と、第１半導体領域Ｓａ１における第１導電形の不純物濃度の間である。例えば、第１半導体領域Ｓａ１は、ｎ−層である。第２半導体領域Ｓｂ１は、ｎ＋層である。第１部分領域ｐ１は、例えば、ｎ＋層である。半導体領域Ｓｆ１は、ｎ層である。
第１半導体領域Ｓａ１は、例えば、ドリフト領域である。第２半導体領域Ｓｂ１は、例えば、ソースコンタクト領域である。第３半導体領域Ｓｃ１は、例えば、ボディ領域である。半導体領域Ｓｆ１は、フィールドストップ領域である。
図５は、第１実施形態に係る半導体装置の動作を例示する模式的断面図である。
図５に示すように、半導体装置６８に含まれる第１素子Ｑ１において、第１動作ＯＰ１（図３（ａ）参照）において、第１電流Ｉ１が流れる。第１電流Ｉ１は、第１コレクタＣ１から第１エミッタＥ１への向きを有する。第２動作ＯＰ２（図３（ｄ）参照）において、第２電流Ｉ２が流れる。第２電流Ｉ２は、第１エミッタＥ１から第１コレクタＣ１への向きを有する。
既に説明したように、第２動作ＯＰ２（第２電流Ｉ２が流れる状態）において、第１ゲートＧ１の電位により、キャリアの状態（キャリア濃度）を変化させることができる。
ＲＣ−ＩＧＢＴにおいては、ダイオードモードＤＭにおけるキャリアの状態（キャリア濃度）を、第１ゲートＧ１の電位により制御できる。一方、互いに別のチップのＩＧＢＴ及びＦＷＤ（Free Wheeling Diode）が逆並列に接続される構成においては、ＩＧＢＴのゲートは、ＦＷＤから離れているため、ゲートの電位はＦＷＤのキャリアの状態に影響を与えない。このため、この構成においては、キャリアの状態（キャリア濃度）を、第１ゲートＧ１の電位により制御することはできない。
図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
これらの図は、ダイオードモードＤＭにおけるキャリア濃度のシミュレーション結果を例示している。図６（ａ）は、第１ゲートＧ１がオフの状態に対応する。この例では、オフの状態において、第１ゲートＧ１の電位ＶＧＥは、−１５Ｖである。図６（ｂ）は、第１ゲートＧ１がオンの場合に対応する。この例においては、オンの状態において、第１ゲートＧ１の電位ＶＧＥは、＋１５Ｖである。これらの図の横軸は、半導体部ＳＭ１における厚さ方向（Ｚ軸方向）の位置である。縦軸は、キャリア濃度ＣＣである。
図６（ａ）に示すように、第１ゲートＧ１がオフの状態のとき、キャリア濃度ＣＣは高い。既に説明したように、この場合、導通損失は小さく、リカバリ損失は大きい。
図６（ｂ）に示すように、第１ゲートＧ１がオンの状態のとき、キャリア濃度ＣＣは、図６（ａ）の場合に比べて、低い。既に説明したように、この場合、導通損失は大きく、リカバリ損失は小さい。
このような特殊な特性を有する第１素子Ｑ１において、第１動作ＯＰ１及び第２動作ＯＰ２を実施する場合に、実施形態においては、上記のように、第２動作ＯＰ２における時定数は、第１動作ＯＰ１における時定数よりも短くする。これにより、ダイオードモードＤＭにおいて、導通損失の増大を抑制しつつ、リカバリ損失を小さくできる。そして、ＩＧＢＴモードＩＭにおける素子の破壊は抑制される。実施形態においては、損失を抑制できる制御回路、半導体装置及び電気回路装置を提供できる。
（第２実施形態）
図７（ａ）〜図７（ｄ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置１２０は、半導体装置６８及び制御回路７０を含む。電気回路装置１２０は、電源７８をさらに含んでも良い。これらの図は、制御回路７０が実施する第１〜第４動作ＯＰ１〜ＯＰ４に対応する。これらの図に示すように、この例では、半導体装置６８に含まれる素子部６０は、第１素子Ｑ１に加えて、第２素子Ｑ２をさらに含む。
第２素子Ｑ２は、第２ゲートＧ２、第２コレクタＣ２及び第２エミッタＥ２を含む。第１素子Ｑ１の第１エミッタＥ１は、第２コレクタＣ２と電気的に接続される。第１エミッタＥ１は、負荷ＬＥの第１端部Ｌ１と電気的に接続される。第１コレクタＣ１と、負荷の第２端部Ｌ２と、の間に、電圧Ｖｄｄが印加される。第２端部Ｌ２と第２エミッタＥ２との間に、電圧Ｖｓｓが印加される。電圧Ｖｄｄ及び電圧Ｖｓｓは、例えば、電源７８により供給される。
この例では、第１ゲートＧ１に第１抵抗Ｒ１及び第２抵抗Ｒ２が接続される。一方、第２ゲートＧ２に第３抵抗Ｒ３及び第４抵抗Ｒ４が接続される。第２抵抗Ｒ２は、第１抵抗Ｒ１よりも低い。第４抵抗Ｒ４は、第３抵抗Ｒ３よりも低い。
図７（ａ）に示すように、第１動作ＯＰ１において、制御回路７０の制御部７５と、第１抵抗Ｒ１と、が第１スイッチＳ１により電気的に接続される。図７（ｄ）に示すように、第２動作ＯＰ２において、制御回路７０の制御部７５と、第２抵抗Ｒ２と、が第２スイッチＳ２により電気的に接続される。図７（ｂ）に示すように、第３動作ＯＰ３において、制御回路７０の制御部７５と、第４抵抗Ｒ４と、が第３スイッチＳ３により電気的に接続される。図７（ｃ）に示すように、第４動作ＯＰ４において、制御回路７０の制御部７５と、第３抵抗Ｒ３と、が第４スイッチＳ４により電気的に接続される。これらのスイッチは、制御回路７０に含まれても良い。
このように、第１動作ＯＰ１において、制御回路７０は、第１抵抗Ｒ１を介して第１ゲートＧ１に接続される。第２動作ＯＰ２において、制御回路７０は、第２抵抗Ｒ２を介して第１ゲートＧ１に接続される。第３動作ＯＰ３において、制御回路７０は、第４抵抗Ｒ４を介して第２ゲートＧ２に接続される。第４動作ＯＰ４において、制御回路７０は、第３抵抗Ｒ３を介して第２ゲートＧ２に接続される。
異なる動作において、異なる抵抗が、制御部７５とゲートとの間に設けられることで、異なる動作において、異なる時定数が得られる。
図８（ａ）及び図８（ｂ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。
これらの図には、第１ゲートＧ１の電圧（第１ゲート電圧ＶＧ１）、及び、第２ゲートＧ２の電圧（第２ゲート電圧ＶＧ２）が示されている。これらの図の横軸は、時間ｔｍである。これらの図の縦軸は、第１ゲート電圧ＶＧ１または第２ゲート電圧ＶＧ２である。
以下に説明する例では、制御回路７０は、第１動作ＯＰ１及び第３動作ＯＰ３を含む第１極性動作ＰＰ１と、第２動作ＯＰ２及び第４動作ＯＰ４を含む第２極性動作ＰＰ２と、を行う。
第１極性動作ＰＰ１においては、第１動作ＯＰ１及び第３動作ＯＰ３が交互に繰り返し実施される。第１動作ＯＰ１においては、第１素子Ｑ１は、ＩＧＢＴモードＩＭであり、第２素子Ｑ２はオフである。第３動作ＯＰ３においては、第１素子Ｑ１は、オフであり、第２素子Ｑ２は、ダイオードモードＤＭである。
第２極性動作ＰＰ２においては、第２動作ＯＰ２及び第４動作ＯＰ４が交互に繰り返し実施される。第２動作ＯＰ２においては、第１素子Ｑ１は、ダイオードモードＤＭであり、第２素子Ｑ２は、オフである。第４動作ＯＰ４においては、第１素子Ｑ１は、オフであり、第２素子Ｑ２は、ＩＧＢＴモードＩＭである。
このように、第１動作ＯＰ１及び第２動作ＯＰ２において、制御回路７０は、第２素子Ｑ２をオフ状態にする。第３動作ＯＰ３及び第４動作ＯＰ４において、制御回路７０は、第１素子Ｑ１をオフ状態にする。
図８（ａ）及び図８（ｂ）に示すように、第１動作ＯＰ１における第１素子Ｑ１のスイッチングの第１時定数は、第２動作ＯＰ２における第１素子Ｑ２のスイッチングの第２時定数とは異なる。第２時定数（ダイオードモードＤＭのときの時定数）は、第１時定数（ＩＧＢＴモードＩＭのときの時定数）よりも短い。
図８（ａ）及び図８（ｂ）に示すように、第３動作ＯＰ３における第２素子Ｑ２のスイッチングの第３時定数は、第４動作ＯＰ４における第２素子Ｑ４のスイッチングの第４時定数とは異なる。第３時定数（ダイオードモードＤＭのときの時定数）は、第４時定数（ＩＧＢＴモードＩＭのときの時定数）よりも短い。
例えば、図８（ｂ）に示すように、第２動作ＯＰ２における第１素子Ｑ１のパルスは、第２動作ＯＰ２から第４動作ＯＰ４への移行の時（移行タイミングＴ２４）よりも前に終了させる。これにより、第１素子Ｑ１及び第２素子Ｑ２が同時にオンになることが抑制される。
既に説明したように、ダイオードモードＤＭにおいて、第１ゲートＧ１の電圧が低いとき（例えば第１ゲート電圧ＶＧ１が−１５Ｖ）のとき、第１素子Ｑ１の半導体層におけるキャリア濃度は高い。このとき、導通損失は小さく、リカバリ損失は大きい。ダイオードモードＤＭにおいて、第１ゲート電圧ＶＧ１が高いとき（例えばゲート電圧が＋１５Ｖ）のとき、第１素子Ｑ１の半導体層におけるキャリア濃度は低い。このとき、導通損失は大きく、リカバリ損失は小さい。
第１素子Ｑ１のパルスの終了から移行タイミングＴ２４までの期間ｔｄ（図８（ｂ）参照）が長いと、期間ｔｄの間に、キャリア濃度は元に戻り高くなってしまう。このため、リカバリ損失が大きくなる。
実施形態においては、第２動作ＯＰ２（第１素子Ｑ１がダイオードモードＤＭ）のときの第２時定数を短くする。これにより、第２動作ＯＰ２のパルスを移行タイミングＴ２４に近づけることができる。これにより、キャリア濃度が高くなることが抑制できる。これにより、第１素子Ｑ１において、リカバリ損失を小さくできる。
一方、第１動作ＯＰ１（第１素子Ｑ１がＩＧＢＴモードＩＭ）のときの第１時定数は長いため、第１素子Ｑ１が破壊することが抑制できる。
同様に、例えば、図８（ａ）に示すように、第３動作ＯＰ３における第２素子Ｑ２のパルスは、第３動作ＯＰ３から第１動作ＯＰ１への移行の時（移行タイミングＴ３１）よりも前に終了させる。これにより、第１素子Ｑ１及び第２素子Ｑ２が同時にオンになることが抑制される。
実施形態においては、第３動作ＯＰ３（第２素子Ｑ２がダイオードモードＤＭ）のときの第３時定数を短くする。これにより、第３動作ＯＰ３のパルスを移行タイミングＴ３１に近づけることができる。これにより、キャリア濃度が高くなることが抑制できる。これにより、第２素子Ｑ２において、リカバリ損失を小さくできる。
図９（ａ）〜図９（ｄ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。
図９（ａ）〜図９（ｄ）は、第１動作ＯＰ１、第３動作ＯＰ３、第４動作ＯＰ４及び第２動作ＯＰ２にそれぞれ対応する。これらの図では、制御回路７０、第１〜第４抵抗Ｒ１〜Ｒ４、及び、第１〜第４スイッチＳ１〜Ｓ４などは省略されている。
図９（ａ）に示すように、第１動作ＯＰ１においては、制御回路７０は、第１コレクタＣ１から第１エミッタＥ１へ第１電流Ｉ１を流させる。第１電流Ｉ１は、負荷ＬＥの第１端部Ｌ１から第２端部Ｌ２に向けて流れる。
図９（ｄ）に示すように、第２動作ＯＰ２においては、制御回路７０は、第１エミッタＥ１から第１コレクタＣ１へ第２電流Ｉ２を流させる。第２電流Ｉ２は、負荷ＬＥの第２端部Ｌ２から第１端部Ｌ１に向けて流れる。
図９（ａ）及び図９（ｄ）に示すように、第１動作ＯＰ１及び第２動作ＯＰ２において、制御回路７０は、第１素子Ｑ１及び第２素子Ｑ２をオフ状態とする。
図９（ｂ）に示すように、第３動作ＯＰ３の少なくとも一部において、制御回路７０は、第２エミッタＥ２から第２コレクタＣ２へ第３電流Ｉ３を流させる。
図９（ｃ）に示すように、第４動作ＯＰ４の少なくとも一部において、制御回路７０は、第２コレクタＣ２から第２エミッタＥ２へ第４電流Ｉ４を流させる。
図９（ｂ）及び図９（ｃ）に示すように、第３動作ＯＰ３及び第４動作ＯＰ４において、制御回路７０は、第１素子Ｑ１及び第２素子Ｑ２をオフ状態とする。
上記の動作により、損失を抑制できる制御回路、半導体装置及び電気回路装置を提供できる。
本実施形態において、第１素子Ｑ１及び第２素子Ｑ２は、ＲＣ−ＩＧＢＴである。第１素子Ｑ１は、既に説明した図４に例示する構成を有する。第２素子Ｑ２は、第１素子Ｑ１と同様の構成を有する。
図１０は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図１０は、第２素子Ｑ２を例示している。図１０に示すように、第２素子Ｑ２は、第２ゲートＧ２、第２コレクタＣ２及び第２エミッタＥ２に加えて、半導体部ＳＭ２、導電部ＣＰ２、第１絶縁領域Ｉａ２及び第２絶縁領域Ｉｂ２を含む。
第２素子Ｑ２の半導体部ＳＭ２は、例えば、第１〜第４半導体領域Ｓａ２〜Ｓｄ２を含む。この例では、半導体部ＳＭ２は、半導体領域Ｓｆ２をさらに含む。
第２素子Ｑ２の第１半導体領域Ｓａ２は、第２コレクタＣ２から第２エミッタＥ２への第２素子Ｑ２における第１方向において、第２コレクタＣ２と第２エミッタＥ２との間に設けられ、第１導電形である。第１方向は、例えば、第２素子Ｑ２におけるＺ２軸方向である。Ｚ２軸方向に対して垂直な１つの方向をＸ２軸方向とする。Ｚ２軸方向及びＸ２軸方向に対して垂直な方向をＹ２軸方向とする。
第２素子Ｑ２の第２半導体領域Ｓｂ２は、第２エミッタＥ２と電気的に接続され、第１導電形である。
第２素子Ｑ２の第３半導体領域Ｓｃ２の一部は、第２素子Ｑ２の第１方向において、第２素子Ｑ２の第１半導体領域Ｓａ２と第２素子Ｑ２の第２半導体領域Ｓｂ２との間に設けられ、第２導電形である。
第２素子Ｑ２の第４半導体領域Ｓｄ２は、第２素子Ｑ２の第１半導体領域Ｓａ２と第２コレクタＣ２との間に設けられる。第２素子Ｑ２の第４半導体領域Ｓｄ２は、第１導電形の複数の、第２素子Ｑ２の第１部分領域ｐ２と、第２導電形の、複数の第２素子Ｑ２の第２部分領域ｑ２と、を含む。複数の、第２素子Ｑ２の第１部分領域ｐ２、及び、複数の、第２素子Ｑ２の第２部分領域ｑ２は、第２素子Ｑ２の第１方向と交差する方向において交互に設けられる。第２素子Ｑ２の第１方向と交差するこの方向は、例えば、第２素子Ｑ２におけるＸ２軸方向である。第２素子Ｑ２の第１方向と交差するこの方向は、Ｘ２−Ｙ２平面に沿う任意の方向で良い。
第２素子Ｑ２の第１方向において、第２ゲートＧ２と、第２素子Ｑ２の第４半導体領域Ｓｄ２と、の間に、第２素子Ｑ２第１半導体領域Ｓａ２の一部がある。
第２ゲートＧ２から第２素子Ｑ２の第３半導体領域Ｓｃ２への方向は、第２素子Ｑ２の第１方向と交差する第２方向（例えばＸ２軸方向）に沿う。
第２素子Ｑ２の第１方向において、第２素子Ｑ２の導電部ＣＰ２と、第２素子Ｑ２の第４半導体領域Ｓｄ２との間に、第２素子Ｑ２の第１半導体領域Ｓａ１の別の一部がある。
第２素子Ｑ２の導電部ＣＰ２から第２素子Ｑ２の第３半導体領域Ｓｃ２への方向は、第２素子Ｑ２の第２方向（例えばＸ２軸方向）に沿う。
第２素子Ｑ２の第１絶縁領域Ｉａ２は、第２ゲートＧ２と、第２素子Ｑ２の半導体部ＳＭ２との間、及び、第２ゲートＧ２と第２エミッタＥ２との間に設けられる。
第２素子Ｑ２の第２絶縁領域Ｉｂ２は、第２素子Ｑ２の導電部ＣＰ２と、第２素子Ｑ２の半導体部ＳＭ２と、の間、及び、第２素子Ｑ２の導電部ＣＰ２と、第２エミッタＥ２と、の間に設けられる。
第２素子Ｑ２の半導体領域Ｓｆ２は、第２素子Ｑ２の第１方向において、第２素子Ｑ２の第４半導体領域Ｓｄ２と、第２素子Ｑ２の第１半導体領域Ｓａ２と、の間に設けられる。第２素子Ｑ２の半導体領域Ｓｆ２は、第１導電形である。
このような構成により、例えば、ＲＣ−ＩＧＢＴの第２素子Ｑ２が得られる。第２素子Ｑ２の構成は、第１素子Ｑ１の構成と実質的に同じで良い。第３抵抗Ｒ３は、第１抵抗Ｒ１と実質的に同じで良い。第４抵抗Ｒ４は、第２抵抗Ｒ２と実質的に同じで良い。例えば、導電部ＣＰ２は、第２エミッタＥ２と電気的に接続される。接続は、実装基板の導電部材などを介して行われても良い。上記のように、第２素子Ｑ２の第３半導体領域Ｓｃ２の一部は、第１方向（Ｚ２軸方向）において、第２素子Ｑ２の第１半導体領域Ｓａ２と、第２素子Ｑ２の第２半導体領域Ｓｂ２と、の間に設けられる。第２素子Ｑ２の第３半導体領域Ｓｃ２の別の一部は、Ｚ２軸方向において、第２素子Ｑ２の第１半導体領域Ｓａ２と、第２素子Ｑ２の第２半導体領域Ｓｂ２との間にない。第２素子Ｑ２の第３半導体領域Ｓｃ２のこの別の一部の上には、第２素子Ｑ２の第２半導体領域Ｓｂ２が設けられていない。第２素子Ｑ２の第２絶縁領域Ｉｂ２は、第２素子Ｑ２の第３半導体領域Ｓｃ２のこの別の一部、及び、第２素子Ｑ２の導電部ＣＰ２と接する。
図１１は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
図１１に示すように、電気回路装置１２１において、半導体装置６８に含まれる素子部６０は、第１素子Ｑ１及び第２素子Ｑ２を含む組みを、複数含む。例えば、１つの組は、第１素子Ｑ１及び第２素子Ｑ２を含む。別の組は、第１素子Ｑ１Ａ及び第２素子Ｑ２Ａを含む。さらに別の組は、第１素子Ｑ１Ｂ及び第２素子Ｑ２Ｂを含む。第１素子Ｑ１Ａ及び第２素子Ｑ２Ａは、第１素子Ｑ１及び第２素子Ｑ２と同様の構成を有する。第１素子Ｑ１Ｂ及び第２素子Ｑ２Ｂは、第１素子Ｑ１及び第２素子Ｑ２と同様の構成を有する。これらの組が、例えば、三相モータ６５などに接続される。図１１において、素子のゲートに接続される複数の抵抗（例えば第１抵抗Ｒ１及び第２抵抗Ｒ２など）は省略されている。
例えば、図７（ａ）〜図７（ｄ）、図８（ａ）、図８（ｂ）、図９（ａ）〜図９（ｄ）に関して説明した動作が、３つの組のそれぞれに適用される。３つの組において、位相が１２０度ずれて上記の動作が実施される。電気回路装置１２１（制御回路７０及び半導体装置６８）において、損失を抑制できる。
（第３実施形態）
図１２（ａ）〜図１２（ｄ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置１３０は、半導体装置６８及び制御回路７０を含む。電気回路装置１３０は、電源７８をさらに含んでも良い。これらの図は、制御回路７０が実施する第１〜第４動作ＯＰ１〜ＯＰ４に対応する。これらの図に示すように、この例では、半導体装置６８に含まれる素子部６０は、第１素子Ｑ１に加えて、第２〜第４素子Ｑ２〜Ｑ４をさらに含む。
第２素子Ｑ２は、第２ゲートＧ２、第２コレクタＣ２及び第２エミッタＥ２を含む。第３素子Ｑ３は、第３ゲートＧ３、第３コレクタＣ３及び第３エミッタＥ３を含む。第４素子Ｑ４は、第４ゲートＧ４、第４コレクタＣ４及び第４エミッタＥ４を含む。
第１素子Ｑ１の第１エミッタＥ１は、第２コレクタＣ２と電気的に接続される。第１コレクタＣ１は、第３コレクタＣ３と電気的に接続される。第１エミッタＥ１は、負荷ＬＥの第１端部Ｌ１とさらに電気的に接続される。第３エミッタＥ３は、負荷ＬＥの第２端部Ｌ２及び第４コレクタＣ４と電気的に接続される。第２エミッタＥ２は、第４エミッタＥ４と電気的に接続される。
例えば、第１コレクタＣ１と第２エミッタＥ２との間に電圧Ｖｃｃが印加される。電圧Ｖｃｃは、例えば、電源７８から供給される。
以下に説明するように、例えば、制御回路７０は、第１極性動作ＰＰ１及び第２極性動作ＰＰ２を実施する。
図１３（ａ）〜図１３（ｃ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置における動作を例示する模式図である。
図１３（ａ）は、第１極性動作ＰＰ１に対応する。図１３（ｂ）は、第２極性動作ＰＰ２に対応する。図１３（ｃ）は、負荷ＬＥに流れる電流に対応する。これらの図において、横軸は、時間ｔｍに対応する。図１３（ａ）及び図１３（ｂ）における縦軸は、第１〜第４ゲートＧ１〜Ｇ４のゲート電圧（第１〜第４ゲート電圧ＶＧ１〜ＶＧ４）に対応する。図１３（ｃ）の縦軸は、負荷ＬＥに流れる電流ＩＬＥに対応する。
制御回路７０は、第１動作ＯＰ１及び第３動作ＯＰ３を繰り返す第１極性動作ＰＰ１と、第２動作ＯＰ２及び第４動作ＯＰ４を繰り返す第２極性動作ＰＰ２と、を少なくとも実施する。以下、第１〜第４動作ＯＰ１〜ＯＰ４の例について説明する。
図１４（ａ）〜図１４（ｄ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置における動作を例示する模式図である。
図１４（ａ）は、第１動作ＯＰ１に対応する。図１４（ｂ）は、第３動作ＯＰ３に対応する。図１４（ｃ）は、第４動作ＯＰ４に対応する。図１４（ｄ）は、第２動作ＯＰ２に対応する。これらの図において、制御回路７０は、省略されている。
図１４（ａ）に示すように、第１動作ＯＰ１の少なくとも一部において、制御回路７０は、第１コレクタＣ１から第１エミッタＥ１へ、第１端部Ｌ１から第２端部Ｌ２へ、及び、第４コレクタＣ４から第４エミッタＥ４への第１経路ｃｐ１に、第１電流Ｉ１を流させる。第１動作ＯＰ１において、制御回路７０は、第２素子Ｑ２及び第３素子Ｑ３をオフ状態とする。
図１４（ｄ）に示すように、第２動作ＯＰ２の少なくとも一部において、制御回路７０は、第４エミッタＥ４から第４コレクタＣ４へ、第２端部Ｌ２から第１端部Ｌ１へ、及び、第１エミッタＥ１から第１コレクタＣ１への第２経路ｃｐ２に、第２電流Ｉ２を流させる。第２動作ＯＰ２において、制御回路７０は、第２素子Ｑ２及び第３素子Ｑ３をオフ状態とする。
図１４（ｂ）に示すように、第３動作ＯＰ３の少なくとも一部において、制御回路７０は、第２エミッタＥ２から第２コレクタＣ２へ、第１端部Ｌ１から第２端部Ｌ２へ、及び、第３エミッタＥ３から第３コレクタＣ３への第３経路ｃｐ３に、第３電流Ｉ３を流させる。第３動作ＯＰ３において、制御回路７０は、第１素子Ｑ１及び第４素子Ｑ４をオフ状態とする。
図１４（ｃ）に示すように、第４動作ＯＰ４の少なくとも一部において、制御回路７０は、第３コレクタＣ３から第３エミッタＥ３へ、第２端部Ｌ２から第１端部Ｌ１へ、及び、第２コレクタＣ２から第２エミッタＥ２への第４経路ｃｐ４に、第４電流Ｉ４を流させる。第４動作ＯＰ４において、制御回路７０は、第１素子Ｑ１及び第４素子Ｑ４をオフ状態とする。
このような動作において、以下に説明するように、スイッチングの時定数が違いに異なる。
図１３（ａ）及び図１３（ｂ）に示すように、第１動作ＯＰ１における第１素子Ｑ１のスイッチングの時定数（第１時定数）は、第２動作ＯＰ２における第１素子Ｑ１のスイッチングの時定数（第２時定数）とは異なる。例えば、第２時定数は、第１時定数よりも短い。
第４動作ＯＰ４における第２素子Ｑ２のスイッチングの時定数（第３時定数）は、第３動作ＯＰ３における第２素子Ｑ２のスイッチングの時定数（第４時定数）とは異なる。例えば、第４時定数は、第３時定数よりも短い。
第４動作ＯＰ４における第３素子Ｑ３のスイッチングの時定数（第５時定数）は、第３動作ＯＰ３における第３素子Ｑ３のスイッチングの時定数（第６時定数）とは異なる。例えば、第６時定数は、第５時定数よりも短い。
第１動作ＯＰ１における第４素子Ｑ４のスイッチングの時定数（第７時定数）は、第２動作ＯＰ２における第４素子Ｑ４のスイッチングの時定数（第８時定数）とは異なる。例えば、第８時定数は、第７時定数よりも短い。
例えば、第１〜第４素子Ｑ１〜Ｑ４のそれぞれにおいて、ダイオードモードＤＭにおける時定数は、ＩＧＢＴモードＩＭにおける時定数よりも短い。これにより、ダイオードモードＤＭにおいて、導通損失の増大を抑制しつつ、リカバリ損失を小さくできる。そして、ＩＧＢＴモードＩＭにおける素子の破壊が、抑制される。実施形態においても、損失を抑制できる制御回路、半導体装置及び電気回路装置を提供できる。
このような時定数の差は、ゲートに接続される抵抗の差により得られても良い。
例えば、図１２（ａ）に示すように、素子部６０は、第１〜第８抵抗Ｒ１〜Ｒ８を含む。第１抵抗Ｒ１は、第１ゲートＧ１に電気的に接続される。第２抵抗Ｒ２は、第１ゲートＧ１に電気的に接続され、第１抵抗Ｒ１よりも低い。第３抵抗Ｒ３は、第２ゲートＧ２に電気的に接続される。第４抵抗Ｒ４は、第２ゲートＧ２に電気的に接続され、第３抵抗Ｒ３よりも低い。第４抵抗Ｒ４は、第３ゲートＧ３に電気的に接続される。第６抵抗Ｒ６は、第３ゲートＧ３に電気的に接続され、第５抵抗Ｒ５よりも低い。第７抵抗Ｒ７は、第４ゲートＧ４に電気的に接続される。第８抵抗Ｒ８は、第４ゲートＧ４に電気的に接続され、第７抵抗Ｒ７よりも低い。
図１２（ａ）に示すように、第１動作ＯＰ１において、制御回路７０は、第１抵抗Ｒ１を介して第１ゲートＧ１に電気的に接続され、第７抵抗Ｒ７を介して第４ゲートＧ４に電気的に接続される。
図１２（ｄ）に示すように、第２動作ＯＰ２において、制御回路７０は、第２抵抗Ｒ２を介して第１ゲートＧ１に電気的に接続され、第８抵抗Ｒ８を介して第４ゲートＧ４に電気的に接続される。
図１２（ｂ）に示すように、第３動作ＯＰ３において、制御回路７０は、第４抵抗Ｒ４を介して第２ゲートＧ２に電気的に接続され、第６抵抗Ｒ６を介して第３ゲートＧ３に電気的に接続される。
図１２（ｃ）に示すように、第４動作ＯＰ４において、制御回路７０は、第３抵抗Ｒ３を介して第２ゲートＧ２に電気的に接続され、第５抵抗Ｒ５を介して第３ゲートＧ３に電気的に接続される。
実施形態において、ゲートを含む電流経路の電気抵抗、電気容量、及び、インダクタンスの少なくともいずれかを、第１動作ＯＰ１と第２動作ＯＰ２とで変更することで、時定数を変えることができる。
第３抵抗Ｒ３、第５抵抗Ｒ５及び第７抵抗Ｒ７には、第１抵抗Ｒ１に関する説明が適用できる。第４抵抗Ｒ４、第６抵抗Ｒ６及び第８抵抗Ｒ８には、第２抵抗Ｒ２に関する説明が適用できる。
第３実施形態において、第１〜第４素子Ｑ１〜Ｑ４は、例えば、ＲＣ−ＩＧＢＴである。第１素子Ｑ１は、既に説明した図４に例示する構成を有する。第２素子Ｑ２は、既に説明した図１０に例示する構成を有する。以下、第３素子Ｑ３及び第４素子Ｑ４の構成の例を説明する。
図１５は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図１５は、第３素子Ｑ３を例示している。図１５に示すように、第３素子Ｑ３は、第３ゲートＧ３、第３コレクタＣ３及び第３エミッタＥ３に加えて、半導体部ＳＭ３、導電部ＣＰ３、第１絶縁領域Ｉａ３及び第２絶縁領域Ｉｂ３を含む。
第３素子Ｑ３の半導体部ＳＭ３は、例えば、第１〜第４半導体領域Ｓａ３〜Ｓｄ３を含む。この例では、半導体部ＳＭ３は、半導体領域Ｓｆ３をさらに含む。
第３素子Ｑ３の第１半導体領域Ｓａ３は、第３コレクタＣ３から第３エミッタＥ３への第３素子Ｑ３における第１方向において、第３コレクタＣ３と第３エミッタＥ３との間に設けられ、第１導電形である。第１方向は、例えば、第３素子Ｑ３におけるＺ３軸方向である。Ｚ３軸方向に対して垂直な１つの方向をＸ３軸方向とする。Ｚ３軸方向及びＸ３軸方向に対して垂直な方向をＹ３軸方向とする。
第３素子Ｑ３の第２半導体領域Ｓｂ３は、第３エミッタＥ３と電気的に接続され、第１導電形である。
第３素子Ｑ３の第３半導体領域Ｓｃ３の一部は、第３素子Ｑ３の第１方向において、第３素子Ｑ３の第１半導体領域Ｓａ３と第３素子Ｑ３の第２半導体領域Ｓｂ３との間に設けられ、第２導電形である。
第３素子Ｑ３の第４半導体領域Ｓｄ３は、第３素子Ｑ３の第１半導体領域Ｓａ３と第３コレクタＣ３との間に設けられる。第３素子Ｑ３の第４半導体領域Ｓｄ３は、第１導電形の複数の、第３素子Ｑ３の第１部分領域ｐ３と、第２導電形の、複数の第３素子Ｑ３の第２部分領域ｑ３と、を含む。複数の、第３素子Ｑ３の第１部分領域ｐ３、及び、複数の、第３素子Ｑ３の第２部分領域ｑ３は、第３素子Ｑ３の第１方向と交差する方向において交互に設けられる。第３素子Ｑ３の第１方向と交差するこの方向は、例えば、第３素子Ｑ３におけるＸ３軸方向である。第３素子Ｑ３の第１方向と交差するこの方向は、Ｘ３−Ｙ３平面に沿う任意の方向で良い。
第３素子Ｑ３の第１方向において、第３ゲートＧ３と、第３素子Ｑ３の第４半導体領域Ｓｄ３と、の間に、第３素子Ｑ３第１半導体領域Ｓａ３の一部がある。
第２ゲートＧ３から第３素子Ｑ３の第３半導体領域Ｓｃ３への方向は、第３素子Ｑ３の第１方向と交差する第２方向（例えばＸ３軸方向）に沿う。
第３素子Ｑ３の第１方向において、第３素子Ｑ３の導電部ＣＰ３と、第３素子Ｑ３の第４半導体領域Ｓｄ３との間に、第３素子Ｑ３の第１半導体領域Ｓａ３の別の一部がある。
第３素子Ｑ３の導電部ＣＰ３から第３素子Ｑ３の第３半導体領域Ｓｃ３への方向は、第３素子Ｑ３の第２方向（例えばＸ３軸方向）に沿う。
第３素子Ｑ３の第１絶縁領域Ｉａ３は、第３ゲートＧ３と、第３素子Ｑ３の半導体部ＳＭ３との間、及び、第３ゲートＧ３と第３エミッタＥ３との間に設けられる。
第３素子Ｑ３の第２絶縁領域Ｉｂ３は、第３素子Ｑ３の導電部ＣＰ３と、第３素子Ｑ３の半導体部ＳＭ３と、の間、及び、第３素子Ｑ３の導電部ＣＰ３と、第３エミッタＥ３と、の間に設けられる。
第３素子Ｑ３の半導体領域Ｓｆ３は、第３素子Ｑ３の第１方向において、第３素子Ｑ３の第４半導体領域Ｓｄ３と、第３素子Ｑ３の第１半導体領域Ｓａ３と、の間に設けられる。第３素子Ｑ３の半導体領域Ｓｆ３は、第１導電形である。
このような構成により、例えば、ＲＣ−ＩＧＢＴの第３素子Ｑ３が得られる。第３素子Ｑ２の構成は、第１素子Ｑ１の構成と実質的に同じで良い。例えば、導電部ＣＰ３は、第３エミッタＥ３と電気的に接続される。接続は、実装基板の導電部材などを介して行われても良い。上記のように、第３素子Ｑ３の第３半導体領域Ｓｃ３の一部は、第１方向（Ｚ３軸方向）において、第３素子Ｑ３の第１半導体領域Ｓａ３と、第３素子Ｑ３の第２半導体領域Ｓｂ３と、の間に設けられる。第３素子Ｑ３の第３半導体領域Ｓｃ３の別の一部は、Ｚ３軸方向において、第３素子Ｑ３の第１半導体領域Ｓａ３と、第３素子Ｑ３の第２半導体領域Ｓｂ３との間にない。第３素子Ｑ３の第３半導体領域Ｓｃ３のこの別の一部の上には、第３素子Ｑ３の第２半導体領域Ｓｂ３が設けられていない。第３素子Ｑ３の第２絶縁領域Ｉｂ３は、第３素子Ｑ３の第３半導体領域Ｓｃ３のこの別の一部、及び、第３素子Ｑ３の導電部ＣＰ３と接する。
図１６は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図１６は、第４素子Ｑ４を例示している。図１６に示すように、第４素子Ｑ４は、第４ゲートＧ４、第４コレクタＣ４及び第４エミッタＥ４に加えて、半導体部ＳＭ４、導電部ＣＰ４、第１絶縁領域Ｉａ４及び第２絶縁領域Ｉｂ４を含む。
第４素子Ｑ４の半導体部ＳＭ４は、例えば、第１〜第４半導体領域Ｓａ４〜Ｓｄ４を含む。この例では、半導体部ＳＭ４は、半導体領域Ｓｆ４をさらに含む。
第４素子Ｑ４の第１半導体領域Ｓａ４は、第４コレクタＣ４から第４エミッタＥ４への第４素子Ｑ４における第１方向において、第４コレクタＣ４と第４エミッタＥ４との間に設けられ、第１導電形である。第１方向は、例えば、第４素子Ｑ４におけるＺ４軸方向である。Ｚ４軸方向に対して垂直な１つの方向をＸ４軸方向とする。Ｚ４軸方向及びＸ４軸方向に対して垂直な方向をＹ４軸方向とする。
第４素子Ｑ４の第２半導体領域Ｓｂ４は、第４エミッタＥ４と電気的に接続され、第１導電形である。
第４素子Ｑ４の第３半導体領域Ｓｃ４の一部は、第４素子Ｑ４の第１方向において、第４素子Ｑ４の第１半導体領域Ｓａ４と第４素子Ｑ４の第２半導体領域Ｓｂ４との間に設けられ、第２導電形である。
第４素子Ｑ４の第４半導体領域Ｓｄ４は、第４素子Ｑ４の第１半導体領域Ｓａ４と第４コレクタＣ４との間に設けられる。第４素子Ｑ４の第４半導体領域Ｓｄ４は、第１導電形の複数の、第４素子Ｑ４の第１部分領域ｐ４と、第２導電形の、複数の第４素子Ｑ４の第２部分領域ｑ４と、を含む。複数の、第４素子Ｑ４の第１部分領域ｐ４、及び、複数の、第４素子Ｑ４の第２部分領域ｑ４は、第４素子Ｑ４の第１方向と交差する方向において交互に設けられる。第４素子Ｑ４の第１方向と交差するこの方向は、例えば、第４素子Ｑ４におけるＸ４軸方向である。第４素子Ｑ４の第１方向と交差するこの方向は、Ｘ４−Ｙ４平面に沿う任意の方向で良い。
第４素子Ｑ４の第１方向において、第４ゲートＧ４と、第４素子Ｑ４の第４半導体領域Ｓｄ４と、の間に、第４素子Ｑ４第１半導体領域Ｓａ４の一部がある。
第４ゲートＧ４から第４素子Ｑ４の第４半導体領域Ｓｃ４への方向は、第４素子Ｑ４の第１方向と交差する第２方向（例えば、Ｘ４軸方向）に沿う。
第４素子Ｑ４の第１方向において、第４素子Ｑ４の導電部ＣＰ４と、第４素子Ｑ４の第４半導体領域Ｓｄ４との間に、第４素子Ｑ４の第１半導体領域Ｓａ４の別の一部がある。
第４素子Ｑ４の導電部ＣＰ４から第４素子Ｑ４の第３半導体領域Ｓｃ４への方向は、第４素子Ｑ４の第２方向（例えば、Ｘ４軸方向）に沿う。
第４素子Ｑ４の第１絶縁領域Ｉａ４は、第４ゲートＧ４と、第４素子Ｑ４の半導体部ＳＭ４との間、及び、第４ゲートＧ４と第４エミッタＥ４との間に設けられる。
第４素子Ｑ４の第２絶縁領域Ｉｂ４は、第４素子Ｑ４の導電部ＣＰ４と、第４素子Ｑ４の半導体部ＳＭ４と、の間、及び、第４素子Ｑ４の導電部ＣＰ４と、第４エミッタＥ４と、の間に設けられる。
第４素子Ｑ４の半導体領域Ｓｆ４は、第４素子Ｑ４の第１方向において、第４素子Ｑ４の第４半導体領域Ｓｄ４と、第４素子Ｑ４の第１半導体領域Ｓａ４と、の間に設けられる。第４素子Ｑ４の半導体領域Ｓｆ４は、第１導電形である。
このような構成により、例えば、ＲＣ−ＩＧＢＴの第４素子Ｑ４が得られる。第４素子Ｑ４の構成は、第１素子Ｑ１の構成と実質的に同じで良い。例えば、導電部ＣＰ４は、第４エミッタＥ４と電気的に接続される。接続は、実装基板の導電部材などを介して行われても良い。上記のように、第４素子Ｑ４の第３半導体領域Ｓｃ４の一部は、第１方向（Ｚ４軸方向）において、第４素子Ｑ４の第１半導体領域Ｓａ４と、第４素子Ｑ４の第２半導体領域Ｓｂ４と、の間に設けられる。第４素子Ｑ４の第３半導体領域Ｓｃ４の別の一部は、Ｚ４軸方向において、第４素子Ｑ４の第１半導体領域Ｓａ４と、第４素子Ｑ４の第２半導体領域Ｓｂ４との間にない。第４素子Ｑ４の第３半導体領域Ｓｃ４のこの別の一部の上には、第４素子Ｑ４の第２半導体領域Ｓｂ４が設けられていない。第４素子Ｑ４の第２絶縁領域Ｉｂ４は、第４素子Ｑ４の第３半導体領域Ｓｃ４のこの別の一部、及び、第４素子Ｑ４の導電部ＣＰ４と接する。
図１７（ａ）及び図１７（ｂ）は、第３実施形態に係る制御回路及び電気回路装置における動作を例示する模式図である。
図１７（ａ）は、第１素子Ｑ１及び第４素子Ｑ４に関する制御信号Ｓｉｇ１を例示している。図１７（ｂ）は、第２素子Ｑ２及び第３素子Ｑ３に関する制御信号Ｓｉｇ２を例示している。これらの図の横軸は、時間ｔｍである。縦軸は、制御信号の強度に対応する。
これらの制御信号は、例えば、制御回路７０において生成される。例えば、三角波及び正弦波がコンパレータに入力される。コンパレータの出力が制御信号Ｓｉｇ１となる。例えば、コンパレータの出力の反転（「ＮＯＴ」）が、制御信号Ｓｉｇ２となる。例えば、制御信号Ｓｉｇ１が相対的に大きい期間の長さと、制御信号Ｓｉｇ１が相対的に小さい期間の長さと、が変更される。例えば、制御信号Ｓｉｇ２が相対的に小さい期間の長さと、制御信号Ｓｉｇ２が相対的に大きい期間の長さと、が変更される。これにより、例えば、ＰＷＭ(Pulse Width Modulation）による制御が行われる。例えば、電力装置のインバータ制御などが実施できる。実施形態は、例えば、産業用モータ、風力発電及び電気自動車などの各種の用途に応用できる。
図１７（ａ）及び図１７（ｂ）に例示した制御信号は、第２実施形態に適用しても良い。
（第４実施形態）
第４実施形態は、半導体装置６８に係る。半導体装置６８は、例えば、素子部６０を含む（図１（ａ）参照）。素子部６０は、第１素子Ｑ１を含む。第１素子Ｑ１は、第１抵抗Ｒ１と、第１抵抗Ｒ１よりも低い第２抵抗Ｒ２と、を含む。第１素子Ｑ１は、例えば、図５に関して説明した構成を有する。第１抵抗Ｒ１は、第１ゲートＧ１に電気的に接続され、第２抵抗Ｒ２は、第１ゲートＧ１に電気的に接続される（図１（ａ）参照）。このような構成により、複数の時定数のスイッチングが得られる。損失を抑制できる半導体装置が提供できる。
素子部６０は、第２素子Ｑ２をさらに含んでも良い。この場合、素子部６０は、第３抵抗Ｒ３及び第４抵抗Ｒ４をさらに含んでも良い。素子部６０は、第３素子Ｑ３及び第４素子Ｑ４をさらに含んでも良い。この場合、素子部６０は、第５〜第８抵抗Ｒ５〜Ｒ８をさらに含んでも良い。損失を抑制できる半導体装置が提供できる。
実施形態に係る電気回路素子（例えば、電気回路装置１１０、１２０、１２１及び１３０など）は、例えば、第１〜第３実施形態に関して説明した任意の制御回路７０と、上記の任意の素子部６０を含む半導体装置６８と、を含む。損失を抑制できる電気回路装置が提供できる。
上記の第１〜第８抵抗Ｒ１〜Ｒ８の少なくとも１つは、半導体装置６８に含まれても良い。上記の第１〜第８抵抗Ｒ１〜Ｒ８の少なくとも１つは、制御回路７０に含まれても良い。上記の複数のスイッチの少なくとも１つは、半導体装置６８または制御制御７０に含まれても良い。
実施形態によれば、損失を抑制できる制御回路、半導体装置及び電気回路装置を提供できる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、制御回路に含まれる制御部及びスイッチなど、並びに、半導体装置に含まれる素子部、素子、半導体部、半導体領域及び絶縁領域などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した制御回路、半導体装置及び電気回路装置を基にして、当業者が適宜設計変更して実施し得る全ての制御回路、半導体装置及び電気回路装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
６０…素子部、 ６５…三相モータ、 ６８…半導体装置、 ７０…制御回路、 ７５…制御部、 ７８…電源、 １１０、１２０、１２１、１３０…電気回路装置、 Ｃ１〜Ｃ４…第１〜第４コレクタ、 ＣＣ…キャリア濃度、 ＣＰ１〜ＣＰ４…導電部、 ＤＭ…ダイオードモード、 Ｅ１〜Ｅ４…第１〜第４エミッタ、 Ｇ１〜Ｇ４…第１〜第４ゲート、 Ｉ１〜Ｉ４…第１〜第４電流、 ＩＬＥ…電流、 ＩＭ…ＩＧＢＴモード、 Ｉａ１〜Ｉａ４…第１絶縁領域、 Ｉｂ１〜Ｉｂ４…第２絶縁領域、 Ｌ１、Ｌ２…第１、第２端部、 ＬＥ…負荷、 ＯＰ１〜ＯＰ４…第１〜第４動作、 ＰＰ１、ＰＰ２…第１、第２極性動作、 Ｑ１〜Ｑ４…第１〜第４素子、 Ｑ１Ａ、Ｑ１Ｂ…第１素子、 Ｑ２Ａ、Ｑ２Ｂ…第２素子、 Ｒ１〜Ｒ８…第１〜第８抵抗、 Ｓ１〜Ｓ４…第１〜第４スイッチ、 ＳＭ１〜ＳＭ４…半導体部、 Ｓａ１〜Ｓａ４…第１半導体領域、 Ｓｂ１〜Ｓｂ４…第２半導体領域、 Ｓｃ１〜Ｓｃ４…第３半導体領域、 Ｓｄ１〜Ｓｄ４…第４半導体領域、 Ｓｆ１〜Ｓｆ４…半導体領域、 Ｓｉｇ１、Ｓｉｇ２…制御信号、 Ｔ２４、Ｔ３１…移行タイミング、 ＶＧ１〜ＶＧ４…第１〜第４ゲート電圧、 ＶＧＥ…電位、 Ｖｃｃ、Ｖｄｄ、Ｖｓｓ…電圧、 ｃｐ１〜ｃｐ４…第１〜第４経路、 ｐ１〜ｐ４…第１部分領域、 ｑ１〜ｑ４…第２部分領域、 ｔｄ…期間、 ｔｍ…時間
第１素子Ｑ１は、第１ゲートＧ１、第１コレクタＣ１及び第１エミッタＥ１を含む。第１素子Ｑ１は、例えば、ＲＣ−ＩＧＢＴ（Reverse-conducting insulated gate bipolar transistor）である。第１素子Ｑ１の構造の例については、後述する。
図８（ａ）及び図８（ｂ）に示すように、第１動作ＯＰ１における第１素子Ｑ１のスイッチングの第１時定数は、第２動作ＯＰ２における第１素子Ｑ１のスイッチングの第２時定数とは異なる。第２時定数（ダイオードモードＤＭのときの時定数）は、第１時定数（ＩＧＢＴモードＩＭのときの時定数）よりも短い。
図８（ａ）及び図８（ｂ）に示すように、第３動作ＯＰ３における第２素子Ｑ２のスイッチングの第３時定数は、第４動作ＯＰ４における第２素子Ｑ２のスイッチングの第４時定数とは異なる。第３時定数（ダイオードモードＤＭのときの時定数）は、第４時定数（ＩＧＢＴモードＩＭのときの時定数）よりも短い。
第２素子Ｑ２の第１方向において、第２ゲートＧ２と、第２素子Ｑ２の第４半導体領域Ｓｄ２と、の間に、第２素子Ｑ２の第１半導体領域Ｓａ２の一部がある。
このような動作において、以下に説明するように、スイッチングの時定数が互いに異なる。
図１３（ａ）及び図１３（ｂ）に示すように、第１動作ＯＰ１における第１素子Ｑ１のスイッチングの時定数（第１時定数）は、第２動作ＯＰ２における第１素子Ｑ１のスイッチングの時定数（第２時定数）とは異なる。例えば、第２時定数は、第１時定数よりも短い。
第３素子Ｑ３の第１方向において、第３ゲートＧ３と、第３素子Ｑ３の第４半導体領域Ｓｄ３と、の間に、第３素子Ｑ３の第１半導体領域Ｓａ３の一部がある。
第３ゲートＧ３から第３素子Ｑ３の第３半導体領域Ｓｃ３への方向は、第３素子Ｑ３の第１方向と交差する第２方向（例えばＸ３軸方向）に沿う。
第４素子Ｑ４の第１方向において、第４ゲートＧ４と、第４素子Ｑ４の第４半導体領域Ｓｄ４と、の間に、第４素子Ｑ４の第１半導体領域Ｓａ４の一部がある。
第４ゲートＧ４から第４素子Ｑ４の第３半導体領域Ｓｃ４への方向は、第４素子Ｑ４の第１方向と交差する第２方向（例えば、Ｘ４軸方向）に沿う。

Claims (20)

  1. 第１ゲート、第１コレクタ及び第１エミッタを含む第１素子を含む素子部と接続される制御回路であって、
    前記制御回路は、第１動作及び第２動作を実施し、
    前記第１動作の少なくとも一部において、前記制御回路は、前記第１コレクタから前記第１エミッタへ第１電流を流させ、
    前記第２動作の少なくとも一部において、前記制御回路は、前記第１エミッタから前記第１コレクタへ第２電流を流させ、
    前記第１動作における前記第１素子のスイッチングの第１時定数は、前記第２動作における前記第１素子のスイッチングの第２時定数とは異なる、制御回路。
  2. 前記第２時定数は、前記第１時定数よりも短い、請求項１記載の制御回路。
  3. 前記第１素子は、ＲＣ−ＩＧＢＴである、請求項１または２に記載の制御回路。
  4. 前記第１素子は、
    半導体部と、
    導電部と、
    第１絶縁領域と、
    第２絶縁領域と、
    を含み、
    前記半導体部は、
    前記第１コレクタから前記第１エミッタへの第１方向において前記第１コレクタと前記第１エミッタとの間に設けられた第１導電形の第１半導体領域と、
    前記第１エミッタと電気的に接続された前記第１導電形の第２半導体領域と、
    第２導電形の第３半導体領域であって、前記第３半導体領域の一部は、前記第１方向において前記第１半導体領域と前記第２半導体領域との間に設けられた、前記第３半導体領域と、
    前記第１半導体領域と前記第１コレクタとの間に設けられた第４半導体領域であって、前記第４半導体領域は、前記第１導電形の複数の第１部分領域と前記第２導電形の複数の第２部分領域とを含み、前記複数の第１部分領域及び前記複数の第２部分領域は、前記第１方向と交差する方向において交互に設けられた、前記第４半導体領域と、
    を含み、
    前記第１方向において、前記第１ゲートと前記第４半導体領域との間に、前記第１半導体領域の一部があり、
    前記第１ゲートから前記第３半導体領域への方向は、前記第１方向と交差する第２方向に沿い、
    前記第１方向において、前記導電部と前記第４半導体領域との間に、前記第１半導体領域の別の一部があり、
    前記導電部から前記第３半導体領域への方向は、前記第２方向に沿い、
    前記第１絶縁領域は、前記第１ゲートと前記半導体部との間、及び、前記第１ゲートと前記第１エミッタとの間に設けられ、
    前記第２絶縁領域は、前記導電部と前記半導体部との間、及び、前記導電部と前記第１エミッタとの間に設けられた、請求項１〜３のいずれか１つに記載の制御回路。
  5. 前記素子部は、
    前記第１ゲートと電気的に接続される第１抵抗と、
    前記第１ゲートと電気的に接続され前記第１抵抗よりも低い第２抵抗と、
    をさらに含み、
    前記第１動作において、前記制御回路は、前記第１抵抗を介して前記第１ゲートと電気的に接続され、
    前記第２動作において、前記制御回路は、前記第２抵抗を介して前記第１ゲートと電気的に接続される、請求項１〜４のいずれか１つに記載の制御回路。
  6. 前記制御回路は、
    制御部と、
    前記制御部と前記第１抵抗との間の経路に設けられた第１スイッチと、
    前記制御部と前記第２抵抗との間の経路に設けられた第２スイッチと、
    を含む、請求項５記載の制御回路。
  7. 前記素子部は、第２ゲート、第２コレクタ及び第２エミッタを含む第２素子をさらに含み、
    前記第１エミッタは、前記第２コレクタと電気的に接続され、
    前記第１動作及び前記第２動作において、前記制御回路は、前記第２素子をオフ状態にする、請求項１〜３のいずれか１つに記載の制御回路。
  8. 前記第２素子は、ＲＣ−ＩＧＢＴである、請求項７記載の制御回路。
  9. 前記第２素子は、
    前記第２素子の半導体部と、
    前記第２素子の導電部と、
    前記第２素子の第１絶縁領域と、
    前記第２素子の第２絶縁領域と、
    を含み、
    前記第２素子の前記半導体部は、
    前記第２コレクタから前記第２エミッタへの前記第２素子における第１方向において前記第２コレクタと前記第２エミッタとの間に設けられた第１導電形の前記第２素子の第１半導体領域と、
    前記第２エミッタと電気的に接続された前記第１導電形の前記第２素子の第２半導体領域と、
    前記第２素子の第２導電形の第３半導体領域であって、前記第２素子の前記第３半導体領域の一部は、前記第２素子の前記第１方向において前記第２素子の前記第１半導体領域と前記第２素子の前記第２半導体領域との間に設けられた、前記第２素子の前記第３半導体領域と、
    前記第２素子の前記第１半導体領域と前記第２コレクタとの間に設けられた前記第２素子の第４半導体領域であって、前記第２素子の前記第４半導体領域は、前記第１導電形の複数の、前記第２素子の第１部分領域と、前記第２導電形の複数の、前記第２素子の第２部分領域と、を含み、前記複数の、前記第２素子の前記第１部分領域、及び、前記複数の、前記第２素子の前記第２部分領域は、前記第２素子の前記第１方向と交差する方向において交互に設けられた、前記第２素子の前記第４半導体領域と、
    を含み、
    前記第２素子の前記第１方向において、前記第２ゲートと前記第２素子の前記第４半導体領域との間に、前記第２素子の前記第１半導体領域の一部があり、
    前記第２ゲートから前記第２素子の前記第３半導体領域への方向は、前記第２素子の前記第１方向と交差する前記第２素子の第２方向に沿い、
    前記第２素子の前記第１方向において、前記第２素子の前記導電部と前記第２素子の前記第４半導体領域との間に、前記第２素子の前記第１半導体領域の別の一部があり、
    前記第２素子の前記導電部から前記第２素子の前記第３半導体領域への方向は、前記第２素子の前記第２方向に沿い、
    前記第２素子の前記第１絶縁領域は、前記第２ゲートと前記第２素子の前記半導体部との間、及び、前記第２ゲートと前記第２エミッタとの間に設けられ、
    前記第２素子の前記第２絶縁領域は、前記第２素子の前記導電部と前記第２素子の前記半導体部との間、及び、前記第２素子の前記導電部と前記第２エミッタとの間に設けられた、請求項７〜８のいずれか１つに記載の制御回路。
  10. 前記制御回路は、第３動作及び第４動作をさらに実施し、
    前記第３動作の少なくとも一部において、前記制御回路は、前記第２エミッタから前記第２コレクタへ第３電流を流させ、
    前記第４動作の少なくとも一部において、前記制御回路は、前記第２コレクタから前記第２エミッタへ第４電流を流させ、
    前記第３動作における前記第２素子のスイッチングの第３時定数は、前記第４動作における前記第２素子のスイッチングの第４時定数よりも短い、請求項７〜９のいずれか１つに記載の制御回路。
  11. 前記素子部は、
    前記第１ゲートに電気的に接続される第１抵抗と、
    前記第１ゲートに電気的に接続され前記第１抵抗よりも低い第２抵抗と、
    前記第２ゲートに電気的に接続される第３抵抗と、
    前記第２ゲートに電気的に接続され前記第３抵抗よりも低い第４抵抗と、
    をさらに含み、
    前記第１動作において、前記制御回路は、前記第１抵抗を介して前記第１ゲートに接続され、
    前記第２動作において、前記制御回路は、前記第２抵抗を介して前記第１ゲートに接続され、
    前記第３動作において、前記制御回路は、前記第４抵抗を介して前記第２ゲートに接続され、
    前記第４動作において、前記制御回路は、前記第３抵抗を介して前記第２ゲートに接続される、請求項１０記載の制御回路。
  12. 前記素子部は前記第１素子及び前記第２素子を含む組みを複数含む、請求項７〜１１のいずれか１つに記載の制御回路。
  13. 前記素子部は、
    第２ゲート、第２コレクタ及び第２エミッタを含む第２素子と、
    第３ゲート、第３コレクタ及び第３エミッタを含む第３素子と、
    第４ゲート、第４コレクタ及び第４エミッタを含む第４素子と、
    をさらに含み、
    前記第１エミッタは、前記第２コレクタと電気的に接続され、
    前記第１コレクタは、前記第３コレクタと電気的に接続され、
    前記第１エミッタは、負荷の第１端部とさらに電気的に接続され、
    前記第３エミッタは、前記負荷の第２端部及び前記第４コレクタと電気的に接続され、
    前記第２エミッタは、前記第４エミッタと電気的に接続され、
    前記制御回路は、前記第１動作及び第３動作を繰り返す第１極性動作と、前記第２動作及び第４動作を繰り返す第２極性動作と、を少なくとも実施し、
    前記第１動作の少なくとも一部において、前記制御回路は、前記第１コレクタから前記第１エミッタへ、前記第１端部から前記第２端部へ、及び、前記第４コレクタから前記第４エミッタへの第１経路に前記第１電流を流させ、前記第２素子及び前記第３素子をオフ状態とし、

    前記第２動作の少なくとも一部において、前記制御回路は、前記第４エミッタから前記第４コレクタへ、前記第２端部から前記第１端部へ、及び、前記第１エミッタから前記第１コレクタへの第２経路に前記第２電流を流させ、前記第２素子及び前記第３素子をオフ状態とし、
    前記第３動作の少なくとも一部において、前記制御回路は、前記第２エミッタから前記第２コレクタへ、前記第１端部から前記第２端部へ、及び、前記第３エミッタから前記第３コレクタへの第３経路に第３電流を流させ、前記第１素子及び前記第４素子をオフ状態とし、
    前記第４動作の少なくとも一部において、前記制御回路は、前記第３コレクタから前記第３エミッタへ、前記第２端部から前記第１端部へ、及び、前記第２コレクタから前記第２エミッタへの第４経路に第４電流を流させ、前記第１素子及び第４素子をオフ状態とし、
    前記第４動作における前記第２素子のスイッチングの第３時定数は、前記第３動作における前記第２素子のスイッチングの第４時定数とは異なり、
    前記第４動作における前記第３素子のスイッチングの第５時定数は、前記第３動作における前記第３素子のスイッチングの第６時定数とは異なり、
    前記第１動作における前記第４素子のスイッチングの第７時定数は、前記第２動作における前記第４素子のスイッチングの第８時定数とは異なる、請求項１〜６のいずれか１つに記載の制御回路。
  14. 前記第４時定数は、前記第３時定数よりも短く、
    前記第６時定数は、前記第５時定数よりも短く、
    前記第８時定数は、前記第７時定数よりも短い、請求項１３記載の制御回路。
  15. 前記第２素子、前記第３素子及び前記第４素子は、ＲＣ−ＩＧＢＴである、請求項１３または１４に記載の制御回路。
  16. 前記第２素子は、
    前記第２素子の半導体部と、
    前記第２素子の導電部と、
    前記第２素子の第１絶縁領域と、
    前記第２素子の第２絶縁領域と、
    を含み、
    前記第２素子の前記半導体部は、
    前記第２コレクタから前記第２エミッタへの前記第２素子における第１方向において前記第２コレクタと前記第２エミッタとの間に設けられた第１導電形の前記第２素子の第１半導体領域と、
    前記第２エミッタと電気的に接続された前記第１導電形の前記第２素子の第２半導体領域と、
    前記第２素子の第２導電形の第３半導体領域であって、前記第２素子の前記第３半導体領の一部は、前記第２素子の前記第１方向において前記第２素子の前記第１半導体領域と前記第２素子の前記第２半導体領域との間に設けられた、前記第２素子の前記第３半導体領域と、
    前記第２素子の前記第１半導体領域と前記第２コレクタとの間に設けられた前記第２素子の第４半導体領域であって、前記第２素子の前記第４半導体領域は、前記第１導電形の複数の、前記第２素子の第１部分領域と、前記第２導電形の複数の、前記第２素子の第２部分領域と、を含み、前記複数の、前記第２素子の前記第１部分領域、及び、前記複数の、前記第２素子の前記第２部分領域は、前記第２素子の前記第１方向と交差する方向において交互に設けられた、前記第２素子の前記第４半導体領域と、
    を含み、
    前記第２素子の前記第１方向において、前記第２ゲートと前記第２素子の前記第４半導体領域との間に、前記第２素子の前記第１半導体領域の一部があり、
    前記第２ゲートから前記第２素子の前記第３半導体領域への方向は、前記第２素子の前記第１方向と交差する前記第２素子の第２方向に沿い、
    前記第２素子の前記第１方向において、前記第２素子の前記導電部と前記第２素子の前記第４半導体領域との間に、前記第２素子の前記第１半導体領域の別の一部があり、
    前記第２素子の前記導電部から前記第２素子の前記第３半導体領域への方向は、前記第２素子の前記第２方向に沿い、
    前記第２素子の前記第１絶縁領域は、前記第２ゲートと前記第２素子の前記半導体部との間、及び、前記第２ゲートと前記第２エミッタとの間に設けられ、
    前記第２素子の前記第２絶縁領域は、前記第２素子の前記導電部と前記第２素子の前記半導体部との間、及び、前記第２素子の前記導電部と前記第２エミッタとの間に設けられ、
    前記第３素子は、
    前記第３素子の半導体部と、
    前記第３素子の導電部と、
    前記第３素子の第１絶縁領域と、
    前記第３素子の第２絶縁領域と、
    を含み、
    前記第３素子の前記半導体部は、
    前記第３コレクタから前記第３エミッタへの前記第３素子における第１方向において前記第３コレクタと前記第３エミッタとの間に設けられた第１導電形の前記第３素子の第１半導体領域と、
    前記第３エミッタと電気的に接続された前記第１導電形の前記第３素子の第２半導体領域と、
    前記第３素子の第２導電形の第３半導体領域であって、前記第３素子の前記第３半導体領の一部は、前記第３素子の前記第１方向において前記第３素子の前記第１半導体領域と前記第３素子の前記第２半導体領域との間に設けられた、前記第３素子の前記第３半導体領域と、
    前記第３素子の前記第１半導体領域と前記第３コレクタとの間に設けられた前記第３素子の第４半導体領域であって、前記第３素子の前記第４半導体領域は、前記第１導電形の複数の、前記第３素子の第１部分領域と、前記第２導電形の複数の、前記第３素子の第２部分領域と、を含み、前記複数の、前記第３素子の前記第１部分領域、及び、前記複数の、前記第３素子の前記第２部分領域は、前記第３素子の前記第１方向と交差する方向において交互に設けられた、前記第３素子の前記第４半導体領域と、
    を含み、
    前記第３素子の前記第１方向において、前記第３ゲートと前記第３素子の前記第４半導体領域との間に、前記第３素子の前記第１半導体領域の一部があり、
    前記第３ゲートから前記第３素子の前記第３半導体領域への方向は、前記第３素子の前記第１方向と交差する前記第３素子の第２方向に沿い、
    前記第３素子の前記第１方向において、前記第３素子の前記導電部と前記第３素子の前記第４半導体領域との間に、前記第３素子の前記第１半導体領域の別の一部があり、
    前記第３素子の前記導電部から前記第３素子の前記第３半導体領域への方向は、前記第３素子の前記第２方向に沿い、
    前記第３素子の前記第１絶縁領域は、前記第３ゲートと前記第３素子の前記半導体部との間、及び、前記第３ゲートと前記第３エミッタとの間に設けられ、
    前記第３素子の前記第２絶縁領域は、前記第３素子の前記導電部と前記第３素子の前記半導体部との間、及び、前記第３素子の前記導電部と前記第３エミッタとの間に設けられ、
    前記第４素子は、
    前記第４素子の半導体部と、
    前記第４素子の導電部と、
    前記第４素子の第１絶縁領域と、
    前記第４素子の第２絶縁領域と、
    を含み、
    前記第４素子の前記半導体部は、
    前記第４コレクタから前記第４エミッタへの前記第４素子における第１方向において前記第４コレクタと前記第４エミッタとの間に設けられた第１導電形の前記第４素子の第１半導体領域と、
    前記第４エミッタと電気的に接続された前記第１導電形の前記第４素子の第２半導体領域と、
    前記第４素子の第２導電形の第３半導体領域であって、前記第４素子の前記第３半導体領の一部は、前記第４素子の前記第１方向において前記第４素子の前記第１半導体領域と前記第４素子の前記第２半導体領域との間に設けられた、前記第４素子の前記第３半導体領域と、
    前記第４素子の前記第１半導体領域と前記第４コレクタとの間に設けられた前記第４素子の第４半導体領域であって、前記第４素子の前記第４半導体領域は、前記第１導電形の複数の、前記第４素子の第１部分領域と、前記第２導電形の複数の、前記第４素子の第２部分領域と、を含み、前記複数の、前記第４素子の前記第１部分領域、及び、前記複数の、前記第４素子の前記第２部分領域は、前記第４素子の前記第１方向と交差する方向において交互に設けられた、前記第４素子の前記第４半導体領域と、
    を含み、
    前記第４素子の前記第１方向において、前記第４ゲートと前記第４素子の前記第４半導体領域との間に、前記第４素子の前記第１半導体領域の一部があり、
    前記第４ゲートから前記第４素子の前記第３半導体領域への方向は、前記第４素子の前記第１方向と交差する前記第４素子の第２方向に沿い、
    前記第４素子の前記第１方向において、前記第４素子の前記導電部と前記第４素子の前記第４半導体領域との間に、前記第４素子の前記第１半導体領域の別の一部があり、
    前記第４素子の前記導電部から前記第４素子の前記第３半導体領域への方向は、前記第４素子の前記第２方向に沿い、
    前記第４素子の前記第１絶縁領域は、前記第４ゲートと前記第４素子の前記半導体部との間、及び、前記第４ゲートと前記第４エミッタとの間に設けられ、
    前記第４素子の前記第２絶縁領域は、前記第４素子の前記導電部と前記第４素子の前記半導体部との間、及び、前記第４素子の前記導電部と前記第４エミッタとの間に設けられた、請求項１３〜１５のいずれか１つに記載の制御回路。
  17. 前記素子部は、
    前記第１ゲートに電気的に接続される第１抵抗と、
    前記第１ゲートに電気的に接続され前記第１抵抗よりも低い第２抵抗と、
    前記第２ゲートに電気的に接続される第３抵抗と、
    前記第２ゲートに電気的に接続され前記第３抵抗よりも低い第４抵抗と、
    前記第３ゲートに電気的に接続される第５抵抗と、
    前記第３ゲートに電気的に接続され前記第５抵抗よりも低い第６抵抗と、
    前記第４ゲートに電気的に接続される第７抵抗と、
    前記第４ゲートに電気的に接続され前記第７抵抗よりも低い第８抵抗と、
    をさらに含み、
    前記第１動作において、前記制御回路は、前記第１抵抗を介して前記第１ゲートに電気的に接続され、前記第７抵抗を介して前記第４ゲートに電気的に接続され、
    前記第２動作において、前記制御回路は、前記第２抵抗を介して前記第１ゲートに電気的に接続され、前記第８抵抗を介して前記第４ゲートに電気的に接続され、
    前記第３動作において、前記制御回路は、前記第４抵抗を介して前記第２ゲートに電気的に接続され、前記第６抵抗を介して前記第３ゲートに電気的に接続され、
    前記第４動作において、前記制御回路は、前記第３抵抗を介して前記第２ゲートに電気的に接続され、前記第５抵抗を介して前記第３ゲートに電気的に接続される、請求項１３〜１６のいずれか１つに記載の制御回路。
  18. 第１素子と、
    第１抵抗と、
    前記第１抵抗よりも低い第２抵抗と、
    を含む素子部を備え、
    前記第１素子は、
    第１ゲートと、
    第１コレクタと、
    第１エミッタと、
    半導体部と、
    導電部と、
    第１絶縁領域と、
    第２絶縁領域と、
    を含み、
    前記半導体部は、
    前記第１コレクタから前記第１エミッタへの第１方向において前記第１コレクタと前記第１エミッタとの間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第１エミッタとの間に設けられ前記第１エミッタと電気的に接続された前記第１導電形の第２半導体領域と、
    前記第１方向において前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、
    前記第１半導体領域と前記第１コレクタとの間に設けられた第４半導体領域であって、前記第４半導体領域は、前記第１導電形の複数の第１部分領域と前記第２導電形の複数の第２部分領域とを含み、前記複数の第１部分領域及び前記複数の第２部分領域は、前記第１方向と交差する方向において交互に設けられた、前記第４半導体領域と、
    を含み、
    前記第１ゲートから前記第１半導体領域の一部への方向、及び、前記第１ゲートから前記第３半導体領域への方向は、前記第１方向と交差する第２方向に沿い、
    前記導電部から前記第１半導体領域の一部への方向、及び、前記導電部から前記第３半導体領域への方向は、前記第２方向に沿い、
    前記第１絶縁領域は、前記第１ゲートと前記半導体部との間、及び、前記第１ゲートと前記第１エミッタとの間に設けられ、
    前記第２絶縁領域は、前記導電部と前記半導体部との間、及び、前記導電部と前記第１エミッタとの間に設けられ、
    前記第１抵抗は、前記第１ゲートに電気的に接続され、
    前記第２抵抗は、前記第１ゲートに電気的に接続された、半導体装置。
  19. 請求項１〜１７のいずれか１つに記載の制御回路と、
    前記素子部を含む半導体装置と、
    を備えた電気回路装置。
  20. 前記素子部に電力を供給する電源をさらに備えた、請求項１９記載の電気回路装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593168A (zh) * 2011-01-17 2012-07-18 英飞凌科技奥地利有限公司 半导体器件和逆导igbt
JP2015019370A (ja) * 2013-07-15 2015-01-29 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 逆導通ｉｇｂｔおよびゲートドライバ回路を有する電子回路
JP2016025388A (ja) * 2014-07-16 2016-02-08 トヨタ自動車株式会社 半導体装置
US20160094216A1 (en) * 2014-09-29 2016-03-31 Infineon Technologies Ag Drive Circuit for Reverse-Conducting IGBTs

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3529238B2 (ja) * 1997-03-18 2004-05-24 株式会社エヌ・ティ・ティ・データ 半導体スイッチ
JP2011082764A (ja) 2009-10-06 2011-04-21 Mitsubishi Electric Corp パワーデバイス制御回路およびそれを用いたｉｐｍ
JP2013098336A (ja) 2011-10-31 2013-05-20 Toyota Central R&D Labs Inc ゲート駆動回路
CN103905019B (zh) * 2012-12-31 2017-12-12 比亚迪股份有限公司 一种igbt模块门极驱动电阻等效调节电路
CN105324939B (zh) 2013-04-05 2018-04-24 Abb技术有限公司 Rc-igbt开关脉冲控制
DE102014119543B4 (de) * 2014-12-23 2018-10-11 Infineon Technologies Ag Halbleitervorrichtung mit transistorzellen und anreicherungszellen sowie leistungsmodul

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593168A (zh) * 2011-01-17 2012-07-18 英飞凌科技奥地利有限公司 半导体器件和逆导igbt
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