JP2020109901A - 制御回路、半導体装置及び電気回路装置 - Google Patents

制御回路、半導体装置及び電気回路装置 Download PDF

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竜則 坂野
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Abstract

【課題】損失を抑制できる制御回路、半導体装置及び電気回路装置を提供する。【解決手段】実施形態によれば、制御回路は、ＲＣ−ＩＧＢＴの第１素子を含む素子部と接続される。第１素子は、第１ゲート、第１他ゲート、第１コレクタ及び第１エミッタを含む。制御部は、第１動作及び第２動作を実施する。第１動作の少なくとも一部において、制御回路は、第１コレクタから第２エミッタへ第１電流を流させる。第２動作の少なくとも一部において、制御回路は、第１エミッタから第１コレクタへ第２電流を流させる。制御回路は、第２動作において、第１パルスを第１ゲートに供給し、第１他パルスを第１他ゲートに供給する。第１パルスは、第１開始時刻及び第１終了時刻を有する。第１他パルスは、第１開始時刻とは異なる第１他開始時刻、及び、第１終了時刻とは異なる第１他終了時刻の少なくともいずれかを有する。【選択図】図１

Description

本発明の実施形態は、制御回路、半導体装置及び電気回路装置に関する。
例えば、ＩＧＢＴ（insulated gate bipolar transistor）などの半導体装置が電力変換回路などに用いられている。半導体装置における損失を抑制できる制御回路及び電気回路が望まれる。
特開２０１７−１３５２５５号公報
本発明の実施形態は、損失を抑制できる制御回路、半導体装置及び電気回路装置を提供する。
本発明の実施形態によれば、制御回路は、ＲＣ−ＩＧＢＴの第１素子を含む素子部と接続される。前記第１素子は、第１ゲート、第１他ゲート、第１コレクタ及び第１エミッタを含む。前記制御部は、第１動作及び第２動作を実施する。前記第１動作の少なくとも一部において、前記制御回路は、前記第１コレクタから前記第２エミッタへ第１電流を流させる。前記第２動作の少なくとも一部において、前記制御回路は、前記第１エミッタから前記第１コレクタへ第２電流を流させる。前記制御回路は、前記第２動作において、第１パルスを前記第１ゲートに供給し、第１他パルスを前記第１他ゲートに供給する。前記第１パルスは、第１開始時刻及び第１終了時刻を有する。前記第１他パルスは、前記第１開始時刻とは異なる第１他開始時刻、及び、前記第１終了時刻とは異なる第１他終了時刻の少なくともいずれかを有する。
図１（ａ）及び図１（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図２（ａ）〜図２（ｄ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図３（ａ）及び図３（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図５（ａ）及び図５（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図６（ａ）及び図６（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図７は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図８（ａ）〜図８（ｄ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図９（ａ）〜図９（ｄ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図１０（ａ）及び図１０（ｂ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。 図１１は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図１２は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図１３（ａ）〜図１３（ｄ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図１４（ａ）〜図１４（ｄ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。 図１５（ａ）〜図１５（ｃ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置における動作を例示する模式図である。 図１６は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１７は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１８（ａ）及び図１８（ｂ）は、第３実施形態に係る制御回路及び電気回路装置における動作を例示する模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）及び図１（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置１１０は、半導体装置６８及び制御回路７０を含む。電気回路装置１１０は、電源７８をさらに含んでも良い。
半導体装置６８は、素子部６０を含む。素子部６０は、第１素子Ｑ１を含む。電源７８は、例えば、素子部６０に電力を供給する。
第１素子Ｑ１は、第１ゲートＧ１、第１他ゲートＤ１、第１コレクタＣ１及び第１エミッタＥ１を含む。第１素子Ｑ１は、例えば、ＲＣ−ＩＧＢＴ（Reverse-conducting insulated gate bipolar transistor）である。第１素子Ｑ１の構造の例は、後述する。
例えば、電気回路装置１１０の半導体装置６８に、負荷ＬＥが接続される。例えば、負荷ＬＥの第１端部Ｌ１が、第１エミッタＥ１と電気的に接続される。例えば、負荷ＬＥの第２端部Ｌ２と、第１コレクタＣ１と、が電源７８と接続される。電源７８は、例えば、第２端部Ｌ２と第１コレクタＣ１との間に、電圧Ｖｄｄを印加する。
例えば、第１素子Ｑ１は、第１ゲート端子ＴＧ１及び第１他ゲート端子ＴＤ１を含む。第１ゲート端子ＴＧ１は、第１ゲートＧ１と電気的に接続される。第１他ゲート端子ＴＤ１は、第１他ゲートＤ１と電気的に接続される。
制御回路７０は、素子部６０（例えば、第１素子Ｑ１）と接続される。制御回路７０は、例えば、第１ゲートＧ１及び第１他ゲートＤ１の電位を制御する。これにより、第１素子Ｑ１は、スイッチング動作を行う。
この例では、制御回路７０の制御部７５は、第１ゲート端子ＴＧ１を介して第１ゲートＧ１と電気的に接続される。一方、この例では、第１スイッチＳ１が設けられている。第１スイッチＳ１は、制御回路７０の制御部７５と、第１他ゲート端子ＴＤ１と、の間の接続を切り替える。
制御回路７０は、第１動作ＯＰ１及び第２動作ＯＰ２を実施する。図１（ａ）は、第１動作ＯＰ１に対応する。図１（ｂ）は、第２動作ＯＰ２に対応する。
例えば、図１（ａ）に示すように、第１動作ＯＰ１において、第１スイッチＳ１の動作により、第１他ゲート端子ＴＤ１（第１他ゲートＤ１）は、第１エミッタＥ１と電気的に接続される。例えば、第２動作ＯＰ２において、第１スイッチＳ１の動作により、制御回路７０の制御部７５は、第１他ゲート端子ＴＤ１（第１他ゲートＤ１）と電気的に接続される。第１スイッチＳ１は、制御回路７０に含まれても良い。第１スイッチＳ１は、素子部６０に含まれても良い。
以下、制御回路７０の動作の例について説明する。制御回路７０の動作は、電気回路装置１１０における動作に対応する。以下の例では、第１動作ＯＰ１及び第２動作ＯＰ２に加えて、第３動作ＯＰ３及び第４動作ＯＰ４が行われる。
図２（ａ）〜図２（ｄ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。
図２（ａ）〜図２（ｄ）は、第１動作ＯＰ１、第３動作ＯＰ３、第４動作ＯＰ４及び第２動作ＯＰ２にそれぞれ対応する。これらの図では、制御回路７０及びスイッチなどは省略されている。
図２（ａ）に示すように、第１動作ＯＰ１の少なくとも一部において、制御回路７０は、第１コレクタＣ１から第１エミッタＥ１へ第１電流Ｉ１を流させる。第１電流Ｉ１は、負荷ＬＥの第１端部Ｌ１から第２端部Ｌ２に向けて流れる。
図２（ｄ）に示すように、第２動作ＯＰ２の少なくとも一部において、制御回路７０は、第１エミッタＥ１から第１コレクタＣ１へ第２電流Ｉ２を流させる。第２電流Ｉ２は、負荷ＬＥの第２端部Ｌ２から第１端部Ｌ１に向けて流れる。
図２（ｂ）及び図２（ｃ）に示すように、この例においては、第３動作ＯＰ３及び第４動作ＯＰ４において、制御回路７０は、第１素子Ｑ１をオフ状態とする。
例えば、制御回路７０は、第１動作ＯＰ１及び第３動作ＯＰ３を含む第１極性動作と、第４動作ＯＰ４及び第２動作ＯＰ２を含む第２極性動作と、を行っても良い。
第１動作ＯＰ１において、第１素子Ｑ１は、ＩＧＢＴモードＩＭである。第２動作ＯＰ２において、第１素子Ｑ１は、例えば、ダイオードモードＤＭである。
実施形態においては、第１動作ＯＰ１において、第１エミッタＥ１から第１コレクタＣ１へ第２電流Ｉ２が流れるダイオードモードＤＭにおいて、第１ゲートＧ１の電位と、第１他ゲートＤ１の電位と、を互いに独立して制御する。
図３（ａ）及び図３（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。
これらの図の横軸は、時間ｔｍに対応する。これらの図の縦軸は、第１ゲートＧ１の電圧（第１ゲート電圧ＶＧ１）、または、第１他ゲートＤ１の電圧（第１他ゲート電圧ＶＤ１）である。
図３（ａ）に示すように、例えば、第１極性動作ＰＰ１において、第１動作ＯＰ１及び第３動作ＯＰ３が交互に繰り返し実施される。第１動作ＯＰ１においては、第１素子Ｑ１は、ＩＧＢＴモードＩＭである。第１動作ＯＰ１において、第１ゲート電圧ＶＧ１は高電圧である。第３動作ＯＰ３において、第１ゲート電圧ＶＧ１は、低電圧である。低電圧は、高電圧よりも低い。高電圧は、例えば＋１５Ｖである。低電圧は、例えば、−１５Ｖである。第３動作ＯＰ３においては、第１素子Ｑ１は、オフ状態である。
一方、既に説明したように、第１動作ＯＰ１において、第１他ゲート電圧ＶＤ１は、例えば、第１エミッタＥ１に電気的に接続される。第３動作ＯＰ３において、第１他ゲート電圧ＶＤ１は、例えば、第１エミッタＥ１に電気的に接続されても良い。第１動作ＯＰ１及び第３動作ＯＰ３において、第１他ゲート電圧ＶＤ１は、例えば、グランド電位である。
図３（ｂ）に示すように、例えば、第２極性動作ＰＰ２においては、第２動作ＯＰ２及び第４動作ＯＰ４が交互に繰り返し実施される。第２動作ＯＰ２においては、第１素子Ｑ１は、ダイオードモードＤＭである。第４動作ＯＰ４においては、第１素子Ｑ１は、オフ状態である。オフ状態において、第１ゲート電圧ＶＧ１及び第１他ゲート電圧ＶＤ１は、低電圧（例えば−１５Ｖ）である。
ダイオードモードＤＭの第２動作ＯＰ２において、第１ゲート電圧ＶＧ１及び第１他ゲート電圧ＶＤ１のそれぞれに、パルス（例えば、例えば＋１５Ｖなどの高電圧）が印加される。これにより、例えば、電子の引き抜きが行われる。
実施形態においては、ダイオードモードＤＭの第２動作ＯＰ２において、第１ゲート電圧ＶＧ１及び第１他ゲート電圧ＶＤ１のそれぞれに、独立したパルスが供給される。パルスの高さは、例えば、高電圧（例えば＋１５Ｖ）である。これらのパルスは、互いに独立した開始時刻及び終了時刻を有する。
このように、制御回路７０は、第２動作ＯＰ２において、第１パルスＧＰ１を第１ゲートＧ１に供給し、第１他パルスＤＰ１を第１他ゲートＤ１に供給する。第１パルスＧＰ１は、第１開始時刻ｓｇ１及び第１終了時刻ｅｇ１を有する。第１他パルスＤＰ１は、第１開始時刻ｓｇ１とは異なる第１他開始時刻ｓｄ１、及び、第１終了時刻ｅｇ１とは異なる第１他終了時刻ｅｄ１の少なくともいずれかを有する。
これにより、以下に説明するように、損失を抑制できる制御回路、半導体装置及び電気回路装置が提供できる。
第１動作ＯＰ１及び第２動作ＯＰ２の両方において、第１他ゲートＤ１を第１エミッタＥ１と電気的に接続する参考例が考えられる。第１動作ＯＰ１においては、第１ゲートＧ１がゲートとして動作し、第１他ゲートＤ１は、ゲートとして動作しない。このため、ゲート容量は小さく維持でき、その結果、速いスイッチング速度が得られる。この場合、第２動作ＯＰ２においては、チャネル数が少ないため、損失低減量は少ない。
この参考例において、第１他ゲートＤ１の数を増やすと、チャネル数が増えるので、第２動作ＯＰ２における損失低減量を多くすることができる。しかしながら、ゲート容量が大きくなり、その結果、スイッチング速度が遅くなる。
実施形態においては、第１動作ＯＰ１においては、第１他ゲートＤ１は、第１エミッタＥ１と電気的に接続され、ゲートして動作しない。このため、ゲート容量は低く維持できる。そして、第２動作ＯＰ２において、第１ゲートＧ１及び第１他ゲートＤ１にゲートパルスを印加することで、チャネル数が増える。これにより、損失低減量を多くすることができる。
さらに、実施形態においては、第１ゲートＧ１及び第１他ゲートＤ１に、互いに独立した別のパルス（第１パルスＧＰ１及び第１他パルスＤＰ１）が印加される。これにより、その素子に適合した高い効率で、損失を低減できる。
ゲートパルスの終了時刻（図３（ｂ）の例では第１終了時刻ｅｇ１）から、第２動作ＯＰ２から第４動作ＯＰ４への移行時刻Ｔ２４までの期間をデッド期間ｔｄとする。一般に、デッド期間ｔｄは短いことが好ましい。これにより、損失をより効果的に低減できる。例えば、第２動作ＯＰ２において、第１ゲートＧ１及び第１他ゲートＤ１の両方に同じゲートパルスが印加される場合において、デッド期間ｔｄを過度に短くすると、短絡が生じ易くなり、例えば、素子が破壊する場合がある。
第１ゲートＧ１及び第１他ゲートＤ１に、互いに独立した別のパルスが印加され、例えば、第１他終了時刻ｅｄ１が第１終了時刻ｅｇ１と異なるなることで、短絡が抑制し易くなる。素子の破壊を抑制し易くなる。
例えば、第１他開始時刻ｓｄ１が第１開始時刻ｓｇ１と異なることで、スイッチング速度が速いゲート（例えば第１ゲートＧ１）から先に電子の引き抜きが開始される。そして、スイッチング速度が遅いゲート（例えば第１他ゲートＤ１）から追加して電子の引き抜きが行われる。このような動作により、電子の引き抜きが速く開始され、さらに、電子の引き抜きの量が増える。これにより、より効率よく損失を低減できる。実施形態によれば、損失を抑制できる制御回路、半導体装置及び電気回路装置が提供できる。
この例では、第１他開始時刻ｓｄ１は、第１開始時刻ｓｇ１よりも前である。第１他終了時刻ｅｄ１は、第１終了時刻ｅｇ１よりも前である。後述するように、これらの前後関係は、第１素子Ｑ１の特性、及び、動作条件などにより、変更して良い。
実施形態において、第１ゲートＧ１及び第１他ゲートＤ１の少なくともいずれかは、複数設けられても良い。第１ゲートＧ１の数は、第１他ゲートＤ１の数とは異なっても良い。
例えば、第１ゲートＧ１の数は、第１他ゲートＤ２の数よりも小さい。これにより、速いスイッチング速度が得られる。
後述するように、例えば、第１ゲートＧ１の数と、第１他ゲートＤ２の数と、の差に基づいて、第１他開始時刻ｓｄ１と第１開始時刻ｓｇ１との前後関係、及び、第１他終了時刻ｅｄ１と第１終了時刻ｅｇ１との前後関係を定めても良い。
図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図６（ａ）及び図６（ｂ）は、第１実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。
これらの図の横軸は、時間ｔｍに対応する。これらの図の縦軸は、第１ゲートＧ１の電圧（第１ゲート電圧ＶＧ１）、または、第１他ゲートＤ１の電圧（第１他ゲート電圧ＶＤ１）である。図４（ａ）〜図６（ａ）は、第１動作ＯＰ１に対応する。図４（ｂ）〜図６（ｂ）は、第２動作ＯＰ２に対応する。
図４（ｂ）に示す例では、第１他開始時刻ｓｄ１は、第１開始時刻ｓｇ１よりも前であり、第１他終了時刻ｅｄ１は、第１終了時刻ｅｇ１よりも後である。この場合、デッド期間ｔｄは、第１他終了時刻ｅｄ１で決まる。
図５（ｂ）に示す例では、第１他開始時刻ｓｄ１は、第１開始時刻ｓｇ１よりも後であり、第１他終了時刻ｅｄ１は、第１終了時刻ｅｇ１よりも前である。
図６（ｂ）に示す例では、第１他開始時刻ｓｄ１は、第１開始時刻ｓｇ１よりも後であり、第１他終了時刻ｅｄ１は、第１終了時刻ｅｇ１よりも後である。
以下、第１素子Ｑ１の例について説明する。
図７は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図７に示すように、半導体装置６８は、素子部６０を含む。素子部６０は、第１素子Ｑ１を含む。第１素子Ｑ１は、第１ゲートＧ１、第１他ゲートＤ１、第１コレクタＣ１及び第１エミッタＥ１に加えて、半導体部ＳＭ１、第１絶縁領域Ｉａ１及び第２絶縁領域Ｉｂ１を含む。第１素子Ｑ１は第１ゲート端子ＴＧ１及び第１他ゲート端子ＴＤ１を含んでも良い。既に説明したように、第１ゲート端子ＴＧ１は、第１ゲートＧ１と電気的に接続される。第１他ゲート端子ＴＤ１は、第１他ゲートＤ１と電気的に接続される。
半導体部ＳＭ１は、第１半導体領域Ｓａ１、第２半導体領域Ｓｂ１、第３半導体領域Ｓｃ１及び第４半導体領域Ｓｄ１を含む。
第１半導体領域Ｓａ１は、第１コレクタＣ１から第１エミッタＥ１への第１方向において、第１コレクタＣ１と第１エミッタＥ１との間に設けられる。第１半導体領域Ｓａ１は、第１導電形である。
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第２半導体領域Ｓｂ１は、第１エミッタＥ１と電気的に接続される。第２半導体領域Ｓｂ１は、第１導電形である。
第３半導体領域Ｓｃ１は、第１方向（Ｚ軸方向）において、第１半導体領域Ｓａ１と第２半導体領域Ｓｂ１との間に設けられる。第３半導体領域Ｓｃ１は、第２導電形である。
第１導電形は、ｎ形及びｐ形の一方である。第２導電形は、ｎ形及びｐ形の他方である。以下では、第１導電形は、ｎ形とし、第２導電形は、ｐ形とする。
第４半導体領域Ｓｄ１は、第１半導体領域Ｓａ１と第１コレクタＣ１との間に設けられる。第４半導体領域Ｓｄ１は、第１導電形の複数の第１部分領域ｐ１と第２導電形の複数の第２部分領域ｑ１とを含む。複数の第１部分領域ｐ１及び複数の第２部分領域ｑ１は、第１方向と交差する方向において交互に設けられる。第１方向と交差すこの方向は、例えば、Ｘ軸方向である。第１方向と交差するこの方向は、Ｘ−Ｙ平面に沿う任意の方向で良い。
第１方向（Ｚ軸方向）において、第１ゲートＧ１と第４半導体領域Ｓｄ１との間に、第１半導体領域Ｓａ１の一部がある。第１ゲートＧ１から第３半導体領域Ｓｃ１への方向は、第１方向と交差する第２方向（例えばＸ軸方向）に沿う。第１ゲートＧ１の底部から第１半導体領域Ｓａ１の一部への方向は、第２方向（例えばＸ軸方向）に沿う。
第１方向（Ｚ軸方向）おいて、第１他ゲートＤ１と第４半導体領域Ｓｄ１との間に、第１半導体領域Ｓａ１の別の一部がある。第１他ゲートＤ１から第３半導体領域Ｓｃ１への方向は、第２方向（例えばＸ軸方向）に沿う。
第１絶縁領域Ｉａ１は、第１ゲートＧ１と半導体部ＳＭ１との間、及び、第１ゲートＧ１と第１エミッタＥ１との間に設けられる。第１絶縁領域Ｉａ１は、第１ゲートＧ１と半導体部ＳＭ１とを互いに絶縁する。第１絶縁領域Ｉａ１は、第１ゲートＧ１と第１エミッタＥ１とを互いに絶縁する。
第２絶縁領域Ｉｂ１は、第１他ゲートＤ１と半導体部ＳＭ１との間、及び、第１他ゲートＤ１と第１エミッタＥ１との間に設けられる。第２絶縁領域Ｉｂ１は、第１他ゲートＤ１と半導体部ＳＭ１とを互いに絶縁する。第２絶縁領域Ｉｂ１は、第１他ゲートＤ１と第１エミッタＥ１とを互いに絶縁する。
このような構造により、ＲＣ−ＩＧＢＴが得られる。
この例では、半導体部ＳＭ１は、半導体領域Ｓｆ１をさらに含む。
半導体領域Ｓｆ１は、第１方向（Ｚ軸方向）において、第４半導体領域Ｓｄ１と第１半導体領域Ｓａ１との間に設けられる。半導体領域Ｓｆ１は、第１導電形（例えば、ｎ形）である。
１つの例において、複数の第２部分領域ｑ１における第２導電形の不純物濃度は、第３半導体領域Ｓｃ１における第２導電形の不純物濃度よりも高い。複数の第２部分領域ｑ１は、例えば、ｐ＋層であり、第３半導体領域Ｓｃ１は、ｐ層である。
１つの例において、半導体領域Ｓｆ１における不純物濃度は、第１部分領域ｐ１における第１導電形の不純物濃度と、第１半導体領域Ｓａ１における第１導電形の不純物濃度の間である。例えば、第１半導体領域Ｓａ１は、ｎ−層である。第２半導体領域Ｓｂ１は、ｎ＋層である。第１部分領域ｐ１は、例えば、ｎ＋層である。半導体領域Ｓｆ１は、ｎ層である。
第１半導体領域Ｓａ１は、例えば、ドリフト領域である。第２半導体領域Ｓｂ１は、例えば、ソースコンタクト領域である。第３半導体領域Ｓｃ１は、例えば、ボディ領域である。半導体領域Ｓｆ１は、フィールドストップ領域である。
（第２実施形態）
図８（ａ）〜図８（ｄ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置１２０は、半導体装置６８及び制御回路７０を含む。電気回路装置１２０は、電源７８をさらに含んでも良い。これらの図は、制御回路７０が実施する第１〜第４動作ＯＰ１〜ＯＰ４に対応する。これらの図に示すように、この例では、半導体装置６８に含まれる素子部６０は、第１素子Ｑ１に加えて、第２素子Ｑ２をさらに含む。第２素子Ｑ２は、例えば、ＲＣ−ＩＧＢＴである。
これらの図において、図を見やすくするために、制御回路７０の制御部７５と第１素子Ｑ１との電気的な接続の一部、及び、制御回路７０の制御部７５と第２素子Ｑ２との電気的な接続の一部が、適宜省略されている。
第２素子Ｑ２は、第２ゲートＧ２、第２他ゲートＤ２、第２コレクタＣ２及び第２エミッタＥ２を含む。第１素子Ｑ１の第１エミッタＥ１は、第２コレクタＣ２と電気的に接続される。第１エミッタＥ１は、負荷ＬＥの第１端部Ｌ１及び第２コレクタＣ２と電気的に接続される。第１コレクタＣ１と、負荷の第２端部Ｌ２と、の間に、電圧Ｖｄｄが印加される。第２端部Ｌ２と第２エミッタＥ２との間に、電圧Ｖｓｓが印加される。電圧Ｖｄｄ及び電圧Ｖｓｓは、例えば、電源７８により供給される。
既に説明したように、図８（ａ）に示すように、第１動作ＯＰ１において、第１他ゲートＤ１は、第１スイッチＳ１により、第１エミッタＥ１と電気的に接続される。図８（ｂ）に示すように、第１動作ＯＰ１において、第１他ゲートＤ１は、第１スイッチＳ１により、制御回路７０の制御部７５と電気的に接続される。
第２スイッチＳ２が設けられても良い。第２スイッチＳ２により、第２他ゲートＤ２は、第２エミッタＥ２と電気的に接続された状態（図８（ｃ）参照）、または、制御回路７０（制御部７５）と電気的に接続された状態（図８（ｂ）参照）を有する。第２スイッチＳ２は、制御回路７０に含まれても良い。第２スイッチＳ２は、素子部６０に含まれても良い。
既に説明したように、第３動作ＯＰ３及び第４動作ＯＰ４において、第１素子Ｑ１は、オフ状態である。この例では、図８（ｂ）及び図８（ｃ）に示すように、第３動作ＯＰ３及び第４動作ＯＰ４において、第１他ゲートＤ１は、第１エミッタＥ１と電気的に接続されても良い。
一方、図８（ｃ）に示すように、第４動作ＯＰ４において、第２素子Ｑ２の第２他ゲートＤ２は、第２スイッチＳ２により、第２エミッタＥ２と電気的に接続される。このように、制御回路７０は、第４動作ＯＰ４において、第２他ゲートＤ２を第２エミッタＥ２と電気的に接続する。
図８（ｂ）に示すように、第３動作ＯＰ３において、第２素子Ｑ２の第２他ゲートＤ２は、第２スイッチＳ２により、制御部７５と電気的に接続されている。
第１動作ＯＰ１及び第２動作ＯＰ２において、第２素子Ｑ２は、オフ状態である。この例では、図８（ａ）及び図８（ｄ）に示すように、第１動作ＯＰ１及び第２動作ＯＰ２において、第２他ゲートＤ２は、第２エミッタＥ２と電気的に接続される。
図９（ａ）〜図９（ｄ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
図９（ａ）に示すように、第１動作ＯＰ１において、第１素子Ｑ１はＩＧＢＴモードＩＭである。第２素子Ｑ２は、オフ状態である。制御回路７０は、第１動作ＯＰ１の少なくとも一部において、第１コレクタＣ１から第１エミッタＥ１へ第１電流Ｉ１を流させる。第１電流Ｉ１は、負荷ＬＥの第１端部Ｌ１から第２端部Ｌ２へ流れる。
図９（ｄ）に示すように、第２動作ＯＰ２において、第１素子Ｑ１はダイオードモードＤＭである。第２素子Ｑ２は、オフ状態である。制御回路７０は、第２動作ＯＰ２の少なくとも一部において、第１エミッタＥ１から第１コレクタＣ２へ第２電流Ｉ２を流させる。第２電流Ｉ２は、負荷ＬＥの第２端部Ｌ２から第１端部Ｌ１へ流れる。
図９（ｂ）に示すように、第３動作ＯＰ３において、第２素子Ｑ２はダイオードモードＤＭである。第１素子Ｑ１は、オフ状態である。制御回路７０は、第３動作ＯＰ３の少なくとも一部において、第２エミッタＥ２から第２コレクタＣ２へ第３電流Ｉ３を流させる。第３電流Ｉ３は、負荷ＬＥの第１端部Ｌ１から第２端部Ｌ２へ流れる。
図９（ｃ）に示すように、第４動作ＯＰ４において、第２素子Ｑ２はＩＧＢＴモードＩＭである。第１素子Ｑ１は、オフ状態である。制御回路７０は、第４動作ＯＰ４の少なくとも一部において、第２コレクタＣ２から第２エミッタＥ２へ第４電流Ｉ４を流させる。第４電流Ｉ４は、負荷ＬＥの第２端部Ｌ２から第１端部Ｌ１へ流れる。
以下のように、制御回路７０は、第２素子Ｑ２がダイオードモードＤＭである第３動作ＯＰ３において、第２素子Ｑ２の第２ゲートＧ２及び第２他ゲートＤ２に独立したパルスを印加する。
図１０（ａ）及び図１０（ｂ）は、第２実施形態に係る制御回路、半導体装置及び電気回路装置の動作を例示する模式図である。
これらの図の横軸は、時間ｔｍに対応する。これらの図の縦軸は、第１ゲートＧ１の電圧（第１ゲート電圧ＶＧ１）、第１他ゲートＤ１の電圧（第１他ゲート電圧ＶＤ１）、第２ゲートＧ２の電圧（第２ゲート電圧ＶＧ２）、または、第２他ゲートＤ２の電圧（第２他ゲート電圧ＶＤ２）である。
図１０（ａ）に示すように、例えば、第１極性動作ＰＰ１においては、第１動作ＯＰ１及び第３動作ＯＰ３が交互に繰り返し実施される。第１動作ＯＰ１においては、第１素子Ｑ１は、ＩＧＢＴモードＩＭである。第３動作ＯＰ３においては、第１素子Ｑ１は、オフ状態である。既に説明したように、第１動作ＯＰ１及び第３動作ＯＰ３において、第１他ゲート電圧ＶＤ１は、例えば、第１エミッタＥ１に電気的に接続される。
図１０（ａ）に示すように、第１動作ＯＰ１において、第２素子Ｑ２は、オフ状態である。第３動作ＯＰ３において、第２素子Ｑ２は、ダイオードモードＤＭである。第３動作ＯＰ３において、制御回路７０は、第２パルスＧＰ２を第２ゲートＧ２に供給し、第２他パルスＤＰ２を第２他ゲートＤ２に供給する。
第２パルスＧＰ２は、第２開始時刻ｓｇ２及び第２終了時刻ｅｇ２を有する。第２他パルスＤＰ２は、第２開始時刻ｓｇ２とは異なる第２他開始時刻ｓｄ２、及び、第２終了時刻ｅｇ２とは異なる第２他終了時刻ｅｄ２の少なくともいずれかを有する。
例えば、第２他開始時刻ｓｄ２は、第２開始時刻ｓｇ２よりも前である。第２他開始時刻ｓｄ２は、第２開始時刻ｓｇ２よりも後でも良い。例えば、第２他終了時刻ｅｄ２は、第２終了時刻ｅｇ２よりも前である。第２他終了時刻ｅｄ２は、第２終了時刻ｅｇ２よりも後でも良い。
例えば、ゲートパルスの終了時刻（図１０（ａ）の例では第２終了時刻ｅｇ２）から、第３動作ＯＰ３から第１動作ＯＰ１への移行時刻Ｔ３１までのデッド期間ｔｄを小さくしたときの、短絡を抑制できる。さらに、電子の引き抜きの量を増やすことができる。これより、より効率よく損失を低減できる。
一方、図１０（ｂ）に示すように、例えば、第２極性動作ＰＰ２においては、第２動作ＯＰ２及び第４動作ＯＰ４が交互に繰り返し実施される。第４動作ＯＰ４においては、第２素子Ｑ２は、ＩＧＢＴモードである。第２動作ＯＰ２においては、第２素子Ｑ２は、オフ状態である。第４動作ＯＰ４及び第２動作ＯＰ２において、第２他ゲート電圧ＶＤ２は、例えば、第２エミッタＥ１に電気的に接続される。
図１０（ｂ）に示すように、第２動作ＯＰ２において、第１素子Ｑ１は、ダイオードモードＤＭである。第４動作ＯＰ４においては、第１素子Ｑ１は、オフ状態である。既に説明したように、実施形態においては、第１素子Ｑ１がダイオードモードＤＭの第２動作ＯＰ２において、第１ゲート電圧ＶＧ１及び第１他ゲート電圧ＶＤ１のそれぞれに、独立したパルスが供給される。
このように、制御回路７０は、ダイオードモードＤＭにおいて、第１ゲートＧ１及び第１他ゲートＤ１に印加されるそれぞれゲートパルスを独立して制御する。さらに、制御回路７０は、ダイオードモードＤＭにおいて、第２ゲートＧ２及び第２他ゲートＤ２に印加されるそれぞれゲートパルスを独立して制御する。これにより、高速のスイッチング速度を維持し、素子破壊を抑制しつつ、損失をより効果的に抑制できる。
以下、第２素子Ｑ２の例について、説明する。
図１１は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図１１は、第２素子Ｑ２を例示している。図１１に示すように、第２素子Ｑ２は、第２ゲートＧ２、第２他ゲートＤ２、第２コレクタＣ２及び第２エミッタＥ２に加えて、半導体部ＳＭ２、第１絶縁領域Ｉａ２及び第２絶縁領域Ｉｂ２を含む。第２素子Ｑ２は第２ゲート端子ＴＧ２及び第２他ゲート端子ＴＤ２を含んでも良い。第２ゲート端子ＴＧ２は、第２ゲートＧ２と電気的に接続される。第２他ゲート端子ＴＤ２は、第２他ゲートＤ２と電気的に接続される。
第２素子Ｑ２の半導体部ＳＭ２は、例えば、第１〜第４半導体領域Ｓａ２〜Ｓｄ２を含む。この例では、半導体部ＳＭ２は、半導体領域Ｓｆ２をさらに含む。
第２素子Ｑ２の第１半導体領域Ｓａ２は、第２コレクタＣ２から第２エミッタＥ２への第２素子Ｑ２における第１方向において、第２コレクタＣ２と第２エミッタＥ２との間に設けられ、第１導電形である。第１方向は、例えば、第２素子Ｑ２におけるＺ２軸方向である。Ｚ２軸方向に対して垂直な１つの方向をＸ２軸方向とする。Ｚ２軸方向及びＸ２軸方向に対して垂直な方向をＹ２軸方向とする。
第２素子Ｑ２の第２半導体領域Ｓｂ２は、第２エミッタＥ２と電気的に接続され、第１導電形である。
第２素子Ｑ２の第３半導体領域Ｓｃ２は、第２素子Ｑ２の第１方向において、第２素子Ｑ２の第１半導体領域Ｓａ２と第２素子Ｑ２の第２半導体領域Ｓｂ２との間に設けられ、第２導電形である。
第２素子Ｑ２の第４半導体領域Ｓｄ２は、第２素子Ｑ２の第１半導体領域Ｓａ２と第２コレクタＣ２との間に設けられる。第２素子Ｑ２の第４半導体領域Ｓｄ２は、第１導電形の複数の、第２素子Ｑ２の第１部分領域ｐ２と、第２導電形の、複数の第２素子Ｑ２の第２部分領域ｑ２と、を含む。複数の、第２素子Ｑ２の第１部分領域ｐ２、及び、複数の、第２素子Ｑ２の第２部分領域ｑ２は、第２素子Ｑ２の第１方向と交差する方向において交互に設けられる。第２素子Ｑ２の第１方向と交差するこの方向は、例えば、第２素子Ｑ２におけるＸ２軸方向である。
第２素子Ｑ２の第１方向において、第２ゲートＧ２と、第２素子Ｑ２の第４半導体領域Ｓｄ２と、の間に、第２素子Ｑ２第１半導体領域Ｓａ２の一部がある。
第２ゲートＧ２から第２素子Ｑ２の第３半導体領域Ｓｃ２への方向は、第２素子Ｑ２の第１方向と交差する第２方向（例えばＸ２軸方向）に沿う。
第２素子Ｑ２の第１方向において、第２素子Ｑ２の第２他ゲートＤ２と、第２素子Ｑ２の第４半導体領域Ｓｄ２との間に、第２素子Ｑ２の第１半導体領域Ｓａ１の別の一部がある。
第２素子Ｑ２の第２他ゲートＤ２から第２素子Ｑ２の第３半導体領域Ｓｃ２への方向は、第２素子Ｑ２の第２方向（例えばＸ２軸方向）に沿う。
第２素子Ｑ２の第１絶縁領域Ｉａ２は、第２ゲートＧ２と、第２素子Ｑ２の半導体部ＳＭ２との間、及び、第２ゲートＧ２と第２エミッタＥ２との間に設けられる。
第２素子Ｑ２の第２絶縁領域Ｉｂ２は、第２素子Ｑ２の第２他ゲートＤ２と、第２素子Ｑ２の半導体部ＳＭ２と、の間、及び、第２素子Ｑ２の第２他ゲートＤ２と、第２エミッタＥ２と、の間に設けられる。
第２素子Ｑ２の半導体領域Ｓｆ２は、第２素子Ｑ２の第１方向において、第２素子Ｑ２の第４半導体領域Ｓｄ２と、第２素子Ｑ２の第１半導体領域Ｓａ２と、の間に設けられる。第２素子Ｑ２の半導体領域Ｓｆ２は、第１導電形である。
このような構成により、例えば、ＲＣ−ＩＧＢＴの第２素子Ｑ２が得られる。第２素子Ｑ２の構成は、第１素子Ｑ１の構成と実質的に同じで良い。
図１２は、第２実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
図１２に示すように、電気回路装置１２１において、半導体装置６８に含まれる素子部６０は、第１素子Ｑ１及び第２素子Ｑ２を含む組みを、複数含む。例えば、１つの組は、第１素子Ｑ１及び第２素子Ｑ２を含む。別の組は、第１素子Ｑ１Ａ及び第２素子Ｑ２Ａを含む。さらに別の組は、第１素子Ｑ１Ｂ及び第２素子Ｑ２Ｂを含む。第１素子Ｑ１Ａ及び第２素子Ｑ２Ａは、第１素子Ｑ１及び第２素子Ｑ２と同様の構成を有する。第１素子Ｑ１Ｂ及び第２素子Ｑ２Ｂは、第１素子Ｑ１及び第２素子Ｑ２と同様の構成を有する。これらの組が、例えば、三相モータ６５などに接続される。
例えば、図８（ａ）〜図８（ｄ）、図９（ａ）〜図９（ｄ）、図１０（ａ）及び図１０（ｂ）に関して説明した動作が、３つの組のそれぞれに適用される。３つの組において、位相が１２０度ずれて上記の動作が実施される。電気回路装置１２１（制御回路７０及び半導体装置６８）において、損失を抑制できる。
（第３実施形態）
図１３（ａ）〜図１３（ｄ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置１３０は、半導体装置６８及び制御回路７０を含む。電気回路装置１３０は、電源７８をさらに含んでも良い。これらの図は、制御回路７０が実施する第１〜第４動作ＯＰ１〜ＯＰ４に対応する。これらの図に示すように、この例では、半導体装置６８に含まれる素子部６０は、第１〜第４素子Ｑ１〜Ｑ４を含む。第１〜第４素子Ｑ１〜Ｑ４は、例えば、ＲＣ−ＩＧＢＴである。第１素子Ｑ１及び第２素子Ｑ２は、既に説明した構成を有して良い。第３素子Ｑ３及び第４素子Ｑ４は、第１素子Ｑ１及び第２素子Ｑ２と同様の構成を有して良い。
これらの図において、図を見やすくするために、制御部７５と第１素子Ｑ１との電気的な接続の一部、制御部７５と第２素子Ｑ２との電気的な接続の一部、制御部７５と第３素子Ｑ３との電気的な接続の一部、及び、制御部７５と第４素子Ｑ４との電気的な接続の一部が適宜省略されている。
第３素子Ｑ３は、第３ゲートＧ３、第３他ゲートＤ３、第３コレクタＣ３及び第３エミッタＥ３を含む。第４素子Ｑ４は、第４ゲートＧ４、第４他ゲートＤ４、第４コレクタＣ４及び第４エミッタＥ４を含む。
第１素子Ｑ１の第１エミッタＥ１は、第２コレクタＣ２と電気的に接続される。第１コレクタＣ１は、第３コレクタＣ３と電気的に接続される。第１エミッタＥ１は、負荷ＬＥの第１端部Ｌ１とさらに電気的に接続される。第３エミッタＥ３は、負荷ＬＥの第２端部Ｌ２及び第４コレクタＣ４と電気的に接続される。第２エミッタＥ２は、第４エミッタＥ４と電気的に接続される。
例えば、第１コレクタＣ１と第２エミッタＥ２との間に電圧Ｖｃｃが印加される。電圧Ｖｃｃは、例えば、電源７８から供給される。
第３スイッチＳ３が設けられても良い。第３スイッチＳ３により、第３他ゲートＤ３は、第３エミッタＥ３と電気的に接続された状態（図１３（ｃ）参照）、または、制御回路７０（制御部７５）と電気的に接続された状態（図１３（ｂ）参照）を有する。第３スイッチＳ３は、制御回路７０に含まれても良い。第３スイッチＳ３は、素子部６０に含まれても良い。
第４スイッチＳ４が設けられても良い。第４スイッチＳ４により、第４他ゲートＤ４は、第４エミッタＥ４と電気的に接続された状態（図１３（ａ）参照）、または、制御回路７０（制御部７５）と電気的に接続された状態（図１３（ｄ）参照）を有する。第４スイッチＳ４は、制御回路７０に含まれても良い。第４スイッチＳ４は、素子部６０に含まれても良い。
図１３（ａ）に示すように、第１動作ＯＰ１において、制御回路７０は、第１他ゲートＤ１を第１エミッタＥ１と電気的に接続し、第４他ゲートＤ４を第４エミッタＥ４と電気的に接続する。図１３（ｃ）に示すように、第４動作ＯＰ４において、制御回路７０は、第２他ゲートＤ２を第２エミッタＥ２と電気的に接続し、第３他ゲートＤ３を第３エミッタＥ３と電気的に接続する。
図１４（ａ）〜図１４（ｄ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
図１４（ａ）〜図１４（ｄ）は、第１〜第４動作ＯＰ１〜ＯＰ４にそれぞれ対応する。これらの図では、制御回路７０及びスイッチなどは省略されている。
図１４（ａ）に示すように、第１動作ＯＰ１において、制御回路７０は、第１コレクタＣ１から第２エミッタＥ２へ、第１端部Ｌ１から第２端部Ｌ２へ、及び、第４コレクタＣ４から第４エミッタＥ４への第１経路ｃｐ１に、第１電流Ｉ１を流させる。制御回路７０は、第１動作ＯＰ１において、第２素子Ｑ２及び第３素子Ｑ３をオフ状態とする。
図１４（ｄ）に示すように、第２動作ＯＰ２において、制御回路７０は、第４エミッタＥ４から第４コレクタＣ４へ、第２端部Ｌ２から第１端部Ｌ１へ、及び、第１エミッタＥ１から第１コレクタＣ１への第２経路ｃｐ２に、第２電流Ｉ２を流させる。制御回路７０は、第２動作ＯＰ２において、第２素子Ｑ２及び第３素子Ｑ３をオフ状態とする。
図１４（ｂ）に示すように、第３動作ＯＰ３において、制御回路７０は、第２エミッタＥ２から第２コレクタＣ２へ、第１端部Ｌ１から第２端部Ｌ２へ、及び、第３エミッタＥ３から第３コレクタＣ３への第３経路ｃｐ３に、第３電流Ｉ３を流させる。制御回路７０は、第３動作ＯＰ３において、第１素子Ｑ１及び第４素子Ｑ４をオフ状態とする。
図１４（ｃ）に示すように、第４動作ＯＰ４において、制御回路７０は、第３コレクタＣ３から第３エミッタＥ３へ、第２端部Ｌ２から第１端部Ｌ１へ、及び、第２コレクタＣ２から第２エミッタＥ２への第４経路ｃｐ４に、第４電流Ｉ４を流させる。制御回路７０は、第４動作ＯＰ４において、第１素子Ｑ１及び第４素子Ｑ４をオフ状態とする。
以下に説明するように、実施形態においては、このような動作のダイオードモードＤＭにおいて、ゲートと他ゲートに独立したパルスが印加される。
図１５（ａ）〜図１５（ｃ）は、第３実施形態に係る制御回路、半導体装置及び電気回路装置における動作を例示する模式図である。
図１５（ａ）は、第１極性動作ＰＰ１に対応する。図１５（ｂ）は、第２極性動作ＰＰ２に対応する。図１５（ｃ）は、負荷ＬＥに流れる電流に対応する。これらの図において、横軸は、時間ｔｍに対応する。図１５（ａ）及び図１５（ｂ）における縦軸は、第１〜第４ゲートＧ１〜Ｇ４のゲート電圧（第１〜第４ゲート電圧ＶＧ１〜ＶＧ４）、及び、第１〜第４他ゲートＤ１〜Ｄ４のゲート電圧（第１〜第４他ゲート電圧ＶＤ１〜ＶＤ４）に対応する。図１５（ｃ）の縦軸は、負荷ＬＥに流れる電流ＩＬＥに対応する。
制御回路７０は、第１動作ＯＰ１及び第３動作ＯＰ３を繰り返す第１極性動作ＰＰ１と、第２動作ＯＰ２及び第４動作ＯＰ４を繰り返す第２極性動作ＰＰ２と、を少なくとも実施する（図１５（ｃ）参照）。
第１素子Ｑ１及び第２素子Ｑ２に関する動作については、図１０（ａ）及び図１０（ｂ）に関して説明した通りである。以下では、第３素子Ｑ３及び第４素子Ｑ４に関する動作の例について説明する。
図１５（ａ）に示すように、制御回路７０は、第３動作ＯＰ３において、第３パルスＧＰ２を第３ゲートＧ３に供給し、第３他パルスＤＰ３を第３他ゲートＤ３に供給する。
第３パルスＧＰ３は、第３開始時刻ｓｇ３及び第３終了時刻ｅｇ３を有する。第３他パルスＤＰ３は、第３開始時刻ｓｇ３とは異なる第３他開始時刻ｓｄ３、及び、第３終了時刻ｅｇ３とは異なる第３他終了時刻ｅｄ３の少なくともいずれかを有する。
図１５（ｂ）に示すように、制御回路７０は、第２動作ＯＰ２において、第４パルスＧＰ４を第４ゲートＧ４に供給し、第４他パルスＤＰ４を第４他ゲートＤ４に供給する。
第４パルスＧＰ４は、第４開始時刻ｓｇ４及び第４終了時刻ｅｇ４を有する。第４他パルスＤＰ４は、第４開始時刻ｓｇ４とは異なる第４他開始時刻ｓｄ４、及び、第４終了時刻ｅｇ４とは異なる第４他終了時刻ｅｄ４の少なくともいずれかを有する。
これにより、高速のスイッチング速度を維持し、素子破壊を抑制しつつ、損失をより効果的に抑制できる。
第３素子Ｑ３及び第４素子Ｑ４は、第１素子Ｑ１または第２素子Ｑ２と同様の構成を有しても良い。以下、第３素子Ｑ３及び第４素子Ｑ４の構成の例を説明する。
図１６は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図１６は、第３素子Ｑ３を例示している。図１６に示すように、第３素子Ｑ３は、第３ゲートＧ３、第３他ゲートＤ３、第３コレクタＣ３及び第３エミッタＥ３に加えて、半導体部ＳＭ３、第１絶縁領域Ｉａ３及び第２絶縁領域Ｉｂ３を含む。第３素子Ｑ３は第３ゲート端子ＴＧ３及び第３他ゲート端子ＴＤ３を含んでも良い。第３ゲート端子ＴＧ３は、第３ゲートＧ３と電気的に接続される。第３他ゲート端子ＴＤ３は、第３他ゲートＤ３と電気的に接続される。
第３素子Ｑ３の半導体部ＳＭ３は、例えば、第１〜第４半導体領域Ｓａ３〜Ｓｄ３を含む。この例では、半導体部ＳＭ３は、半導体領域Ｓｆ３をさらに含む。
第３素子Ｑ３の第１半導体領域Ｓａ３は、第３コレクタＣ３から第３エミッタＥ３への第３素子Ｑ３における第１方向において、第３コレクタＣ３と第３エミッタＥ３との間に設けられ、第１導電形である。第１方向は、例えば、第３素子Ｑ３におけるＺ３軸方向である。Ｚ３軸方向に対して垂直な１つの方向をＸ３軸方向とする。Ｚ３軸方向及びＸ３軸方向に対して垂直な方向をＹ３軸方向とする。
第３素子Ｑ３の第２半導体領域Ｓｂ３は、第３エミッタＥ３と電気的に接続され、第１導電形である。
第３素子Ｑ３の第３半導体領域Ｓｃ３は、第３素子Ｑ３の第１方向において、第３素子Ｑ３の第１半導体領域Ｓａ３と第３素子Ｑ３の第２半導体領域Ｓｂ３との間に設けられ、第２導電形である。
第３素子Ｑ３の第４半導体領域Ｓｄ３は、第３素子Ｑ３の第１半導体領域Ｓａ３と第３コレクタＣ３との間に設けられる。第３素子Ｑ３の第４半導体領域Ｓｄ３は、第１導電形の複数の、第３素子Ｑ３の第１部分領域ｐ３と、第２導電形の、複数の第３素子Ｑ３の第２部分領域ｑ３と、を含む。複数の、第３素子Ｑ３の第１部分領域ｐ３、及び、複数の、第３素子Ｑ３の第２部分領域ｑ３は、第３素子Ｑ３の第１方向と交差する方向において交互に設けられる。第３素子Ｑ３の第１方向と交差するこの方向は、例えば、第３素子Ｑ３におけるＸ３軸方向である。第３素子Ｑ３の第１方向と交差するこの方向は、Ｘ３−Ｙ３平面に沿う任意の方向で良い。
第３素子Ｑ３の第１方向において、第３ゲートＧ３と、第３素子Ｑ３の第４半導体領域Ｓｄ３と、の間に、第３素子Ｑ３第１半導体領域Ｓａ３の一部がある。
第２ゲートＧ３から第３素子Ｑ３の第３半導体領域Ｓｃ３への方向は、第３素子Ｑ３の第１方向と交差する第２方向（例えば、Ｘ３軸方向）に沿う。
第３素子Ｑ３の第１方向において、第３他ゲートＤ３と、第３素子Ｑ３の第４半導体領域Ｓｄ３との間に、第３素子Ｑ３の第１半導体領域Ｓａ３の別の一部がある。
第３他ゲートＤ３から第３素子Ｑ３の第３半導体領域Ｓｃ３への方向は、第３素子Ｑ３の第２方向（例えばＸ３軸方向）に沿う。
第３素子Ｑ３の第１絶縁領域Ｉａ３は、第３ゲートＧ３と、第３素子Ｑ３の半導体部ＳＭ３との間、及び、第３ゲートＧ３と第３エミッタＥ３との間に設けられる。
第３素子Ｑ３の第２絶縁領域Ｉｂ３は、第３他ゲートＤ３と、第３素子Ｑ３の半導体部ＳＭ３と、の間、及び、第３他ゲートＤ３と、第３エミッタＥ３と、の間に設けられる。
第３素子Ｑ３の半導体領域Ｓｆ３は、第３素子Ｑ３の第１方向において、第３素子Ｑ３の第４半導体領域Ｓｄ３と、第３素子Ｑ３の第１半導体領域Ｓａ３と、の間に設けられる。第３素子Ｑ３の半導体領域Ｓｆ３は、第１導電形である。
図１７は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図１７は、第４素子Ｑ４を例示している。図１７に示すように、第４素子Ｑ４は、第４ゲートＧ４、第４他ゲートＤ４、第４コレクタＣ４及び第４エミッタＥ４に加えて、半導体部ＳＭ４、第１絶縁領域Ｉａ４及び第２絶縁領域Ｉｂ４を含む。第４素子Ｑ４は第４ゲート端子ＴＧ４及び第４他ゲート端子ＴＤ４を含んでも良い。第４ゲート端子ＴＧ４は、第４ゲートＧ４と電気的に接続される。第４他ゲート端子ＴＤ４は、第４他ゲートＤ４と電気的に接続される。
第４素子Ｑ４の半導体部ＳＭ４は、例えば、第１〜第４半導体領域Ｓａ４〜Ｓｄ４を含む。この例では、半導体部ＳＭ４は、半導体領域Ｓｆ４をさらに含む。
第４素子Ｑ４の第１半導体領域Ｓａ４は、第４コレクタＣ４から第４エミッタＥ４への第４素子Ｑ４における第１方向において、第４コレクタＣ４と第４エミッタＥ４との間に設けられ、第１導電形である。第１方向は、例えば、第４素子Ｑ４におけるＺ４軸方向である。Ｚ４軸方向に対して垂直な１つの方向をＸ４軸方向とする。Ｚ４軸方向及びＸ４軸方向に対して垂直な方向をＹ４軸方向とする。
第４素子Ｑ４の第２半導体領域Ｓｂ４は、第４エミッタＥ４と電気的に接続され、第１導電形である。
第４素子Ｑ４の第３半導体領域Ｓｃ４は、第４素子Ｑ４の第１方向において、第４素子Ｑ４の第１半導体領域Ｓａ４と第４素子Ｑ４の第２半導体領域Ｓｂ４との間に設けられ、第２導電形である。
第４素子Ｑ４の第４半導体領域Ｓｄ４は、第４素子Ｑ４の第１半導体領域Ｓａ４と第４コレクタＣ４との間に設けられる。第４素子Ｑ４の第４半導体領域Ｓｄ４は、第１導電形の複数の、第４素子Ｑ４の第１部分領域ｐ４と、第２導電形の、複数の第４素子Ｑ４の第２部分領域ｑ４と、を含む。複数の、第４素子Ｑ４の第１部分領域ｐ４、及び、複数の、第４素子Ｑ４の第２部分領域ｑ４は、第４素子Ｑ４の第１方向と交差する方向において交互に設けられる。第４素子Ｑ４の第１方向と交差するこの方向は、例えば、第４素子Ｑ４におけるＸ４軸方向である。第４素子Ｑ４の第１方向と交差するこの方向は、Ｘ４−Ｙ４平面に沿う任意の方向で良い。
第４素子Ｑ４の第１方向において、第４ゲートＧ４と、第４素子Ｑ４の第４半導体領域Ｓｄ４と、の間に、第４素子Ｑ４第１半導体領域Ｓａ４の一部がある。
第４ゲートＧ４から第４素子Ｑ４の第４半導体領域Ｓｃ４への方向は、第４素子Ｑ４の第１方向と交差する第２方向（例えば、Ｘ４軸方向）に沿う。
第４素子Ｑ４の第１方向において、第４他ゲートＤ４と、第４素子Ｑ４の第４半導体領域Ｓｄ４との間に、第４素子Ｑ４の第１半導体領域Ｓａ４の別の一部がある。
第４他ゲートＤ４から第４素子Ｑ４の第３半導体領域Ｓｃ４への方向は、第４素子Ｑ４の第２方向（例えばＸ４軸方向）に沿う。
第４素子Ｑ４の第１絶縁領域Ｉａ４は、第４ゲートＧ４と、第４素子Ｑ４の半導体部ＳＭ４との間、及び、第４ゲートＧ４と第４エミッタＥ４との間に設けられる。
第４素子Ｑ４の第２絶縁領域Ｉｂ４は、第４他ゲートＤ４と、第４素子Ｑ４の半導体部ＳＭ４と、の間、及び、第４他ゲートＤ４と、第４エミッタＥ４と、の間に設けられる。
第４素子Ｑ４の半導体領域Ｓｆ４は、第４素子Ｑ４の第１方向において、第４素子Ｑ４の第４半導体領域Ｓｄ４と、第４素子Ｑ４の第１半導体領域Ｓａ４と、の間に設けられる。第４素子Ｑ４の半導体領域Ｓｆ４は、第１導電形である。
図１８（ａ）及び図１８（ｂ）は、第３実施形態に係る制御回路及び電気回路装置における動作を例示する模式図である。
図１８（ａ）は、第１素子Ｑ１及び第４素子Ｑ４に関する制御信号Ｓｉｇ１を例示している。図１８（ｂ）は、第２素子Ｑ２及び第３素子Ｑ３に関する制御信号Ｓｉｇ２を例示している。これらの図の横軸は、時間ｔｍである。縦軸は、制御信号の強度に対応する。
これらの制御信号は、例えば、制御回路７０において生成される。例えば、三角波及び正弦波がコンパレータに入力される。コンパレータの出力が制御信号Ｓｉｇ１となる。例えば、コンパレータの出力の反転（「ＮＯＴ」）が、制御信号Ｓｉｇ２となる。例えば、制御信号Ｓｉｇ１が相対的に大きい期間の長さと、制御信号Ｓｉｇ１が相対的に小さい期間の長さと、が変更される。例えば、制御信号Ｓｉｇ２が相対的に大きい期間の長さと、制御信号Ｓｉｇ２が相対的に小さい期間の長さと、が変更される。これにより、例えば、ＰＷＭ(Pulse Width Modulation）による制御が行われる。例えば、電力装置のインバータ制御などが実施できる。実施形態は、例えば、産業用モータ、風力発電及び電気自動車などの各種の用途に応用できる。
図１８（ａ）及び図１８（ｂ）に例示した制御信号は、第２実施形態に適用しても良い。
上記の実施形態において、１つのパルスは、第１状態及び第２状態を有する。第１状態におけるパルスの電位は低い。第２状態における電位は、第１状態における電位よりも高い。第１状態の電位と第２状態の電位との差を１００％としたとき、第１状態の電位は０％であり、第２状態の電位は、１００％である。パルスの開始時刻は、パルスの電位が０％から１００％へ向けて変化するときにおいて、パルスの電位が１０％になるときの時刻である。パルスの終了時刻は、パルスの電位が１００％から０％へ向けて変化するときにおいて、パルスの電位が１０％になるときの時刻である。
（第４実施形態）
第４実施形態は、半導体装置６８に係る。半導体装置６８は、例えば、素子部６０を含む（図１（ａ）参照）。第１素子Ｑ１は、例えば、第１ゲートＧ１、第１他ゲートＤ１、第１コレクタＣ１、第１エミッタＥ１、半導体部ＳＭ１、第１絶縁領域Ｉａ１、第２絶縁領域Ｉｂ１、第１ゲート端子ＴＧ１、及び、第１他ゲート端子ＴＤ１と、を含む。第１ゲート端子ＴＧ１は、第１ゲートＧ１と電気的に接続される。第１他ゲート端子ＴＤ１は、第１他ゲートＤ１と電気的に接続される。第１他ゲート端子ＴＤ１は、第１ゲート端子ＴＧ１と独立している。第１他ゲート端子ＴＤ１が第１ゲート端子ＴＧ１と独立していることで、これらの端子に独立したパルスを印加できる。これにより、損失を抑制できる制御回路を提供できる。
第１素子Ｑ１は、例えば、図６に関して説明した構成を有しても良い。素子部６０は、第２素子Ｑ２をさらに含んでも良い。素子部６０は、第３素子Ｑ３及び第４素子Ｑ４をさらに含んでも良い。
実施形態に係る電気回路素子（例えば、電気回路装置１１０、１２０、１２１及び１３０など）は、例えば、第１〜第３実施形態に関して説明した任意の制御回路７０と、上記の任意の素子部６０を含む半導体装置６８と、を含む。損失を抑制できる電気回路装置が提供できる。
実施形態によれば、損失を抑制できる制御回路、半導体装置及び電気回路装置を提供できる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、制御回路に含まれる制御部及びスイッチなど、並びに、半導体装置に含まれる素子部、素子、半導体部、半導体領域及び絶縁領域などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した制御回路、半導体装置及び電気回路装置を基にして、当業者が適宜設計変更して実施し得る全ての制御回路、半導体装置及び電気回路装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
６０…素子部、 ６５…三相モータ、 ６８…半導体装置、 ７０…制御回路、 ７５…制御部、 ７８…電源、 １１０、１２０、１２１、１３０…電気回路装置、 Ｃ１〜Ｃ４…第１〜第４コレクタ、 Ｄ１〜Ｄ４…第１〜第４他ゲート、 ＤＭ…ダイオードモード、 ＤＰ１〜ＤＰ４…第１〜第４他パルス、 Ｅ１〜Ｅ４…第１〜第４エミッタ、 Ｇ１〜Ｇ４…第１〜第４ゲート、 ＧＰ１〜ＧＰ４…第１〜第４パルス、 Ｉ１〜Ｉ４…第１〜第４電流、 ＩＬＥ…電流、 ＩＭ…ＩＧＢＴモード、 Ｉａ１〜Ｉａ４…第１絶縁領域、 Ｉｂ１〜Ｉｂ４…第２絶縁領域、 Ｌ１、Ｌ２…第１、第２端部、 ＬＥ…負荷、 ＯＰ１〜ＯＰ４…第１〜第４動作、 ＰＰ１、ＰＰ２…第１、第２極性動作、 Ｑ１〜Ｑ４…第１〜第４素子、 Ｑ１Ａ、Ｑ１Ｂ…第１素子、 Ｑ２Ａ、Ｑ２Ｂ…第２素子、 Ｓ１〜Ｓ４…第１〜第４スイッチ、 ＳＭ１〜ＳＭ４…半導体部、 Ｓａ１〜Ｓａ４…第１半導体領域、 Ｓｂ１〜Ｓｂ４…第２半導体領域、 Ｓｃ１〜Ｓｃ４…第３半導体領域、 Ｓｄ１〜Ｓｄ４…第４半導体領域、 Ｓｆ１〜Ｓｆ４…半導体領域、 Ｔ２４、Ｔ３２…時刻、 ＶＧ１〜ＶＧ４…第１〜第４ゲート電圧、 Ｔ２４、Ｔ３１…移行時刻、 ＴＤ１〜ＴＤ４…第１〜第４他ゲート端子、 ＴＧ１〜ＴＧ４…第１〜第４ゲート端子、 ＶＤ１〜ＶＤ４…第１〜第４他ゲート電圧、 Ｖｃｃ、Ｖｄｄ、Ｖｓｓ…電圧、 ｃｐ１〜ｃｐ４…第１〜第４経路、 ｅｄ１〜ｅｄ４…第１〜第４他終了時刻、 ｅｇ１〜ｅｇ４…第１〜第４終了時刻、 ｐ１〜ｐ４…第１部分領域、 ｑ１〜ｑ４…第２部分領域、 ｓｄ１〜ｓｄ４…第１〜第４他開始時刻、 ｓｇ１〜ｓｇ４…第１〜第４開始時刻、 ｔｄ…デッド期間、 ｔｍ…時間
本発明の実施形態によれば、制御回路は、ＲＣ−ＩＧＢＴの第１素子を含む素子部と接続される。前記第１素子は、第１ゲート、第１他ゲート、第１コレクタ及び第１エミッタを含む。前記制御回路は、第１動作及び第２動作を実施する。前記第１動作の少なくとも一部において、前記制御回路は、前記第１コレクタから前記第２エミッタへ第１電流を流させる。前記第２動作の少なくとも一部において、前記制御回路は、前記第１エミッタから前記第１コレクタへ第２電流を流させる。前記制御回路は、前記第２動作において、第１パルスを前記第１ゲートに供給し、第１他パルスを前記第１他ゲートに供給する。前記第１パルスは、第１開始時刻及び第１終了時刻を有する。前記第１他パルスは、前記第１開始時刻とは異なる第１他開始時刻、及び、前記第１終了時刻とは異なる第１他終了時刻の少なくともいずれかを有する。
ダイオードモードＤＭの第２動作ＯＰ２において、第１ゲート電圧ＶＧ１及び第１他ゲート電圧ＶＤ１のそれぞれに、パルス（例えば、＋１５Ｖなどの高電圧）が印加される。これにより、例えば、電子の引き抜きが行われる。
例えば、第１ゲートＧ１の数は、第１他ゲートＤ１の数よりも小さい。これにより、速いスイッチング速度が得られる。
後述するように、例えば、第１ゲートＧ１の数と、第１他ゲートＤ１の数と、の差に基づいて、第１他開始時刻ｓｄ１と第１開始時刻ｓｇ１との前後関係、及び、第１他終了時刻ｅｄ１と第１終了時刻ｅｇ１との前後関係を定めても良い。
既に説明したように、図８（ａ）に示すように、第１動作ＯＰ１において、第１他ゲートＤ１は、第１スイッチＳ１により、第１エミッタＥ１と電気的に接続される。図８（ｄ）に示すように、第２動作ＯＰ２において、第１他ゲートＤ１は、第１スイッチＳ１により、制御回路７０の制御部７５と電気的に接続される。
図９（ｄ）に示すように、第２動作ＯＰ２において、第１素子Ｑ１はダイオードモードＤＭである。第２素子Ｑ２は、オフ状態である。制御回路７０は、第２動作ＯＰ２の少なくとも一部において、第１エミッタＥ１から第１コレクタＣ１へ第２電流Ｉ２を流させる。第２電流Ｉ２は、負荷ＬＥの第２端部Ｌ２から第１端部Ｌ１へ流れる。
図１４（ａ）に示すように、第１動作ＯＰ１において、制御回路７０は、第１コレクタＣ１から第１エミッタＥ１へ、第１端部Ｌ１から第２端部Ｌ２へ、及び、第４コレクタＣ４から第４エミッタＥ４への第１経路ｃｐ１に、第１電流Ｉ１を流させる。制御回路７０は、第１動作ＯＰ１において、第２素子Ｑ２及び第３素子Ｑ３をオフ状態とする。
第３ゲートＧ３から第３素子Ｑ３の第３半導体領域Ｓｃ３への方向は、第３素子Ｑ３の第１方向と交差する第２方向（例えば、Ｘ３軸方向）に沿う。
第４素子Ｑ４の第１方向において、第４ゲートＧ４と、第４素子Ｑ４の第４半導体領域Ｓｄ４と、の間に、第４素子Ｑ４の第１半導体領域Ｓａ４の一部がある。
第４ゲートＧ４から第４素子Ｑ４の第４半導体領域Ｓｄ４への方向は、第４素子Ｑ４の第１方向と交差する第２方向（例えば、Ｘ４軸方向）に沿う。
第１素子Ｑ１は、例えば、図７に関して説明した構成を有しても良い。素子部６０は、第２素子Ｑ２をさらに含んでも良い。素子部６０は、第３素子Ｑ３及び第４素子Ｑ４をさらに含んでも良い。
実施形態に係る電気回路装置（例えば、電気回路装置１１０、１２０、１２１及び１３０など）は、例えば、第１〜第３実施形態に関して説明した任意の制御回路７０と、上記の任意の素子部６０を含む半導体装置６８と、を含む。損失を抑制できる電気回路装置が提供できる。

Claims (19)

  1. ＲＣ−ＩＧＢＴの第１素子を含む素子部と接続される制御回路であって、
    前記第１素子は、第１ゲート、第１他ゲート、第１コレクタ及び第１エミッタを含み、
    前記制御部は、第１動作及び第２動作を実施し、
    前記第１動作の少なくとも一部において、前記制御回路は、前記第１コレクタから前記第２エミッタへ第１電流を流させ、
    前記第２動作の少なくとも一部において、前記制御回路は、前記第１エミッタから前記第１コレクタへ第２電流を流させ、
    前記制御回路は、前記第２動作において、第１パルスを前記第１ゲートに供給し、第１他パルスを前記第１他ゲートに供給し、
    前記第１パルスは、第１開始時刻及び第１終了時刻を有し、
    前記第１他パルスは、前記第１開始時刻とは異なる第１他開始時刻、及び、前記第１終了時刻とは異なる第１他終了時刻の少なくともいずれかを有する、制御回路。
  2. 前記第１動作において、前記制御回路は、前記第１他ゲートを前記第１エミッタと電気的に接続する、請求項１記載の制御回路。
  3. 前記第１他開始時刻は、前記第１開始時刻よりも前である、請求項１または２に記載の制御回路。
  4. 前記第１他開始時刻は、前記第１開始時刻よりも後である、請求項１または２に記載の制御回路。
  5. 前記第１他終了時刻は、前記第１終了時刻よりも前である、請求項１〜４のいずれか１つに記載の制御回路。
  6. 前記第１他終了時刻は、前記第１終了時刻よりも後である、請求項１〜４のいずれか１つに記載の制御回路。
  7. 前記第１ゲート及び前記第１他ゲートの少なくともいずれかは、複数設けられ、
    前記第１ゲートの数は、前記第１他ゲートの数とは異なる、請求項１〜６のいずれか１つに記載の制御回路。
  8. 前記第１素子は、
    半導体部と、
    第１絶縁領域と、
    第２絶縁領域と、
    を含み、
    前記半導体部は、
    前記第１コレクタから前記第１エミッタへの第１方向において前記第１コレクタと前記第１エミッタとの間に設けられた第１導電形の第１半導体領域と、
    前記第１エミッタと電気的に接続された前記第１導電形の第２半導体領域と、
    前記第１方向において前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、
    前記第１半導体領域と前記第１コレクタとの間に設けられた第４半導体領域であって、前記第４半導体領域は、前記第１導電形の複数の第１部分領域と前記第２導電形の複数の第２部分領域とを含み、前記複数の第１部分領域及び前記複数の第２部分領域は、前記第１方向と交差する方向において交互に設けられた、前記第４半導体領域と、
    を含み、
    前記第１方向において、前記第１ゲートと前記第４半導体領域との間に、前記第１半導体領域の一部があり、
    前記第１ゲートから前記第３半導体領域への方向は、前記第１方向と交差する第２方向に沿い、
    前記第１方向において、前記第１他ゲートと前記第４半導体領域との間に、前記第１半導体領域の別の一部があり、
    前記第１他ゲートから前記第３半導体領域への方向は、前記第２方向に沿い、
    前記第１絶縁領域は、前記第１ゲートと前記半導体部との間、及び、前記第１ゲートと前記第１エミッタとの間に設けられ、
    前記第２絶縁領域は、前記第１他ゲートと前記半導体部との間、及び、前記第１他ゲートと前記第１エミッタとの間に設けられた、請求項１〜７のいずれか１つに記載の制御回路。
  9. 前記素子部は、ＲＣ−ＩＧＢＴの第２素子をさらに含み、
    前記第２素子は、第２ゲート、第２他ゲート、第２コレクタ及び第２エミッタを含み、
    前記第１エミッタは、負荷の第１端部及び前記第２コレクタと電気的に接続され、
    前記制御回路は、第３動作及び第４動作をさらに実施し、
    前記第３動作の少なくとも一部において、前記制御回路は、前記第２エミッタから前記第２コレクタへ第３電流を流させ、
    前記第４動作の少なくとも一部において、前記制御回路は、前記第２コレクタから前記第２エミッタへ第４電流を流させ、
    前記制御回路は、前記第３動作において、第２パルスを前記第２ゲートに供給し、第２他パルスを前記第２他ゲートに供給し、
    前記第２パルスは、第２開始時刻及び第２終了時刻を有し、
    前記第２他パルスは、前記第２開始時刻とは異なる第２他開始時刻、及び、前記第２終了時刻とは異なる第２他終了時刻の少なくともいずれかを有し、
    前記第１動作及び前記第２動作において、前記制御回路は、前記第２素子をオフ状態とし、
    前記第３動作及び前記第４動作において、前記制御回路は、前記第１素子をオフ状態とする、請求項１〜８のいずれか１つに記載の制御回路。
  10. 前記第４動作において、前記制御回路は、前記第２他ゲートを前記第２エミッタと電気的に接続する、請求項９記載の制御回路。
  11. 前記素子部は前記第１素子及び前記第２素子を含む組みを複数含む、請求項９または１０に記載の制御回路。
  12. 前記素子部は、ＲＣ−ＩＧＢＴの第３素子及び第４素子をさらに含み、
    前記第３素子は、第３ゲート、第３他ゲート、第３コレクタ及び第３エミッタを含み、 前記第４素子は、第４ゲート、第４他ゲート、第４コレクタ及び第４エミッタを含み、
    前記第１コレクタは、前記第３コレクタと電気的に接続され、
    前記第３エミッタは、前記負荷の第２端部及び前記第４コレクタと電気的に接続され、
    前記第２エミッタは、前記第４エミッタと電気的に接続され、
    前記第１動作において、前記制御回路は、前記第１コレクタから前記第２エミッタへ、前記第１端部から前記第２端部へ、及び、前記第４コレクタから前記第４エミッタへの第１経路に前記第１電流を流させ、前記第２素子及び前記第３素子をオフ状態とし、
    前記第２動作において、前記制御回路は、前記第４エミッタから前記第４コレクタへ、前記第２端部から前記第１端部へ、及び、前記第１エミッタから前記第１コレクタへの第２経路に前記第２電流を流させ、前記第２素子及び前記第３素子をオフ状態とし、
    前記第３動作において、前記制御回路は、前記第２エミッタから前記第２コレクタへ、前記第１端部から前記第２端部へ、及び、前記第３エミッタから前記第３コレクタへの第３経路に第３電流を流させ、前記第１素子及び前記第４素子をオフ状態とし、
    前記第４動作において、前記制御回路は、前記第３コレクタから前記第３エミッタへ、前記第２端部から前記第１端部へ、及び、前記第２コレクタから前記第２エミッタへの第４経路に第４電流を流させ、前記第１素子及び第４素子をオフ状態とし、
    前記制御回路は、前記第３動作において、第３パルスを前記第３ゲートに供給し、第３他パルスを前記第３他ゲートに供給し、
    前記第３パルスは、第３開始時刻及び第３終了時刻を有し、
    前記第３他パルスは、前記第３開始時刻とは異なる第３他開始時刻、及び、前記第３終了時刻とは異なる第３他終了時刻の少なくともいずれかを有し、
    前記制御回路は、前記第２動作において、第４パルスを前記第４ゲートに供給し、第４他パルスを前記第４他ゲートに供給し、
    前記第４パルスは、第４開始時刻及び第４終了時刻を有し、
    前記第４他パルスは、前記第４開始時刻とは異なる第４他開始時刻、及び、前記第４終了時刻とは異なる第４他終了時刻の少なくともいずれかを有する、請求項９または１０に記載の制御回路。
  13. 前記第１動作において、前記制御回路は、前記第４他ゲートを前記第４エミッタと電気的に接続し、
    前記第４動作において、前記制御回路は、前記第２他ゲートを前記第２エミッタと電気的に接続し、前記第３他ゲートを前記第３エミッタと電気的に接続する、請求項１２記載の制御回路。
  14. 前記制御回路は、前記第１動作及び前記第３動作を繰り返す第１極性動作と、前記第２動作及び前記第４動作を繰り返す第２極性動作と、を少なくとも実施する、請求項９〜１３のいずれか１つに記載の制御回路。
  15. 前記第２素子は、
    前記第２素子の半導体部と、
    前記第２素子の第１絶縁領域と、
    前記第２素子の第２絶縁領域と、
    を含み、
    前記第２素子の前記半導体部は、
    前記第２コレクタから前記第２エミッタへの前記第２素子における第１方向において前記第２コレクタと前記第２エミッタとの間に設けられた第１導電形の前記第２素子の第１半導体領域と、
    前記第２エミッタと電気的に接続された前記第１導電形の前記第２素子の第２半導体領域と、
    前記第２素子の前記第１方向において前記第２素子の前記第１半導体領域と前記第２素子の前記第２半導体領域との間に設けられた第２導電形の前記第２素子の第３半導体領域と、
    前記第２素子の前記第１半導体領域と前記第２コレクタとの間に設けられた前記第２素子の第４半導体領域であって、前記第２素子の前記第４半導体領域は、前記第１導電形の複数の、前記第２素子の第１部分領域と、前記第２導電形の複数の、前記第２素子の第２部分領域と、を含み、前記複数の、前記第２素子の前記第１部分領域、及び、前記複数の、前記第２素子の前記第２部分領域は、前記第２素子の前記第１方向と交差する方向において交互に設けられた、前記第２素子の前記第４半導体領域と、
    を含み、
    前記第２素子の前記第１方向において、前記第２ゲートと前記第２素子の前記第４半導体領域との間に、前記第２素子の前記第１半導体領域の一部があり、
    前記第２ゲートから前記第２素子の前記第３半導体領域への方向は、前記第２素子の第１方向と交差する前記第２素子の第２方向に沿い、
    前記第２素子の前記第１方向において、前記第２他ゲートと前記第２素子の前記第４半導体領域との間に、前記第２素子の前記第１半導体領域の別の一部があり、
    前記第２他ゲートから前記第２素子の前記第３半導体領域への方向は、前記第２素子の前記第２方向に沿い、
    前記第２素子の前記第１絶縁領域は、前記第２ゲートと前記第２素子の前記半導体部との間、及び、前記第２ゲートと前記第２エミッタとの間に設けられ、
    前記第２素子の前記第２絶縁領域は、前記第２他ゲートと前記第２素子の前記半導体部との間、及び、前記第２他ゲートと前記第２エミッタとの間に設けられた、請求項９〜１４のいずれか１つに記載の制御回路。
  16. 前記第３素子は、
    前記第３素子の半導体部と、
    前記第３素子の第１絶縁領域と、
    前記第３素子の第２絶縁領域と、
    を含み、
    前記第３素子の前記半導体部は、
    前記第３コレクタから前記第３エミッタへの前記第３素子における第１方向において前記第３コレクタと前記第３エミッタとの間に設けられた第１導電形の前記第３素子の第１半導体領域と、
    前記第３エミッタと電気的に接続された前記第１導電形の前記第３素子の第２半導体領域と、
    前記第３素子の前記第１方向において前記第３素子の前記第１半導体領域と前記第３素子の前記第２半導体領域との間に設けられた第２導電形の前記第３素子の第３半導体領域と、
    前記第３素子の前記第１半導体領域と前記第３コレクタとの間に設けられた前記第３素子の第４半導体領域であって、前記第３素子の前記第４半導体領域は、前記第１導電形の複数の、前記第３素子の第１部分領域と、前記第２導電形の複数の、前記第３素子の第２部分領域と、を含み、前記複数の、前記第３素子の前記第１部分領域、及び、前記複数の、前記第３素子の前記第２部分領域は、前記第３素子の前記第１方向と交差する方向において交互に設けられた、前記第３素子の前記第４半導体領域と、
    を含み、
    前記第３素子の前記第１方向において、前記第３ゲートと前記第３素子の前記第４半導体領域との間に、前記第３素子の前記第１半導体領域の一部があり、
    前記第３ゲートから前記第３素子の前記第３半導体領域への方向は、前記第３素子の前記第１方向と交差する前記第３素子の第２方向に沿い、
    前記第３素子の前記第１方向において、前記第３他ゲートと前記第３素子の前記第４半導体領域との間に、前記第３素子の前記第１半導体領域の別の一部があり、
    前記第３他ゲートから前記第３素子の前記第３半導体領域への方向は、前記第３素子の前記第２方向に沿い、
    前記第３素子の前記第１絶縁領域は、前記第３ゲートと前記第３素子の前記半導体部との間、及び、前記第３ゲートと前記第３エミッタとの間に設けられ、
    前記第３素子の前記第２絶縁領域は、前記第３他ゲートと前記第３素子の前記半導体部との間、及び、前記第３他ゲートと前記第３エミッタとの間に設けられ、
    前記第４素子は、
    前記第４素子の半導体部と、
    前記第４素子の第１絶縁領域と、
    前記第４素子の第２絶縁領域と、
    を含み、
    前記第４素子の前記半導体部は、
    前記第４コレクタから前記第４エミッタへの前記第４素子における第１方向において前記第４コレクタと前記第４エミッタとの間に設けられた第１導電形の前記第４素子の第１半導体領域と、
    前記第４エミッタと電気的に接続された前記第１導電形の前記第４素子の第２半導体領域と、
    前記第４素子の前記第１方向において前記第４素子の前記第１半導体領域と前記第４素子の前記第２半導体領域との間に設けられた第２導電形の前記第４素子の第３半導体領域と、
    前記第４素子の前記第１半導体領域と前記第４コレクタとの間に設けられた前記第４素子の第４半導体領域であって、前記第４素子の前記第４半導体領域は、前記第１導電形の複数の、前記第４素子の第１部分領域と、前記第２導電形の複数の、前記第４素子の第２部分領域と、を含み、前記複数の、前記第４素子の前記第１部分領域、及び、前記複数の、前記第４素子の前記第２部分領域は、前記第４素子の前記第１方向と交差する方向において交互に設けられた、前記第４素子の前記第４半導体領域と、
    を含み、
    前記第４素子の前記第１方向において、前記第４ゲートと前記第４素子の前記第４半導体領域との間に、前記第４素子の前記第１半導体領域の一部があり、
    前記第４ゲートから前記第４素子の前記第３半導体領域への方向は、前記第４素子の前記第１方向と交差する前記第４素子の前記第２方向に沿い、
    前記第４素子の前記第１方向において、前記第４他ゲートと前記第４素子の前記第４半導体領域との間に、前記第４素子の前記第１半導体領域の別の一部があり、
    前記第４他ゲートから前記第４素子の前記第３半導体領域への方向は、前記第４素子の前記第２方向に沿い、
    前記第４素子の前記第１絶縁領域は、前記第４ゲートと前記第４素子の前記半導体部との間、及び、前記第４ゲートと前記第４エミッタとの間に設けられ、
    前記第４素子の前記第２絶縁領域は、前記第４他ゲートと前記第４素子の前記半導体部との間、及び、前記第４他ゲートと前記第４エミッタとの間に設けられた、請求項９〜１５のいずれか１つに記載の制御回路。
  17. 第１素子を含む素子部を備え、
    前記第１素子は、
    第１ゲートと、
    第１他ゲートと、
    第１コレクタと、
    第１エミッタと、
    半導体部と、
    第１絶縁領域と、
    第２絶縁領域と、
    前記第１ゲートと電気的に接続された第１ゲート端子と、
    前記第１他ゲートと電気的に接続され、前記第１ゲート端子と独立した第１他ゲート端子と、
    を含み、
    前記半導体部は、
    前記第１コレクタから前記第１エミッタへの第１方向において前記第１コレクタと前記第１エミッタとの間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第１エミッタとの間に設けられ前記第１エミッタと電気的に接続された前記第１導電形の第２半導体領域と、
    前記第１方向において前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、
    前記第１半導体領域と前記第１コレクタとの間に設けられた第４半導体領域であって、前記第４半導体領域は、前記第１導電形の複数の第１部分領域と前記第２導電形の複数の第２部分領域とを含み、前記複数の第１部分領域及び前記複数の第２部分領域は、前記第１方向と交差する方向において交互に設けられた、前記第４半導体領域と、
    を含み、
    前記第１ゲートから前記第１半導体領域の一部への方向、及び、前記第１ゲートから前記第３半導体領域への方向は、前記第１方向と交差する第２方向に沿い、
    前記第１他ゲートから前記第１半導体領域の一部への方向、及び、前記第１他ゲートから前記第３半導体領域への方向は、前記第２方向に沿い、
    前記第１絶縁領域は、前記第１ゲートと前記半導体部との間、及び、前記第１ゲートと前記第１エミッタとの間に設けられ、
    前記第２絶縁領域は、前記第１他ゲートと前記半導体部との間、及び、前記第１他ゲートと前記第１エミッタとの間に設けられた、半導体装置。
  18. 請求項１〜１６のいずれか１つに記載の制御回路と、
    前記素子部を含む半導体装置と、
    を備えた電気回路装置。
  19. 前記素子部に電力を供給する電源をさらに備えた請求項１８記載の電気回路装置。
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