KR101471351B1 - 하이브리드 수직형 질화갈륨 다이오드의 구조 및 그 제조 방법 - Google Patents

하이브리드 수직형 질화갈륨 다이오드의 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 N- 질화갈륨 에피택시 웨이퍼를 P+ 실리콘 웨이퍼와 금속 솔더로 접합하여 구현한 하이브리드 수직형 질화갈륨 다이오드의 구조 및 그 제조 방법에 관한 것이다. 기판 위에 N- 질화갈륨 에피택시 웨이퍼를 성장시킨 후, N- 질화갈륨 에피택시 웨이퍼의 상단에 금속 패턴을 결합하고, 금속 패턴에 의해 N- 질화갈륨 에피택시 웨이퍼를 P+ 실리콘 웨이퍼와 결합한다. 웨이퍼 박판화 공정을 통해 기판을 제거한 후, N- 질화갈륨 에피택시 웨이퍼의 하부면에 후면 오믹 컨택을 형성하고, P+ 실리콘 웨이퍼의 상부면에 액티브 영역을 결정하는 전면 오믹 컨택을 형성한다. P+ 실리콘 웨이퍼를 선택적으로 식각하여 에지 터미네이션을 위한 플로팅 P+ 실리콘 접합을 형성할 수 있다.

Description

하이브리드 수직형 질화갈륨 다이오드의 구조 및 그 제조 방법{Structure and Fabrication Method of Hybrid Vertical GaN Diode}
본 발명은 전력용 반도체로 이용되는 수직형 질화갈륨(GaN) 다이오드에 관한 것으로, 특히 N- 질화갈륨 에피택시 웨이퍼를 P+ 실리콘 웨이퍼와 금속 솔더로 접합하여 구현한 하이브리드 수직형 질화갈륨 다이오드의 구조 및 그 제조 방법에 관한 것이다.
전력용 반도체는 전력 흐름의 온/오프(즉, 스위칭)를 전담하는 반도체로서, 전력 시스템 출력단의 대용량 다이오드 혹은 트랜지스터를 의미한다. 전력용 반도체는 역방향시 가혹 조건의 인덕터 부하 에너지까지 고려한 고전압을 견뎌야 하며, 순방향시에 낮은 온-저항으로 고전류를 흐르게 해야 한다. 현재 실리콘 PN 다이오드, 실리콘 MOSFET, 실리콘 IGBT로 대표되는 실리콘 전력용 반도체가 널리 이용되고 있으나, 2000년대 이후 실리콘 전력용 반도체는 실리콘 재료의 한계에 도달하여 전력밀도 증가, 전력손실 감소, 셀 면적 감소 등이 더 이상 이루어지지 않고 있다. 이에, 에너지 절감을 위한 차세대 전력용 반도체를 개발하기 위해서는 실리콘보다 재료적 특성이 우수한 질화갈륨(GaN) 기술 개발이 필요하다.
전력용 반도체는 순방향 동작시 고전류가 흐른다. 종래 AlGaN/GaN 혹은 InGaN/GaN 구조를 이용한 GaN 쇼트키 장벽 다이오드는 표면에 형성된 폭 20 ㎚ 이하의 좁은 채널에 고전류가 흐르면 채널에 열 발생이 집중되어 열적 신뢰성이 좋지 않다. 또한, 수평형 전력용 반도체의 정격전류를 높이기 위하여 대면적 다이오드나 트랜지스터를 설계할 경우, 표면에 금속배선이 집중되어 전류집중 현상으로 발생하는 기생저항 성분을 회피할 수 없다. 즉, 수평형 전력용 다이오드의 경우, 표면에 2개의 전극 패턴이 존재하여 금속배선의 전류집중에 의한 기생저항을 가진다. 한편, 금속배선의 기생저항을 감소시키기 위해 넓은 면적의 금속배선을 설계하면 전력용 반도체의 전체 면적이 증가하는 문제점이 있다. 따라서 정격전류가 낮은 통신용 RF(radio frequency) 분야가 아닌 고전압 및 고전류를 가지는 전력용 반도체로는 질화갈륨의 수평형 구조가 적합하지 않다.
반면에, 수직형 전력용 다이오드는 표면에 1개의 전극, 바닥에 1개의 전극이 있기 때문에 금속배선의 전류집중에 의한 기생저항을 가지지 않는 장점이 있다. 그러나 질화갈륨 웨이퍼는 주로 사파이어, 탄화실리콘 혹은 실리콘 재질의 기판 위에서 이종접합 형태로 성장하여 만들어지는데, 벌크 형태의 수직형 전력용 반도체를 제조할 수 있는 질화갈륨 웨이퍼도 있지만, 아직 결정성이 낮고 웨이퍼 구경이 크지 않아 초기 연구단계에 머물러 있다. 따라서 종래의 전력용 반도체로는 이종기판 위에 성장시킨 AlGaN/GaN이나 InGaN/GaN을 이용하는 수평형 질화갈륨 쇼트키 장벽 다이오드가 주종을 이루고 있다.
도 1은 종래의 수평형 질화갈륨 다이오드의 구조를 나타내는 단면도이다. 도 1을 참조하면, 종래의 수평형 질화갈륨 쇼트키 장벽 다이오드는 소자와 소자 사이의 절연 공정, 액티브 영역 표면 위의 오믹 컨택과 쇼트키 컨택 형성 공정, 패시베이션(passivation) 공정, 후공정(backend process) 등으로 제조된다.
수평형 질화갈륨 다이오드의 순방향 전류는 AlGaN(혹은 InGaN)과 GaN 경계의 이차원 전자가스 채널에만 집중하여 흐른다. 따라서 질화갈륨 수평형 소자는 수직형 소자에 비해서 전력밀도가 낮고, 표면에 수 ㎚ 폭의 채널에 열 발생이 집중하여 열적 신뢰성이 좋지 않다. 또한, 수평형 질화갈륨 소자는 모든 전극에 연결되는 금속배선이 표면에 위치하므로 금속배선의 기생저항으로 인하여 온-저항이 증가하는 문제점을 가진다. AlGaN/GaN이나 InGaN/GaN의 이종접합 구조가 아닌 N- GaN을 사용하면 N- GaN 두께를 제어하여 수평형 질화갈륨 소자의 채널 두께를 수 ㎛까지 증가시킬 수 있지만, 이 역시 수평형 구조의 태생적인 한계에서 벗어날 수 없다.
이상 설명한 바와 같이, 전력용 반도체의 구조로 수평형보다 수직형의 전력밀도가 우세하지만, 질화갈륨 이종접합 성장의 한계와 아직 초기 단계에 머물러 있는 수직형 벌크 성장기술로 인해 기존의 전력용 반도체는 주로 수평형으로 개발되고 있다. 그러나 질화갈륨 전력용 반도체가 600 V 이상의 항복전압, 수 A 내지 수십 A 이상의 정격전류를 가지려면 수평형으로는 구조적 한계가 있다. 그 이유는 표면 금속배선의 기생저항이 높고 전력밀도가 낮으며 표면 채널에 열 발생이 집중되어, 기존 실리콘 전력용 반도체보다 오히려 온-저항이 높고 열적 신뢰성이 낮기 때문이다.
따라서 본 발명의 목적은 전력용 반도체로서 수평형 질화갈륨 다이오드의 구조적 한계를 극복한 수직형의 질화갈륨 다이오드 및 그 제조 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 반도체의 고온 신뢰성 및 고전류 동작에 적합하도록 수직형 전류가 흐를 수 있는 하이브리드 수직형 질화갈륨 다이오드를 제공한다. 본 발명의 하이브리드 수직형 질화갈륨 다이오드는, N- 질화갈륨 에피택시 웨이퍼, 상기 N- 질화갈륨 에피택시 웨이퍼의 상부면에 형성되는 금속 패턴, 상기 금속 패턴에 의해 상기 N- 질화갈륨 에피택시 웨이퍼와 접합되는 P+ 실리콘 웨이퍼, 상기 N- 질화갈륨 에피택시 웨이퍼의 하부면에 형성되는 후면 오믹 컨택, 상기 P+ 실리콘 웨이퍼의 상부면에 형성되며 액티브 영역을 결정하는 전면 오믹 컨택을 포함하여 구성될 수 있다.
상기 하이브리드 수직형 질화갈륨 다이오드에 있어서, 상기 P+ 실리콘 웨이퍼 중에서 상기 액티브 영역 밖의 부분은 상기 액티브 영역에 해당하는 부분과 분리되어 에지 터미네이션을 위한 플로팅 P+ 실리콘 접합을 형성할 수 있다.
상기 하이브리드 수직형 질화갈륨 다이오드에 있어서, 상기 N- 질화갈륨 에피택시 웨이퍼의 상부면 중에서 상기 금속 패턴에 의해 노출된 부분은 과도 식각될 수 있다.
상기 하이브리드 수직형 질화갈륨 다이오드에 있어서, 상기 전면 오믹 컨택은 상기 액티브 영역 밖으로 연장되어 에지 터미네이션을 위한 필드 플레이트를 형성할 수 있다.
상기 하이브리드 수직형 질화갈륨 다이오드는 상기 N- 질화갈륨 에피택시 웨이퍼의 하부면과 상기 후면 오믹 컨택 사이에 개재되어 후면 오믹 컨택 저항을 감소시키는 질화갈륨 기반층을 더 포함할 수 있다.
한편, 본 발명은 하이브리드 수직형 질화갈륨 다이오드의 제조 방법을 제공한다. 상기 제조 방법은 기판 위에 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계, 상기 N- 질화갈륨 에피택시 웨이퍼의 상단에 금속 패턴을 결합하는 단계, 상기 금속 패턴에 의해 상기 N- 질화갈륨 에피택시 웨이퍼를 P+ 실리콘 웨이퍼와 결합하는 단계, 웨이퍼 박판화 공정을 통해 상기 기판을 제거하는 단계, 상기 N- 질화갈륨 에피택시 웨이퍼의 하부면에 후면 오믹 컨택을 형성하는 단계, 상기 P+ 실리콘 웨이퍼의 상부면에 액티브 영역을 결정하는 전면 오믹 컨택을 형성하는 단계를 포함하여 구성될 수 있다.
상기 제조 방법에 있어서, 상기 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계는 상기 기판 위에 전이층을 성장시킨 후 상기 전이층 위에 상기 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계일 수 있고, 이때 상기 전이층은 상기 웨이퍼 박판화 공정에서 상기 기판과 함께 제거될 수 있다.
상기 제조 방법에 있어서, 상기 기판을 제거하는 단계는 상기 웨이퍼 박판화 공정을 통해 상기 P+ 실리콘 웨이퍼의 상단 부분을 제거하는 단계를 포함할 수 있다.
상기 제조 방법은, 상기 후면 오믹 컨택을 형성하는 단계 후에, 상기 금속 패턴에 대응하여 상기 P+ 실리콘 웨이퍼를 선택적으로 식각하는 단계를 더 포함할 수 있으며, 이 경우 상기 P+ 실리콘 웨이퍼의 선택적 식각에 의해 상기 P+ 실리콘 웨이퍼 중에서 상기 액티브 영역 밖의 부분은 상기 액티브 영역에 해당하는 부분과 분리되어 에지 터미네이션을 위한 플로팅 P+ 실리콘 접합을 형성할 수 있다.
상기 제조 방법은, 상기 후면 오믹 컨택을 형성하는 단계 후에, 상기 P+ 실리콘 웨이퍼를 선택적으로 식각하는 단계를 더 포함할 수 있으며, 이 경우 상기 금속 패턴을 결합하는 단계는 패턴 없는 금속층을 상기 N- 질화갈륨 에피택시 웨이퍼의 상단에 결합하는 단계일 수 있고, 상기 패턴 없는 금속층은 상기 P+ 실리콘 웨이퍼의 선택적 식각에 의해 함께 식각되어 패턴을 형성할 수 있으며, 상기 P+ 실리콘 웨이퍼의 선택적 식각에 의해 상기 P+ 실리콘 웨이퍼 중에서 상기 액티브 영역 밖의 부분은 상기 액티브 영역에 해당하는 부분과 분리되어 에지 터미네이션을 위한 플로팅 P+ 실리콘 접합을 형성할 수 있다.
상기 제조 방법에 있어서, 상기 P+ 실리콘 웨이퍼의 선택적 식각에 의해 상기 N- 질화갈륨 에피택시 웨이퍼의 상부면 중에서 상기 금속 패턴에 의해 노출된 부분이 과도 식각될 수 있다.
상기 제조 방법에 있어서, 상기 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계는 상기 기판 위에 전이층과 질화갈륨 기반층을 성장시킨 후 상기 질화갈륨 기반층 위에 상기 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계일 수 있으며, 상기 전이층은 상기 웨이퍼 박판화 공정에서 상기 기판과 함께 제거될 수 있고, 상기 질화갈륨 기반층은 상기 N- 질화갈륨 에피택시 웨이퍼와 상기 후면 오믹 컨택 사이에 개재되어 후면 오믹 컨택 저항을 감소시킬 수 있다.
본 발명의 하이브리드 수직형 질화갈륨 다이오드는 P+ 실리콘 웨이퍼와 N- 질화갈륨 에피택시 웨이퍼를 금속 솔더 패턴으로 접합하여 구현하는 독창적인 구조 및 제조과정을 가지며, 종래의 수평형 질화갈륨 다이오드의 경우 표면에 오믹 컨택과 쇼트키 컨택이 동시에 존재하는 데 반하여, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 P+ 실리콘 웨이퍼의 상부면과 N- 질화갈륨 에피택시 웨이퍼의 하부면에 각각 오믹 컨택이 위치한다. 따라서 종래의 수평형 질화갈륨 다이오드에서는 전류가 수평 방향으로 흐르지만, 본 발명의 하이브리드 수직형 질화갈륨 다이오드에서는 전류가 수직 방향으로 흐른다.
또한, 종래의 수평형 질화갈륨 다이오드는 전류가 표면의 좁은 채널에만 흐르기 때문에 낮은 열적 신뢰성, 금속배선에 의한 기생저항, 전체 면적 증가, 높은 온-저항 등의 문제점을 가지나, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 전류가 반도체 전 영역에 흐르기 때문에 열적 신뢰성 개선, 금속배선의 기생저항 감소, 전체 면적 감소, 온-저항 감소 등이 가능하다.
아울러, 종래의 수평형 질화갈륨 다이오드는 전자 전류만 흐르지만, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 PN 바이폴라 동작에 의한 전자 및 정공전류가 모두 가능하므로, 바이폴라 동작에 의해 추가적인 온-저항 절감이 가능하다.
더욱이, 종래의 수평형 질화갈륨 다이오드와 달리, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 항복전압 확보를 위하여 액티브 영역 밖에 에지 터미네이션 설계가 가능하다.
도 1은 종래의 수평형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
도 4는 본 발명의 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드에서 N- GaN의 도핑 농도와 두께에 따른 이상적인 항복전압을 나타내는 도면이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 다만, 실시예들을 설명함에 있어서 본 발명이 속하는 기술 분야에 잘 알려져 있거나 본 발명과 직접 관련이 없는 사항에 대해서는 본 발명의 핵심을 흐리지 않고 명확히 전달하기 위해 설명을 생략할 수 있다.
한편, 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 첨부 도면을 통틀어 동일하거나 대응하는 구성요소에는 동일한 참조번호를 부여한다.
본 발명은 차세대 전력용 반도체로 각광을 받는 질화갈륨 다이오드에 관한 것이다. 수평형 질화갈륨 다이오드는 그 한계로 지적된 낮은 열적 신뢰성과 금속배선의 기생저항에 의한 온-저항 증가로 인해 고전압 및 고전류 분야에 적용이 어려운 상황이다. 따라서 본 발명은 P+ 실리콘(Si) 웨이퍼와 N- 질화갈륨(GaN) 에피택시 웨이퍼를 금속 솔더로 접합한 뒤 반도체 공정을 진행하여 완성하는 하이브리드 수직형 질화갈륨 PN 다이오드의 구조 및 그 제조 방법을 제안한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 제조 방법을 나타내는 단면도들이다. 그리고 도 3은 본 발명의 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(11) 위에 전이층(12, translation layer)을 성장시키고 그 위에 N- 질화갈륨 에피택시 웨이퍼(13)를 성장시킨 후 금속 솔더 패턴(14)과 N- 질화갈륨 에피택시 웨이퍼(13)를 결합시킨다. 이때, 금속 솔더 패턴(14)에 N- 질화갈륨 에피택시 웨이퍼(13)의 상단을 결합하는 방향으로 진행하며, 금속 솔더 패턴(14)은 나중에 진행될 P+ 실리콘 웨이퍼의 접합 패턴과도 일치하도록 한다. 기판(11)은 사파이어, 탄화실리콘, 실리콘 중의 하나로 형성되며, 전이층(12)은 기판(11) 위의 격자 불일치를 감소시키기 위해 형성된다. 금속 솔더 패턴(14)은 그 재질로 솔더를 예시하였으나, 경우에 따라 다른 재질의 금속이나 전도성 물질로 대체될 수도 있다.
이어서, 도 2b에 도시된 바와 같이, 금속 솔더 패턴(14)이 부착된 N- 질화갈륨 에피택시 웨이퍼(13)를 P+ 실리콘 웨이퍼(15)와 결합시킨다. 결합 후 필요 없는 부분은 웨이퍼 박판화(wafer thinning) 공정을 통해 제거한다. 하단에서 제거되는 부분은 기판(11)과 전이층(12)이며, 상단에서 제거되는 부분은 P+ 실리콘 웨이퍼(15)의 일부이다. P+ 실리콘 웨이퍼(15)는 반도체 웨이퍼 공정에서 최소한의 핸들링이 가능한 정도로만 남기면 충분하며, 예컨대 P+ 실리콘 웨이퍼(15)를 50~100 ㎛만 남기고 상단 부분을 제거한다. 도 2c는 웨이퍼 박판화 공정이 완료된 상태를 보여준다.
이어서, 도 2c에 도시된 바와 같이, 캐소드 전극(음극)을 위한 후면 오믹 컨택(16)을 형성한다. 즉, N- 질화갈륨 에피택시 웨이퍼(13)의 하부면에 오믹 금속을 증착하고 오믹 컨택 저항을 감소시키기 위하여 고온 열처리 공정을 진행한다.
한편, 수직형 전력용 반도체는 수평형 전력용 반도체와 달리 액티브 영역 밖에 항복전압 개선을 위한 에지 터미네이션(edge termination) 설계가 가능하다. 에지 터미네이션은 애노드 전극이 연결된 P+ 실리콘 접합에 이차원적으로 전계집중을 완화하기 위한 설계 방법이다. 도 2d를 참조하면, 본 실시예에서는 액티브 영역 밖의 P+ 실리콘 웨이퍼(15)의 일부에 건식 또는 습식 식각을 진행하여(즉, 선택적 식각을 진행함) 플로팅 P+ 실리콘 접합(15a)을 형성한다. 이때, 식각 후 남은 P+ 실리콘 접합(15, 15a)은 금속 솔더 패턴(14) 위에 위치하도록 해야 한다(즉, 선택적 식각은 금속 솔더 패턴에 대응하여 이루어짐).
이후, 도 2d에 도시된 바와 같이, 애노드 전극(양극)을 위한 전면 오믹 컨택(17)을 형성한다. 최종적으로, 반도체 소자를 보호하기 위해 전면에 유전체 물질로 패시베이션(18)을 형성한다. 패시베이션(18)은 퍼니스(furnace)나 플라즈마 화학 기상 증착법(PE-CVD; Plasma Enhanced Chemical Vapor Deposition)을 이용하여 유전체 물질을 성장시키거나 증착하여 형성한다.
이상과 같은 방법에 따라 제조된 하이브리드 수직형 질화갈륨 PN 다이오드는 N- 질화갈륨 에피택시 웨이퍼(13)의 상부면에 형성된 금속 솔더 패턴(14)에 의해 N- 질화갈륨 에피택시 웨이퍼(13)와 P+ 실리콘 웨이퍼(15)를 접합시킨 구조이다. N- 질화갈륨 에피택시 웨이퍼(13)의 하부면에 후면 오믹 컨택(16)이 형성되며, P+ 실리콘 웨이퍼(15)의 상부면에 액티브 영역을 결정하는 전면 오믹 컨택(17)이 형성된다.
본 발명의 하이브리드 수직형 질화갈륨 다이오드는 P+ 실리콘 웨이퍼(15)와 N- 질화갈륨 에피택시 웨이퍼(13)를 금속 솔더 패턴(14)으로 접합하여 구현하는 독창적인 구조 및 제조과정을 가지며, 종래의 수평형 질화갈륨 다이오드의 경우 표면에 오믹 컨택과 쇼트키 컨택이 동시에 존재하는 데 반하여, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 P+ 실리콘 웨이퍼(15)의 상부면과 N- 질화갈륨 에피택시 웨이퍼(13)의 하부면에 각각 오믹 컨택(16, 17)이 위치한다. 따라서 종래의 수평형 질화갈륨 다이오드에서는 전류가 수평 방향으로 흐르지만, 본 발명의 하이브리드 수직형 질화갈륨 다이오드에서는 전류가 수직 방향으로 흐른다.
또한, 종래의 수평형 질화갈륨 다이오드는 전류가 표면의 좁은 채널에만 흐르기 때문에 낮은 열적 신뢰성, 금속배선에 의한 기생저항, 전체 면적 증가, 높은 온-저항 등의 문제점을 가지나, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 전류가 반도체 전 영역에 흐르기 때문에 열적 신뢰성 개선, 금속배선의 기생저항 감소, 전체 면적 감소, 온-저항 감소 등이 가능하다.
아울러, 종래의 수평형 질화갈륨 다이오드는 전자 전류만 흐르지만, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 PN 바이폴라 동작에 의한 전자 및 정공전류가 모두 가능하므로, 바이폴라 동작에 의해 추가적인 온-저항 절감이 가능하다.
더욱이, 종래의 수평형 질화갈륨 다이오드와 달리, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 항복전압 확보를 위하여 액티브 영역 밖에 에지 터미네이션 설계가 가능하다. 일례로, P+ 실리콘 웨이퍼(15) 중에서 액티브 영역 밖의 부분은 액티브 영역에 해당하는 부분과 분리되어 에지 터미네이션을 위한 플로팅 P+ 실리콘 접합(15a)을 형성한다.
도 3을 참조하면, 이상 설명한 구조의 하이브리드 수직형 질화갈륨 다이오드에서, 전면 오믹 컨택(17)의 면적(A; 즉, 액티브 면적)은 정격 전류에 따라 결정된다. P+ 실리콘 웨이퍼(15)의 두께(B)는 공정상 핸들링이 가능하도록 50~100 ㎛이다. P+ 실리콘 웨이퍼(15)의 도핑농도는 1019 ㎝-3이 적당하다. 플로팅 P+ 실리콘 접합(15a) 사이의 간격(C)은 항복전압 스펙과 P+ 실리콘 웨이퍼(15)의 농도 및 두께에 따라 결정된다. 대부분 플로팅 P+ 실리콘 접합(15a) 사이의 간격은 10 ㎛ 내외이다. 금속 솔더 패턴(14)의 두께(D)는 5 ㎛ 내외이다. N- 질화갈륨 에피택시 웨이퍼(13)의 도핑농도와 두께(E)는 항복전압 스펙에 의해 결정된다. 도 4는 N- 질화갈륨 에피택시 웨이퍼의 도핑농도와 두께를 이용하여 수식으로 계산한 이상적인 항복전압이다. N- GaN의 도핑농도가 1016 ㎝-3일 때 두께가 2.5 ㎛이면 이상적인 항복전압은 693 V로, 프로세스 마진을 고려하면 600 V급 설계가 가능하다. N- GaN의 도핑농도가 1016 ㎝-3일 때 두께가 5 ㎛이면 이상적인 항복전압은 1273 V로, 공정 마진을 고려하면 1200 V급 설계가 가능하다.
한편, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 전술한 실시예의 제조 방법과 다른 방법을 통해서도 제조 가능하다. 도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 제조 방법을 나타내는 단면도들이다.
도 5a를 참조하면, 본 발명의 다른 실시예에서는 패턴이 없는 금속 솔더층(14)을 P+ Si 웨이퍼(15)와 N- GaN 에피택시 웨이퍼(13) 사이에 결합하여 제조 공정을 시작할 수 있다. 도 5b와 같이 후면 오믹 컨택(16)을 형성한 후, 도 5c에 도시된 바와 같이 에지 터미네이션을 위한 P+ Si 웨이퍼(15)의 식각시 금속 솔더층도 함께 식각하여 금속 솔더 패턴(14)을 형성한다. 플로팅 P+ Si 접합(15a)의 하단에 금속 솔더가 서로 연결되어 있으면 도통하므로 역방향시 전계 분산이 안 되기 때문이다.
다른 한편, 본 발명의 하이브리드 수직형 질화갈륨 다이오드는 구조적 측면에서도 변형이 가능하다. 도 6은 본 발명의 다른 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
도 6을 참조하면, 에지 터미네이션을 위한 플로팅 P+ Si 접합(15a)을 형성할 때 N- GaN 에피택시 웨이퍼(13)의 상단 일부까지 식각한다. 즉, N- 질화갈륨 에피택시 웨이퍼(13)의 상부면 중에서 금속 솔더 패턴(14)에 의해 노출된 부분을 과도 식각(over etching)한다. N- GaN 상단의 일부를 식각하더라도 항복전압 손실은 크지 않으며, 오히려 식각 공정의 마진을 개선한다.
도 7은 본 발명의 또 다른 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
도 7에 도시된 바와 같이, 에지 터미네이션으로 전술한 플로팅 P+ Si 접합 대신에 필드 플레이트(17a, field plate)를 적용할 수 있다. 즉, 전면 오믹 컨택(17)을 액티브 영역 밖으로 연장하여 에지 터미네이션을 위한 필드 플레이트(17a)를 형성할 수 있다. 필드 플레이트 구조는 에지 부분에 집중되어 있는 전기장을 골고루 분산시켜 애벌런치 효과가 작아지게 되고 그에 따라 항복전압이 증가하게 된다.
도 8은 본 발명의 또 다른 실시예에 따른 하이브리드 수직형 질화갈륨 다이오드의 구조를 나타내는 단면도이다.
도 8을 참조하면, N- 질화갈륨 에피택시 웨이퍼(13)의 하부면과 후면 오믹 컨택(16) 사이에 질화갈륨 기반층(19)을 삽입할 수 있다. 질화갈륨 기반층(19)은 Si이 도핑된 N+ GaN이나 이종 접합층이며 후면 오믹 컨택 저항을 감소시킨다.
질화갈륨 기반층(19)이 추가될 경우, N- 질화갈륨 에피택시 웨이퍼(13)를 제조하는 과정에서 전이층(도 2a의 12) 위에 질화갈륨 기반층(19)을 먼저 성장시킨 뒤 N- 질화갈륨 에피택시 웨이퍼(13)를 성장시킨다. 그리고 웨이퍼 박판화 공정에서 전이층을 제거할 때 질화갈륨 기반층(19)은 제거하지 않고 남긴다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
11: 기판 12: 전이층
13: N- 질화갈륨 에피택시 웨이퍼 14: 금속 솔더 패턴
15: P+ 실리콘 웨이퍼 15a: 플로팅 P+ 실리콘 접합
16: 후면 오믹 컨택 17: 전면 오믹 컨택
17a: 필드 플레이트 18: 패시베이션
19: 질화갈륨 기반층

Claims (12)

  1. N- 질화갈륨 에피택시 웨이퍼;
    상기 N- 질화갈륨 에피택시 웨이퍼의 상부면에 형성되는 금속 패턴;
    상기 금속 패턴의 상부면에 형성되고, 상기 금속 패턴에 의해 상기 N- 질화갈륨 에피택시 웨이퍼와 접합되는 P+ 실리콘 웨이퍼;
    상기 N- 질화갈륨 에피택시 웨이퍼의 하부면에 형성되는 후면 오믹 컨택;
    상기 P+ 실리콘 웨이퍼의 상부면에 형성되며 면적에 따라 액티브 영역을 결정하는 전면 오믹 컨택; 을 포함하고,
    상기 금속 패턴은 P+ 실리콘 웨이퍼의 상기 액티브 영역을 형성하기 위한 부분을 포함하는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드.
  2. 제1항에 있어서,
    상기 P+ 실리콘 웨이퍼 중에서 상기 액티브 영역 밖의 부분은 상기 액티브 영역에 해당하는 부분과 분리되어 에지 터미네이션을 위한 플로팅 P+ 실리콘 접합을 형성하는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드.
  3. 제1항에 있어서,
    상기 N- 질화갈륨 에피택시 웨이퍼의 상부면 중에서 상기 금속 패턴에 의해 노출된 부분은 과도 식각되는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드.
  4. 제1항에 있어서,
    상기 전면 오믹 컨택은 상기 액티브 영역 밖으로 연장되어 에지 터미네이션을 위한 필드 플레이트를 형성하는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드.
  5. 제1항에 있어서,
    상기 N- 질화갈륨 에피택시 웨이퍼의 하부면과 상기 후면 오믹 컨택 사이에 개재되어 후면 오믹 컨택 저항을 감소시키는 질화갈륨 기반층;
    을 더 포함하는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드.
  6. 기판 위에 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계;
    상기 N- 질화갈륨 에피택시 웨이퍼의 상단에 금속 패턴을 결합하는 단계;
    상기 금속 패턴의 상부면에 P+ 실리콘 웨이퍼를 형성하여, 상기 금속 패턴에 의해 상기 N- 질화갈륨 에피택시 웨이퍼를 상기 P+ 실리콘 웨이퍼와 결합하는 단계;
    웨이퍼 박판화 공정을 통해 상기 기판을 제거하는 단계;
    상기 N- 질화갈륨 에피택시 웨이퍼의 하부면에 후면 오믹 컨택을 형성하는 단계;
    상기 P+ 실리콘 웨이퍼의 상부면에 면적에 따라 액티브 영역을 결정하는 전면 오믹 컨택을 형성하는 단계; 를 포함하고,
    상기 금속 패턴은 P+ 실리콘 웨이퍼의 상기 액티브 영역을 형성하기 위한 부분을 포함하는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드의 제조 방법.
  7. 제6항에 있어서,
    상기 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계는 상기 기판 위에 전이층을 성장시킨 후 상기 전이층 위에 상기 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계이며,
    상기 전이층은 상기 웨이퍼 박판화 공정에서 상기 기판과 함께 제거되는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드의 제조 방법.
  8. 제6항에 있어서,
    상기 기판을 제거하는 단계는 상기 웨이퍼 박판화 공정을 통해 상기 P+ 실리콘 웨이퍼의 상단 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드의 제조 방법.
  9. 제6항에 있어서,
    상기 후면 오믹 컨택을 형성하는 단계 후에, 상기 금속 패턴의 상부면에 대응하여 상기 액티브 영역과, 상기 액티브 영역에 해당하는 부분과 분리되어 에지 터미네이션을 위한 플로팅 P+ 실리콘 접합을 형성하기 위하여, 상기 P+ 실리콘 웨이퍼를 선택적으로 식각하는 단계;
    를 더 포함하는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드의 제조 방법.
  10. 기판 위에 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계;
    상기 N- 질화갈륨 에피택시 웨이퍼의 상단에 금속층을 결합하는 단계;
    상기 금속층에 의해 상기 N- 질화갈륨 에피택시 웨이퍼를 P+ 실리콘 웨이퍼와 결합하는 단계;
    웨이퍼 박판화 공정을 통해 상기 기판을 제거하는 단계;
    상기 N- 질화갈륨 에피택시 웨이퍼의 하부면에 후면 오믹 컨택을 형성하는 단계;
    상기 P+ 실리콘 웨이퍼의 상부면에 면적에 따라 액티브 영역을 결정하는 전면 오믹 컨택을 형성하는 단계;
    상기 액티브 영역과, 상기 액티브 영역에 해당하는 부분과 분리되어 에지 터미네이션을 위한 플로팅 P+ 실리콘 접합을 형성하기 위하여, 상기 P+ 실리콘 웨이퍼를 선택적으로 식각하는 단계; 를 포함하고,
    상기 금속층은 상기 P+ 실리콘 웨이퍼의 선택적 식각에 의해 함께 식각되어 패턴을 형성하는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 P+ 실리콘 웨이퍼의 선택적 식각에 의해 상기 N- 질화갈륨 에피택시 웨이퍼의 상부면 중에서 상기 금속 패턴에 의해 노출된 부분이 과도 식각되는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드의 제조 방법.
  12. 제6항에 있어서,
    상기 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계는 상기 기판 위에 전이층과 질화갈륨 기반층을 성장시킨 후 상기 질화갈륨 기반층 위에 상기 N- 질화갈륨 에피택시 웨이퍼를 성장시키는 단계이며,
    상기 전이층은 상기 웨이퍼 박판화 공정에서 상기 기판과 함께 제거되고,
    상기 질화갈륨 기반층은 상기 N- 질화갈륨 에피택시 웨이퍼와 상기 후면 오믹 컨택 사이에 개재되어 후면 오믹 컨택 저항을 감소시키는 것을 특징으로 하는 하이브리드 수직형 질화갈륨 다이오드의 제조 방법.
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