DE102021123451A1 - Halbleitervorrichtung - Google Patents

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Tetsuo Takahashi
Hidenori Fujii
Shigeto Honda
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Abstract

Ein Halbleitersubstrat weist einen Transistorbereich, einen Diodenbereich und einen äußeren peripheren Bereich auf. Der Transistorbereich wird durch eine Vielzahl von Gateelektroden, die jeweils eine Streifenform aufweisen, in eine Vielzahl von Transistor-Einheitszellenbereichen unterteilt, und der Diodenbereich wird durch die Vielzahl von Gateelektroden in eine Vielzahl von Dioden-Einheitszellenbereichen unterteilt. Jeder der Vielzahl von Transistor-Einheitszellenbereichen weist eine dritte Halbleiterschicht eines ersten Leitfähigkeitstyps, die auf einer Seite einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist, eine vierte Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf einem Teil einer oberen Schicht der dritten Halbleiterschicht selektiv angeordnet ist, und eine fünfte Halbleiterschicht auf. Die fünfte Halbleiterschicht ist so angeordnet, dass sie mit einer Störstellenschicht des ersten Leitfähigkeitstyps, die im äußeren peripheren Bereich angeordnet ist, in Kontakt ist oder in die Störstellenschicht eindringt.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und bezieht sich auf eine Halbleitervorrichtung mit einem reduzierten Erholungsverlust.
  • Beschreibung der Hintergrundtechnik
  • Im Allgemeinen wird von Leistungsvorrichtungen gefordert, dass sie verschiedene Anforderungen wie etwa die Fähigkeit zum Halten einer Stehspannung und die Gewährleistung eines sicheren Arbeitsbereichs erfüllen, sodass die Vorrichtung während ihres Betriebs nicht Schaden nimmt. Eine der Anforderungen ist ein niedriger Verlust. Die Reduzierung des Verlusts in Leistungsvorrichtungen hat die Effekte, dass die Größe und das Gewicht der Vorrichtung reduziert werden, und hat in einem weiten Sinn einen Effekt, der durch Reduzieren des Energieverbrauchs zur Rücksichtnahme auf die globale Umwelt führt. Ferner ist es erforderlich, eine Leistungsvorrichtung zu realisieren, die diese Effekte zu den niedrigstmöglichen Kosten erreicht.
  • Als Mittel, um die obigen Anforderungen zu erfüllen, wurde ein RC-IGBT (rückwärtsleitender Bipolartransistor mit isoliertem Gate) vorgeschlagen, der die Eigenschaften eines IGBT und einer FWD (Freilaufdiode) mittels einer Struktur erreicht, wie zum Beispiel in Proceedings of International Symposium on Power Semiconductor Devices 2004, S. 133-136, offenbart wurde.
  • Dieser RC-IGBT weist einige technische Probleme auf, von denen eines darin besteht, dass der Erholungsverlust während des Betriebs der Diode groß ist. Im RC-IGBT wird ein p-n-Übergang, der von einem Anodenteil (Anode vom p-Typ) und einem Kontakt vom p+-Typ eines Diodenteils und einer Driftschicht vom n--Typ gebildet wird, während des Betriebs der FWD unter Vorwärtsspannung gesetzt und tritt eine Leitfähigkeitsmodulation durch in die Driftschicht vom n--Typ fließende Löcher auf, wodurch ein Vorwärtsspannungsabfall reduziert werden kann. Wenn jedoch die Konzentration von Störstellen vom p-Typ in einem Anodenbereich hoch ist, erschwert das Auftreten einer großen Menge überschüssiger Träger, dass die Träger innerhalb der Vorrichtung entladen bzw. abgeführt werden. Daher bestand ein Problem, dass der Erholungsverlust erhöht wird.
  • Die offengelegte japanische Patentanmeldung Nr. 2017-224685 offenbart einige Konfigurationen, die diese Probleme lösen. In der offengelegten japanischen Patentanmeldung Nr. 2017-224685 wird die Erholungsfähigkeit während des Betriebs einer Diode verbessert, indem ein Führungsring in einem äußeren peripheren Bereich von einer Kathodenschicht um einen bestimmten Abstand oder mehr getrennt wird.
  • In der Offenbarung der offengelegten japanischen Patentanmeldung Nr. 2017-224685 wird keine Gegenmaßnahme gegen den Zustrom von Löchern aus dem äußeren peripheren Bereich mit einer tiefen Diffusionsschicht vom p-Typ unternommen, deren Konzentration im Allgemeinen hoch ist, sodass die Gegenmaßnahme gegen einen Abfall in einem sicheren Arbeitsbereich im Schaltbetrieb (RBSOA; engl.: reverse bias safe operating area) unzureichend ist.
  • Zusammenfassung
  • Eine Aufgabe der vorliegenden Offenbarung besteht darin, eine Halbleitervorrichtung bereitzustellen, die einen Abfall in einem sicheren Arbeitsbereich im Schaltbetrieb unterdrückt.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung ist eine Halbleitervorrichtung, in der ein Transistor und eine Diode auf einem gemeinsamen Halbleitersubstrat ausgebildet sind, worin: das Halbleitersubstrat einen Transistorbereich, wo der Transistor ausgebildet ist, einen Diodenbereich, wo die Diode ausgebildet ist, und einen äußeren peripheren Bereich aufweist, der einen den Transistorbereich und den Diodenbereich enthaltenden Zellenbereich umgibt; der Transistorbereich durch eine Vielzahl von Gateelektroden, die jeweils eine Streifenform aufweisen, in eine Vielzahl von Transistor-Einheitszellenbereichen unterteilt ist; der Diodenbereich durch die Vielzahl von Gateelektroden in eine Vielzahl von Dioden-Einheitszellenbereichen unterteilt ist; jeder der Vielzahl von Transistor-Einheitszellenbereichen eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, die auf einer Seite einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht angeordnet ist, eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer Seite einer ersten Hauptoberfläche des Halbleitersubstrats in Bezug auf die zweite Halbleiterschicht angeordnet ist, eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf einem Teil einer oberen Schicht der dritten Halbleiterschicht selektiv angeordnet ist, eine fünfte Halbleiterschicht des ersten Leitfähigkeitstyps, die selektiv so angeordnet ist, dass eine seitliche Oberfläche der fünften Halbleiterschicht mit einer seitlichen Oberfläche der vierten Halbleiterschicht in Kontakt ist, eine erste Elektrode, die mit der ersten Halbleiterschicht elektrisch verbunden ist, und eine zweite Elektrode aufweist, die mit der vierten Halbleiterschicht und der fünften Halbleiterschicht über ein Kontaktloch elektrisch verbunden ist; jeder der Vielzahl von Dioden-Einheitszellenbereichen eine sechste Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, die zweite Halbleiterschicht, die auf der sechsten Halbleiterschicht angeordnet ist, eine siebte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats in Bezug auf die zweite Halbleiterschicht angeordnet ist, eine achte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einem Teil einer oberen Schicht der siebten Halbleiterschicht selektiv angeordnet ist, die erste Elektrode, die mit der sechsten Halbleiterschicht elektrisch verbunden ist, und die zweite Elektrode aufweist, die mit der siebten Halbleiterschicht und der achten Halbleiterschicht über das Kontaktloch elektrisch verbunden ist; die fünfte Halbleiterschicht im Transistorbereich so angeordnet ist, dass sie mit einer Störstellenschicht des ersten Leitfähigkeitstyps in Kontakt ist, die im äußeren peripheren Bereich angeordnet ist und eine Grenze mit dem Zellenbereich definiert, oder in die Störstellenschicht eindringt; und das Kontaktloch so angeordnet ist, dass es sich zu einem oberen Teilbereich der Störstellenschicht im äußeren peripheren Bereich erstreckt.
  • Gemäß der obigen Halbleitervorrichtung ist die fünfte Halbleiterschicht so angeordnet, dass sie mit der Störstellenschicht in Kontakt ist, die in dem äußeren peripheren Bereich angeordnet ist, oder in die Störstellenschicht eindringt, und ist die vierte Halbleiterschicht nicht nahe dem Diodenbereich angeordnet, sodass eine Konfiguration geschaffen wird, die weniger wahrscheinlich in einen Latch-up-Zustand gelangt, es weniger wahrscheinlich ist, dass ein Potential erhöht wird, selbst wenn der Strom eines Lochstroms erhöht wird, der Strom eines Lochstroms in die vierte Halbleiterschicht reduziert wird und ein Abfall im sicheren Arbeitsbereich im Schaltbetrieb minimiert werden kann. Da sich das Kontaktloch zum oberen Teilbereich der Störstellenschicht im äußeren peripheren Bereich erstreckt, können ferner Löcher selbst im äußeren peripheren Bereich nahe dem Transistorbereich effizient extrahiert werden und kann ein Abfall im sicheren Arbeitsbereich im Schaltbetrieb unterdrückt werden.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung der vorliegenden Offenbarung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die einen gesamten Chip eines RC-IGBT gemäß einer ersten bevorzugten Ausführungsform veranschaulicht;
    • 2 ist eine partielle Draufsicht des RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 3 bis 6 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 7 ist eine partielle Draufsicht eines RC-IGBT gemäß einer zweiten bevorzugten Ausführungsform;
    • 8 bis 11 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der zweiten bevorzugten Ausführungsform;
    • 12 ist eine partielle Draufsicht eines RC-IGBT gemäß einer dritten bevorzugten Ausführungsform;
    • 13 bis 16 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der dritten bevorzugten Ausführungsform;
    • 17 ist eine partielle Draufsicht eines RC-IGBT gemäß einer vierten bevorzugten Ausführungsform;
    • 18 bis 21 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der vierten bevorzugten Ausführungsform;
    • 22 ist eine partielle Draufsicht eines RC-IGBT gemäß einer fünften bevorzugten Ausführungsform;
    • 23 bis 26 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der fünften bevorzugten Ausführungsform;
    • 27 ist eine partielle Draufsicht eines RC-IGBT gemäß einer sechsten bevorzugten Ausführungsform;
    • 28 bis 31 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der sechsten bevorzugten Ausführungsform;
    • 32 ist eine partielle Draufsicht eines RC-IGBT gemäß einer siebten bevorzugten Ausführungsform;
    • 33 bis 36 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der siebten bevorzugten Ausführungsform;
    • 37 ist eine partielle Draufsicht eines RC-IGBT gemäß einer achten bevorzugten Ausführungsform;
    • 38 bis 41 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der achten bevorzugten Ausführungsform;
    • 42 ist eine partielle Draufsicht eines RC-IGBT gemäß einer neunten bevorzugten Ausführungsform;
    • 43 bis 46 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der neunten bevorzugten Ausführungsform;
    • 47 ist eine partielle Draufsicht eines RC-IGBT gemäß einer zehnten bevorzugten Ausführungsform;
    • 48 bis 51 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der zehnten bevorzugten Ausführungsform;
    • 52 ist eine partielle Draufsicht eines RC-IGBT gemäß einer elften bevorzugten Ausführungsform;
    • 53 bis 57 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der elften bevorzugten Ausführungsform;
    • 58 ist eine partielle Draufsicht eines RC-IGBT gemäß einer zwölften bevorzugten Ausführungsform;
    • 59 bis 62 sind jeweils eine partielle Querschnittsansicht des RC-IGBT gemäß der zwölften bevorzugten Ausführungsform;
    • 63 und 64 sind jeweils eine Draufsicht, die eine andere Konfiguration eines RC-IGBT veranschaulicht;
    • 65 ist eine partielle Draufsicht, die eine andere Konfiguration eines RC-IGBT veranschaulicht;
    • 66 und 67 sind jeweils eine partielle Querschnittsansicht, die eine weitere Konfiguration eines RC-IGBT veranschaulicht;
    • 68 ist eine partielle Draufsicht, die eine weitere Konfiguration eines RC-IGBT veranschaulicht; und
    • 69 bis 73 sind jeweils eine partielle Querschnittsansicht, die eine andere Konfiguration eines RC-IGBT veranschaulicht.
  • Beschreibung der bevorzugten Ausführungsformen
  • <Einführung>
  • In der folgenden Beschreibung bezeichnen ein n-Typ und ein p-Typ die Leitfähigkeitstypen eines Halbleiters. In der vorliegenden Offenbarung wird die Beschreibung vorgenommen, indem ein erster Leitfähigkeitstyp als der p-Typ und ein zweiter Leitfähigkeitstyp als der n-Typ beschrieben werden; jedoch können der erste Leitfähigkeitstyp als der n-Typ und der zweite Leitfähigkeitstyp als der p-Typ beschrieben werden. Außerdem wird angegeben, dass ein n--Typ eine niedrigere Konzentration von Störstellen als der n-Typ aufweist und ein n+-Typ eine höhere Konzentration von Störstellen als der n-Typ aufweist. Ähnlich wird angegeben, dass ein p--Typ eine niedrigere Konzentration von Störstellen als der p-Typ aufweist und ein p+-Typ eine höhere Konzentration von Störstellen als der p-Typ aufweist.
  • Außerdem sind die Zeichnungen schematisch dargestellt, und die wechselseitigen Beziehungen zwischen den Größen und Positionen der Abbildungen, die in den verschiedenen Zeichnungen veranschaulicht sind, sind nicht notwendigerweise exakt veranschaulicht und können gegebenenfalls geändert werden. Außerdem werden in der folgenden Beschreibung ähnliche Bestandteile mit den gleichen Bezugsziffern bezeichnet und sind ihre Bezeichnungen und Funktionen als gleich festgelegt. Daher kann eine detaillierte Beschreibung von ihnen weggelassen werden.
  • In der folgenden Beschreibung können Begriffe, die spezifische Positionen und Richtungen meinen, wie etwa „oberer“, „unterer“, „seitlich“, „vorne“ und „hinten“ verwendet werden. Diese Begriffe werden der Zweckmäßigkeit halber verwendet, um ein Verständnis der Inhalte bevorzugter Ausführungsformen zu erleichtern, und haben nichts mit den Richtungen zu tun, wenn die bevorzugten Ausführungsformen tatsächlich implementiert sind.
  • <Erste bevorzugte Ausführungsform>
  • <Vorrichtungskonfiguration>
  • 1 ist eine Draufsicht, die einen gesamten Chip eines RC-IGBT 100 gemäß einer ersten bevorzugten Ausführungsform veranschaulicht, und 2 ist eine Draufsicht, die einen von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Der in 1 veranschaulichte RC-IGBT 100 weist IGBT-Bereiche 101 (Transistorbereiche) und FWD-Bereiche 102 (Diodenbereiche) auf, die in einer Streifenform nebeneinander angeordnet sind, worauf als „Streifen-Typ“ verwiesen wird.
  • Wie in 1 veranschaulicht ist, ist ein äußerer peripherer Bereich 103 so angeordnet, dass er die IGBT-Bereiche 101 und die FWD-Bereiche 102 umgibt, und einer der IGBT-Bereiche 101 ist teilweise mit einem Gate-Pad-Bereich 104 versehen. Es sollte besonders erwähnt werden, dass die den gesamten Chip veranschaulichende Draufsicht in jedem der RC-IGBTs 200 bis 1200 der später beschriebenen zweiten bis zwölften bevorzugten Ausführungsform ebenfalls gleich ist.
  • Wie in 2 veranschaulicht ist, ist der RC-IGBT 101 durch eine Vielzahl eingebetteter Gateelektroden 8, die jeweils eine Grabenstruktur und eine Streifenform aufweisen, in eine Vielzahl von IGBT-Einheitszellenbereichen 105 (Transistor-Einheitszellenbereichen) unterteilt. Ähnlich ist der FWD-Bereich 102 durch die eingebetteten Gateelektroden 8 in eine Vielzahl von FWD-Einheitszellenbereichen 106 (Dioden-Einheitszellenbereichen) unterteilt. Auf die IGBT-Bereiche 101 und die FWD-Bereiche 102 wird zusammen als Zellenbereich verwiesen.
  • Die IGBT-Einheitszellenbereiche 105 sind so angeordnet, dass sie die eingebettete Gateelektrode 8 zwischen zwei von ihnen sandwichartig umgeben und sich in einer X-Richtung (horizontalen Richtung) wiederholen, welche die Anordnungsrichtung der eingebetteten Gateelektroden 8 ist, und jeder IGBT-Einheitszellenbereich 105 ist mit einem Kontaktloch 15 versehen. Das Kontaktloch 15 ist so angeordnet, dass es sich nicht nur über den IGBT-Einheitszellenbereich 105, sondern auch über eine Wannenschicht 16 vom p-Typ (Störstellenschicht) im äußeren peripheren Bereich 103 erstreckt. Darauf wird als ein zweites Merkmal der ersten bevorzugten Ausführungsform verwiesen.
  • In dem IGBT-Einheitszellenbereich 105 sind in einer Y-Richtung (vertikalen Richtung), welche die Verlaufsrichtung der eingebetteten Gateelektrode 8 ist, Emitterschichten 3 vom n+-Typ (vierte Halbleiterschichten) und Kontaktschichten 4 vom p+-Typ (fünfte Halbleiterschichten) abwechselnd ausgebildet.
  • Im IGBT-Einheitszellenbereich 105 ist sie so konfiguriert, dass die Kontaktschicht 4 vom p+-Typ an der Grenze mit der Wannenschicht 16 vom p-Typ im äußeren peripheren Bereich 103 angeordnet ist und die Kontaktschicht 4 vom p+-Typ mit der Wannenschicht 16 vom p-Typ verbunden ist.
  • Die FWD-Einheitszellenbereiche 106 sind so angeordnet, dass sie die eingebettete Gateelektrode 8 zwischen zwei von ihnen sandwichartig umgeben und sich in der X-Richtung (horizontalen Richtung) wiederholen, welche die Anordnungsrichtung der eingebetteten Gateelektroden 8 ist. Jeder FWD-Einheitszellenbereich 106 ist mit einer Anodenschicht 5 vom p-Typ (siebten Halbleiterschicht) und einer Kontaktschicht 6 vom p+-Typ (achten Halbleiterschicht) versehen, die eine Streifenform aufweisen und sich in der Y-Richtung erstrecken, und die Kontaktschicht 6 vom p+-Typ ist in Form einer durchgehenden einzelnen Linie ausgebildet, die sich parallel zur eingebetteten Gateelektrode 8 erstreckt. Darauf wird als ein viertes Merkmal der ersten bevorzugten Ausführungsform verwiesen.
  • Im gesamten FWD-Bereich 102 ist die Kontaktschicht 6 vom p+-Typ so angeordnet, dass ein Flächenanteil bzw. Flächenverhältnis der Kontaktschicht 6 vom p+-Typ niedriger als jenes der Anodenschicht 5 vom p-Typ ist. Das Flächenverhältnis ist hier ein Flächenverhältnis zur Gesamtfläche, in Draufsicht, der Kontaktschicht 6 vom p+-Typ und der Anodenschicht 5 vom p-Typ. Darauf wird als ein fünftes Merkmal der ersten bevorzugten Ausführungsform verwiesen.
  • Die Kontaktschicht 6 vom p+-Typ im FWD-Bereich 102 ist so angeordnet, dass das Flächenverhältnis niedriger als jenes der Kontaktschichten 4 vom p+-Typ im IGBT-Bereich 101 ist. Darauf wird als ein sechstes Merkmal der ersten bevorzugten Ausführungsform verwiesen.
  • Das Kontaktloch 15 ist so angeordnet, dass es die Vielzahl von FWD-Einheitszellenbereichen 106 überspannt. Die Kontaktschicht 6 vom p+-Typ ist so angeordnet, dass der Endteilbereich auf der Seite des äußeren peripheren Bereichs 103 im Vergleich mit dem Endteilbereich, auf der Seite des äußeren peripheren Bereichs 103, der Kontaktschicht 4 vom p+-Typ vom äußeren peripheren Bereich 103 weiter entfernt liegt. Auf dieses Merkmal wird als drittes Merkmal der ersten bevorzugten Ausführungsform verwiesen.
  • Eine entlang der in 2 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 3 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 4 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 5 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 6 veranschaulicht.
  • Wie in 3 bis 6 veranschaulicht ist, weist der RC-IGBT 100 eine Driftschicht 1 vom n--Typ (zweite Halbleiterschicht) auf, die aus einem Halbleitersubstrat wie etwa einem Silizium-(Si-)Substrat besteht. Die Driftschicht 1 vom n--Typ weist als Störstellen vom n-Typ zum Beispiel Arsen (As) oder Phosphor (P) auf, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1015/cm3.
  • Im IGBT-Bereich 101 reicht das Halbleitersubstrat von der Emitterschicht 3 vom n+-Typ und der Kontaktschicht 4 vom p+-Typ bis zu einer Kollektorschicht 11 vom p-Typ (erste Halbleiterschicht), und im FWD-Bereich 102 reicht das Halbleitersubstrat von der Kontaktschicht 6 vom p+-Typ bis zu einer Kathodenschicht 12 vom n+-Typ (sechste Halbleiterschicht).
  • In 3 bis 6 werden die oberen Ränder auf dem Blatt der Emitterschicht 3 vom n+-Typ und der Kontaktschicht 4 vom p+-Typ im IGBT-Bereich 101 als eine erste Hauptoberfläche des Halbleitersubstrats bezeichnet und wird der untere Rand auf dem Blatt der Kollektorschicht 11 vom p-Typ als eine zweite Hauptoberfläche des Halbleitersubstrats bezeichnet. In 3 bis 6 wird der obere Rand auf dem Blatt der Kontaktschicht 6 vom p+-Typ im FWD-Bereich 102 als die erste Hauptoberfläche des Halbleitersubstrats bezeichnet und wird der untere Rand auf dem Blatt der Kathodenschicht 12 vom n+-Typ als die zweite Hauptoberfläche des Halbleitersubstrats bezeichnet. Die erste Hauptoberfläche im FWD-Bereich 102 und die erste Hauptoberfläche im IGBT-Bereich 101 sind die gleiche Oberfläche, und die zweite Hauptoberfläche im FWD-Bereich 102 und die zweite Hauptoberfläche im IGBT-Bereich 101 sind die gleiche Oberfläche.
  • Im IGBT-Bereich 101 ist eine Kanaldotierungsschicht 2 vom p-Typ (engl.: channel doped layer) (dritte Halbleiterschicht) auf der Seite der ersten Hauptoberfläche der Driftschicht 1 vom n--Typ angeordnet, und im FWD-Bereich 102 ist die Anodenschicht 5 vom p-Typ auf der Seite der ersten Hauptoberfläche der Driftschicht 1 vom n--Typ angeordnet, wie in 3 bis 6 veranschaulicht ist. Die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ sind Halbleiterschichten, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) aufweisen, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1019/cm3.
  • Auf der Seite der ersten Hauptoberfläche der Kanaldotierungsschicht 2 vom p-Typ ist die Emitterschicht 3 vom n+-Typ in Kontakt mit einem Gate-Isolierfilm 7 der eingebetteten Gateelektrode 8 in 3 angeordnet, und in 4 ist die Kontaktschicht 4 vom p+-Typ vorgesehen. Die Emitterschicht 3 vom n+-Typ und die Kontaktschicht 4 vom p+-Typ bilden die erste Hauptoberfläche des Halbleitersubstrats.
  • Die Emitterschicht 3 vom n+-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen (As) oder Phosphor (P) aufweist, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1017/cm3 bis 1,0 × 1020/cm3.
  • Die Kontaktschicht 4 vom p+-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) aufweist, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1015/cm3 bis 1,0 × 1020/cm3.
  • Im RC-IGBT 100 ist eine Pufferschicht 10 vom n-Typ, die eine höhere Konzentration von Störstellen vom n-Typ als die Driftschicht 1 vom n--Typ aufweist, auf der Seite der zweiten Hauptoberfläche der Driftschicht 1 vom n--Typ angeordnet, wie in 3 bis 6 veranschaulicht ist. Die Pufferschicht 10 vom n-Typ ist vorgesehen, um, während der RC-IGBT 100 abgeschaltet wird, einen Durchgriff einer sich von der Kanaldotierungsschicht 2 vom p-Typ in Richtung der zweiten Hauptoberfläche erstreckenden Verarmungsschicht zu unterdrücken. Die Pufferschicht 10 vom n-Typ kann gebildet werden, indem beispielsweise Phosphor (P) oder Protonen (H+) implantiert werden oder indem sowohl Phosphor (P) als auch Protonen (H+) implantiert werden. Die Konzentration der Störstellen vom n-Typ in der Pufferschicht 10 vom n-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1018/cm3.
  • Wie in 3 bis 6 veranschaulicht ist, ist auf der zweiten Hauptoberfläche in dem IGBT-Bereich 101 und dem FWD-Bereich 102 eine Kollektorelektrode 14 (erste Elektrode) angeordnet. Die Kollektorelektrode 14 dient als Kathodenelektrode im FWD-Bereich 102. Auf der Kollektorelektrode 14 ist die Kollektorschicht 11 vom p-Typ im IGBT-Bereich 101 angeordnet und ist die Kathodenschicht 12 vom n+-Typ im FWD-Bereich 102 angeordnet.
  • Die Kollektorschicht 11 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) aufweist, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1016/cm3 bis 1,0 × 1020/cm3.
  • Die Kathodenschicht 12 vom n+-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen (As) oder Phosphor (P) aufweist, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1016/cm3 bis 1,0 × 1021/cm3.
  • Im äußeren peripheren Bereich 103 ist die Wannenschicht 16 vom p-Typ auf der Seite der ersten Hauptoberfläche der Driftschicht 1 vom n--Typ angeordnet, wie in 5 veranschaulicht ist. Die Wannenschicht 16 vom p-Typ ist so angeordnet, dass sie den IGBT-Bereich 101 und den FWD-Bereich 102 umgibt, welche als Störstellen vom n-Typ zum Beispiel Arsen (As) oder Phosphor (P) aufweist und mit der seitlichen Oberfläche der Kanaldotierungsschicht 2 vom p-Typ im IGBT-Bereich 101 in Kontakt ist. Die Kontaktschicht 4 vom p+-Typ im IGBT-Bereich 101 ist so ausgebildet, dass sie in die Wannenschicht 16 vom p-Typ eindringt, während die Kanaldotierungsschicht 2 vom p-Typ und die Emitterschicht 3 vom n+-Typ nicht in die Wannenschicht 16 vom p-Typ eindringen. Darauf wird als ein erstes Merkmal der ersten bevorzugten Ausführungsform verwiesen. Der obere Rand auf dem Blatt der Wannenschicht 16 vom p-Typ ist die erste Hauptoberfläche des Halbleitersubstrats, und ein Zwischenschicht-Isolierfilm 9 ist auf der Wannenschicht 16 vom p-Typ angeordnet.
  • Obgleich nicht veranschaulicht kann ein FLR (feldbegrenzender Ring), in dem der Zellenbereich von einer Wannenschicht vom p-Typ (Abschluss-Wannenschicht) umgeben ist, oder eine VLD (Variation einer lateralen Dotierung), bei der der Zellenbereich von einer Wannenschicht vom p-Typ mit einem Konzentrationsgradienten umgeben ist, in der weiteren äußeren Peripherie der Wannenschicht 16 vom p-Typ angeordnet werden. Die Anzahl ringförmiger Wannenschichten vom p-Typ, die im FLR verwendet werden soll, und die Konzentrationsverteilung der Wannenschicht vom p-Typ, die in der VLD verwendet werden soll, können je nach der Stehspannungsauslegung des RC-IGBT 100 geeignet ausgewählt werden.
  • Im IGBT-Bereich 101 ist ein Graben, der von der ersten Hauptoberfläche des Halbleitersubstrats aus die Kanaldotierungsschicht 2 vom p-Typ durchdringt, um die Driftschicht 1 vom n--Typ zu erreichen, ausgebildet, und die eingebettete Gateelektrode 8 ist über den Gate-Isolierfilm 7 im Graben angeordnet, wie in 3 und 4 veranschaulicht ist. Der Gate-Isolierfilm 7 und die eingebettete Gateelektrode 8 sind mit dem Zwischenschicht-Isolierfilm 9 bedeckt, sodass er derart konfiguriert ist, dass die eingebettete Gateelektrode 8 nicht mit einer Emitterelektrode 13 (zweiten Elektrode) verbunden ist. Die eingebettete Gateelektrode 8 im IGBT-Bereich 101 ist mit dem Gate-Pad-Bereich 104 über eine innerhalb des IGBT-Bereichs 101 ausgebildete (nicht veranschaulichte) Gate-Verdrahtung elektrisch verbunden, sodass sie als aktives Graben-Gate fungiert.
  • Im FWD-Bereich 102 ist ebenfalls ein Graben, der von der ersten Hauptoberfläche des Halbleitersubstrats aus die Kanaldotierungsschicht 2 durchdringt, um die Driftschicht 1 vom n--Typ zu erreichen, ausgebildet und ist die eingebettete Gateelektrode 8 über den Gate-Isolierfilm 7 im Graben angeordnet, wie in 3 und 4 veranschaulicht ist. Der Gate-Isolierfilm 7 und die eingebettete Gateelektrode 8 im FWD-Bereich 102 sind mit der Emitterelektrode 13 verbunden, sodass die eingebettete Gateelektrode 8 als Dummy-Graben-Gate fungiert.
  • Wie in 3 bis 6 veranschaulicht ist, ist auf einem Bereich der ersten Hauptoberfläche des Halbleitersubstrats, wo der Zwischenschicht-Isolierfilm 9 nicht angeordnet ist, und auf dem Zwischenschicht-Isolierfilm 9 ein Barrierenmetall 18 ausgebildet. Das Barrierenmetall 18 kann ein zum Beispiel Titan (Ti) enthaltender Leiter sein, kann beispielsweise Titannitrid sein oder kann TiSi sein, worin Titan und Si legiert sind. Wie in 3 veranschaulicht ist, steht das Barrierenmetall 18 mit der Emitterschicht 3 vom n+-Typ, der Kontaktschicht 6 vom p+-Typ und der eingebetteten Gateelektrode 8 im FWD-Bereich 102 in ohmschem Kontakt, sodass es mit der Emitterschicht 3 vom n+-Typ, der Kontaktschicht 6 vom p+-Typ und der eingebetteten Gateelektrode 8 im FWD-Bereich 102 elektrisch verbunden ist. Die Emitterelektrode 13 ist auf dem Barrierenmetall 18 angeordnet. Die Emitterelektrode 13 kann aus beispielsweise einer Aluminium-Legierung wie etwa einer Aluminium-Silizium-Legierung (einer auf Al-Si basierenden Legierung) bestehen oder kann eine Elektrode sein, die aus mehreren Schichten von Metallfilmen besteht, die erhalten werden, indem durch stromlose Plattierung oder elektrolytische Plattierung ein Plattierungsfilm auf der aus der Aluminiumlegierung gebildeten Elektrode ausgebildet wird. Der durch stromlose Plattierung oder elektrolytische Plattierung gebildete Plattierungsfilm kann beispielsweise ein Nickel-(Ni-)Plattierungsfilm sein.
  • Der in 1 veranschaulichte Gate-Pad-Bereich 104 ist mit einer innerhalb des IGBT-Bereichs 101 ausgebildeten Gate-Verdrahtung verbunden, und direkt unter dem Gate-Pad-Bereich 104 ist ein Oxidfilm ausgebildet, sodass der Gate-Pad-Bereich 104 und die Emitterelektrode 13 voneinander elektrisch getrennt sind. Direkt unter dem Oxidfilm kann die Driftschicht 1 vom n--Typ liegen oder kann eine Abschluss-Wannenschicht vom p-Typ angeordnet sein.
  • In Bezug auf ein Herstellungsverfahren des RC-IGBT 100 der ersten bevorzugten Ausführungsform, der oben beschrieben wurde, kann der RC-IGBT 100 hergestellt werden, indem: eine allgemeine Herstellungstechnik eines IGBT verwendet wird; eine Maskenstruktur in einem Lithografieprozess geändert wird; und Anordnungsmuster von Störstellenschichten in dem IGBT-Bereich 101 und dem FWD-Bereich 102 geändert werden. Daher wird dessen detaillierte Beschreibung weggelassen.
  • <Betrieb>
  • Der Betrieb des RC-IGBT 100 wird beschrieben. Zunächst wird ein Fall beschrieben, in dem der RC-IGBT 100 als IGBT arbeitet. Ein Ein-Zustand des IGBT wird eingeleitet, wenn eine positive Spannung an die eingebettete Gateelektrode 8 angelegt wird, und ein n-Kanal-MOSFET, der aus der Driftschicht 1 vom n--Typ, der Kanaldotierungsschicht 2 vom p-Typ, der Emitterschicht 3 vom n+-Typ, dem Gate-Isolierfilm 7 und der eingebetteten Gateelektrode 8 besteht, eingeschaltet wird. Das heißt, mit von der Emitterschicht 3 vom n+-Typ implantierten Elektronen, von der Kollektorschicht 11 vom p+-Typ zuströmenden Löchern und einer in der Driftschicht 1 vom n--Typ auftretenden Leitfähigkeitsmodulation fällt eine Emitter-Kollektor-Spannung ab und wird der Ein-Zustand des IGBT realisiert.
  • Ein Aus-Zustand des IGBT wird realisiert, indem an die eingebettete Gateelektrode 8 eine negative Spannung angelegt wird. Das heißt, wenn der n-Kanal-MOSFET abgeschaltet wird, wird eine geringe Menge an in der Driftschicht 1 vom n--Typ akkumulierten Trägern von der Emitterelektrode 13 und der Kollektorelektrode 14 abgeführt, sodass die Driftschicht 1 vom n--Typ allmählich verarmt wird. Durch den verarmten Bereich, der die Spannung teilt, wird die Emitter-Kollektor-Spannung erhöht und wird der Aus-Zustand realisiert.
  • Als Nächstes wird ein Fall beschrieben, in dem der RC-IGBT 100 als Diode arbeitet. Eine Diodenstruktur wird von der Anodenschicht 5 vom p-Typ, der Kontaktschicht 6 vom p+-Typ, der Driftschicht 1 vom n--Typ und der Kathodenschicht 12 vom n+-Typ gebildet, und, während der Betrieb der FWD eingeschaltet wird, wird ein Zustand erzeugt, in dem in einem Aus-Zustand des IGBT, der als deren Paar fungiert, eine positive Spannung an die Emitterelektrode 13 in Bezug auf die Kollektorelektrode 14 angelegt wird. Löcher strömen von einem Anodenbereich zu, der aus der Anodenschicht 5 vom p-Typ und der Kontaktschicht 6 vom p+-Typ besteht, und Elektronen fließen von einem aus der Kathodenschicht 12 vom n+-Typ bestehenden Kathodenbereich aus zu. Dadurch tritt eine Leitfähigkeitsmodulation auf und wird die Diode leitend.
  • Wenn der als deren Paar fungierende IGBT eingeschaltet wird, wird als Nächstes ein Zustand erzeugt, in dem eine negative Spannung an die Emitterelektrode 13 in Bezug auf die Kollektorelektrode 14 angelegt wird. Die Löcher in der Driftschicht 1 vom n--Typ entweichen aus der Anodenschicht 5 vom p-Typ und der Kontaktschicht 6 vom p+-Typ zur Emitterelektrode 13, und die Elektronen entweichen aus der Kathodenschicht 12 vom n+-Typ zur Kollektorelektrode. Jedoch fließt ein Strom weiter, bis überschüssige Träger nahe dem Anodenbereich verschwinden und ein von der Anodenschicht 5 vom p-Typ, der Kontaktschicht 6 vom p+-Typ und der Driftschicht 1 vom n--Typ gebildeter p-n-Übergang in Sperrrichtung vorgespannt wird.
  • Wenn die überschüssigen Träger nahe dem Anodenbereich entweichen und der von der Anodenschicht 5 vom p-Typ, der Kontaktschicht 6 vom p-Typ und der Driftschicht 1 vom n--Typ gebildete p-n-Übergang in Sperrrichtung vorgespannt wird, beginnt dann ein umgekehrter Erholungsstrom abzunehmen. Wenn die überschüssigen Träger in der Driftschicht 1 vom n--Typ abgeführt werden, wird ein Erholungsschritt abgeschlossen und wird ein gesperrter Zustand erzeugt.
  • In dem RC-IGBT 100 ist dem IGBT-Bereich 101 benachbart der FWD-Bereich 102 ausgebildet, und während des Betriebs des IGBT fließen Löcher von der Kollektorschicht 11 vom p+-Typ durch Diffusion nicht nur in den IGBT-Bereich 101, sondern auch den FWD-Bereich 102. Während der Betrieb des IGBT abgeschaltet wird, werden daher die Löcher, die in den IGBT-Bereich 101 und einen Teil des FWD-Bereichs 102 geströmt sind, von der Emitterelektrode 13 abgeführt.
  • Daher werden Lochströme auf dem IGBT-Bereich 101 nahe dem FWD-Bereich 102 konzentriert und wird das Potential der Kanaldotierungsschicht 2 vom p-Typ hoch. Wenn eine Spannung, die ein eingebautes Potential aufhebt, an die Emitterelektrode 3 vom n+-Typ und die Kanaldotierungsschicht 2 vom p-Typ, die einen p-n-Übergang zusammen mit der Emitterschicht 3 vom n+-Typ bildet, angelegt wird, wird ein Thyristor, der von der Emitterschicht 3 vom n+-Typ, der Kanaldotierungsschicht 2 vom p-Typ, der Driftschicht 1 vom n--Typ und der Kollektorschicht 11 vom p+-Typ gebildet wird, eingeschaltet und wird eine Steuerung durch die Gateelektrode unmöglich. Daher kann die Vorrichtung Schaden nehmen. Dies wird als Abfall im sicheren Arbeitsbereich im Schaltbetrieb (RBSOA) bezeichnet. Ferner sind auch in den äußeren peripheren Teilbereich diffundierte Lochkomponenten nahe dem äußeren peripheren Bereich 103 enthalten, sodass ein Abfall im RBSOA wahrscheinlicher auftritt.
  • Der RC-IGBT 100 weist jedoch das erste Merkmal, das zweite Merkmal und das dritte Merkmal auf, die oben beschrieben wurden, sodass ein Abfall im sicheren Arbeitsbereich im Schaltbetrieb, der während des Betriebs des IGBT möglicherweise auftritt, unterdrückt werden kann.
  • Das erste Merkmal besteht darin, dass die Kontaktschicht 4 vom p+-Typ im IGBT-Bereich 101 so ausgebildet ist, dass sie in die Wannenschicht 16 vom p-Typ eindringt und die Kanaldotierungsschicht 2 vom p-Typ und die Emitterschicht 3 vom n+-Typ nicht in die Wannenschicht 16 vom p-Typ eindringen.
  • Daher ist die Emitterschicht 3 vom n+-Typ nicht nahe dem FWD-Bereich 102 angeordnet, sodass eine Konfiguration geschaffen wird, die weniger wahrscheinlich einen Latch-up-Zustand einnimmt. Indem man die Kontaktschicht 4 vom p+-Typ so ausbildet, dass sie in die Wannenschicht 16 vom p-Typ eindringt, wird der Widerstand einer Störstellenschicht vom p-Typ, die zusammen mit der Emitterschicht 3 vom n+-Typ einen p-n-Übergang bildet, in diesem Fall eines Teilbereichs, wo die Wannenschicht 16 vom p-Typ und die Kontaktschicht 4 vom p+-Typ einander überlappen, niedrig, sodass: das Potential weniger wahrscheinlich erhöht wird, selbst wenn der Zustrom eines Lochstroms erhöht wird; der Zustrom eines Lochstroms in die Emitterschicht 3 vom n+-Typ reduziert wird; und ein Abfall im sicheren Arbeitsbereich im Schaltbetrieb (RBSOA) minimiert werden kann.
  • Das zweite Merkmal besteht darin, dass das Kontaktloch 15 im IGBT-Bereich 101 so angeordnet ist, dass es sich nicht nur über den IGBT-Einheitszellenbereich 105, sondern auch über die Wannenschicht 16 vom p-Typ im äußeren peripheren Bereich 103 erstreckt.
  • Daher können Löcher sogar im äußeren peripheren Bereich 103 nahe dem IGBT-Bereich 101 effizient extrahiert werden, sodass ein Abfall im RBSOA unterdrückt werden kann.
  • Das dritte Merkmal besteht darin, dass der Endteilbereich, auf der Seite des äußeren peripheren Bereichs 103, der Kontaktschicht 6 vom p+-Typ im Vergleich mit dem Endteilbereich, auf der Seite des äußeren peripheren Bereichs 103, der Kontaktschicht 4 vom p+-Typ vom äußeren peripheren Bereich 103 weiter entfernt liegt.
  • Daher wird die Konzentration von Störstellen vom p-Typ an der Grenze zwischen dem FWD-Bereich 102 und dem äußeren peripheren Bereich 103 reduziert und werden die Pfade zur Entladung bzw. Abführung für Löcher reduziert, sodass ein Abfall im RBSOA an jeder der Grenzen zwischen dem IGBT-Bereich 101 und dem äußeren peripheren Bereich 103 und zwischen dem FWD-Bereich 102 und dem äußeren peripheren Bereich 103 unterdrückt werden kann.
  • Die Konfiguration, in der die Kontaktschicht 4 vom p+-Typ in die Wannenschicht 16 vom p-Typ eindringt, wird als das erste Merkmal übernommen; aber die Effekte des ersten Merkmals können erhalten werden, solange die Kontaktschicht 4 vom p+-Typ und die Wannenschicht 16 vom p-Typ miteinander in Kontakt sind. Da der RC-IGBT 100 ferner das dritte Merkmal, das fünfte Merkmal und das sechste Merkmal, die oben beschrieben wurden, aufweist, kann der Erholungsverlust während des Betriebs der FWD reduziert werden.
  • Das dritte Merkmal besteht darin, dass der Endteilbereich, auf der Seite des äußeren peripheren Bereichs 103, der Kontaktschicht 6 vom p+-Typ im Vergleich mit dem Endteilbereich, auf der Seite des äußeren peripheren Bereichs 103, der Kontaktschicht 4 vom p+-Typ vom äußeren peripheren Bereich 103 weiter entfernt liegt. Damit kann die durchschnittliche Konzentration der Störstellen vom p-Typ im Anodenbereich des FWD-Bereichs 102 reduziert werden und kann der Erholungsverlust reduziert werden.
  • Das fünfte Merkmal besteht darin, dass das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ zum gesamten FWD-Bereich 102 so festgelegt ist, dass es kleiner als das Flächenverhältnis der Anodenschicht 5 vom p-Typ ist, wodurch der Erholungsverlust weiter reduziert werden kann.
  • Das sechste Merkmal besteht darin, dass das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ im FWD-Bereich 102 so festgelegt ist, dass es geringer als das Flächenverhältnis der Kontaktschicht 4 vom p+-Typ im IGBT-Bereich 101 ist. Damit kann die Konzentration der überschüssigen Träger an der Grenze mit dem IGBT-Bereich 101 reduziert werden und kann der Erholungsverlust während des Betriebs der FWD reduziert werden.
  • In dem oben beschriebenen vierten Merkmal ist die Kontaktschicht 6 vom p+-Typ in Form einer durchgehenden einzelnen Linie ausgebildet, die sich parallel zur eingebetteten Gateelektrode 8 erstreckt, sodass eine Strukturgröße groß wird, die Abmessungsschwankung während der Fertigung unterdrückt werden kann und eine Kontaktbreite stabilisiert werden kann. Dadurch kann die Konzentration von Störstellen vom p-Typ im Anodenbereich des FWD-Bereichs 102 stabilisiert werden und können Erholungseigenschaften stabil verbessert werden.
  • <Zweite bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 7 bis 11 ein RC-IGBT 200 gemäß einer zweiten bevorzugten Ausführungsform beschrieben. Eine Draufsicht, die einen gesamten Chip des RC-IGBT 200 veranschaulicht, ist die Gleiche wie 1, und 7 ist eine Draufsicht, die den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Eine entlang der in 7 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 8 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 9 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 10 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 11 veranschaulicht. In 7 bis 11 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Im RC-IGBT 200 ist eine Kontaktschicht 6 vom p+-Typ in einem FWD-Einheitszellenbereich 106, der ein Teil eines FWD-Bereichs 102 ist, so ausgebildet, dass sie eine Länge aufweist, durch die die Kontaktschicht 6 vom p+-Typ mit der Wannenschicht 16 vom p-Typ in einem äußeren peripheren Bereich 103 verbunden ist, wie in 7 veranschaulicht ist. 7 veranschaulicht eine Konfiguration, in der die Kontaktschicht 6 vom p+-Typ im einem IGBT-Bereich 101 benachbarten FWD-Einheitszellenbereich 106 so ausgebildet ist, dass sie länger als die anderen Kontaktschichten 6 vom p+-Typ ist und deren Endteilbereich mit der Wannenschicht 16 vom p-Typ verbunden ist. Jedoch ist man nicht darauf beschränkt, und in jedem einer Vielzahl der FWD-Einheitszellenbereiche 106 kann die Kontaktschicht 6 vom p+-Typ so ausgebildet sein, dass sie eine Länge aufweist, durch die die Kontaktschicht 6 vom p+-Typ mit der Wannenschicht 16 vom p-Typ im äußeren peripheren Bereich 103 verbunden ist.
  • Im Fall einer Struktur, die einem Betrieb mit niedriger Geschwindigkeit mit einer niedrigen Trägerhäufigkeit (engl.: carrier frequency) entspricht, ist es erforderlich, den Kollektor-Emitter-Spannungsabfall (VCEsat) des IGBT und den Vorwärts- bzw. Durchlassspannungsabfall (VF) der Diode verhältnismäßig niedrig zu halten. Um solch eine Forderung zu erfüllen, ist es notwendig, Maßnahmen zu ergreifen, um eine Leitfähigkeitsmodulation in einem Ein-Zustand zu steigern, indem: die Konzentrationen von Störstellen in einer Kollektorschicht 11 vom p+-Typ, einer Anodenschicht 5 vom p-Typ etc. erhöht werden; oder durch andere Mittel. In solch einem Fall wird eine Tendenz, in der, während der Betrieb des IGBT abgeschaltet wird, Lochströme an den Grenzen zwischen dem IGBT-Bereich 101 und dem äußeren peripheren Bereich 103 und zwischen dem FWD-Bereich 102 und dem äußeren peripheren Bereich 103 konzentriert werden, wie in der ersten bevorzugten Ausführungsform beschrieben erhöht.
  • Auf der anderen Seite sind im RC-IGBT 200 der zweiten bevorzugten Ausführungsform die Kontaktschichten 6 vom p+-Typ in den FWD-Einheitszellenbereichen 106 nahe den Grenzen mit dem IGBT-Bereich 101 und mit dem äußeren peripheren Bereich 103 in Kontakt mit der Wannenschicht 16 vom p-Typ im äußeren peripheren Bereich 103. Ferner ist ein Kontaktloch 15 vom oberen Teilbereich der Kontaktschicht 6 vom p+-Typ aus bis zum oberen Teilbereich der Wannenschicht 16 vom p-Typ im äußeren peripheren Bereich 103 ausgebildet. Dadurch wird ein Widerstand eines Bereichs, wo die Wannenschicht 16 vom p-Typ und die Kontaktschicht 6 vom p+-Typ angeordnet sind, niedrig und wird es weniger wahrscheinlich, dass das Potential erhöht wird, selbst wenn der Lochstrom erhöht wird, sodass ein Abfall im RBSOA unterdrückt werden kann.
  • <Dritte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 12 bis 16 ein RC-IGBT 300 gemäß einer dritten bevorzugten Ausführungsform beschrieben. Eine Draufsicht, die einen gesamten Chip des RC-IGBT 300 veranschaulicht, ist die Gleiche wie 1, und 12 ist eine Draufsicht, die den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Eine entlang der in 12 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 13 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 14 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 15 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 16 veranschaulicht. In 12 bis 16 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Als ein erstes Merkmal des RC-IGBT 300 ist eine Vielzahl von Kontaktschichten 6 vom p+-Typ mit in Draufsicht jeweils einer langgestreckten, rechteckigen, sich in der Y-Richtung erstreckenden Form, die in einem FWD-Bereich 102 ausgebildet sind, in Intervallen so diskontinuierlich angeordnet, dass sie eine Linie in deren longitudinaler Richtung bilden, wie in 12 veranschaulicht ist. Ein Anordnungsintervall W1 ist so eingerichtet, dass es kleiner als eine Länge L1 in der longitudinalen Richtung ist (L1 > W1).
  • Dadurch wird eine Strukturgröße groß, kann die Abmessungsschwankung während der Herstellung unterdrückt werden, kann eine Kontaktbreite stabilisiert werden, kann die Konzentration von Störstellen vom p-Typ in einem Anodenbereich des FWD-Bereichs 102 stabilisiert werden und können Erholungseigenschaften stabil verbessert werden.
  • Als ein zweites Merkmal ist das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ zum gesamten FWD-Bereich 102 so eingerichtet, dass es kleiner als das Flächenverhältnis einer Anodenschicht 5 vom p-Typ ist. Dadurch kann der Erholungsverlust weiter reduziert werden.
  • <Vierte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 17 bis 21 ein RC-IGBT 400 gemäß einer vierten bevorzugten Ausführungsform beschrieben. Eine Draufsicht, die einen gesamten Chip des RC-IGBT 400 veranschaulicht, ist die Gleiche wie 1, und 17 ist eine Draufsicht, die den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Eine entlang der in 17 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 18 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 19 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 20 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 21 veranschaulicht. In 17 bis 21 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Als ein erstes Merkmal des RC-IGBT 400 besteht eine Vielzahl von FWD-Einheitszellenbereichen 106 in einem FWD-Bereich 102 aus: Einheitszellenbereichen (ersten Dioden-Einheitszellenbereichen), in denen jeweils Kontaktschichten 6 vom p+-Typ und Anodenschichten 5 vom p-Typ in der Verlaufsrichtung einer eingebetteten Gateelektrode 8 (Y-Richtung) abwechselnd ausgebildet sind; und Einheitszellenbereichen (zweiten Dioden-Einheitszellenbereichen), in denen jeweils nur die Anodenschicht 5 vom p-Typ ohne die Kontaktschicht 6 vom p+-Typ ausgebildet ist, wie in 17 veranschaulicht ist. In den mit den Kontaktschichten 6 vom p+-Typ versehenen Einheitszellenbereichen ist das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ für jeden Einheitszellenbereich gleich. Die mit den Kontaktschichten 6 vom p+-Typ versehenen Einheitszellen und die mit nur der Anodenschicht 5 vom p-Typ versehenen Einheitszellen sind abwechselnd angeordnet.
  • Dadurch wird in zwei benachbarten Einheitszellenbereichen das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ zur Anodenschicht 5 vom p-Typ gleich dem Flächenverhältnis der Kontaktschicht 6 vom p+-Typ zur Anodenschicht 5 vom p-Typ in anderen zwei benachbarten Einheitszellenbereichen. Deshalb werden die Flächenverhältnisse der Kontaktschicht 6 vom p+-Typ zum gesamten FWD-Bereich 102 gleich und wird das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ zum gesamten FWD-Bereich 102 kleiner als das Flächenverhältnis der Anodenschicht 5 vom p-Typ, sodass die Gesamtfläche der Kontaktschicht 6 vom p+-Typ im gesamten FWD-Bereich 102 kleiner als die Gesamtfläche der Anodenschicht 5 vom p-Typ gemacht werden kann, wodurch der Erholungsverlust weiter reduziert werden kann.
  • Ferner wird die Strukturgröße der Kontaktschicht 6 vom p+-Typ groß, kann die Abmessungsschwankung während einer Herstellung unterdrückt werden, kann eine Kontaktbreite stabilisiert werden, kann die Konzentration von Störstellen vom p-Typ in einem Anodenbereich des FWD-Bereichs 102 stabilisiert werden und können die Erholungseigenschaften stabil verbessert werden.
  • Als ein zweites Merkmal sind zwei Einheitszellenbereiche, die jeweils mit der Kontaktschicht 6 vom p+-Typ versehen sind, zwischen denen der mit nur der Anodenschicht 5 vom p-Typ versehene Einheitszellenbereich dazwischen angeordnet ist, so ausgebildet, dass die Anordnungspositionen der Kontaktschicht 6 vom p+-Typ in der Y-Richtung voneinander verschieden sind, das heißt die Kontaktschichten 6 vom p+-Typ in einem gestaffelten Muster angeordnet sind, wie in 17 veranschaulicht ist. Dadurch kann die Gleichmäßigkeit der zweidimensionalen Anordnung der Kontaktschichten 6 vom p+-Typ verbessert werden.
  • Es sollte besonders erwähnt werden, dass ohne das zweite Merkmal die Anordnungspositionen der Kontaktschicht 6 vom p+-Typ so ausgebildet sein können, dass sie in der Y-Richtung in den beiden Einheitszellenbereichen, die jeweils mit der Kontaktschicht 6 vom p+-Typ versehen sind, gleich sind.
  • <Fünfte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 22 bis 26 ein RC-IGBT 500 gemäß einer fünften bevorzugten Ausführungsform beschrieben. Eine Draufsicht, die einen gesamten Chip des RC-IGBT 500 veranschaulicht, ist die Gleiche wie 1, und 22 ist eine Draufsicht, die den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Eine entlang der in 22 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 23 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 24 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 25 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile veranschaulichten Richtung betrachtete Querschnittsansicht ist in 26 veranschaulicht. In 22 bis 26 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Wie in 22 veranschaulicht ist, ist der RC-IGBT 500 so ausgebildet, dass in einem FWD-Einheitszellenbereich 106 eines FWD-Bereichs 102 Kontaktschichten 6 vom p+-Typ und Anodenschichten 5 vom p-Typ in der Verlaufsrichtung einer eingebetteten Gateelektrode 8 (Y-Richtung) abwechselnd ausgebildet sind und das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ kleiner als das Flächenverhältnis der Anodenschicht 5 vom p-Typ ist.
  • Dadurch kann die Gesamtfläche der Kontaktschicht 6 vom p+-Typ im gesamten FWD-Bereich 102 kleiner als die Gesamtfläche der Anodenschicht 5 vom p-Typ eingerichtet werden, sodass der Erholungsverlust weiter reduziert werden kann.
  • Ferner wird die Strukturgröße der Kontaktschicht 6 vom p+-Typ groß, kann die Abmessungsschwankung während einer Herstellung unterdrückt werden, kann eine Kontaktbreite stabilisiert werden, kann die Konzentration von Störstellen vom p-Typ in einem Anodenbereich des FWD-Bereichs 102 stabilisiert werden und können die Erholungseigenschaften stabil verbessert werden.
  • <Sechste bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 27 bis 31 ein RC-IGBT 600 gemäß einer sechsten bevorzugten Ausführungsform beschrieben. Eine einen gesamten Chip des RC-IGBT 600 veranschaulichende Draufsicht ist die Gleiche wie 1, und 27 ist eine Draufsicht, die den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Eine entlang der in 27 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 28 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile veranschaulichten Richtung betrachtete Querschnittsansicht ist in 29 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 30 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 31 veranschaulicht. In 27 bis 31 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Im RC-IGBT 600 ist ein FWD-Bereich 102 durch eine maschenförmige eingebettete Gateelektrode 81 mit einer Grabenstruktur in eine Vielzahl von FWD-Einheitszellenbereichen 107, die jeweils eine rechteckige Form aufweisen, unterteilt, wie in 27 veranschaulicht ist. In der maschenförmigen eingebetteten Gateelektrode 81 sind eingebettete Gateelektroden, die jeweils eine Streifenform aufweisen, nicht nur in der Y-Richtung, sondern auch in der X-Richtung angeordnet, um eine sogenannte Matrix auszubilden. Die Querschnittsform der maschenförmigen eingebetteten Gateelektrode 81 ist in den X- und Y-Richtungen die Gleiche wie jene der eingebetteten Gateelektrode 8, und wie in 28 und 31 veranschaulicht ist ein Gate-Isolierfilm 71 auf der seitlichen Oberfläche und Bodenfläche der eingebetteten Gateelektrode 81 angeordnet.
  • Eine Kontaktschicht 6 vom p+-Typ mit einer rechteckigen Form ist im zentralen Teilbereich des FWD-Einheitszellenbereichs 107 angeordnet, und eine Anodenschicht 5 vom p-Typ ist um die Kontaktschicht 6 vom p+-Typ angeordnet. Sie ist so ausgebildet, dass im FWD-Einheitszellenbereich 107 das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ kleiner als das Verhältnis der Anodenschicht 5 vom p-Typ ist.
  • Dadurch kann die Gesamtfläche der Kontaktschicht 6 vom p+-Typ im gesamten FWD-Bereich 102 kleiner als die Gesamtfläche der Anodenschicht 5 vom p-Typ eingerichtet werden, sodass der Erholungsverlust weiter reduziert werden kann.
  • Ferner wird die Strukturgröße der Kontaktschicht 6 vom p+-Typ groß, kann die Abmessungsschwankung während einer Herstellung unterdrückt werden, kann eine Kontaktbreite stabilisiert werden, kann die Konzentration von Störstellen vom p-Typ in einem Anodenbereich des FWD-Bereichs 102 stabilisiert werden und können die Erholungseigenschaften stabil verbessert werden.
  • <Siebte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 32 bis 36 ein RC-IGBT 700 gemäß einer siebten bevorzugten Ausführungsform beschrieben. Eine einen gesamten Chip des RC-IGBT 700 veranschaulichende Draufsicht ist die Gleiche wie 1, und 32 ist eine Draufsicht, die den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Eine entlang der in 32 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 33 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 34 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 35 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 36 veranschaulicht. In 32 bis 36 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Im RC-IGBT 700 sind Kontaktschichten 6 vom p+-Typ und Anodenschichten 5 vom p-Typ in der Verlaufsrichtung einer eingebetteten Gateelektrode 8 (Y-Richtung) in einem FWD-Einheitszellenbereich 106 eines FWD-Bereichs 102 abwechselnd ausgebildet, wie in 32 veranschaulicht ist.
  • Hier liegen die Anordnungspositionen der Kontaktschicht 6 vom p+-Typ im FWD-Einheitszellenbereich 106 in Draufsicht über die eingebettete Gateelektrode 8 Emitterschichten 3 vom n+-Typ in einem IGBT-Einheitszellenbereich 105 gegenüber.
  • Dadurch wird eine Struktur erzeugt, in der ein Lochstrom weniger wahrscheinlich in eine Kanaldotierungsschicht 2 vom p-Typ, wo die Emitterschicht 3 vom n+-Typ ausgebildet ist, in dem IGBT-Einheitszellenbereich 105 nahe dem FWD-Einheitszellenbereich 106 fließt, sodass ein Abfall im sicheren Arbeitsbereich während des Betriebs des IGBT unterdrückt werden kann.
  • Sie ist so ausgebildet, dass im FWD-Einheitszellenbereich 106 das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ kleiner als das Flächenverhältnis der Anodenschicht 5 vom p-Typ ist.
  • Dadurch kann die Gesamtfläche der Kontaktschicht 6 vom p+-Typ im gesamten FWD-Bereich 102 kleiner als die Gesamtfläche der Anodenschicht 5 vom p-Typ eingerichtet werden, sodass der Erholungsverlust weiter reduziert werden kann.
  • <Achte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 37 bis 41 ein RC-IGBT 800 gemäß einer achten bevorzugten Ausführungsform beschrieben. Eine einen gesamten Chip des RC-IGBT 800 veranschaulichende Draufsicht ist die Gleiche wie 1, und 37 ist eine Draufsicht, die den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Eine entlang der in 37 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 38 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 39 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 40 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 41 veranschaulicht. In 37 bis 41 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Im RC-IGBT 800 ist ein Anordnungsintervall zwischen eingebetteten Gateelektroden 8 in einem FWD-Bereich 102 so festgelegt, dass es größer als ein Anordnungsintervall zwischen eingebetteten Gateelektroden 8 in einem IGBT-Bereich 101 ist, wie in 37 veranschaulicht ist.
  • Dies liegt daran, da man beabsichtigt, dass in einem Zustand, in dem eine Spannung zwischen einem Emitter und einem Kollektor angelegt wird, während der Betrieb des IGBT abgeschaltet wird, ein elektrisches Feld direkt unter der eingebetteten Gateelektrode 8 im FWD-Bereich 102 größer als jenes direkt unter der eingebetteten Gateelektrode 8 im IGBT-Bereich 101 wird.
  • Wenn man das Auftreten eines Lawinendurchbruchs erwartet, kann man ihn dadurch in dem FWD-Bereich 102 statt dem IGBT-Bereich 101 stattfinden lassen, sodass ein Überspannungsdurchbruch unterdrückt werden kann.
  • Die Breite (Länge in der X-Richtung) eines FWD-Einheitszellenbereichs 106 wird durch die Zunahme im Anordnungsintervall zwischen den eingebetteten Gateelektroden 8 im FWD-Bereich 102 ebenfalls vergrößert, wird aber so ausgebildet, dass das Flächenverhältnis der Kontaktschicht 6 vom p+-Typ kleiner als das Flächenverhältnis einer Anodenschicht 5 vom p-Typ ist.
  • Dadurch kann die Gesamtfläche der Kontaktschicht 6 vom p+-Typ im gesamten FWD-Bereich 102 kleiner als die Gesamtfläche der Anodenschicht 5 vom p-Typ eingerichtet werden, sodass der Erholungsverlust weiter reduziert werden kann.
  • <Neunte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 42 bis 46 ein RC-IGBT 900 gemäß einer neunten bevorzugten Ausführungsform beschrieben. Eine einen gesamten Chip des RC-IGBT 900 veranschaulichende Draufsicht ist die Gleiche wie 1, und 42 ist eine Draufsicht, die den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulicht. Eine entlang der in 42 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 43 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 44 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 45 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 46 veranschaulicht. In 42 bis 46 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Im RC-IGBT 900 ist die Breite (Länge in der X-Richtung) einer Kontaktschicht 6 vom p+-Typ in einem einem IGBT-Bereich 101 benachbarten FWD-Einheitszellenbereich 106 unter einer Vielzahl der FWD-Einheitszellenbereiche 106 in einem FWD-Bereich 102 größer als die Breite einer Kontaktschicht 6 vom p+-Typ in jedem der anderen FWD-Einheitszellenbereiche 106, wie in 42 veranschaulicht ist. Infolgedessen wird eine Konfiguration erzeugt, in der die Konzentration von Störstellen vom p-Typ in einem Anodenbereich lokal erhöht ist.
  • Im RC-IGBT 900 wird wie oben beschrieben die Konzentration von Störstellen vom p-Typ im Anodenbereich nahe dem IGBT-Bereich 101 hoch gehalten, sodass der Widerstand des Anodenbereichs nahe dem IGBT-Bereich 101 niedrig wird. Dadurch ist es weniger wahrscheinlich, dass das Potential erhöht wird, selbst wenn ein Lochstrom erhöht wird, und kann ein Abfall im RBSOA unterdrückt werden.
  • <Modifikationsbeispiel>
  • 42 veranschaulicht eine Konfiguration, in der die Breite der Kontaktschicht 6 vom p+-Typ in dem dem IGBT-Bereich 101 benachbarten FWD-Einheitszellenbereich 106 erhöht ist; die vorliegende Offenbarung ist aber nicht auf diese beschränkt. Die Breite der Kontaktschicht 6 vom p+-Typ in jedem der Vielzahl der FWD-Einheitszellenbereiche 106 kann vergrößert werden. Alternativ dazu kann sie so gestaltet werden, dass die Breite der Kontaktschicht 6 vom p+-Typ in dem dem IGBT-Bereich 101 benachbarten FWD-Einheitszellenbereich 106 am größten eingerichtet wird und die Breiten der Kontaktschichten 6 vom p+-Typ, wenn man in der Richtung weg vom IGBT-Bereich 101 (X-Richtung) geht, allmählich kleiner eingerichtet werden.
  • Das Vergrößern der Breite der Kontaktschicht 6 vom p+-Typ führt zu einer Erhöhung des Erholungsverlustes; die Vergrößerung kann aber einen Abfall im RBSOA unterdrücken. Daher kann mit dem Verfahren des obigen Modifikationsbeispiels ein Entwurf unter Berücksichtigung der Kompromissbeziehung zwischen einer Erhöhung des Erholungsverlustes und einem Abfall im RBSOA geschaffen werden.
  • <Zehnte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 47 bis 51 ein RC-IGBT 1000 gemäß einer zehnten bevorzugten Ausführungsform beschrieben. Eine einen gesamten Chip des RC-IGBT 1000 veranschaulichende Draufsicht ist die Gleiche wie 1, und 47 ist eine den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulichende Draufsicht. Eine entlang der in 47 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 48 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 49 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 50 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 51 veranschaulicht. In 47 bis 51 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • In dem RC-IGBT 1000 ist die Breite (Länge in der X-Richtung) einer Kontaktschicht 6 vom p+-Typ in einem einem IGBT-Bereich 101 benachbarten FWD-Einheitszellenbereich 106 unter einer Vielzahl der FWD-Einheitszellenbereiche 106 in einem FWD-Bereich 102 kleiner als die Breite einer Kontaktschicht 6 vom p+-Typ in jedem der anderen FWD-Einheitszellenbereiche 106, wie in 47 veranschaulicht ist. Infolgedessen wird eine Konfiguration erzeugt, in der die Konzentration von Störstellen vom p-Typ in einem Anodenbereich lokal reduziert ist.
  • Im RC-IGBT 1000 kann der Erholungsverlust effektiv reduziert werden, indem die durchschnittliche Konzentration von Störstellen im Anodenbereich nahe dem IGBT-Bereich 101 wie oben beschrieben reduziert wird.
  • <Modifikationsbeispiel>
  • 47 veranschaulicht eine Konfiguration, in der die Breite der Kontaktschicht 6 vom p+-Typ in dem dem IGBT-Bereich 101 benachbarten FWD-Einheitszellenbereich 106 reduziert ist; aber die vorliegende Offenbarung ist nicht auf diese beschränkt. Die Breite der Kontaktschicht 6 vom p+-Typ in jedem der Vielzahl der FWD-Einheitszellenbereiche 106 kann reduziert werden. Die Diode nahe der Grenze mit dem IGBT-Bereich 101, deren planarer Abstand von der Grenze zwischen etwa der Dicke des Substrats und etwa dem 1,5-Fachen der Dicke des Substrats liegt, wird durch eine parasitäre Diode im IGBT-Bereich 101 beeinflusst, sodass durch Reduzieren der Breite der Kontaktschicht 6 vom p+-Typ in diesem Bereich um etwa 10 bis 30 % der Breite der Kontaktschicht 6 vom p+-Typ außerhalb dieses Bereichs der Einfluss von der parasitären Diode reduziert werden kann.
  • Alternativ dazu kann sie so gestaltet werden, dass die Breite der Kontaktschicht 6 vom p+-Typ in dem dem IGBT-Bereich 101 benachbarten FWD-Einheitszellenbereich 106 am kleinsten eingerichtet wird und die Breiten der Kontaktschichten 6 vom p+-Typ, wenn man in die Richtung weg vom IGBT-Bereich 101 (X-Richtung) geht, allmählich größer eingerichtet werden.
  • <Elfte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 52 bis 57 ein RC-IGBT 1100 gemäß einer elften bevorzugten Ausführungsform beschrieben. Eine einen gesamten Chip des RC-IGBT 1100 veranschaulichende Draufsicht ist die Gleiche wie 1, und 52 ist eine den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulichende Draufsicht. Eine entlang der in 52 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 53 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 54 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 55 veranschaulicht, eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 56 veranschaulicht und eine entlang der Linie E-E genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 57 veranschaulicht. In 52 bis 57 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Im RC-IGBT 1100 besteht ein einem FWD-Bereich 102 benachbarter IGBT-Einheitszellenbereich 105 unter einer Vielzahl der IGBT-Einheitszellenbereiche 105 in einem IGBT-Bereich 101 aus einer Emitterschicht 3 vom n+-Typ, einer Kontaktschicht 4 vom p+-Typ und einer Kanaldotierungsschicht 2 vom p-Typ, wie in 52 veranschaulicht ist.
  • Das heißt, er ist so konfiguriert, dass die Kontaktschichten 4 vom p+-Typ so ausgebildet sind, dass sie die Emitterschicht 3 vom n+-Typ sandwichartig umgeben, und die Kanaldotierungsschicht 2 vom p-Typ an der Außenseite der Kontaktschicht 4 vom p+-Typ freiliegt. Dadurch wird die durchschnittliche Konzentration von Störstellen vom p-Typ im IGBT-Bereich 101 nahe dem FWD-Bereich 102 reduziert und wird eine Lochdiffusion im IGBT-Bereich 101, während der Betrieb der FWD eingeschaltet wird, reduziert, sodass der Erholungsverlust reduziert werden kann.
  • <Modifikationsbeispiel>
  • 52 veranschaulicht ein Beispiel, in dem der dem FWD-Bereich 102 benachbarte IGBT-Einheitszellenbereich 105 aus der Emitterschicht 3 vom n+-Typ, der Kontaktschicht 4 vom p+-Typ und der Kanaldotierungsschicht 2 vom p-Typ besteht; die vorliegende Offenbarung ist aber nicht darauf beschränkt. Die Vielzahl der IGBT-Einheitszellenbereiche 105 kann in der gleichen Weise ausgebildet sein.
  • Indem man die effektiven Konzentrationen von Störstellen vom p-Typ so festlegt, dass sie sich allmählich ändern, kann außerdem die durchschnittliche Konzentration von Störstellen im IGBT-Einheitszellenbereich 105 nahe dem FWD-Bereich 102 eingestellt werden.
  • Indem man ein Anordnungsintervall W zwischen den Kontaktschichten 4 vom p+-Typ vergrößert, wird konkret die Kanaldotierungsschicht 2 vom p-Typ vergrößert und wird die Kontaktschicht 4 vom p+-Typ reduziert, wie in 52 veranschaulicht ist. Dadurch kann die durchschnittliche Konzentration von Störstellen im IGBT-Einheitszellenbereich 105 eingestellt werden.
  • <Zwölfte bevorzugte Ausführungsform>
  • Als Nächstes wird mit Verweis auf 58 bis 62 ein RC-IGBT 1200 gemäß einer zwölften bevorzugten Ausführungsform beschrieben. Eine einen gesamten Chip des RC-IGBT 1200 veranschaulichende Draufsicht ist die Gleiche wie 1, und 58 ist eine den von der gestrichelten Linie in 1 umgebenen Bereich X veranschaulichende Draufsicht. Eine entlang der in 58 veranschaulichten Linie A-A genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 59 veranschaulicht, eine entlang der Linie B-B genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 60 veranschaulicht, eine entlang der Linie C-C genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 61 veranschaulicht und eine entlang der Linie D-D genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht ist in 62 veranschaulicht. In 58 bis 62 sind die gleichen Konfigurationen wie jene des mit Verweis auf 2 bis 6 beschriebenen RC-IGBT 100 mit den gleichen Bezugsziffern bezeichnet, und eine wiederholte Beschreibung wird unterlassen.
  • Der RC-IGBT 1200 ist so konfiguriert, dass das Flächenverhältnis einer Kontaktschicht 4 vom p+-Typ in einem einem FWD-Bereich 102 benachbarten IGBT-Einheitszellenbereich 105 unter einer Vielzahl der IGBT-Einheitszellenbereiche 105 in einem IGBT-Bereich 101 größer als jene der anderen IGBT-Einheitszellenbereiche 105 eingerichtet ist, wie in 58 veranschaulicht ist.
  • Das heißt, die Fläche der Kontaktschicht 4 vom p+-Typ in Kontakt mit einer Wannenschicht 16 vom p-Typ in einem äußeren peripheren Bereich 103 ist vergrößert. Dadurch wird die durchschnittliche Konzentration von Störstellen vom p-Typ im IGBT-Bereich 101 nahe dem FWD-Bereich 102 vergrößert, sodass der Effekt einer Unterdrückung eines Abfalls im RBSOA während des Betriebs des IGBT gesteigert werden kann.
  • <Modifikationsbeispiel>
  • In 58 ist die Fläche der Kontaktschicht 4 vom p+-Typ in Kontakt mit der Wannenschicht 16 vom p-Typ in dem dem FWD-Bereich 102 benachbarten IGBT-Einheitszellenbereich 105 vergrößert; es ist aber auch möglich, dass im gesamten Bereich des IGBT-Einheitszellenbereichs 105 die Fläche der Emitterschichten 3 vom n+-Typ reduziert wird und die Fläche der Kontaktschichten 4 vom p+-Typ vergrößert wird.
  • In den oben beschriebenen ersten bis zwölften bevorzugten Ausführungsformen wurden für einen RC-IGBT zu verwendende Ausführungsform beschrieben; sie können aber auch für einen MOSFET etc. verwendet werden.
  • Außerdem wurde ein ein Si-Substrat nutzendes Herstellungsverfahren als ein Beispiel des Herstellungsverfahrens beschrieben; jedoch können auch aus verschiedenen Materialien wie etwa Siliziumcarbid (SiC) bestehende Halbleitersubstrate genutzt werden.
  • In 2 etc. sind streifenförmige Zellen veranschaulicht, die jeweils die streifenförmige eingebettete Gateelektrode 8 mit einer Grabenstruktur aufweisen; die vorliegende Offenbarung kann aber auch für eine als Maschentyp bezeichnete Zelle, die sich vertikal und horizontal erstreckt, und auch für eine als planarer Typ bezeichnete Zellenstruktur, die ein planares Gate aufweist, verwendet werden.
  • <Andere Konfigurationsbeispiele eines RC-IGBT>
  • Im Folgenden werden hier andere Konfigurationsbeispiele des RC-IGBT veranschaulicht. 63 ist eine Draufsicht, die eine Halbleitervorrichtung 2000 veranschaulicht, die ein RC-IGBT ist. 64 ist eine Draufsicht, die eine Halbleitervorrichtung 2001 veranschaulicht, die ein RC-IGBT ist. Die in 63 veranschaulichte Halbleitervorrichtung 2000 ist mit IGBT-Bereichen 110 und Diodenbereichen 120 versehen, die in einer Streifenform nebeneinander gelegen sind, was man einfach als „Streifen-Typ“ bezeichnen kann. Die in 64 veranschaulichte Halbleitervorrichtung 2001 ist mit einer Vielzahl von Diodenbereichen 120, die in der vertikalen Richtung und horizontalen Richtung gelegen sind, und einem IGBT-Bereich 110 versehen, der um die Diodenbereiche 120 herum gelegen ist, was man einfach als „Insel-Typ“ bezeichnen kann.
  • <Allgemeine planare Struktur eines Streifen-Typs>
  • In 63 weist die Halbleitervorrichtung 2000 die IGBT-Bereiche 110 und die Diodenbereiche 120 in einer Halbleitervorrichtung auf. Der IGBT-Bereich 110 und der Diodenbereich 120 erstrecken sich von einer Endseite zur anderen Endseite der Halbleitervorrichtung 2000, und sie sind in der zur Verlaufsrichtung des IGBT-Bereichs 110 und des Diodenbereichs 120 orthogonalen Richtung in Streifen-Form abwechselnd angeordnet. 63 veranschaulicht eine Konfiguration, in der drei IGBT-Bereiche 110 und zwei Diodenbereiche 120 vorhanden sind und jeder Diodenbereich 120 von den IGBT-Bereichen 110 sandwichartig umgeben ist. Jedoch sind die Anzahlen an IGBT-Bereichen 110 und Diodenbereichen 120 nicht auf diese beschränkt, und die Anzahl an IGBT-Bereichen 110 kann 3 oder mehr oder 3 oder weniger betragen, und die Anzahl an Diodenbereichen 120 kann 2 oder mehr oder 2 oder weniger betragen. Alternativ dazu kann eine Konfiguration übernommen werden, in der die Lagen der IGBT-Bereiche 110 und der Diodenbereiche 120 in 63 vertauscht sind, oder kann eine Konfiguration übernommen werden, in der jeder IGBT-Bereich 110 von den Diodenbereichen 120 sandwichartig umgeben ist. Alternativ dazu kann eine Konfiguration übernommen werden, in der jeder der IGBT-Bereiche 110 und jeder der Diodenbereiche 120 einander benachbart angeordnet sind.
  • Wie in 63 veranschaulicht ist, ist auf der unteren Seite des Blatts ein Pad-Bereich 140 dem IGBT-Bereich 110 benachbart angeordnet. Der Pad-Bereich 110 ist ein Bereich, wo Steuerungs-Pads 141 zum Steuern der Halbleitervorrichtung 2000 angeordnet sind. Die IGBT-Bereiche 110 und die Diodenbereiche 120 werden zusammengefasst als Zellenbereich bezeichnet. Ein Abschlussbereich 130 ist um einen den Zellenbereich und den Pad-Bereich 140 enthaltenden Bereich herum angeordnet, um die Stehspannung der Halbleitervorrichtung 2000 aufrechtzuerhalten. Eine allgemein bekannte, eine Stehspannung haltende Struktur, die geeignet ausgewählt wird, kann im Abschlussbereich 130 angeordnet werden. Die eine Stehspannung haltende Struktur kann beispielsweise konfiguriert werden, indem auf einer Seite einer ersten Hauptoberfläche, welche die Seite der vorderen Oberfläche ist, der Halbleitervorrichtung 2000 ein FLR, dessen Zellenbereich von einer Abschluss-Wannenschicht vom p-Typ umgeben ist, die ein Halbleiter vom p-Typ ist, oder eine VLD, deren Zellenbereich von einer Wannenschicht vom p-Typ mit einem Konzentrationsgradienten umgeben ist, vorgesehen wird. Die Anzahl an Abschluss-Wannenschichten vom p-Typ mit jeweils einer Ringform, die im FLR genutzt werden, und der Konzentrationsgradient der VLD können je nach der Stehspannungsauslegung der Halbleitervorrichtung 2000 geeignet ausgewählt werden. Alternativ dazu kann die Abschluss-Wannenschicht vom p-Typ über nahezu den gesamten Pad-Bereich 140 angeordnet sein oder können eine IGBT-Zelle und eine Diodenzelle im Pad-Bereich 140 vorgesehen werden. Die Steuerungs-Pads 141 können beispielsweise ein Stromerfassungs-Pad 141a, ein Kelvin-Emitter-Pad 141b, ein Gate-Pad 141c und Pads 141d, 141e für eine Temperaturerfassungsdiode sein. Das Stromerfassungs-Pad 141a ist ein Steuerungs-Pad zum Detektieren eines durch den Zellenbereich der Halbleitervorrichtung 2000 fließenden Stroms, das ein Steuerungs-Pad ist, das mit einer IGBT-Zelle oder einer Diodenzelle, die Teil des Zellenbereichs ist, elektrisch verbunden ist, sodass, wenn man einen Stromfluss durch den Zellenbereich der Halbleitervorrichtung 2000 erwartet, einige bis ein Zehntausendstel des durch den gesamten Zellenbereich fließenden Stroms fließen.
  • Das Kelvin-Emitter-Pad 141b und das Gate-Pad 141c sind Steuerungs-Pads, an die eine Spannung zur Gateansteuerung für eine Ein/Aus-Steuerung der Halbleitervorrichtung 2000 angelegt wird. Das Kelvin-Emitter-Pad 141b ist mit einer Basisschicht vom p-Typ der IGBT-Zelle elektrisch verbunden, und das Gate-Pad 141c ist mit einer Gate-Grabenelektrode der IGBT-Zelle elektrisch verbunden. Das Kelvin-Emitter-Pad 141b und die Basisschicht vom p-Typ können über eine Kontaktschicht vom p+-Typ elektrisch verbunden sein. Die Pads 141d, 141e für eine Temperaturerfassungsdiode sind Steuerungs-Pads, die mit einer Anode und einer Kathode einer in der Halbleitervorrichtung 2000 vorgesehenen Temperaturerfassungsdiode elektrisch verbunden sind. Die Temperatur der Halbleitervorrichtung 2000 wird gemessen, indem die Spannung zwischen der Anode und der Kathode der im Zellenbereich angeordneten (nicht dargestellten) Temperaturerfassungsdiode gemessen wird.
  • <Allgemeine planare Struktur eines Insel-Typs>
  • In 64 ist die Halbleitervorrichtung 2001 mit dem IGBT-Bereich 110 und den Diodenbereichen 120 in einer Halbleitervorrichtung versehen. Eine Vielzahl der Diodenbereiche 120 ist in Draufsicht in den jeweiligen vertikalen und horizontalen Richtungen in der Halbleitervorrichtung nebeneinander angeordnet, worin jeder Diodenbereich 120 vom IGBT-Bereich 110 umgeben ist. Das heißt, die Vielzahl von Diodenbereichen 120 ist in einer Inselform im IGBT-Bereich 110 angeordnet. 64 veranschaulicht eine Konfiguration, in der die Diodenbereiche 120 in einer Matrixform mit 4 Spalten in der Links-Rechts-Richtung des Blatts und 2 Reihen in der Aufwärts-Abwärts-Richtung des Blatts angeordnet sind; aber die Anzahl und Anordnung der Diodenbereiche 120 sind nicht auf diese beschränkt. Es ist nur erforderlich, dass die Konfiguration derart ist, dass ein oder mehr Diodenbereiche 120 im IGBT-Bereich 110 verstreut angeordnet sind und jeder Diodenbereich 120 vom IGBT-Bereich 110 umgeben ist.
  • Wie in 64 veranschaulicht ist, ist dem unteren Rand auf dem Blatt des IGBT-Bereichs 110 benachbart ein Pad-Bereich 140 vorgesehen. Der Pad-Bereich 140 ist ein Bereich, wo das Steuerungs-Pad 141 zum Steuern der Halbleitervorrichtung 2001 angeordnet ist. Die IGBT-Bereiche 110 und die Diodenbereiche 120 werden zusammengefasst als Zellenbereich bezeichnet. Ein Abschlussbereich 130 ist um einen den Zellenbereich und den Pad-Bereich 140 enthaltenen Bereich angeordnet, um die Stehspannung der Halbleitervorrichtung 2001 aufrechtzuerhalten. Eine gut bekannte, eine Stehspannung haltende Struktur, die geeignet ausgewählt wird, kann im Abschlussbereich 130 vorgesehen werden. Die eine Stehspannung haltende Struktur kann beispielsweise konfiguriert werden, indem auf einer Seite einer ersten Hauptoberfläche, welche eine Seite einer vorderen Oberfläche ist, der Halbleitervorrichtung 2001 ein FLR, dessen den Zellenbereich und den Pad-Bereich 140 enthaltender Bereich von einer Abschluss-Wannenschicht vom p-Typ umgeben ist, die ein Halbleiter vom p-Typ ist, und eine VLD, deren Zellenbereich von einer Wannenschicht vom p-Typ umgeben ist, mit einem Konzentrationsgradienten angeordnet werden. Die Anzahl an Abschluss-Wannenschichten vom p-Typ mit einer Ringform, die im FLR genutzt werden, und der Konzentrationsgradient des VLD können je nach der Stehspannungsauslegung der Halbleitervorrichtung 2001 geeignet ausgewählt werden. Alternativ dazu kann die Abschluss-Wannenschicht vom p-Typ über nahezu den gesamten Pad-Bereich 140 vorgesehen werden oder können eine IGBT-Zelle und eine Diodenzelle im Pad-Bereich 140 vorgesehen werden.
  • Die Steuerungs-Pads 141 können beispielsweise ein Stromerfassungs-Pad 141a, ein Kelvin-Emitter-Pad 141b, ein Gate-Pad 141c und Pads 141d, 141e für eine Temperaturerfassungsdiode sein. Das Stromerfassungs-Pad 141a ist ein Steuerungs-Pad zum Detektieren eines durch den Zellenbereich der Halbleitervorrichtung 2001 fließenden Stroms, das ein Steuerungs-Pad ist, das mit einer IGBT-Zelle oder einer Diodenzelle, die Teil des Zellenbereichs ist, elektrisch verbunden ist, sodass, wenn man erwartet, dass ein Strom durch den Zellenbereich der Halbleitervorrichtung 2001 fließt, einige bis ein Zehntausendstel des durch den gesamten Zellenbereich fließenden Stroms fließt.
  • Das Kelvin-Emitter-Pad 141b und das Gate-Pad 141c sind Steuerungs-Pads, an die eine Spannung zur Gateansteuerung für eine Ein/Aus-Steuerung der Halbleitervorrichtung 2001 angelegt wird. Das Kelvin-Emitter-Pad 141b ist mit einer Basisschicht vom p-Typ und einer Sourceschicht vom n+-Typ der IGBT-Zelle elektrisch verbunden, und das Gate-Pad 141c ist mit einer Gate-Grabenelektrode der IGBT-Zelle elektrisch verbunden. Das Kelvin-Emitter-Pad 141b und die Basisschicht vom p-Typ können über eine Kontaktschicht vom p+-Typ elektrisch verbunden sein. Die Pads 141d, 141e für eine Temperaturerfassungsdiode sind Steuerungs-Pads, die mit einer Anode und einer Kathode einer in der Halbleitervorrichtung 2001 angeordneten Temperaturerfassungsdiode elektrisch verbunden sind. Die Temperatur der Halbleitervorrichtung 2001 wird gemessen, indem die Spannung zwischen der Anode und der Kathode der im Zellenbereich angeordneten (nicht dargestellten) Temperaturerfassungsdiode gemessen wird.
  • <Partielle planare Konfiguration>
  • 65 ist eine partielle Draufsicht, die einen von einer gestrichelten Linie umgebenen vergrößerten Bereich 182 des IGBT-Bereichs 110 in der in 63 veranschaulichten Halbleitervorrichtung 2000 oder in der in 64 veranschaulichten Halbleitervorrichtung 2001 veranschaulicht. Wie in 65 veranschaulicht ist, sind aktive Graben-Gates 111 und Dummy-Graben-Gates 112 in einer Streifenform im IGBT-Bereich 110 angeordnet. In der Halbleitervorrichtung 2000 erstrecken sich das aktive Graben-Gate 111 und das Dummy-Graben-Gate 112 in der longitudinalen Richtung des IGBT-Bereichs 110, und die longitudinale Richtung des IGBT-Bereichs 110 ist die longitudinale Richtung des aktiven Graben-Gates 111 und des Dummy-Graben-Gates 112. Auf der anderen Seite liegt in der Halbleitervorrichtung 2001 keine besondere Unterscheidung zwischen der longitudinalen Richtung und der lateralen Richtung für den IGBT-Bereich 110 vor, sondern kann die Links-Rechts-Richtung des Blatts als die longitudinale Richtung des aktiven Graben-Gates 111 und des Dummy-Graben-Gates 112 definiert werden oder kann die Aufwärts-Abwärts-Richtung des Blatts als die longitudinalen Richtungen des aktiven Graben-Gates 111 und des Dummy-Graben-Gates 112 definiert werden.
  • Das aktive Graben-Gate 111 wird konfiguriert, indem eine Gate-Grabenelektrode 111a in einem im Halbleitersubstrat ausgebildeten Graben über einen Gate-Grabenisolierfilm 111b angeordnet wird. Das Dummy-Graben-Gate 112 wird konfiguriert, indem eine Dummy-Grabenelektrode 112a in einem im Halbleitersubstrat ausgebildeten Graben über einen Dummy-Grabenisolierfilm 112b angeordnet wird. Die Gate-Grabenelektrode 111a des aktiven Graben-Gates 111 ist mit dem Gate-Pad 141c (63, 64) elektrisch verbunden. Die Dummy-Grabenelektrode 112a des Dummy-Graben-Gates 112 ist mit einer auf der ersten Hauptoberfläche der Halbleitervorrichtung 2000 oder 2001 angeordneten Emitterelektrode elektrisch verbunden.
  • Eine Sourceschicht 113 vom n+-Typ ist auf beiden Seiten, in der Breitenrichtung, des aktiven Graben-Gates 111 in Kontakt mit dem Gate-Grabenisolierfilm 111b angeordnet. Die Sourceelektrode 113 vom n+-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen (As) oder Phosphor (P) aufweist, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1017/cm3 bis 1,0 × 1020/cm3. Die Sourceschichten 13 vom n+-Typ sind entlang der Verlaufsrichtung des aktiven Graben-Gates 111 abwechselnd mit den Kontaktschichten 114 vom p+-Typ angeordnet. Die Kontaktschicht 114 vom p+-Typ ist auch zwischen zwei benachbarten Dummy-Graben-Gates 112 angeordnet. Die Kontaktschicht 114 vom p+-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) aufweist, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1015/cm3 bis 1,0 × 1020/cm3.
  • Der IGBT-Bereich 110 der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001 weist eine Konfiguration auf, in der: drei aktive Graben-Gates 111 aufgereiht sind; neben ihnen drei Dummy-Graben-Gates 112 aufgereiht sind; und neben ihnen drei aktive Graben-Gates 111 aufgereiht sind, wie in 65 veranschaulicht ist. Der IGBT-Bereich 110 hat eine Konfiguration, in der ein Satz der aktiven Graben-Gates 111 und ein Satz der Dummy-Graben-Gates 112 auf diese Weise abwechselnd aufgereiht sind. In 65 ist die Anzahl an in einem Satz der aktiven Graben-Gates 111 enthaltenen aktiven Graben-Gates 111 auf 3 festgelegt; aber sie muss nur 1 oder mehr betragen. Die Anzahl an in einem Satz der Dummy-Graben-Gates 112 enthaltenen Dummy-Graben-Gates 112 kann 1 oder mehr betragen oder kann sogar 0 sein. Das heißt, all die im IGBT-Bereich 110 angeordneten Gräben können die aktiven Graben-Gates 111 sein.
  • <Partielle Querschnittsstruktur>
  • 66 ist eine entlang der Linie A-A in 65 genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht. Wie in 66 veranschaulicht ist, weist die Halbleitervorrichtung 2000 oder die Halbleitervorrichtung 2001 eine aus einem Halbleitersubstrat bestehende Driftschicht 91 vom n--Typ auf. Die Driftschicht 91 vom n--Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen (As) oder Phosphor (P) aufweist, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1015/cm3. In 66 reicht das Halbleitersubstrat von der Sourceschicht 113 vom n+-Typ und der Kontaktschicht 114 vom p+-Typ bis zur Kollektorschicht 116 vom p-Typ im IGBT-Bereich 110.
  • In 66 bezeichnet man die oberen Ränder auf dem Blatt der Sourceschicht 113 vom n+-Typ und der Kontaktschicht 114 vom p+-Typ im IGBT-Bereich 110 als die erste Hauptoberfläche des Halbleitersubstrats und bezeichnet man den unteren Rand auf dem Blatt der Kollektorschicht 116 vom p-Typ als die zweite Hauptoberfläche des Halbleitersubstrats.
  • Die erste Hauptoberfläche des Halbleitersubstrats ist die Hauptoberfläche, auf der Seite der vorderen Oberfläche, der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001, und die zweite Hauptoberfläche des Halbleitersubstrats ist die Hauptoberfläche, auf der Seite der rückseitigen Oberfläche, der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001. Die Halbleitervorrichtung 2000 oder die Halbleitervorrichtung 2001 weist die Driftschicht 91 vom n--Typ zwischen der ersten Hauptoberfläche und der zweiten Hauptoberfläche auf, die der ersten Hauptoberfläche in dem IGBT-Bereich 110, der der Zellenbereich ist, gegenüberliegt.
  • Im IGBT-Bereich 110 ist eine Trägerspeicherschicht 92 vom n-Typ, die eine höhere Konzentration von Störstellen vom n-Typ als die Driftschicht 91 vom n--Typ aufweist, auf der Seite der ersten Hauptoberfläche der Driftschicht 91 vom n--Typ angeordnet, wie in 66 veranschaulicht ist. Die Trägerspeicherschicht 92 vom n-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ beispielsweise Arsen (As) oder Phosphor (P) aufweist, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1013/cm3 bis 1,0 × 1017/cm3. Alternativ dazu können die Halbleitervorrichtung 2000 und die Halbleitervorrichtung 2001 eine Konfiguration aufweisen, in der anstelle der Trägerspeicherschicht 92 vom n-Typ die Driftschicht 91 vom n--Typ ebenfalls in einem Bereich angeordnet ist, wo die Trägerspeicherschicht 92 vom n-Typ vorzusehen ist. Indem man die Trägerspeicherschicht 92 vom n-Typ vorsieht, kann ein Leistungsverlust, der möglicherweise auftritt, wenn ein Strom durch den IGBT-Bereich 110 fließt, reduziert werden. Die Trägerspeicherschicht 92 vom n-Typ und die Driftschicht 91 vom n--Typ kann man zusammengefasst als Driftschicht bezeichnen.
  • Die Trägerspeicherschicht 92 vom n-Typ wird gebildet, indem eine Ionenimplantation von Störstellen vom n-Typ in das die Driftschicht 91 vom n--Typ bildende Halbleitersubstrat durchgeführt wird und indem man dann die implantierten Störstellen vom n-Typ in das Halbleitersubstrat, das heißt Driftschicht 91 vom n--Typ, durch Ausheilen diffundieren lässt.
  • Eine Basisschicht 115 vom p-Typ ist auf der Seite der ersten Hauptoberfläche der Trägerspeicherschicht 92 vom n-Typ angeordnet. Die Basisschicht 115 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) aufweist, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1019/cm3. Die Basisschicht 115 vom p-Typ ist in Kontakt mit dem Gate-Grabenisolierfilm 111b des aktiven Graben-Gates 111. Die Sourceschicht 113 vom n+-Typ ist auf der Seite der ersten Hauptoberfläche der Basisschicht 115 vom p-Typ in Kontakt mit dem Gate-Grabenisolierfilm 111b des aktiven Graben-Gates 111 angeordnet, und die Kontaktschicht 114 vom p+-Typ ist im verbleibenden Bereich angeordnet. Die Sourceschicht 113 vom n+-Typ und die Kontaktschicht 114 vom p+-Typ bilden die erste Hauptoberfläche des Halbleitersubstrats. Die Kontaktschicht 114 vom p+-Typ ist ein Bereich, der eine höhere Konzentration von Störstellen vom p-Typ als die Basisschicht 115 vom p-Typ aufweist, und, wenn es notwendig ist, die Kontaktschicht 114 vom p+-Typ und die Basisschicht 115 vom p-Typ zu unterscheiden, kann auf jede von ihnen individuell verwiesen werden. Ansonsten können die Kontaktschicht 114 vom p+-Typ und die Basisschicht 115 vom p-Typ zusammengefasst als Basisschicht vom p-Typ bezeichnet werden.
  • Außerdem ist in der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001 eine Pufferschicht 93 vom n-Typ, die eine höhere Konzentration von Störstellen vom n-Typ als die Driftschicht 91 vom n--Typ aufweist, auf der Seite der zweiten Hauptoberfläche der Driftschicht 91 vom n--Typ angeordnet. Die Pufferschicht 93 vom n-Typ ist angeordnet, um während des Aus-Zustands der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001 einen Durchgriff einer Verarmungsschicht, die sich von der Basisschicht 115 vom p-Typ in Richtung der zweiten Hauptoberfläche erstreckt, zu unterdrücken. Die Pufferschicht 93 vom n-Typ kann gebildet werden, indem beispielsweise Phosphor (P) oder Protonen (H+) implantiert werden oder indem sowohl Phosphor (P) als auch Protonen (H+) implantiert werden. Die Konzentration von Störstellen vom n-Typ in der Pufferschicht 93 vom n-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1018/cm3.
  • Alternativ dazu kann die Halbleitervorrichtung 2000 oder die Halbleitervorrichtung 2001 eine Konfiguration aufweisen, in der anstelle der Pufferschicht 93 vom n-Typ die Driftschicht 91 vom n--Typ auch in einem Bereich angeordnet ist, wo die Pufferschicht 93 vom n-Typ vorzusehen ist. Die Pufferschicht 93 vom n-Typ und die Driftschicht 91 vom n--Typ können zusammengefasst als Driftschicht bezeichnet werden.
  • In der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001 ist die Kollektorschicht 116 vom p-Typ auf der Seite der zweiten Hauptoberfläche der Pufferschicht 93 vom n-Typ angeordnet. Das heißt, die Kollektorschicht 116 vom p-Typ ist zwischen der Driftschicht 91 vom n--Typ und der zweiten Hauptoberfläche angeordnet. Die Kollektorschicht 116 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) aufweist, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1016/cm3 bis 1,0 × 1020/cm3. Die Kollektorschicht 116 vom p-Typ bildet die zweite Hauptoberfläche des Halbleitersubstrats. Die Kollektorschicht 116 vom p-Typ ist nicht nur in dem IGBT-Bereich 110, sondern auch im (nicht dargestellten) Abschlussbereich 130 angeordnet, und ein im Abschlussbereich 130 angeordneter Teilbereich der Kollektorschicht 116 vom p-Typ bildet eine Abschluss-Kollektorschicht 116a vom p-Typ. Alternativ dazu kann die Kollektorschicht 116 vom p-Typ so vorgesehen werden, dass ein Teil von ihr vom IGBT-Bereich 110 in den Diodenbereich 120 vorragt.
  • Im IGBT-Bereich 110 sind Gräben, von denen jeder von der ersten Hauptoberfläche des Halbleitersubstrats aus die Basisschicht 115 vom p-Typ durchdringt und die Driftschicht 91 vom n--Typ erreicht, wie in 66 veranschaulicht ausgebildet. Das aktive Graben-Gate 111 wird gebildet, indem die Gate-Grabenelektrode 111a im Graben über den Gate-Grabenisolierfilm 111b angeordnet wird. Die Gate-Grabenelektrode 111a liegt über den Gate-Grabenisolierfilm 111b der Driftschicht 91 vom n--Typ gegenüber. Außerdem wird das Dummy-Graben-Gate 112 gebildet, indem die Dummy-Grabenelektrode 112a im Graben über den Dummy-Grabenisolierfilm 112b angeordnet wird. Die Dummy-Grabenelektrode 112a liegt über den Dummy-Grabenisolierfilm 112b der Driftschicht 91 vom n--Typ gegenüber. Der Gate-Grabenisolierfilm 111b des aktiven Graben-Gates 111 ist in Kontakt mit der Basisschicht 115 vom p-Typ und der Sourceschicht 113 vom n+-Typ. Wenn an die Gate-Grabenelektrode 111a eine Spannung zur Gateansteuerung angelegt wird, wird ein Kanal in der Basisschicht 115 vom p-Typ in Kontakt mit dem Gate-Grabenisolierfilm 111b des aktiven Graben-Gates 111 ausgebildet.
  • Wie in 66 veranschaulicht ist, ist ein Zwischenschicht-Isolierfilm 94 auf der Gate-Grabenelektrode 111a des aktiven Graben-Gates 111 angeordnet. Ein Barrierenmetall 95 ist auf einem Bereich der ersten Hauptoberfläche des Halbleitersubstrats, wo der Zwischenschicht-Isolierfilm 94 nicht vorgesehen ist, und auf dem Zwischenschicht-Isolierfilm 94 ausgebildet. Das Barrierenmetall 95 kann ein zum Beispiel Titan (Ti) enthaltender Leiter sein, kann beispielsweise Titannitrid sein oder kann TiSi sein, worin Titan und Silizium (Si) legiert sind. Wie in 66 veranschaulicht ist, steht das Barrierenmetall 95 in ohmschem Kontakt mit der Sourceschicht 113 vom n+-Typ, der Kontaktschicht 114 vom p+-Typ und der Dummy-Grabenelektrode 112a, sodass es mit der Sourceschicht 113 vom n+-Typ, der Kontaktschicht 114 vom p+-Typ und der Dummy-Grabenelektrode 112a elektrisch verbunden ist. Auf dem Barrierenmetall 95 ist eine Emitterelektrode 96 angeordnet. Die Emitterelektrode 96 kann aus beispielsweise einer Aluminium-Legierung wie etwa einer Aluminium-Silizium-Legierung (einer auf Al-Si basierenden Legierung) gebildet sein oder kann eine Elektrode sein, die aus mehreren Schichten von Metallfilmen besteht, die erhalten werden, indem durch stromlose Plattierung oder elektrolytische Plattierung ein Plattierungsfilm auf der aus der Aluminium-Legierung gebildeten Elektrode gebildet wird. Der durch stromlose Plattierung oder elektrolytische Plattierung gebildete Plattierungsfilm kann beispielsweise ein Nickel-(Ni-)Plattierungsfilm sein. Wenn es einen feinen Bereich gibt, wie etwa einen zwischen den benachbarten Zwischenschicht-Isolierfilmen, wo keine gute Einbettung mit der Emitterelektrode 96 erreicht werden kann, kann er so konfiguriert werden, dass Wolfram (W) mit einer besseren Einbettungseigenschaft als die Emitterelektrode 96 in dem feinen Bereich angeordnet wird und die Emitterelektrode 96 auf dem Wolfram vorgesehen wird. Alternativ dazu kann die Emitterelektrode 96 ohne Vorsehen des Barrierenmetalls 95 auf der Sourceschicht 113 vom n+-Typ, der Kontaktschicht 114 vom p+-Typ und der Dummy-Grabenelektrode 112a angeordnet werden. Alternativ dazu kann das Barrierenmetall 95 nur auf der Halbleiterschicht vom n-Typ wie etwa der Sourceschicht 113 vom n+-Typ angeordnet werden. Das Barrierenmetall 95 und die Emitterelektrode 96 können zusammengefasst als Emitterelektrode bezeichnet werden. Obgleich 66 eine Ansicht veranschaulicht, in der der Zwischenschicht-Isolierfilm 94 auf der Dummy-Grabenelektrode 112a eines Dummy-Graben-Gates 112 nicht angeordnet ist, kann der Zwischenschicht-Isolierfilm 94 auf der Dummy-Grabenelektrode 112a des Dummy-Graben-Gates 112 ausgebildet werden. Wenn der Zwischenschicht-Isolierfilm 94 auf der Dummy-Grabenelektrode 112a des Dummy-Graben-Gates 112 ausgebildet wird, können die Emitterelektrode 96 und die Dummy-Grabenelektrode 112a in einem anderen Querschnitt elektrisch verbunden sein.
  • Eine Kollektorelektrode 97 ist auf der Seite der zweiten Hauptoberfläche der Kollektorschicht 116 vom p-Typ angeordnet. Die Kollektorelektrode 97 kann ähnlich der Emitterelektrode 96 aus einer Aluminium-Legierung oder einer Aluminium-Legierung und einem Plattierungsfilm bestehen. Alternativ dazu kann die Kollektorelektrode 97 eine von der Emitterelektrode 96 verschiedene Konfiguration aufweisen. Die Kollektorelektrode 97 steht in ohmschem Kontakt mit der Kollektorschicht 116 vom p-Typ, sodass sie mit der Kollektorschicht 116 vom p-Typ elektrisch verbunden ist.
  • 67 ist eine entlang der Linie B-B in 65 genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht. Die in 67 veranschaulichte Querschnittsstruktur des IGBT-Bereichs 110 ist eine Querschnittsstruktur entlang der Anordnungsrichtung der Kontaktschicht 114 vom p+-Typ. Sie unterscheidet sich von 66 dadurch, dass die Kontaktschichten 114 vom p+-Typ auf der gesamten Seite der ersten Hauptoberfläche der Basisschicht 115 vom p-Typ angeordnet sind und die Sourceschicht 113 vom n+-Typ nicht ersichtlich ist. Das heißt, die Sourceschicht 113 vom n+-Typ ist auf der Seite der ersten Hauptoberfläche der Basisschicht vom p-Typ selektiv angeordnet, wie in 65 veranschaulicht ist. Die Basisschicht vom p-Typ, auf die hier Bezug genommen wird, meint die Basisschicht vom p-Typ, die zusammengefasst als die Basisschicht 115 vom p-Typ und die Kontaktschicht 114 vom p+-Typ bezeichnet werden.
  • <Struktur eines Diodenbereichs>
  • <Partielle planare Konfiguration>
  • 68 ist eine vergrößerte partielle Draufsicht eines von einer gestrichelten Linie umgebenen Bereichs 183 des Diodenbereichs 120 in der Halbleitervorrichtung 2000, die in 63 veranschaulicht ist, oder der Halbleitervorrichtung 2001, die in 64 veranschaulicht ist. Im Diodenbereich 120 erstrecken sich Dioden-Graben-Gates 121 von einer Endseite, die der Zellenbereich ist, des Diodenbereichs 120 in Richtung der anderen Endseite, die der einen Endseite gegenüberliegt, entlang der ersten Hauptoberfläche der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001, wie in 68 veranschaulicht ist. Das Dioden-Graben-Gate 121 wird gebildet, indem eine Dioden-Grabenelektrode 121a in dem im Halbleitersubstrat im Diodenbereich 120 ausgebildeten Graben über einen Dioden-Grabenisolierfilm 121b vorgesehen wird. Die Dioden-Grabenelektrode 121a liegt der Driftschicht 91 vom n--Typ über den Dioden-Grabenisolierfilm 121b gegenüber. Eine Kontaktschicht 124 vom p+-Typ und eine Anodenschicht 125 vom p-Typ sind zwischen zwei benachbarten Dioden-Graben-Gates 121 angeordnet.
  • Die Kontaktschicht 124 vom p+-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) aufweist, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1015/cm3 bis 1,0 × 1020/cm3. Die Anodenschicht 125 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ beispielsweise Bor oder Aluminium aufweist, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1019/cm3. Die Kontaktschichten 124 vom p+-Typ und die Anodenschichten 125 vom p-Typ sind in der longitudinalen Richtung des Dioden-Graben-Gates 121 abwechselnd angeordnet.
  • <Partielle Querschnittsstruktur>
  • 69 ist eine entlang der Linie C-C in 68 genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht. Wie in 69 veranschaulicht ist, weist die Halbleitervorrichtung 2000 oder die Halbleitervorrichtung 2001 eine aus einem Halbleitersubstrat bestehende Driftschicht 91 vom n--Typ auch im Diodenbereich 120 ähnlich dem IGBT-Bereich 110 auf. Die Driftschicht 91 vom n--Typ im Diodenbereich 120 und die Driftschicht 91 vom n--Typ im IGBT-Bereich 110 sind durchgehend und integral ausgebildet und sind aus dem gleichen Halbleitersubstrat geschaffen. In 69 reicht das Halbleitersubstrat von der Kontaktschicht 124 vom p+-Typ bis zu einer Kathodenschicht 126 vom n+-Typ. In 69 wird der obere Rand auf dem Blatt der Kontaktschicht 124 vom p+-Typ als die erste Hauptoberfläche des Halbleitersubstrats bezeichnet und wird der untere Rand auf dem Blatt der Kathodenschicht 126 vom n+-Typ als die zweite Hauptoberfläche des Halbleitersubstrats bezeichnet. Die erste Hauptoberfläche im Diodenbereich 120 und die erste Hauptoberfläche im IGBT-Bereich 110 sind die gleiche Oberfläche, und die zweite Hauptoberfläche im Diodenbereich 120 und die zweite Hauptoberfläche im IGBT-Bereich 110 sind die gleiche Oberfläche.
  • Im Diodenbereich 120 ist ebenfalls die Trägerspeicherschicht 92 vom n-Typ auf der ersten Seite der ersten Hauptoberfläche der Driftschicht 91 vom n-Typ angeordnet und ist die Pufferschicht 93 vom n-Typ auf der Seite der zweiten Hauptoberfläche der Driftschicht 91 vom n-Typ ähnlich dem IGBT-Bereich 110 angeordnet, wie in 69 veranschaulicht ist. Die Trägerspeicherschicht 92 vom n-Typ und die Pufferschicht 93 vom n-Typ, die im Diodenbereich 120 angeordnet sind, weisen die gleichen Konfigurationen wie jene der Trägerspeicherschicht 92 vom n-Typ bzw. der Pufferschicht 93 vom n-Typ auf, die im IGBT-Bereich 110 angeordnet sind. Es ist nicht unbedingt erforderlich, dass die Trägerspeicherschicht 92 vom n-Typ in dem IGBT-Bereich 110 und dem Diodenbereich 120 vorgesehen wird. Selbst wenn die Trägerspeicherschicht 92 vom n-Typ im IGBT-Bereich 110 angeordnet ist, muss die Trägerspeicherschicht 92 vom n-Typ nicht im Diodenbereich 120 vorgesehen werden. Ähnlich dem IGBT-Bereich 110 können die Driftschicht 91 vom n-Typ, die Trägerspeicherschicht 92 vom n-Typ und die Pufferschicht 93 vom n-Typ zusammengefasst als Driftschicht bezeichnet werden.
  • Die Anodenschicht 125 vom p-Typ ist auf der Seite der ersten Hauptoberfläche der Trägerspeicherschicht 92 vom n-Typ angeordnet. Die Anodenschicht 125 vom p-Typ ist zwischen der Driftschicht 91 vom n-Typ und der ersten Hauptoberfläche angeordnet. Die Anodenschicht 125 vom p-Typ und die Basisschicht 115 vom p-Typ im IGBT-Bereich 110 können gleichzeitig gebildet werden, indem die Konzentrationen von Störstellen vom p-Typ in den beiden Schichten einander gleich festgelegt werden. Alternativ dazu kann sie so konfiguriert werden, dass die Menge an Löchern, die während des Betriebs der Diode in den Diodenbereich 120 zu implantieren sind, reduziert wird, indem die Konzentration von Störstellen vom p-Typ in der Anodenschicht 125 vom p-Typ so festgelegt wird, dass sie niedriger als die Konzentration von Störstellen vom p-Typ in der Basisschicht 115 vom p-Typ im IGBT-Bereich 110 ist. Indem man die Menge an Löchern, die während des Betriebs der Diode zu implantieren sind, reduziert, kann der Erholungsverlust während des Betriebs der Diode reduziert werden.
  • Eine Kontaktschicht 124 vom p+-Typ ist auf der Seite der ersten Hauptoberfläche der Anodenschicht 125 vom p-Typ angeordnet. Die Konzentration von Störstellen vom p-Typ in der Kontaktschicht 124 vom p+-Typ kann so festgelegt werden, dass sie gleich der Konzentration von Störstellen vom p-Typ in der Kontaktschicht 114 vom p+-Typ im IGBT-Bereich 110 oder von ihr verschieden ist. Die Kontaktschicht 124 vom p+-Typ bildet die erste Hauptoberfläche des Halbleitersubstrats. Die Kontaktschicht 124 vom p+-Typ ist ein Bereich, der eine höhere Konzentration von Störstellen vom p-Typ als die Anodenschicht 125 vom p-Typ aufweist, und, wenn es notwendig ist, die Kontaktschicht 124 vom p+-Typ und die Anodenschicht 125 vom p-Typ zu unterscheiden, kann auf jede von ihnen individuell verwiesen werden. Ansonsten können die Kontaktschicht 124 vom p+-Typ und die Anodenschicht 125 vom p-Typ zusammengefasst als Anodenschicht vom p-Typ bezeichnet werden.
  • Im Diodenbereich 120 ist die Kathodenschicht 126 vom n+-Typ auf der Seite der zweiten Hauptoberfläche der Pufferschicht 93 vom n-Typ angeordnet. Die Kathodenschicht 126 vom n+-Typ ist zwischen der Driftschicht 91 vom n-Typ und der zweiten Hauptoberfläche angeordnet. Die Kathodenschicht 126 vom n+-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen oder Phosphor aufweist, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1016/cm3 bis 1,0 × 1021/cm3. Wie in 69 veranschaulicht ist, ist die Kathodenschicht 126 vom n+-Typ in einem Teil des Diodenbereichs 120 oder im Gesamten angeordnet. Die Kathodenschicht 126 vom n+-Typ bildet die zweite Hauptoberfläche des Halbleitersubstrats. Obgleich nicht veranschaulicht kann ein Teil eines Bereichs, wo die Kathodenschicht 126 vom n+-Typ wie oben beschrieben ausgebildet wurde, in einen Halbleiter vom p-Typ geändert werden, indem in den Bereich ferner selektiv Störstellen vom p-Typ implantiert werden, wodurch eine Kathodenschicht vom p-Typ vorgesehen werden kann. Die Diode, in der die Kathodenschichten vom n+-Typ und die Kathodenschichten vom p+-Typ entlang der zweiten Hauptoberfläche des Halbleitersubstrats auf diese Weise abwechselnd angeordnet sind, wird als RFC-(Relaxed Field of Cathode-) Diode bezeichnet.
  • Im Diodenbereich 120 der Halbleitervorrichtung 2000 der der Halbleitervorrichtung 2001 sind wie in 69 veranschaulicht Gräben ausgebildet, von denen jeder von der ersten Hauptoberfläche des Halbleitersubstrats aus die Anodenschicht 125 vom p-Typ durchdringt und die Driftschicht 91 vom n--Typ erreicht. Das Dioden-Graben-Gate 121 wird gebildet, indem die Dioden-Grabenelektrode 121a in dem Graben im Diodenbereich 120 über den Dioden-Grabenisolierfilm 121b angeordnet wird. Die Dioden-Grabenelektrode 121a liegt über den Dioden-Grabenisolierfilm 121b der Driftschicht 91 vom n-Typ gegenüber.
  • Wie in 69 veranschaulicht ist, ist das Barrierenmetall 95 auf der Dioden-Grabenelektrode 121a und der Kontaktschicht 124 vom p+-Typ angeordnet. Das Barrierenmetall 95 steht in ohmschem Kontakt mit der Dioden-Grabenelektrode 121a und der Kontaktschicht 124 vom p+-Typ, so dass es mit der Dioden-Grabenelektrode und der Kontaktschicht 124 vom p+-Typ elektrisch verbunden ist. Das Barrierenmetall 95 kann die gleiche Konfiguration wie jene des Barrierenmetalls 95 im IGBT-Bereich 110 aufweisen. Die Emitterelektrode 96 ist auf dem Barrierenmetall 95 angeordnet. Die im Diodenbereich 120 angeordnete Emitterelektrode 96 ist mit der im IGBT-Bereich 110 angeordneten Emitterelektrode 96 durchgehend ausgebildet. Wie im Fall des IGBT-Bereichs 110 können die Dioden-Grabenelektrode 121a und die Kontaktschicht 124 vom p+-Typ ohne Vorsehen des Barrierenmetalls 95 mit der Emitterelektrode 96 in ohmschen Kontakt gebracht werden. Obgleich 69 eine Ansicht veranschaulicht, in der der Zwischenschicht-Isolierfilm 94 auf der Dioden-Grabenelektrode 121a des Dioden-Graben-Gates 121 nicht angeordnet ist, kann der Zwischenschicht-Isolierfilm 94 auf der Dioden-Grabenelektrode 121a des Dioden-Graben-Gates 121 ausgebildet werden. Wenn der Zwischenschicht-Isolierfilm 94 auf der Dioden-Grabenelektrode 121a des Dioden-Graben-Gates 121 ausgebildet wird, können die Emitterelektrode 96 und die Dioden-Grabenelektrode 121a in einem anderen Querschnitt elektrisch verbunden sein.
  • Die Kollektorelektrode 97 ist auf der Seite der zweiten Hauptoberfläche der Kathodenschicht 126 vom n+-Typ angeordnet. Ähnlich der Emitterelektrode 96 ist die Kollektorelektrode 97 im Diodenbereich 120 mit der im IGBT-Bereich 110 angeordneten Kollektorelektrode 97 durchgehend ausgebildet. Die Kollektorelektrode 97 steht in ohmschen Kontakt mit der Kathodenschicht 126 vom n+-Typ, so dass sie mit der Kathodenschicht 126 vom n+-Typ elektrisch verbunden ist.
  • 70 ist eine entlang der Linie D-D in 68 genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht. Da die in 70 veranschaulichte Querschnittsstruktur des Diodenbereichs 120 eine Querschnittsstruktur entlang der Anordnungsrichtung der Anodenschichten 125 vom p-Typ ist, ist die Kontaktschicht 124 vom p+-Typ zwischen der Anodenschicht 125 vom p-Typ und dem Barrierenmetall 95 nicht angeordnet. Sie unterscheidet sich von 69 dadurch, dass die Anodenschicht 125 vom p-Typ die erste Hauptoberfläche des Halbleitersubstrats bildet. Das heißt, die Kontaktschicht 124 vom p+-Typ ist auf der Seite der ersten Hauptoberfläche der Anodenschicht 125 vom p-Typ wie in 68 veranschaulicht selektiv angeordnet.
  • 71 ist eine entlang der Linie G-G in der in 63 veranschaulichten Halbleitervorrichtung 2000 oder der in 64 veranschaulichten Halbleitervorrichtung 2001 genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht, in der die Struktur des Grenzteilbereichs zwischen dem IGBT-Bereich 110 und dem Diodenbereich 120 veranschaulicht ist.
  • Wie in 71 veranschaulicht ist, ist die auf der Seite der zweiten Hauptoberfläche im IGBT-Bereich 110 angeordnete Kollektorschicht 116 vom p-Typ so angeordnet, dass sie von der Grenze zwischen dem IGBT-Bereich 110 und dem Diodenbereich 120 aus um einen Abstand U1 in den Diodenbereich 120 vorragt. Indem man die Kollektorschicht 116 vom p-Typ so anordnet, dass sie auf diese Weise in den Diodenbereich 120 vorragt, kann der Abstand zwischen der Kathodenschicht 126 vom n+-Typ im Diodenbereich 120 und dem aktiven Graben-Gate 111 vergrößert werden. Selbst wenn während des Betriebs einer Freilaufdiode eine Spannung zur Gateansteuerung an das aktive Graben-Gate 111angelegt wird, kann man daher unterdrücken, dass ein Strom von einem dem aktiven Graben-Gate 111 im IGBT-Bereich 110 benachbart ausgebildeten Kanal in die Kathodenschicht 126 vom n+-Typ fließt. Der Abstand U1 kann beispielsweise 100 µm betragen. Der Abstand U1 kann je nach der Nutzung der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001, die ein RC-IGBT ist, Null oder kleiner als 100 µm sein.
  • <Struktur eines Abschlussbereichs>
  • 72 ist eine entlang der Linie E-E in der in 63 veranschaulichten Halbleitervorrichtung 2000 oder der in 64 veranschaulichten Halbleitervorrichtung 2001 genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht, in der die Konfiguration des Grenzteilbereichs zwischen dem IGBT-Bereich 110 und dem Abschlussbereich 130 veranschaulicht ist.
  • Wie in 72 veranschaulicht ist, weist der Abschlussbereich 130 der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001 die Driftschicht 91 vom n--Typ zwischen der ersten Hauptoberfläche und der zweiten Hauptoberfläche des Halbleitersubstrats auf. Die ersten und zweiten Hauptoberflächen im Abschlussbereich 130 sind die Gleichen wie die ersten und zweiten Hauptoberflächen in sowohl dem IGBT-Bereich 110 als auch dem Diodenbereich 120. Außerdem hat die Driftschicht 91 vom n--Typ im Abschlussbereich 130 die gleiche Konfiguration wie jene der Driftschicht 91 vom n--Typ in sowohl dem IGBT-Bereich 110 als auch dem Diodenbereich 120 und ist mit den Schichten durchgehend und integral ausgebildet.
  • Eine Abschluss-Wannenschicht 131 vom p-Typ ist auf der Seite der ersten Hauptoberfläche der Driftschicht 91 vom n -Typ angeordnet, das heißt zwischen der ersten Hauptoberfläche des Halbleitersubstrats und der Driftschicht 91 vom n--Typ angeordnet. Die Abschluss-Wannenschicht 131 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor (B) oder Aluminium (AI) aufweist, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1014/cm3 bis 1,0 × 1019/cm3. Die Abschluss-Wannenschicht 131 vom p-Typ ist so angeordnet, dass sie den den IGBT-Bereich 110 und den Diodenbereich 120 enthaltenden Zellenbereich umgibt. Die Abschluss-Wannenschicht 131 vom p-Typ ist in der Form mehrerer Ringe angeordnet, und die Anzahl an angeordneten Abschluss-Wannenschichten 131 vom p-Typ wird je nach der Stehspannungsauslegung der Halbleitervorrichtung 2000 oder der Halbleitervorrichtung 2001 geeignet ausgewählt. Eine Kanalstoppschicht 132 vom n+-Typ ist auf der weiter außen gelegenen Randseite der Abschluss-Wannenschicht 131 vom p-Typ so angeordnet, dass sie die Abschluss-Wannenschicht 131 vom p-Typ umgibt.
  • Die Abschluss-Kollektorschicht 116a vom p-Typ ist zwischen der Driftschicht 91 vom n--Typ und der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Abschluss-Kollektorschicht 116a vom p-Typ ist durchgehend und integral mit der im Zellenbereich angeordneten Kollektorschicht 116 vom p-Typ ausgebildet. Daher können die Kollektorschicht 116 vom p-Typ und die Abschluss-Kollektorschicht 116a vom p-Typ zusammengefasst als Kollektorschicht 116 vom p-Typ bezeichnet werden.
  • Die Kollektorelektrode 97 ist auf der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Kollektorelektrode 97 ist über einem Bereich von dem den IGBT-Bereich 110 und den Diodenbereich 120 enthaltenden Zellenbereich bis zum Abschlussbereich 130 durchgehend und integral ausgebildet. Auf der anderen Seite sind auf der ersten Hauptoberfläche des Halbleitersubstrats im Abschlussbereich 130 die Emitterelektrode 96, die vom Zellenbereich aus fortgeführt ist, und eine von der Emitterelektrode 96 getrennte Abschlusselektrode 96a angeordnet.
  • Die Emitterelektrode 96 und die Abschlusselektrode 96a sind über einen halbisolierenden Film 133 elektrisch miteinander verbunden. Der halblisolierende Film 133 kann beispielsweise ein sinSiN-(halbisolierender Siliziumnitrid-)Film sein. Die Abschlusselektrode 96a, die Abschluss-Wannenschicht 131 vom p-Typ und die Kanalstoppschicht 132 vom n+-Typ sind über ein Kontaktloch elektrisch verbunden, das im Zwischenschicht-Isolierfilm 94 ausgebildet ist, der auf der ersten Hauptoberfläche im Abschlussbereich 130 angeordnet ist. Außerdem ist der Abschlussbereich 130 mit einem Abschluss-Schutzfilm 134 versehen, der die Emitterelektrode 96, die Abschlusselektrode 96a und den halbisolierenden Film 133 bedeckt. Der Abschluss-Schutzfilm 134 kann aus beispielsweise Polyimid gebildet sein.
  • 73 ist eine entlang der Linie F-F in der in 63 veranschaulichten Halbleitervorrichtung 2000 genommene und aus der durch die Pfeile angegebenen Richtung betrachtete Querschnittsansicht, in der die Konfiguration des Grenzteilbereichs zwischen dem Diodenbereich 120 und dem Abschlussbereich 130 veranschaulicht ist.
  • Wie in 73 veranschaulicht ist, ist die Abschluss-Kollektorschicht 116a vom p-Typ so angeordnet, dass der Endteilbereich auf der Seite des Diodenbereichs 120 um einen Abstand U2 in den Diodenbereich 120 vorragt. Indem man die Abschluss-Kollektorschicht 116a vom p-Typ so anordnet, dass sie auf diese Weise in den Diodenbereich 120 vorragt, kann der Abstand zwischen der Kathodenschicht 126 vom n+-Typ im Diodenbereich 120 und der Abschluss-Wannenschicht 131 vom p-Typ vergrößert werden. Daher kann unterdrückt werden, dass die Abschluss-Wannenschicht 131 vom p-Typ als die Anode der Diode arbeitet bzw. wirkt. Der Abstand U2 kann beispielsweise 100 µm betragen.
  • In der vorliegenden Offenbarung kann jede bevorzugte Ausführungsform frei kombiniert oder im Rahmen der vorliegenden Offenbarung geeignet modifiziert oder weggelassen werden.
  • Obgleich die Offenbarung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2017224685 [0005, 0006]

Claims (16)

  1. Halbleitervorrichtung, in der ein Transistor und eine Diode auf einem gemeinsamen Halbleitersubstrat ausgebildet sind, wobei: das Halbleitersubstrat einen Transistorbereich (101), wo der Transistor ausgebildet ist, einen Diodenbereich (102), wo die Diode ausgebildet ist, und einen äußeren peripheren Bereich (103) aufweist, der einen Zellenbereich umgibt, der den Transistorbereich und den Diodenbereich enthält; der Transistorbereich durch eine Vielzahl von Gateelektroden (8), die jeweils eine Streifenform aufweisen, in eine Vielzahl von Transistor-Einheitszellenbereichen (105) unterteilt ist; der Diodenbereich durch die Vielzahl von Gateelektroden in eine Vielzahl von Dioden-Einheitszellenbereichen (106) unterteilt ist; jeder der Vielzahl von Transistor-Einheitszellenbereichen eine erste Halbleiterschicht (11) eines ersten Leitfähigkeitstyps, die auf einer Seite einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, eine zweite Halbleiterschicht (1) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht angeordnet ist, eine dritte Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die auf einer Seite einer ersten Hauptoberfläche des Halbleitersubstrats in Bezug auf die zweite Halbleiterschicht angeordnet ist, eine vierte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf einem Teil einer oberen Schicht der dritten Halbleiterschicht selektiv angeordnet ist, eine fünfte Halbleiterschicht (4) des ersten Leitfähigkeitstyps, die selektiv so angeordnet ist, dass eine seitliche Oberfläche der fünften Halbleiterschicht mit einer seitlichen Oberfläche der vierten Halbleiterschicht in Kontakt ist, eine erste Elektrode (14), die mit der ersten Halbleiterschicht elektrisch verbunden ist, und eine zweite Elektrode (13) aufweist, die mit der ersten vierten Halbleiterschicht und der fünften Halbleiterschicht über ein Kontaktloch (15) elektrisch verbunden ist; jeder der Vielzahl von Dioden-Einheitszellenbereichen eine sechste Halbleiterschicht (12) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, die zweite Halbleiterschicht, die auf der sechsten Halbleiterschicht angeordnet ist, eine siebte Halbleiterschicht (5) des ersten Leitfähigkeitstyps, die auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats in Bezug auf die zweite Halbleiterschicht angeordnet ist, eine achte Halbleiterschicht (6) des ersten Leitfähigkeitstyps, die auf einem Teil einer oberen Schicht der siebten Halbleiterschicht selektiv angeordnet ist, die erste Elektrode (14), die mit der sechsten Halbleiterschicht elektrisch verbunden ist, und die zweite Elektrode aufweist, die mit der sieben Halbleiterschicht und der achten Halbleiterschicht über das Kontaktloch elektrisch verbunden ist; die fünfte Halbleiterschicht im Transistorbereich so angeordnet ist, dass sie mit einer Störstellenschicht (16) des ersten Leitfähigkeitstyps in Kontakt ist, die im äußeren peripheren Bereich angeordnet ist und eine Grenze mit dem Zellenbereich definiert, oder in die Störstellenschicht eindringt; und das Kontaktloch so angeordnet ist, dass es sich zu einem oberen Teilbereich der Störstellenschicht im äußeren peripheren Bereich erstreckt.
  2. Halbleitervorrichtung, worin ein Transistor und eine Diode auf einem gemeinsamen Halbleitersubstrat ausgebildet sind, wobei: das Halbleitersubstrat einen Transistorbereich (101), wo der Transistor ausgebildet ist, einen Diodenbereich (102), wo die Diode ausgebildet ist, und einen äußeren peripheren Bereich (103) aufweist, der einen Zellenbereich umgibt, der den Transistorbereich und den Diodenbereich enthält; der Transistorbereich durch eine Vielzahl von Gateelektroden (8), die jeweils eine Streifenform aufweisen, eine Vielzahl von Transistor-Einheitszellenbereichen (105) unterteilt ist; der Diodenbereich durch eine maschenförmige Gateelektrode (81) in eine Vielzahl von Dioden-Einheitszellenbereichen (107) unterteilt ist, die jeweils eine rechteckige Form aufweisen; jeder der Vielzahl von Transistor-Einheitszellenbereichen eine erste Halbleiterschicht (11) eines ersten Leitfähigkeitstyps, die auf einer Seite einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, eine zweite Halbleiterschicht (1) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht angeordnet ist, eine dritte Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die auf einer Seite einer ersten Hauptoberfläche des Halbleitersubstrats in Bezug auf die zweite Halbleiterschicht angeordnet ist, eine vierte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf einem Teil einer oberen Schicht der dritten Halbleiterschicht selektiv angeordnet ist, eine fünfte Halbleiterschicht (4) des ersten Leitfähigkeitstyps, die selektiv so angeordnet ist, dass eine seitliche Oberfläche der fünften Halbleiterschicht mit einer seitlichen Oberfläche der vierten Halbleiterschicht in Kontakt ist, eine erste Elektrode (14), die mit der ersten Halbleiterschicht elektrisch verbunden ist, und eine zweite Elektrode (13) aufweist, die mit der vierten Halbleiterschicht und der fünften Halbleiterschicht über ein Kontaktloch (15) elektrisch verbunden ist; jeder der Vielzahl von Dioden-Einheitszellenbereichen eine sechste Halbleiterschicht (12) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, die zweite Halbleiterschicht, die auf der sechsten Halbleiterschicht angeordnet ist, eine siebte Halbleiterschicht (5) des ersten Leitfähigkeitstyps, die auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats in Bezug auf die zweite Halbleiterschicht angeordnet ist, eine achte Halbleiterschicht (6) des ersten Leitfähigkeitstyps, die auf einem Teil einer oberen Schicht der siebten Halbleiterschicht selektiv angeordnet ist, die erste Elektrode (14), die mit der sechsten Halbleiterschicht elektrisch verbunden ist, und die zweite Elektrode aufweist, die mit der sieben Halbleiterschicht und der achten Halbleiterschicht über das Kontaktloch elektrisch verbunden ist; die fünfte Halbleiterschicht im Transistorbereich so angeordnet ist, dass sie mit einer Störstellenschicht (16) des ersten Leitfähigkeitstyps in Kontakt ist, die im äußeren peripheren Bereich angeordnet ist und eine Grenze mit dem Zellenbereich definiert, oder in die Störstellenschicht eindringt; und das Kontaktloch so angeordnet ist, dass es sich zu einem oberen Teilbereich der Störstellenschicht im äußeren peripheren Bereich erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1 oder Anspruch 2, wobei die achte Halbleiterschicht im Diodenbereich nicht in Kontakt mit der Störstellenschicht im äußeren peripheren Bereich angeordnet ist und das Kontaktloch so angeordnet ist, dass es sich zum oberen Teilbereich der Störstellenschicht im äußeren peripheren Bereich erstreckt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die achte Halbleiterschicht im Diodenbereich so angeordnet ist, dass sie mit der Störstellenschicht im äußeren peripheren Bereich in Kontakt ist, und das Kontaktloch so angeordnet ist, dass es sich zum oberen Teilbereich der Störstellenschicht im äußeren peripheren Bereich erstreckt.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die achte Halbleiterschicht im Diodenbereich so angeordnet ist, dass in Draufsicht eine Form der achten Halbleiterschicht eine Form einer durchgehenden einzelnen Linie bildet, die sich in einer Verlaufsrichtung der Vielzahl von Gateelektroden erstreckt.
  6. Halbleitervorrichtung nach Anspruch 1, wobei eine Vielzahl der achten Halbleiterschichten im Diodenbereich, die in Draufsicht jeweils eine langgestreckte rechteckige Form aufweisen, die sich in einer Verlaufsrichtung der Vielzahl von Gateelektroden erstreckt, in Intervallen so angeordnet ist, dass sie eine Linie in einer longitudinalen Richtung der achten Halbleiterschicht bilden, und das Intervall so festgelegt ist, dass es kleiner als eine Länge in der longitudinalen Richtung ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei: die Vielzahl von Dioden-Einheitszellenbereichen erste Dioden-Einheitszellenbereiche, die die achte Halbleiterschicht jeweils nicht aufweisen, und zweite Dioden-Einheitszellenbereiche aufweisen, die die achte Halbleiterschicht jeweils aufweisen; die ersten Dioden-Einheitszellenbereiche und die zweiten Dioden-Einheitszellenbereiche in einer Anordnungsrichtung der Vielzahl von Gateelektroden abwechselnd angeordnet sind; und im zweiten Dioden-Einheitszellenbereich die siebten Halbleiterschichten und die achten Halbleiterschichten in einer Verlaufsrichtung der Vielzahl von Gateelektroden abwechselnd angeordnet sind.
  8. Halbleitervorrichtung nach Anspruch 7, wobei in den zweiten Dioden-Einheitszellenbereichen auf beiden Seiten des ersten Dioden-Einheitszellenbereichs die Anordnungspositionen der achten Halbleiterschicht in der Verlaufsrichtung der Vielzahl von Gateelektroden voneinander verschieden sind.
  9. Halbleitervorrichtung nach Anspruch 1, wobei in jedem der Vielzahl von Dioden-Einheitszellenbereichen die siebten Halbleiterschichten und die achten Halbleiterschichten in einer Verlaufsrichtung der Vielzahl von Gateelektroden abwechselnd angeordnet sind.
  10. Halbleitervorrichtung nach Anspruch 1 oder Anspruch 2, wobei in jedem der Vielzahl von Dioden-Einheitszellenbereichen ein Verhältnis einer Fläche, in Draufsicht, der achten Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der siebten Halbleiterschicht und der achten Halbleiterschicht kleiner als ein Verhältnis einer Fläche, in Draufsicht, der siebten Halbleiterschicht ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei das Verhältnis der Fläche, in Draufsicht, der achten Halbleiterschicht zur Gesamtfläche, in Draufsicht, der siebten Halbleiterschicht und der achten Halbleiterschicht in jedem der Vielzahl von Dioden-Einheitszellenbereichen kleiner ist als ein Verhältnis einer Fläche, in Draufsicht, der fünften Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der vierten Halbleiterschicht und der fünften Halbleiterschicht in jedem der Vielzahl von Transistor-Einheitszellenbereichen.
  12. Halbleitervorrichtung nach Anspruch 1, wobei ein Anordnungsintervall zwischen der Vielzahl von Gateelektroden im Diodenbereich größer als ein Anordnungsintervall zwischen der Vielzahl von Gateelektroden im Transistorbereich ist.
  13. Halbleitervorrichtung nach Anspruch 1, wobei ein Verhältnis einer Fläche, in Draufsicht, der achten Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der siebten Halbleiterschicht und der achten Halbleiterschicht in dem dem Transistorbereich benachbarten Dioden-Einheitszellenbereich unter der Vielzahl von Dioden-Einheitszellenbereichen größer ist als ein Verhältnis einer Fläche, in Draufsicht, der achten Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der siebten Halbleiterschicht und der achten Halbleiterschicht in dem dem Transistorbereich nicht benachbarten Dioden-Einheitszellenbereich.
  14. Halbleitervorrichtung nach Anspruch 1, wobei ein Verhältnis einer Fläche, in Draufsicht, der achten Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der siebten Halbleiterschicht und der achten Halbleiterschicht in dem dem Transistorbereich benachbarten Dioden-Einheitszellenbereich unter der Vielzahl von Dioden-Einheitszellenbereichen kleiner ist als ein Verhältnis einer Fläche, in Draufsicht, der achten Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der siebten Halbleiterschicht und der achten Halbleiterschicht in dem dem Transistorbereich nicht benachbarten Dioden-Einheitszellenbereich.
  15. Halbleitervorrichtung nach Anspruch 1, wobei ein Verhältnis einer Fläche, in Draufsicht, der fünften Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der vierten Halbleiterschicht und der fünften Halbleiterschicht in dem dem Diodenbereich benachbarten Transistor-Einheitszellenbereich unter der Vielzahl von Transistor-Einheitszellenbereichen kleiner ist als ein Verhältnis einer Fläche, in Draufsicht, der fünften Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der vierten Halbleiterschicht und der fünften Halbleiterschicht in dem dem Diodenbereich nicht benachbarten Transistor-Einheitszellenbereich.
  16. Halbleitervorrichtung nach Anspruch 1, wobei ein Verhältnis einer Fläche, in Draufsicht, der fünften Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der vierten Halbleiterschicht und der fünften Halbleiterschicht in dem dem Diodenbereich benachbarten Transistor-Einheitszellenbereich unter der Vielzahl von Transistor-Einheitszellenbereichen größer ist als ein Verhältnis einer Fläche, in Draufsicht, der fünften Halbleiterschicht zu einer Gesamtfläche, in Draufsicht, der vierten Halbleiterschicht und der fünften Halbleiterschicht in dem dem Diodenbereich nicht benachbarten Transistor-Einheitszellenbereich.
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