DE102021127759A1 - Halbleitervorrichtung und Halbleitereinrichtung - Google Patents

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Koichi Nishi
Akihiko Furukawa
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Abstract

Die Halbleitervorrichtung enthält: ein Halbleitersubstrat; eine Emitterelektrode, die auf dem Halbleitersubstrat angeordnet ist; eine Gateelektrode die auf dem Halbleitersubstrat angeordnet ist; eine Driftschicht eines ersten Leitungstyps, die im Halbleitersubstrat angeordnet ist; eine Sourceschicht des ersten Leitungstyps, die auf einer Seite einer oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine Basisschicht eines zweiten Leitungstyps, die auf der Seite der oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine Kollektorelektrode, die unter dem Halbleitersubstrat angeordnet ist; und einen zweiteiligen Dummy-Aktiv-Graben, der bei einem oberen Teil einen oberen Dummy-Teil enthält, der mit der Gateelektrode nicht verbunden ist, und bei einem unteren Teil einen unteren Aktiv-Teil enthält, der mit der Gateelektrode verbunden und durch einen Isolierfilm bedeckt ist, in einem Graben des Halbleitersubstrats, wobei eine longitudinale Länge des unteren Aktiv-Teils größer ist als eine Breite des unteren Aktiv-Teils.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und eine Halbleitereinrichtung.
  • Hintergrund
  • Patentliteratur 1 offenbart, dass innerhalb eines Grabens ein leitfähiger Teil eines Gates, der mit einem Gatepotential verbunden ist, bei einem oberen Teil positioniert ist und ein mit einem Emitterpotential verbundener Gate-Split- bzw. abgespalteter Teil eines Gates bei einem unteren Teil positioniert ist. Das offengelegte japanische Patent Nr. 2017-147431 beschreibt, dass die Einschalt-di/dt abnimmt und ein Einschaltverlust bei gleicher Einschalt-di/dt reduziert werden kann.
  • Zusammenfassung
  • In einigen Fällen ist der Emitter einer p-seitigen Halbleitervorrichtung, deren Kollektor mit der Hochpotentialseite (p-Seite) einer Stromquelle verbunden ist, mit dem Kollektor einer n-seitigen Halbleitervorrichtung verbunden, deren Emitter mit der Niederpotentialseite (n-Seite) der Stromquelle verbunden ist. Eine Last ist mit einem Verbindungspunkt zwischen der p-seitigen Halbleitervorrichtung und der n-seitigen Halbleitervorrichtung verbunden. Freilaufdioden sind jeweils mit der p-seitigen Halbleitervorrichtung und der n-seitigen Halbleitervorrichtung verbunden. Auf die mit der p-seitigen Halbleitervorrichtung antiparallel verbundene Freilaufdiode wird als p-seitige Diode verwiesen, und auf die mit der n-seitigen Halbleitervorrichtung antiparallel verbundene Freilaufdiode wird als n-seitige Diode verwiesen.
  • Erholungsströme fließen zur n-seitigen Diode, wenn die p-seitige Halbleitervorrichtung eingeschaltet wird, während ein Rückflussstrom zur n-seitigen Diode fließt. Beispielsweise ändert sich die Erholung-dV/dt der n-seitigen Diode entsprechend einem Kollektorstrom der p-seitigen Halbleitervorrichtung. Konkret ist die Erholung-dV/dt einer n-seitigen Diode bei einem Einschaltverlust mit einem niedrigen Strom in einem p-seitigen IGBT größer als die Erholung-dV/dt des p-seitigen IGBT beim Nennstrom. Eine „Niederstromseite“ meint, dass der Kollektorstrom einer p-seitigen Halbleitervorrichtung gering ist, und eine „Nennstromseite“ meint, dass der Kollektorstrom der p-seitigen Halbleitervorrichtung groß ist. Die Erholung-dV/dt einer n-seitigen Diode ist groß, wenn der Kollektorstrom der p-seitigen Halbleitervorrichtung gering ist, und die Erholung-dV/dt der n-seitigen Diode ist klein, wenn der Kollektorstrom der p-seitigen Halbleitervorrichtung groß ist.
  • Wenn die Erholung-dV/dt einer Diode eine Stromabhängigkeit wie oben beschrieben aufweist, tritt das folgende Problem auf. Konkret wird in einigen Fällen der Gatewiderstand einer Halbleitervorrichtung so eingestellt, dass eine große Erholung-dV/dt einen vorbestimmten Wert hat. Wenn beispielsweise der Gatewiderstand so bestimmt wird, dass die Erholung-dV/dt auf der Niederstromseite 20 kV/µs beträgt, beträgt somit dV/dt auf der Nennstromseite (auf der der Einschaltverlust ausgewertet wird) annähernd 10 kV/µs. Infolgedessen hat die Halbleitervorrichtung eine lange Schaltzeit und nimmt der Einschaltverlust beim Einschalten (Einschaltverlust) zu. Somit erhöht sich der Einschaltverlust, wenn die Erholung-dV/dt der Diode eine Stromabhängigkeit aufweist.
  • Der Erfinder der vorliegenden Anmeldung hat herausgefunden, dass es effektiv ist, einen Wert (Cgc/Cge) zu erhöhen, der erhalten wird, indem eine Gateelektrode-Kollektorelektrode-Kapazität (Cgc) einer Halbleitervorrichtung durch eine Gateelektrode-Emitterelektrode-Kapazität (Cge) dividert wird, um eine Abhängigkeit der Erholung-dV/dt einer Freilaufdiode vom Kollektorstrom der Halbleitervorrichtung zu reduzieren. Konkreter kann eine Erhöhung der Erholung-dV/dt bei niedrigem Strom reduziert werden, indem die Cgc der Halbleitervorrichtung erhöht wird. Außerdem kann die Erholung-dV/dt bei einem großen Strom (beim Nennstrom) erhöht werden, indem die Cge der Halbleitervorrichtung verringert wird. Durch Erhöhen des Werts Cgc/Cge kann die Schaltzeit verkürzt werden und kann der Einschaltverlust reduziert werden.
  • Eine herkömmliche Technologie weist eine zweiteilige Gatestruktur auf, in der innerhalb eines Grabens Polysilizium in zwei Teile eines oberen Teils und eines unteren Teils aufgeteilt bzw. unterteilt ist. Konkret hat die zweiteilige Gatestruktur eine Konfiguration, die einen mit einer Gateelektrode verbundenen unteren Aktiv-Teil und einen oberen Dummy-Teil umfasst, der einen mit einer Emitterelektrode verbundenen unteren Teil aufweist. Dementsprechend nimmt Cgc ab und nimmt das Verhältnis Cgc/Cge ab. Folglich erhöht sich der Einschaltverlust, wenn der Gatewiderstand einer Halbleitervorrichtung so eingestellt wird, dass eine große Erholung-dV/dt einen vorbestimmten Wert hat, was ein Problem ist.
  • Die vorliegende Offenbarung ist dazu gedacht, das oben beschriebene Problem zu lösen und eine Halbleitervorrichtung und eine Halbleitereinrichtung bereitzustellen, die das Verhältnis Cgc/Cge erhöhen können, um eine Abhängigkeit der Erholung-dV/dt einer Freilaufdiode vom Kollektorstrom der Halbleitervorrichtung zu reduzieren, wodurch der Einschaltverlust reduziert wird.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung umfasst: ein Halbleitersubstrat; eine Emitterelektrode, die auf dem Halbleitersubstrat angeordnet ist; eine Gateelektrode, die auf dem Halbleitersubstrat angeordnet ist; eine Driftschicht eines ersten Leitungstyps, die im Halbleitersubstrat angeordnet ist; eine Sourceschicht des ersten Leitungstyps, die auf einer Seite einer oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine Basisschicht eines zweiten Leitungstyps, die auf der Seite einer oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine Kollektorelektrode, die unter dem Halbleitersubstrat angeordnet ist; und einen zweiteiligen Dummy-Aktiv-Graben, der bei einem oberen Teil einen oberen Dummy-Teil, der mit der Gateelektrode nicht verbunden ist, enthält und bei einem unteren Teil einen unteren Aktiv-Teil enthält, der mit der Gateelektrode verbunden und durch einen Isolierfilm bedeckt ist, in einem Graben des Halbleitersubstrats, wobei eine longitudinale Länge des unteren Aktiv-Teils größer ist als eine Breite des unteren Aktiv-Teils.
  • In der vorliegenden Offenbarung ist der Graben vorgesehen, der einen Dummy-Teil bei einem oberen Teil und einen Aktiv-Teil bei einem unteren Teil enthält. Somit kann der Einschaltverlust reduziert werden.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung umfassender ersichtlich.
  • Figurenliste
    • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform.
    • 2 ist eine Draufsicht der Halbleitervorrichtung.
    • 3 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 4 ist eine Draufsicht der Halbleitervorrichtung.
    • 5 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 6 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 7 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 8 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 9 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 10 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 11 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der zweiten Ausführungsform.
    • 12 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 13 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 14 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der dritten Ausführungsform.
    • 15 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 16 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 17 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 18 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 19 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 20 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 21 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 22 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 23 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 24A ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform.
    • 24B ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 24C ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 24D ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 25 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 26 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform.
    • 27 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 28 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 29 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 30 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform.
    • 31 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 32 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 33 ist ein Diagramm, das ein Anwendungsbeispiel einer Halbleitervorrichtung veranschaulicht.
    • 34 ist ein Diagramm, das eine Beziehung zwischen Kollektorstrom und Erholung-dV/dt veranschaulicht.
    • 35 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer siebten Ausführungsform.
    • 36 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 37 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer achten Ausführungsform.
    • 38 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 39 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel.
    • 40 ist eine Ansicht, die eine planare Form eines unteren Aktiv-Teils veranschaulicht.
    • 41 ist eine Ansicht, die eine planare Form eines unteren Aktiv-Teils gemäß einem anderen Beispiel veranschaulicht.
    • 42 ist eine Ansicht, die eine planare Form eines unteren Aktiv-Teils gemäß einem anderen Beispiel veranschaulicht.
    • 43 ist eine Ansicht, die eine planare Form eines unteren Aktiv-Teils gemäß einem anderen Beispiel veranschaulicht.
    • 44 ist eine Ansicht, die eine planare Form eines unteren Aktiv-Teils gemäß einem anderen Beispiel veranschaulicht.
  • Beschreibung von Ausführungsformen
  • Mit Verweis auf die beiliegenden Zeichnungen werden im Folgenden eine Halbleitervorrichtung und eine Halbleitereinrichtung gemäß einer Ausführungsform beschrieben. Identische oder einander entsprechende Komponenten sind mit dem gleichen Bezugszeichen bezeichnet, und in einigen Fällen wird deren wiederholte Beschreibung unterlassen. In der folgenden Beschreibung geben „n“ und „p“ Leitungstypen eines Halbleiters an, und in der vorliegenden Offenbarung ist der n-Typ der erste Leitungstyp und ist der p-Typ der zweite Leitungstyp. Die Leitungstypen können vertauscht werden. Außerdem gibt „n-“ an, dass eine Störstellenkonzentration niedriger als jene von „n“ ist, und gibt „n+“ an, dass eine Störstellenkonzentration höher als jene von „n“ ist. Ähnlich gibt „p-“ an, dass eine Störstellenkonzentration niedriger als jene von „p“ ist, und gibt „p+“ an, dass eine Störstellenkonzentration höher als jene von „p“ ist.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung 100 gemäß einer ersten Ausführungsform. Die Halbleitervorrichtung ist als Bipolartransistor mit isoliertem Gate (hier im Folgenden als IGBT abgekürzt) konfiguriert. Wie in 1 veranschaulicht ist, enthält die Halbleitervorrichtung 100 einen Aktiv-Graben A. Der Aktiv-Graben A enthält einen Gate-Isolierfilm 8, der entlang einem Graben 7 eines Halbleitersubstrats angeordnet ist, und einen Aktiv-Teil 29, der in Kontakt mit dem Gate-Isolierfilm 8 angeordnet und mit einer Gateelektrode 15 verbunden ist. Der Gate-Isolierfilm 8 ist beispielsweise ein Oxidfilm. Ein Graben meint ein Loch, das im Halbleitersubstrat angeordnet ist, oder eine Struktur, die im Loch ausgebildet ist.
  • Ein zweiteiliger Dummy-Aktiv-Graben D/A ist im Halbleitersubstrat angeordnet. Innerhalb des Grabens 7 des Halbleitersubstrats enthält der zweiteilige Dummy-Aktiv-Graben D/A bei einem oberen Teil einen oberen Dummy-Teil 13, der mit der Gateelektrode 15 nicht verbunden ist, und enthält bei einem unteren Teil einen mit der Gateelektrode 15 verbundenen unteren Aktiv-Teil 14. Der obere Dummy-Teil 13 und der untere Aktiv-Teil 14 sind durch den Gate-Isolierfilm 8 jeweils so bedeckt, dass die Teile elektrisch voneinander getrennt sind. In einem Beispiel ist der obere Dummy-Teil 13 mit einer Emitterelektrode 1 verbunden.
  • 2 ist eine Draufsicht der Halbleitervorrichtung 100 bei einer mit einer Linie A-A in 1 veranschaulichten und eine Basisschicht 5 vom p-Typ enthaltenden Tiefe. 2 veranschaulicht einen Abschluss-Endbereich 24 und einen äußeren peripheren Bereich 25, die in 1 nicht veranschaulicht sind. Wie in 2 veranschaulicht ist, sind in Draufsicht der Aktiv-Graben A und der zweiteilige Dummy-Aktiv-Graben D/A in Streifen angeordnet. Der zweiteilige Dummy-Aktiv-Graben D/A und der Aktiv-Graben A sind in Draufsicht in einem Zellenbereich 23 ausgebildet, worin eine Basisschicht 5 ausgebildet ist. In einem anderen Beispiel kann eine Anordnung in einer Ebene des zweiteiligen Dummy-Aktiv-Grabens D/A anstelle gerader Linien, wie etwa Streifen, eine Maschenform mit Kreuzungen oder eine Inselform mit Punkten sein.
  • Ein Gate-Pad kann bei einem Teil des Zellenbereichs 23 in Draufsicht der Halbleitervorrichtung 100 vorgesehen sein. Das Gate-Pad ist mit einer auf dem Halbleitersubstrat ausgebildeten Gateelektrode verbunden.
  • Wie in 1 veranschaulicht ist, ist auf beiden Seiten des Aktiv-Grabens A in einer Breitenrichtung eine Sourceschicht 4 vom n+-Typ in Kontakt mit dem Gate-Isolierfilm 8 angeordnet. Eine Kontaktschicht 3 vom p+-Typ ist zwischen den einander benachbarten Gräben 7 angeordnet. Man beachte, dass die Sourceschicht 4 vom n+-Typ und die Kontaktschicht 3 vom p+-Typ in der Richtung, in der sich der Aktiv-Graben A erstreckt, abwechselnd vorgesehen sein können.
  • Wie in 1 veranschaulicht ist, enthält die Halbleitervorrichtung eine Driftschicht 9 vom n--Typ. Das Halbleitersubstrat reicht von der Sourceschicht 4 vom n+-Typ und der Kontaktschicht 3 vom p+-Typ bis zur Kollektorschicht 11 vom p-Typ 1. In 4 wird auf die oberen Enden der Sourceschicht 4 vom n+-Typ und der Kontaktschicht 3 vom p+-Typ als eine erste Hauptoberfläche des Halbleitersubstrats verwiesen und wird auf untere Enden der Kollektorschicht 11 vom p-Typ als eine zweite Hauptoberfläche des Halbleitersubstrats verwiesen. Die erste Hauptoberfläche des Halbleitersubstrats ist eine Hauptoberfläche auf einer Seite der vorderen Oberfläche der Halbleitervorrichtung 100, und die zweite Hauptoberfläche des Halbleitersubstrats ist eine Hauptoberfläche auf einer Seite der rückseitigen Oberfläche der Halbleitervorrichtung 100. Die Halbleitervorrichtung 100 weist die Driftschicht 9 vom n-Typ zwischen der ersten Hauptoberfläche und der der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche in einem IGBT-Bereich als Zellenbereich auf.
  • Wie in 1 veranschaulicht ist, ist im IGBT-Bereich auf der Seite der ersten Hauptoberfläche der Driftschicht 9 vom n--Typ eine Trägerakkumulierungsschicht 6 vom n-Typ mit einer höheren Konzentration von Störstellen vom n-Typ als jene der Driftschicht 9 vom n-Typ angeordnet. Die Trägerakkumulierungsschicht 6 des ersten Leitungstyps ist zwischen der Basisschicht 5 und der Driftschicht 9 angeordnet. Die Trägerakkumulierungsschicht 6 vom n-Typ weist eine niedrigere Störstellenkonzentration des ersten Leitungstyps als jene der Sourceschicht 4 auf und weist eine höhere Störstellenkonzentration des ersten Leitungstyps als jene der Driftschicht 9 auf. Die so angeordnete Trägerakkumulierungsschicht 6 vom n-Typ kann einen Leitungsverlust, wenn Strom fließt, reduzieren. Auf die Trägerakkumulierungsschicht 6 vom n-Typ und die Driftschicht 9 vom n-Typ kann zusammen als Driftschicht verwiesen werden. Man beachte, dass in der Halbleitervorrichtung 100 keine Trägerakkumulierungsschicht 6 vom n-Typ vorgesehen werden kann und stattdessen die Driftschicht 9 vom n--Typ im Bereich der Trägerakkumulierungsschicht 6 vom n-Typ, die in 1 veranschaulicht ist, vorgesehen werden kann.
  • Die Trägerakkumulierungsschicht 6 vom n-Typ wird durch Ioneninjektion von Störstellen vom n-Typ in das Halbleitersubstrat, das als die Driftschicht 9 vom n-Typ konfiguriert ist, und danach durch Ausheilen, um die injizierten Störstellen vom n-Typ im Halbleitersubstrat als die Driftschicht 9 vom n--Typ diffundieren zu lassen, gebildet.
  • Die Basisschicht 5 vom p-Typ ist auf der Seite der ersten Hauptoberfläche der Trägerakkumulierungsschicht 6 vom n-Typ angeordnet. Die Basisschicht 5 vom p-Typ ist in Kontakt mit dem Gate-Isolierfilm 8 des Aktiv-Grabens A. Die Sourceschicht 4 vom n+-Typ ist auf der Seite der ersten Hauptoberfläche der Basisschicht 5 vom p-Typ in Kontakt mit dem Gate-Isolierfilm 8 des Aktiv-Grabens A angeordnet, und die Kontaktschicht 3 vom p+-Typ ist im verbleibenden Bereich angeordnet. Die oberen Enden der Sourceschicht 4 vom n+-Typ und der Kontaktschicht 3 vom p+-Typ dienen als die erste Hauptoberfläche des Halbleitersubstrats. Man beachte, dass die Kontaktschicht 3 vom p+-Typ ein Bereich ist, der eine höhere Konzentration von Störstellen vom p-Typ als jene der Basisschicht 5 vom p-Typ aufweist. Auf die Kontaktschicht 3 vom p+-Typ und die Basisschicht 5 vom p-Typ kann individuell Bezug genommen werden, wenn die Schichten voneinander unterschieden werden müssen. Auf die Kontaktschicht 3 vom p+-Typ und die Basisschicht 5 vom p-Typ kann zusammen als Basisschicht vom p-Typ verwiesen werden.
  • Die Halbleitervorrichtung 100 weist auch auf der Seite der zweiten Hauptoberfläche der Driftschicht 9 vom n-Typ eine Pufferschicht 10 vom n-Typ auf, die eine höhere Konzentration von Störstellen vom n-Typ als jene der Driftschicht 9 vom n--Typ hat. Die Pufferschicht 10 vom n-Typ ist vorgesehen, um einen Durchgriff bzw. Punch-Through einer verarmten Schicht zu verhindern, die sich auf der Seite der zweiten Hauptoberfläche von der Basisschicht 5 vom p-Typ erstreckt, wenn die Halbleitervorrichtung 100 im Aus-Zustand ist. Die Pufferschicht 10 vom n-Typ kann gebildet werden, indem beispielsweise Phosphor (P) oder Protonen (H+) injiziert werden, oder kann gebildet werden, indem sowohl Phosphor (P) als auch Protonen (H+) injiziert werden. Man beachte, dass in der Halbleitervorrichtung 100 keine Pufferschicht 10 vom n-Typ vorgesehen werden kann und stattdessen die Driftschicht 9 vom n-Typ ebenfalls im Bereich der Pufferschicht 10 vom n-Typ, die in 1 veranschaulicht ist, vorgesehen werden kann. Auf die Pufferschicht 10 vom n-Typ und die Driftschicht 9 vom n-Typ kann zusammen als Driftschicht verwiesen werden.
  • In der Halbleitervorrichtung 100 ist die Kollektorschicht 11 vom p-Typ auf der Seite der zweiten Hauptoberfläche der Pufferschicht 10 vom n-Typ angeordnet. Mit anderen Worten ist die Kollektorschicht 11 vom p-Typ zwischen der Driftschicht 9 vom n-Typ und der zweiten Hauptoberfläche angeordnet.
  • Wie in 1 veranschaulicht ist, ist jeder Graben 7, der sich von der ersten Hauptoberfläche des Halbleitersubstrats aus durch die Basisschicht 5 vom p-Typ zur Driftschicht 9 vom n--Typ erstreckt, in der Halbleitervorrichtung 100 ausgebildet. Der Aktiv-Graben A hat eine Konfiguration, in der der Aktiv-Teil 29 in einem Graben 7 über den Gate-Isolierfilm 8 angeordnet ist. Der Gate-Isolierfilm 8 des Aktiv-Grabens A ist in Kontakt mit der Basisschicht 5 vom p-Typ und der Sourceschicht 4 vom n+-Typ. Wenn an den Aktiv-Teil 29 eine Spannung zur Gateansteuerung angelegt wird, wird ein Kanal in der Basisschicht 5 vom p-Typ in Kontakt mit dem Gate-Isolierfilm 8 des Aktiv-Grabens A ausgebildet.
  • Ein weiterer Graben 7 ist angeordnet, um den zweiteiligen Dummy-Aktiv-Graben D/A bereitzustellen. Der zweiteilige Dummy-Aktiv-Graben D/A hat eine Konfiguration, in der der obere Dummy-Teil 13 und der untere Aktiv-Teil 14 über den Gate-Isolierfilm 8 angeordnet sind. Der untere Aktiv-Teil 14 liegt über den Gate-Isolierfilm 8 der Driftschicht 9 vom n-Typ gegenüber. Der obere Dummy-Teil 13 liegt über den Gate-Isolierfilm 8 der Basisschicht 5 vom p-Typ gegenüber. Wie in 1 veranschaulicht ist, ist ein Zwischenschicht-Isolierfilm 2 auf dem Aktiv-Teil 29 des Aktiv-Grabens A angeordnet. Die Emitterelektrode 1 ist auf einem Bereich ausgebildet, in dem der Zwischenschicht-Isolierfilm 2 auf der ersten Hauptoberfläche des Halbleitersubstrats nicht angeordnet ist, und die Emitterelektrode 1 ist auch auf dem Zwischenschicht-Isolierfilm 2 ausgebildet.
  • In einem Beispiel ist, wie in 1 veranschaulicht ist, das obere Ende des unteren Aktiv-Teils 14 tiefer als das untere Ende der Basisschicht 5 positioniert. Mit anderen Worten erreicht das obere Ende des unteren Aktiv-Teils 14 die Basisschicht 5 nicht. Wenn der untere Aktiv-Teil 14 in der Basisschicht 5 liegt, variiert das Potential der Basisschicht 5 aufgrund von Löchern, die beim Einschalten in die Basisschicht 5 vom p-Typ injiziert werden, fließt ein Verschiebungsstrom von der Basisschicht 5 zum unteren Aktiv-Teil 14 und verschlechtert sich die dV/dt-Steuerbarkeit. Wie in dem oben beschriebenen Beispiel ist folglich das obere Ende des unteren Aktiv-Teils 14 so festgelegt, dass es die Basisschicht 5 nicht erreicht, so dass ein Fluss eines Verschiebungsstroms in den unteren Aktiv-Teil 14 verhindert werden kann.
  • In einem anderen Beispiel ist, wie in 1 veranschaulicht ist, die longitudinale Länge des unteren Aktiv-Teils 14 in der Trägerakkumulierungsschicht 6 kürzer als die longitudinale Länge des unteren Aktiv-Teils 14 in der Driftschicht 9. Mit anderen Worten ist die Länge des unteren Aktiv-Teils 14 in der Driftschicht 9 länger als die Länge des unteren Aktiv-Teils 14 in der Trägerakkumulierungsschicht 6. Es gibt eine Beschränkung der Ausdehnung der Länge des unteren Aktiv-Teils 14 in der Trägerakkumulierungsschicht 6, da eine zu große Tiefe der Trägerakkumulierungsschicht 6 ein elektrisches Feld unterhalb der Trägerakkumulierungsschicht 6 verstärkt und die Stehspannung verringert. Folglich wird die Länge des unteren Aktiv-Teils 14 in der Driftschicht 9 vergrößert, um Cgc mit einem weniger nachteiligen Einfluss auf eine Abnahme der Stehspannung zu erhöhen.
  • Wie in 1 veranschaulicht ist, ist die Emitterelektrode 1 mit der Sourceschicht 4 vom n+-Typ, der Kontaktschicht 3 vom p+-Typ und dem oberen Dummy-Teil 13 in ohmschem Kontakt elektrisch verbunden.
  • Obgleich der Zwischenschicht-Isolierfilm 2 auf dem oberen Dummy-Teil 13 in 1 angeordnet ist, muss kein Zwischenschicht-Isolierfilm 2 angeordnet werden und kann die Emitterelektrode 1 auf dem oberen Dummy-Teil 13 direkt ausgebildet werden. Wenn der Zwischenschicht-Isolierfilm 2 auf dem oberen Dummy-Teil 13 des zweiteiligen Dummy-Aktiv-Grabens D/A wie in 1 veranschaulicht ausgebildet ist, können die Emitterelektrode 1 und der obere Dummy-Teil 13 bei einer anderen Sektion elektrisch miteinander verbunden sein.
  • In einem Beispiel kann die Emitterelektrode 1 aus einer Aluminium-Legierung wie etwa einer Aluminium-Silizium-Legierung (AI-Si-Legierung) gebildet sein. In einem anderen Beispiel kann die Emitterelektrode 1 aus einem mehrschichtigen Metallfilm geschaffen sein, in dem ein plattierter Film durch nicht-elektrolytische Plattierung oder elektrolytische Plattierung auf einer aus einer Aluminium-Legierung gebildeten Elektrode ausgebildet ist. Der durch nicht-elektrolytische Plattierung oder elektrolytische Plattierung gebildete plattierte Film kann beispielsweise ein plattierter Film aus Nickel (Ni) sein. Wenn es einen winzigen Bereich wie etwa einen Bereich zwischen den einander benachbarten Zwischenschicht-Isolierfilmen 2 gibt, in dem eine vorteilhafte Einbettung mit der Emitterelektrode 1 nicht erreicht werden kann, kann Wolfram, das eine vorteilhaftere Einbettungseigenschaft als jene der Emitterelektrode 1 aufweist, in dem winzigen Bereich angeordnet werden und kann die Emitterelektrode 1 auf dem Wolfram angeordnet werden.
  • Ein Barrierenmetall kann zwischen dem Zwischenschicht-Isolierfilm 2 und der Emitterelektrode 1 angeordnet werden. Das Barrierenmetall kann beispielsweise ein leitfähiger Körper sein, der Titan (Ti) enthält, und kann beispielsweise Titannitrid oder TiSi als eine Legierung aus Titan und Silizium (Si) sein. Das Barrierenmetall kann nur auf einer Halbleiterschicht vom n-Typ wie etwa der Sourceschicht 4 vom n+-Typ vorgesehen werden. Auf das Barrierenmetall und die Emitterelektrode 1 kann zusammen als Emitterelektrode verwiesen werden.
  • Eine Kollektorelektrode 12 ist auf der Seite der zweiten Hauptoberfläche der Kollektorschicht 11 vom p-Typ angeordnet. Die Kollektorelektrode 12 kann unterhalb des Halbleitersubstrats ausgebildet sein. Ähnlich der Emitterelektrode 1 kann die Kollektorelektrode 12 aus einer Aluminium-Legierung geschaffen sein oder kann aus einer Aluminium-Legierung und einem plattierten Film geschaffen sein. Die Kollektorelektrode 12 kann eine Konfiguration aufweisen, die von jener der Emitterelektrode 1 verschieden ist. Die Kollektorelektrode 12 ist mit der Kollektorschicht 11 vom p-Typ in ohmschem Kontakt elektrisch verbunden.
  • Herstellungsverfahren
  • Nachfolgend wird unten ein beispielhaftes Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben.
  • Zunächst wird das Halbleitersubstrat als die Driftschicht 9 vom n--Typ präpariert. Das Halbleitersubstrat kann beispielsweise ein durch ein Floating-Zone-(FZ-) bzw. Zonenschmelzverfahren hergestellter sogenannter FZ-Wafer oder ein durch ein Czochralski-Verfahren mit angelegtem Magnetfeld (MCZ) hergestellter sogenannter MCZ-Wafer sein und kann ein Störstellen vom n-Typ enthaltender Wafer vom n-Typ sein. Die Konzentration von im Halbleitersubstrat enthaltenen Störstellen vom n-Typ wird in Abhängigkeit von der Stehspannung einer herzustellenden Halbleitereinrichtung in geeigneter Weise ausgewählt. Für eine Halbleitereinrichtung mit einer Stehspannung von 1200 V beispielsweise wird die Konzentration von Störstellen vom n-Typ so eingestellt, dass die Driftschicht 9 vom n--Typ als das Halbleitersubstrat einen spezifischen Widerstand von annähernd 40 bis 120 Ω·cm aufweist. Während des Prozesses zum Präparieren des Halbleitersubstrats ist das gesamte Halbleitersubstrat die Driftschicht 9 vom n--Typ. Jedoch wird eine Halbleiterschicht vom p-Typ oder n-Typ ausgebildet, wenn Störstellenionen vom p-Typ oder n-Typ von der Seite der ersten Hauptoberfläche oder der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus injiziert werden und man sie dann durch eine thermische Behandlung oder dergleichen im Halbleitersubstrat diffundieren lässt, und dementsprechend wird die Halbleitervorrichtung 100 hergestellt.
  • Wie in 2 veranschaulicht ist, ist ein Bereich als der Abschluss-Endbereich 24 um den Zellenbereich 23 herum angeordnet. Der Abschluss-Endbereich 24 der Halbleitervorrichtung 100 kann durch ein allgemein bekanntes Herstellungsverfahren hergestellt werden, wenngleich im Folgenden ein Verfahren zum Herstellen der Konfiguration des Zellenbereichs 23 der Halbleitervorrichtung 100 vorwiegend beschrieben wird. Wenn beispielsweise als eine eine Stehspannung haltende Struktur ein eine Abschluss-Endwannenschicht 22 vom p-Typ enthaltender FLR im Abschluss-Endbereich 24 ausgebildet werden soll, können Störstellenionen vom p-Typ injiziert werden, um den FLR vor Herstellung des Zellenbereichs 23 der Halbleitervorrichtung 100 auszubilden, oder können Störstellenionen vom p-Typ injiziert werden, um den FLR gleichzeitig mit einer Ioneninjektion von Störstellen vom p-Typ in den Zellenbereich 23 der Halbleitervorrichtung 100 auszubilden.
  • Anschließend werden Störstellen vom n-Typ wie etwa Phosphor (P) von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus injiziert, um die Trägerakkumulierungsschicht 6 vom n-Typ zu bilden. Außerdem werden Störstellen vom p-Typ wie etwa Bor (B) von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus injiziert, um die Basisschicht 5 vom p-Typ zu bilden. Die Trägerakkumulierungsschicht 6 vom n-Typ und die Basisschicht 5 vom p-Typ werden gebildet, indem man die Störstellenionen durch eine thermische Behandlung nach der Injektion von Störstellenionen in das Halbleitersubstrat diffundieren lässt. Die Ioneninjektion der Störstellen vom n-Typ und vom p-Typ wird nach einer Maskenprozessierung auf der ersten Hauptoberfläche des Halbleitersubstrats durchgeführt, und somit werden die Schichten auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats selektiv ausgebildet. Die Trägerakkumulierungsschicht 6 vom n-Typ und die Basisschicht 5 vom p-Typ werden im Zellenbereich 23 ausgebildet und mit der Abschluss-Endwannenschicht 22 vom p-Typ im Abschluss-Endbereich 24 verbunden. Man beachte, dass eine Maskenprozessierung eine Prozessierung zum Ausbilden einer Maske auf dem Halbleitersubstrat ist, um ein Resist auf dem Halbleitersubstrat aufzubringen, eine Öffnung in einem vorbestimmten Bereich des Resists unter Verwendung einer Fotogravur- bzw. Lithografie-Technik auszubilden und eine Ioneninjektion und Ätzung im vorbestimmten Bereich des Halbleitersubstrats durch die Öffnung vorzusehen.
  • Anschließend werden Störstellen vom n-Typ auf der Seite der ersten Hauptoberfläche der Basisschicht 5 vom p-Typ im Zellenbereich 23 über eine Maskenprozessierung selektiv injiziert, um die Sourceschicht 4 vom n+-Typ auszubilden. Die injizierten Störstellen vom n-Typ können beispielsweise Arsen (As) oder Phosphor (P) sein.
  • Anschließend wird jeder Graben 7 ausgebildet, der sich von der Seite der ersten Hauptoberfläche des Halbleitersubstrats durch die Basisschicht 5 vom p-Typ und die Trägerakkumulierungsschicht 6 zur Driftschicht 9 vom n--Typ erstreckt. Im Zellenbereich 23 dient eine Seitenwand des durch die Sourceschicht 4 vom n+-Typ hindurchgehenden Grabens 7 als Teil der Sourceschicht 4 vom n+-Typ. Der Graben 7 kann gebildet werden, indem ein Oxidfilm aus SiO2 oder dergleichen auf dem Halbleitersubstrat akkumuliert wird, eine Öffnung durch den Oxidfilm an einem Teil, wo der Graben 7 ausgebildet werden soll, durch eine Maskenprozessierung gebildet wird und das Halbleitersubstrat unter Verwendung des Oxidfilms, durch den die Öffnung ausgebildet ist, als Maske geätzt wird.
  • Anschließend wird das Halbleitersubstrat in einer zum Beispiel Sauerstoff enthaltenden Atmosphäre geheizt, um einen Gate-Isolierfilm 8 auf einer Innenwand des Grabens 7 und der ersten Hauptoberfläche des Halbleitersubstrats zu bilden. Der auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildete Gate-Isolierfilm 8 wird durch einen späteren Prozess entfernt.
  • Anschließend wird mit Störstellen vom n-Typ oder p-Typ dotiertes Polysilizium im Graben 7, auf dessen Innenwand der Gate-Isolierfilm 8 ausgebildet ist, über eine chemische Gasphasenabscheidung (CVD) oder dergleichen akkumuliert.
  • Anschließend wird über eine Maskenprozessierung eine Maske gebildet, die an einem dem zweiteiligen Dummy-Aktiv-Graben D/A entsprechenden Teil geöffnet ist, und wird das Polysilizium in dem zweiteiligen Dummy-Aktiv-Graben D/A bis zu einer gewünschten Tiefe geätzt, wodurch der untere Aktiv-Teil 14 ausgebildet wird.
  • Danach wird das Halbleitersubstrat in einer zum Beispiel Sauerstoff enthaltenden Atmosphäre erhitzt, um den Gate-Isolierfilm 8 auf der Innenwand des zweiteiligen Dummy-Aktiv-Grabens D/A und dem unteren Aktiv-Teil 14 auszubilden, und dann wird mit Störstellen vom n-Typ oder p-Typ dotiertes Polysilizium durch CVD oder dergleichen akkumuliert, wodurch der obere Dummy-Teil 13 gebildet wird.
  • Anschließend wird der Zwischenschicht-Isolierfilm 2 auf dem Aktiv-Graben A und dem zweiteiligen Dummy-Aktiv-Graben D/A im Zellenbereich 23 ausgebildet, und danach wird der auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildete Gate-Isolierfilm entfernt. Der Zwischenschicht-Isolierfilm 2 kann beispielsweise aus SiO2 bestehen. Ein Kontaktloch wird danach über eine Maskenprozessierung im akkumulierten Zwischenschicht-Isolierfilm 2 ausgebildet. Das Kontaktloch wird auf der Sourceschicht 4 vom n+-Typ und der Kontaktschicht 3 vom p+-Typ ausgebildet.
  • Danach kann die Emitterelektrode 1 auf der ersten Hauptoberfläche des Halbleitersubstrats und dem Zwischenschicht-Isolierfilm 2 gebildet werden, indem mittels PVD wie etwa Sputtern oder Beschichtung durch Aufdampfung eine Aluminium-Silizium-Legierung (Ai-Si-Legierung) akkumuliert wird. Außerdem kann eine Nickel-Legierung (Ni-Legierung) als die Emitterelektrode 1 durch nicht-elektrolytische Plattierung oder elektrolytische Plattierung auf der ausgebildeten Aluminium-Silizium-Legierung gebildet werden. Wenn die Emitterelektrode 1 mittels Plattierung gebildet wird, kann leicht ein dicker Metallfilm als die Emitterelektrode 1 gebildet werden, und somit kann die Wärmekapazität der Emitterelektrode 1 erhöht werden, um die Wärmebeständigkeit zu verbessern. Man beachte, dass, wenn nach der Ausbildung der aus einer Aluminium-Silizium-Legierung geschaffenen Emitterelektrode 1 mittels PVD über eine Plattierungsprozessierung eine Nickel-Legierung zusätzlich gebildet wird, die Plattierungsprozessierung zum Ausbilden der Nickel-Legierung nach Herstellung der Seite der zweiten Hauptoberfläche des Halbleitersubstrats durchgeführt werden kann.
  • Anschließend wird die Seite der zweiten Hauptoberfläche des Halbleitersubstrats geschliffen, um die Dicke des Halbleitersubstrats auf eine konzipierte vorbestimmte Dicke zu reduzieren. Die Dicke des Halbleitersubstrats nach dem Schleifen kann beispielsweise 80 µm bis 200 µm betragen.
  • Anschließend wird die Pufferschicht 10 vom n-Typ gebildet, indem von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus Störstellen vom n-Typ injiziert werden. Außerdem wird die Kollektorschicht 11 vom p-Typ gebildet, indem von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus Störstellen vom p-Typ injiziert werden. Die Pufferschicht 10 vom n-Typ kann gebildet werden, indem beispielsweise Phosphor-(P-)lonen injiziert werden. Alternativ dazu kann die Pufferschicht 10 vom n-Typ durch Injizieren von Protonen (H+) gebildet werden. Alternativ dazu kann die Pufferschicht 10 vom n-Typ gebildet werden, indem sowohl Protonen als auch Phosphorionen injiziert werden. Protonen können von der zweiten Hauptoberfläche des Halbleitersubstrats aus bis zu einer tiefen Position mit verhältnismäßig niedriger Beschleunigungsenergie injiziert werden. Eine Tiefe, bis zu der Protonen injiziert werden können, kann verhältnismäßig einfach geändert werden, indem die Beschleunigungsenergie geändert wird. Wenn die Pufferschicht 10 vom n-Typ aus Protonen gebildet wird, kann somit die Pufferschicht 10 vom n-Typ mit einer größeren Breite in der Dickenrichtung des Halbleitersubstrats als in einem Fall der Ausbildung mit Phosphorionen ausgebildet werden, indem eine Injektion mehrere Male durchgeführt wird, während die Beschleunigungsenergie geändert wird. Außerdem kann die Aktivierungsrate bei Störstellen vom n-Typ für Phosphorionen verglichen mit Protonen hoch sein, und somit ist es möglich, einen Punch-Through der verarmten Schicht im Halbleitersubstrat zuverlässiger zu verhindern, dessen Dicke reduziert wird, indem die Pufferschicht 10 vom n-Typ aus Phosphor gebildet wird. Um die Dicke des Halbleitersubstrats weiter zu reduzieren, wird die Pufferschicht 10 vom n-Typ gebildet, indem sowohl Protonen als auch Phosphorionen injiziert werden, und in diesem Fall werden Protonen von der zweiten Hauptoberfläche aus bis zu einer tieferen Position als Phosphorionen injiziert.
  • Die Kollektorschicht 11 vom p-Typ kann gebildet werden, indem beispielsweise Bor-(B-)lonen injiziert werden. Nach der Ioneninjektion von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus werden die injizierten Borionen durch Laser-Ausheilen aktiviert, indem die zweite Hauptoberfläche mit einem Laser bestrahlt wird, wodurch die Kollektorschicht 11 vom p-Typ gebildet wird. In diesem Fall werden Phosphorionen für die Pufferschicht 10 vom n-Typ, die von der zweiten Hauptoberfläche des Halbleitersubstrats aus in eine verhältnismäßig flache Position injiziert sind, gleichzeitig aktiviert. Jedoch werden Protonen bei einer verhältnismäßig niedrigen Ausheiltemperatur von 380°C bis 420°C aktiviert, und somit kann verhindert werden, dass, nachdem Protonen injiziert sind, mit Ausnahme eines Prozesses zur Protonenaktivierung die Temperatur des gesamten Halbleitersubstrats auf eine höhere Temperatur als 380°C bis 420°C erhöht werden muss. Das Laser-Ausheilen kann nur die Umgebung der zweiten Hauptoberfläche des Halbleitersubstrats auf eine hohe Temperatur erhitzen und kann somit genutzt werden, um Störstellen vom n-Typ oder p-Typ selbst nach einer Protoneninjektion zu aktivieren.
  • Anschließend wird die Kollektorelektrode 12 auf der zweiten Hauptoberfläche des Halbleitersubstrats ausgebildet. Die Kollektorelektrode 12 kann gebildet werden, indem eine Aluminium-Silizium-Legierung (Al-Si-Legierung), Titan (Ti) oder dergleichen durch PVD wie etwa Sputtern oder Beschichtung durch Aufdampfung akkumuliert wird, oder kann gebildet werden, indem eine Vielzahl von Metallen wie etwa eine Aluminium-Silizium-Legierung, Titan. Nickel und Gold gestapelt wird. Alternativ dazu kann ein Metallfilm mittels nicht-elektrolytischer Plattierung oder elektrolytischer Plattierung als die Kollektorelektrode 12 auf einem durch PVD ausgebildeten Metallfilm gebildet werden.
  • Durch den oben beschriebenen Prozess wird die Halbleitervorrichtung 100 hergestellt. Da eine Vielzahl der Halbleitervorrichtungen 100 in einer Matrix in einem Wafer vom n-Typ hergestellt wird, wird der Wafer mittels Laser-Zerteilen oder Zerteilen mit einem Messer in die einzelnen Halbleitervorrichtungen 100 geschnitten, was die Herstellung jeder Halbleitervorrichtung 100 abschließt.
  • Betrieb
  • Der Erfinder der vorliegenden Anmeldung hat herausgefunden, dass es effektiv ist, einen Wert (Cgc/Cge) zu erhöhen, der erhalten wird, indem eine Gateelektrode-Kollektorelektrode-Kapazität (Cgc) einer Halbleitervorrichtung durch eine Gateelektrode-Emitterelektrode-Kapazität (Cge) dividiert wird, um eine Abhängigkeit der Erholung-dV/dt einer Freilaufdiode vom Kollektorstrom der Halbleitervorrichtung zu reduzieren. Konkreter kann eine Erhöhung der Erholung-dV/dt bei niedrigem Strom reduziert werden, indem die Cgc der Halbleitervorrichtung erhöht wird. Außerdem kann die Erholung-dV/dt bei großem Strom (beim Nennstrom) erhöht werden, indem die Cge der Halbleitervorrichtung verringert wird. Durch Erhöhen des Werts von Cgc/Cge kann die Schaltzeit verkürzt werden und kann der Einschaltverlust reduziert werden. Die Halbleitervorrichtung gemäß der ersten Ausführungsform wird basierend auf diesem Wissen hergestellt.
  • Zunächst werden Erzeugungsstellen der Cgc und der Cge im Aktiv-Graben A kurz beschrieben. Die Erzeugungsstelle der Cge ist ein Bereich, in dem der Aktiv-Graben A die mit der Emitterelektrode 1 verbundene Basisschicht 5 vom p-Typ berührt. Die Erzeugungsstelle der Cgc ist ein Bereich, in dem der Aktiv-Graben A die Driftschicht 9 vom n--Typ und die Trägerakkumulierungsschicht 6 vom n-Typ berührt.
  • Um nur die Cgc ohne Erhöhung der Cge zu erhöhen, muss somit nur der Bereich, in dem der Aktiv-Graben A die Driftschicht 9 vom n-Typ berührt, vergrößert werden, ohne den Bereich zu vergrößern, in dem der Aktiv-Graben A die mit der Emitterelektrode 1 verbundene Basisschicht 5 vom p-Typ berührt.
  • Anschließend wird ein Fall des zweiteiligen Dummy-Aktiv-Grabens D/A unten beschrieben. Da der obere Dummy-Teil 13 als ein Bereich, in dem der zweiteilige Dummy-Aktiv-Graben D/A die Basisschicht 5 vom p-Typ berührt, mit der Emitterelektrode 1 verbunden ist, wird keine Cge erzeugt. Da der untere Aktiv-Teil 14 als ein Bereich, in dem der zweiteilige Dummy-Aktiv-Graben D/A die Driftschicht 9 vom n-Typ berührt, mit der Gateelektrode 15 verbunden ist, wird die Cgc erzeugt. Stellt man zum Beispiel die longitudinale Länge des unteren Aktiv-Teils 14 länger als die longitudinale Länge des oberen Dummy-Teils 13 ein, trägt dies zu einer Erhöhung der Cgc bei.
  • Da der zweiteilige Dummy-Aktiv-Graben D/A in der ersten Ausführungsform verwendet wird, kann die Cgc im Vergleich mit einer Halbleitervorrichtung, die keinen zweiteiligen Dummy-Aktiv-Graben D/A enthält, erhöht werden. Somit kann das Verhältnis Cgc/Cge erhöht werden. Dementsprechend kann eine Abhängigkeit der Erholung-dV/dt der Freilaufdiode vom Kollektorstrom der Halbleitervorrichtung reduziert werden.
  • Modifikation 1
  • Obgleich der zweiteilige Dummy-Aktiv-Graben D/A in dem Zellenbereich 23 in der ersten Ausführungsform ausgebildet ist, kann der zweiteilige Dummy-Aktiv-Graben D/A in einem anderen Bereich als dem Zellenbereich 23 ausgebildet werden. 3 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation. Der in 3 veranschaulichte zweiteilige Dummy-Aktiv-Graben D/A kann in einem anderen Bereich als dem Zellenbereich 23 ausgebildet werden. 4 ist eine Draufsicht, die eine beispielhafte Anordnung des zweiteiligen Dummy-Aktiv-Grabens D/A veranschaulicht. 4 veranschaulicht, dass der zweiteilige Dummy-Aktiv-Graben D/A in dem Abschluss-Endbereich 24 und dem äußeren peripheren Bereich 25 ausgebildet ist. Der Abschluss-Endbereich 24 umgibt in Draufsicht den Zellenbereich 23. Der äußere periphere Bereich 25 umgibt den Abschluss-Endbereich 24. Der zweiteilige Dummy-Aktiv-Graben D/A kann in einem Gate-Pad-Bereich im Zellenbereich 23 ausgebildet sein. Der zweiteilige Dummy-Aktiv-Graben D/A hat in 4 eine rechtwinklige Form, kann aber eine Streifenform eines gradlinigen Musters, eine Maschenform eines Kreuzungsmusters oder eine Inselform eines Punktmusters aufweisen.
  • Als ein für die vorliegende Modifikation einzigartiger Effekt kann die Leitfähigkeit verbessert werden, da der zweiteilige Dummy-Aktiv-Graben D/A im Zellenbereich 23 nicht angeordnet ist und somit die Dichte von Aktiv-Gräben A im Zellenbereich 23 erhöht werden kann, um eine höhere Kanaldichte zu haben.
  • Modifikation 2
  • Wie man aus der bisherigen Beschreibung versteht, ist es, um die Cgc zu erhöhen, effektiv, die Tiefe jedes Grabens 7 zu vergrößern, wodurch die Bereiche vergrößert werden, in denen der Aktiv-Graben A und der zweiteilige Dummy-Aktiv-Graben D/A die Driftschicht 9 vom n--Typ berühren.
  • 5 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 2. Eine Länge La des unteren Aktiv-Teils 14 in Richtung der Grabentiefe ist länger als eine Länge Ld des oberen Dummy-Teils 13 in der gleichen Richtung. Somit gilt La > Ld. In einem Beispiel ist die longitudinale Länge La des unteren Aktiv-Teils 14 größer als eine Breite Wa des unteren Aktiv-Teils 14 in der lateralen Richtung; mit anderen gilt La > Wa.
  • Wenn die Länge La des unteren Aktiv-Teils 14 länger als die Länge Ld des oberen Dummy-Teils 13 ist, kann insbesondere die beim unteren Aktiv-Teil 14 erzeugte Cgc erhöht werden. Außerdem kann, wenn die Länge La des unteren Aktiv-Teils 14 größer als die Breite Wa des unteren Aktiv-Teils 14 in der lateralen Richtung ist, die Cgc effizient weiter erhöht werden. Dies verhält sich so, da die Anzahl an die Driftschicht 9 vom n--Typ berührenden Oberflächen für eine Bodenfläche des Grabens 7 Eins ist, die Anzahl von die Driftschicht 9 vom n-Typ berührenden Oberflächen für die Seitenwand des Grabens 7 aber Zwei ist, und somit erhöht die Zunahme der Fläche der Seitenwand effizient die Cgc. Folglich kann Cgc effizient erhöht werden, indem das Aspektverhältnis des unteren Aktiv-Teils 14 erhöht wird.
  • Die Position des oberen Endes des unteren Aktiv-Teils 14 kann von der Trägerakkumulierungsschicht 6 vom n-Typ, an der wahrscheinlich eine Konzentration eines elektrischen Feldes stattfindet, oder der Basisschicht 5 vom p-Typ getrennt werden, an der wahrscheinlich ein Punch-Through auftritt, indem die Länge des unteren Aktiv-Teils 14 vergrößert wird. Dementsprechend kann ein Effekt als eine Stehspannung haltende Feldplatte erhöht werden.
  • In einem anderen Beispiel kann die Länge La des unteren Aktiv-Teils 14 wie in 6 veranschaulicht kürzer als eine Länge Lb des oberen Dummy-Teils sein. In diesem Fall gilt La < Ld. Wenn die Länge La des unteren Aktiv-Teils 14 verkürzt wird, nimmt die beim unteren Aktiv-Teil 14 erzeugte Cgc ab, wird aber die Zeit einer Ätzung zum Ausbilden des Grabens 7 verkürzt, was Prozesskosten verringert.
  • Modifikation 3
  • Um das Verhältnis Cgc/Cge zu erhöhen, ist es auch effektiv, die Cge zu verringern. Wie man aus der bisherigen Beschreibung versteht, ist es, um die Cge zu verringern, effektiv, den Bereich zu reduzieren, in dem der Aktiv-Graben A die Basisschicht 5 vom p-Typ berührt.
  • 7 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 3. Die longitudinale Länge La des unteren Aktiv-Teils der Halbleitervorrichtung ist größer als eine Dicke Lp der Basisschicht 5 vom p-Typ. Mit anderen Worten gilt La > Lp. Die beim Aktiv-Graben A erzeugte Cge kann verringert werden, indem die Dicke Lp der Basisschicht 5 vom p-Typ reduziert wird. Außerdem kann die beim unteren Aktiv-Teil 14 erzeugte Cgc erhöht werden, indem die Länge La des unteren Aktiv-Teils 14 vergrößert wird. Dementsprechend kann das Verhältnis Cgc/Cge weiter erhöht werden.
  • Modifikation 4
  • 8 und 9 sind Querschnittsansichten einer Halbleitervorrichtung gemäß einer Modifikation 4. Das obere Ende des unteren Aktiv-Teils 14 ist innerhalb der Basisschicht 5 positioniert. In einem in 8 veranschaulichten Beispiel sind das obere Ende des unteren Aktiv-Teils 14 und das untere Ende der Basisschicht 5 bei der gleichen Höhe positioniert. In einem in 9 veranschaulichten Beispiel ist das obere Ende des unteren Aktiv-Teils 14 höher als das untere Ende der Basisschicht 5 positioniert.
  • Wenn das obere Ende des unteren Aktiv-Teils 14 wie in 1 veranschaulicht tiefer als das untere Ende der Basisschicht 5 vom p-Typ positioniert ist, wird ein Bereich, in dem der untere Aktiv-Teil 14 weder die Driftschicht 9 vom n-Typ noch die Trägerakkumulierungsschicht 6 vom n-Typ berührt, oberhalb des unteren Aktiv-Teils 14 ausgebildet und wird keine Cgc in dem Bereich erzeugt. Die Cgc kann jedoch erhöht werden, indem oberhalb des unteren Aktiv-Teils 14 eine Ausbildung des Bereichs verhindert wird, in dem der untere Aktiv-Teil 14 weder die Driftschicht 9 vom n-Typ noch die Trägerakkumulierungsschicht 6 vom n-Typ berührt, wie in 8 und 9 veranschaulicht ist.
  • Modifikation 5
  • Wenngleich das obere Ende des unteren Aktiv-Teils 14 tiefer als das untere Ende der Basisschicht 5 vom p-Typ in 1 positioniert ist, kann die Position des oberen Endes des unteren Aktiv-Teils 14 weiter abgesenkt werden. Beispielsweise kann die Position des oberen Endes des unteren Aktiv-Teils 14 tiefer als die Position einer Konzentrationsspitze der Trägerakkumulierungsschicht 6 vom n-Typ liegen In einem anderen Beispiel kann das obere Ende des unteren Aktiv-Teils 14 wie in 10 veranschaulicht tiefer als das untere Ende der Trägerakkumulierungsschicht 6 vom n-Typ positioniert sein.
  • Eine Oszillation des Gatepotentials wird durch einen von der Basisschicht 5 vom p-Typ zum unteren Aktiv-Teil 14 fließenden Verschiebungsstrom hervorgerufen, da von der rückseitigen Oberfläche aus beim Einschalten injizierte Löcher das Potential der Basisschicht 5 vom p-Typ ändern und dementsprechend sich die dV/dt-Steuerbarkeit verschlechtert. Dieses Phänomen ist insbesondere in einem Fall, in dem die Basisschicht 5 vom p-Typ schwebend bzw. potentialfrei ist, oder einem Fall signifikant, in dem der Abstand zwischen dem unteren Aktiv-Teil 14 und der Basisschicht 5 vom p-Typ kurz ist. Somit wird der untere Aktiv-Teil 14 von der Basisschicht 5 vom p-Typ wie oben beschrieben getrennt, wodurch ein nachteiliger Effekt wie etwa eine Gate-Oszillation reduziert wird.
  • Vorwiegend werden Unterschiede gegenüber der ersten Ausführungsform für eine Halbleitervorrichtung und eine Halbleitereinrichtung gemäß jeder Ausführungsform unten beschrieben.
  • Zweite Ausführungsform
  • In einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform wird das Material des oberen Dummy-Teils des zweiteiligen Dummy-Aktiv-Grabens D/A von Polysilizium in ein anderes Material geändert. 11 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der zweiten Ausführungsform. Die Halbleitervorrichtung weist als den oberen Dummy-Teil ein Oxid 16 auf. In einem Beispiel kann das Oxid 16 aus einem gleichen Material wie jenem des Zwischenschicht-Isolierfilms 2 bestehen. Auf einen das Oxid 16 und den unteren Aktiv-Teil 14 enthaltenden Graben wird als zweiteiliger Oxid-Aktiv-Graben O/A verwiesen.
  • 12 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel. Im Beispiel von 12 ist ein Metall 17 als der obere Dummy-Teil enthalten. Das Metall 17 kann aus einem gleichen Material wie jenem der Emitterelektrode 1 geschaffen und als Teil der Emitterelektrode 1 ausgebildet sein. Auf einen das Metall 17 und den unteren Aktiv-Teil 14 enthaltenden Graben wird als zweiteiliger Metall-Aktiv-Graben M/A verwiesen.
  • Verfahren zum Herstellen eines zweiteiligen Oxid-Aktiv-Grabens O/A
  • Wie in der ersten Ausführungsform wird zunächst über eine Maskenprozessierung der untere Aktiv-Teil 14 durch Ätzen von Polysilizium im zweiteiligen Aktiv-Graben bis zu einer gewünschten Tiefe gebildet. Anschließend wird ein Zwischenschicht-Isolierfilm auf dem Aktiv-Graben A und dem unteren Aktiv-Teil 14 akkumuliert. Dementsprechend wird das Oxid 16 des zweiteiligen Oxid-Aktiv-Grabens O/A ausgebildet.
  • Verfahren zum Herstellen eines zweiteiligen Metall-Aktiv-Grabens M/A
  • Die Prozesse bis zur Ausbildung des unteren Aktiv-Teils 14 sind die gleichen wie im Verfahren zum Herstellen des zweiteiligen Oxid-Aktiv-Grabens O/A. Wenn der zweiteilige Metall-Aktiv-Graben M/A gebildet werden soll, wird der Umfang einer Akkumulierung des oben beschriebenen Zwischenschicht-Isolierfilms reduziert und wird ein Metall auf dem Zwischenschicht-Isolierfilm eingebettet, um das Metall 17 auszubilden.
  • Die folgenden Prozesse, die im Prozess zum Herstellen des zweiteiligen Dummy-Aktiv-Grabens D/A benötigt werden, können im Prozess zum Herstellen des zweiteiligen Oxid-Aktiv-Grabens O/A oder des zweiteiligen Metall-Aktiv-Grabens M/A weggelassen werden: der Prozess zum Ausbilden des Gate-Isolierfilms 8 auf der Innenwand des zweiteiligen Dummy-Aktiv-Grabens D/A und dem unteren Aktiv-Teil 14; und der Prozess zum Ausbilden des oberen Dummy-Teils 13 durch Akkumulierung von mit Störstellen vom n-Typ oder p-Typ dotiertem Polysilizium durch CVD oder dergleichen.
  • Modifikation 1
  • 13 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 1. Das Metall 17 als der obere Dummy-Teil ist in Kontakt mit der Basisschicht 5. Mit anderen Worten ist kein Gate-Isolierfilm zwischen dem Metall 17 und der Basisschicht 5 vorhanden. In einem anderen Beispiel kann ein Gate-Isolierfilm zwischen dem oberen Dummy-Teil 13 und der Basisschicht 5 vom p-Typ in 1 entfernt werden, so dass der obere Dummy-Teil 13 und die Basisschicht 5 vom p-Typ miteinander in Kontakt sind.
  • Auf diese Weise kann die Basisschicht 5 vom p-Typ durch den oberen Dummy-Teil 13 oder das Metall 17 mit der Emitterelektrode 1 elektrisch verbunden werden. Alternativ dazu kann die Basisschicht 5 vom p-Typ mit dem oberen Dummy-Teil 13 oder dem Metal 17 in ohmschem Kontakt oder Schottky-Kontakt stehen. Dementsprechend werden Löcher von der Basisschicht 5 vom p-Typ durch den oberen Dummy-Teil 13 oder das Metall 17 beim Abschalten zur Emitterelektrode 1 abgeleitet, und die Anzahl an Löchern unter der Sourceschicht 4, die einen Latch-Up-Durchbruch verursachen, wird reduziert. Infolgedessen verbessert sich die Latch-Up-Durchbruchfestigkeit.
  • Dritte Ausführungsform
  • Die vorliegende Ausführungsform beschreibt eine Verringerung der Cge als Kopplungskapazität, die zwischen dem Aktiv-Graben A und dem oberen Dummy-Teil 13, die einander benachbart sind, erzeugt wird. Zunächst werden der Aktiv-Graben A und der obere Dummy-Teil 13 kurz beschrieben. Der Erfinder hat herausgefunden, dass in einer Grabenkonfiguration, in der der Aktiv-Graben A und der obere Dummy-Teil 13 des zweiteiligen Dummy-Aktiv-Grabens D/A wie in 1 veranschaulicht einander benachbart sind, die Cge als Kopplungskapazität zwischen dem Aktiv-Graben A und dem oberen Dummy-Teil 13 erzeugt wird, da der Aktiv-Graben A auf einem Gatepotential dem oberen Dummy-Teil 13 auf einem Emitterpotential benachbart positioniert ist. Man beachte, dass dieses Phänomen einen kleinen Einfluss in einem Bereich hat, in dem der obere Dummy-Teil 13 der mit der Emitterelektrode 1 elektrisch verbundenen Basisschicht 5 vom p-Typ gegenüberliegt, aber insbesondere einen großen Einfluss hat, wenn der obere Dummy-Teil 13 der Driftschicht 9 vom n-Typ und der Trägerakkumulierungsschicht 6 vom n-Typ gegenüberliegt. Eine Halbleitervorrichtung gemäß einer dritten Ausführungsform wird auf Basis dieser Erkenntnisse hergestellt.
  • 14 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der dritten Ausführungsform. In diesem Beispiel sind eine erste Struktur, in der zwei oder mehr Aktiv-Gräben A angeordnet sind, und eine zweite Struktur, in der zwei oder mehr zweiteilige Dummy-Aktiv-Gräben D/A angeordnet sind, abwechselnd vorgesehen. Da die Aktiv-Gräben A kollektiv angeordnet sind und die zweiteiligen Dummy-Aktiv-Gräben D/A kollektiv angeordnet sind, ist die Dichte eines Aktiv-Grabens A und eines zweiteiligen Dummy-Aktiv-Grabens D/A, die einander benachbart sind, niedrig im Vergleich mit einem Fall, in dem ein Aktiv-Graben A und ein zweiteiliger Dummy-Aktiv-Graben D/A abwechselnd angeordnet sind.
  • Dementsprechend wird die Kopplungskapazität Cge zwischen einem Aktiv-Graben A und einem zweiteiligen Dummy-Aktiv-Graben D/A verringert, während die Cgc beibehalten wird. In einem bevorzugteren Beispiel können eine erste Struktur, in der drei oder mehr Aktiv-Gräben A angeordnet sind, und eine zweite Struktur, in der drei oder mehr zweiteilige Dummy-Aktiv-Gräben D/A angeordnet sind, abwechselnd vorgesehen werden. Dementsprechend werden Aktiv-Gräben A, die keinem zweiteiligen Dummy-Aktiv-Graben D/A benachbart sind, gebildet und somit wird insbesondere die Cge verringert.
  • 15 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel. In diesem Beispiel ist die Anzahl zweiteiliger Dummy-Aktiv-Gräben D/A größer als die Anzahl von Aktiv-Gräben A. Mit zunehmender Anzahl zweiteiliger Dummy-Aktiv-Gräben D/A nimmt die Rate einer Cge-Erzeugung zu und wird ein Effekt einer Cge-Abnahme aufgrund der oben beschriebenen kollektiven Anordnung größer.
  • Modifikation 1
  • 16 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 1. Die Halbleitervorrichtung enthält einen Dummy-Graben D. Der Dummy-Graben D ist mit der Emitterelektrode 1 elektrisch verbunden. Eine Gatekapazität wird eingestellt, indem das Verhältnis des Dummy-Grabens D in Bezug auf den gesamten Graben geändert wird. Jedoch wird die Cge als Kopplungskapazität zwischen den Dummy-Graben D und dem unteren Aktiv-Teil 14 erzeugt.
  • Modifikation 2
  • 17 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 2. Die Halbleitervorrichtung enthält eine erste Struktur, in der ein oder mehr Aktiv-Gräben angeordnet sind, eine zweite Struktur, in der zwei oder mehr zweiteilige Dummy-Aktiv-Gräben D/A angeordnet sind, und eine dritte Struktur, in der ein oder mehr Dummy-Gräben angeordnet sind. Die zweite Struktur ist zwischen den zwei dritten Strukturen sandwichartig angeordnet.
  • Wenn die zweiteiligen Dummy-Aktiv-Gräben D/A auf diese Weise kollektiv angeordnet werden, kann die zwischen dem unteren Aktiv-Teil 14 und dem Dummy-Graben D erzeugte Cge verringert werden. Dementsprechend kann das Verhältnis Cgc/Cge erhöht werden. Jedoch wird die Cge als Kopplungskapazität zwischen dem Dummy-Graben und dem unteren Aktiv-Teil 14 erzeugt.
  • Modifikation 3
  • 18 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 3. Die Halbleitervorrichtung enthält eine erste Struktur, in der ein oder mehr Aktiv-Gräben A angeordnet sind, eine zweite Struktur, in der ein oder mehr zweiteilige Dummy-Aktiv-Gräben D/A angeordnet sind, und eine dritte Struktur, in der ein oder mehr Dummy-Gräben angeordnet sind. Die zweite Struktur ist zwischen der ersten Struktur und der dritten Struktur sandwichartig angeordnet.
  • Da die Aktiv-Gräben A und die zweiteiligen Dummy-Aktiv-Gräben D/A kollektiv angeordnet sind und die Dummy-Gräben D kollektiv angeordnet sind, werden die zwischen jedem unteren Aktiv-Teil 14 und dem entsprechenden Dummy-Gräben D erzeugte Cge und die zwischen jedem Aktiv-Graben A und dem entsprechenden Dummy-Graben D erzeugte Cge verringert. Dementsprechend kann das Verhältnis Cgc/Cge weiter erhöht werden.
  • Modifikation 4
  • 19 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 4. Ein oberer Dummy-Teil 13f ist nicht mit der Emitterelektrode 1 verbunden und hat ein schwebendes bzw. Floating-Potential. Auf einen den oberen Dummy-Teil 13f und den unteren Aktiv-Teil 14 enthaltenden Graben wird als zweiteiliger Floating-Aktiv-Graben F/A verwiesen.
  • Da der obere Dummy-Teil 13f auf Floating-Potential angeordnet ist, wird die zwischen dem Aktiv-Graben A und dem oberen Dummy-Teil 13 des zweiteiligen Dummy-Aktiv-Grabens D/A erzeugte Cge verringert. Dementsprechend kann das Verhältnis Cgc/Cge weiter erhöht werden.
  • Modifikation 5
  • 20 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 5. Die Halbleitervorrichtung enthält als zweiteilige Dummy-Aktiv-Gräben einen ersten Graben, in dem ein oberer Dummy-Teil 13 mit der Emitterelektrode 1 verbunden ist, und einen zweiten Graben, in dem der obere Dummy-Teil 13f ein Floating-Potential hat. In 20 ist der zweiteilige Dummy-Aktiv-Graben D/A der erste Graben und ist der zweiteilige Floating-Aktiv-Graben F/A der zweite Graben. Der zweite Graben ist zwischen dem ersten Graben und dem Aktiv-Graben A sandwichartig angeordnet.
  • 21 veranschaulicht eine Halbleitervorrichtung, in der der zweiteilige Dummy-Aktiv-Graben D/A in 20 durch den Dummy-Graben D ersetzt ist. In diesem Fall ist der zweiteilige Floating-Aktiv-Graben F/A zwischen dem Dummy-Graben D und dem Aktiv-Graben A sandwichartig angeordnet.
  • Mit der Konfiguration von 20 kann die zwischen dem Aktiv-Graben A und dem oberen Dummy-Teil 13 des zweiteiligen Dummy-Aktiv-Grabens D/A erzeugte Cge verringert werden. Mit der Konfiguration von 21 kann die zwischen dem Aktiv-Graben A und dem Dummy-Graben D erzeugte Cge verringert werden. Dementsprechend kann mit jeder beliebigen der Konfigurationen das Verhältnis Cgc/Cge weiter erhöht werden.
  • Modifikation 6
  • 22 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 6. In der Halbleitervorrichtung ist der Abstand zwischen einer ersten Struktur, in der zwei oder mehr zweiteilige Dummy-Aktiv-Gräben D/A angeordnet sind, und einer zweiten Struktur, in der zwei oder mehr Aktiv-Gräben A angeordnet sind, länger als der Abstand zwischen zwei zweiteiligen Dummy-Aktiv-Gräben D/A und länger als der Abstand zwischen zwei Aktiv-Gräben A. 22 veranschaulicht, dass ein Intervall Lpa/a zwischen einem Aktiv-Graben A und einem zweiteiligen Dummy-Aktiv-Graben D/A größer als ein Intervall Lpa zwischen dem Aktiv-Graben A und einem anderen Aktiv-Graben A und größer als ein Intervall Lpd/a zwischen dem zweiteiligen Dummy-Aktiv-Graben D/A und einem anderen zweiteiligen Dummy-Aktiv-Graben D/A ist. Mit anderen Worten gelten Lpad/a > Lpa und Lpad/a > Lpd/a.
  • Wenn der Abstand zwischen dem Aktiv-Graben A und dem zweiteiligen Dummy-Aktiv-Graben D/A in dieser Art und Weise länger ist, nimmt die Cge als zwischen dem Aktiv-Graben A und dem oberen Dummy-Teil 13 des zweiteiligen Dummy-Aktiv-Grabens D/A erzeugte Kopplungskapazität ab. Dementsprechend kann das Verhältnis Cgc/Cge weiter erhöht werden.
  • Modifikation 7
  • 23 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 7. Die Halbleitervorrichtung enthält eine erste Struktur, in der zwei oder mehr Aktiv-Gräben A angeordnet sind, eine zweite Struktur, die der ersten Struktur benachbart ist und in der zwei oder mehr zweiteilige Dummy-Aktiv-Gräben D/A angeordnet sind, und einen der zweiten Struktur benachbarten Dummy-Graben D. Der Abstand zwischen der zweiten Struktur und dem Dummy-Graben D ist länger als der Abstand zwischen zwei Aktiv-Gräben A, der Abstand zwischen der ersten Struktur und der zweiten Struktur oder der Abstand zwischen zwei zweiteiligen Dummy-Aktiv-Gräben D/A.
  • 23 veranschaulicht, dass ein Intervall Lpd/ad zwischen einem zweiteiligen Dummy-Aktiv-Graben D/A und einem Dummy-Graben D größer als das Intervall Lpa zwischen einem Aktiv-Graben A und einem anderen Aktiv-Graben A und das Intervall Lpd/a zwischen dem zweiteiligen Dummy-Aktiv-Graben D/A und einem anderen zweiteiligen Dummy-Aktiv-Graben D/A ist. Mit anderen Worten gelten Lpd/ad >Lpa und Lpd/ad > Lpd/a.
  • Wenn der Abstand zwischen dem zweiteiligen Dummy-Aktiv-Graben D/A und dem Dummy-Graben D in dieser Art und Weise länger ist, nimmt die Cge als zwischen dem unteren Aktiv-Teil 14 des zweiteiligen Dummy-Aktiv-Grabens D/A und dem Dummy-Graben D erzeugte Kopplungskapazität ab. Dementsprechend kann das Verhältnis Cgc/Cge weiter erhöht werden.
  • Vierte Ausführungsform
  • 24A ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform. Zwei oder mehr zweiteilige Dummy-Aktiv-Gräben D/A sind einander benachbart angeordnet. Ein Teil der Basisschicht 5, der dem Aktiv-Graben A benachbart ist, ist mit der Emitterelektrode 1 verbunden. Ein anderer Teil der Basisschicht 5, der zwischen zwei zweiteiligen Dummy-Aktiv-Gräben D/A sandwichartig angeordnet ist, ist nicht mit der Emitterelektrode 1 verbunden. Der Teil der Basisschicht 5, der zwischen zwei zweiteiligen Dummy-Aktiv-Gräben D/A sandwichartig angeordnet ist, kann ein Floating-Potential aufweisen oder kann mit der Emitterelektrode 1 über einen Widerstand mit hohem Widerstandswert an einer anderen Sektion elektrisch verbunden sein.
  • Zumindest einer der zweiteiligen Dummy-Aktiv-Gräben D/A in 24A kann durch einen Dummy-Graben D ersetzt werden. In diesem Fall ist ein Teil der Basisschicht 5, der zwischen zwei Dummy-Gräben D sandwichartig angeordnet ist, oder ein Teil der Basisschicht 5, der zwischen einem Dummy-Graben D und einem zweiteiligen Dummy-Aktiv-Graben D/A sandwichartig angeordnet ist, nicht mit der Emitterelektrode 1 verbunden und kann ein Floating-Potential aufweisen oder kann mit der Emitterelektrode 1 über einen Widerstand mit hohem Widerstandswert an einer anderen Sektion elektrisch verbunden sein.
  • 25 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel. Ein Teil der Basisschicht 5, der zwei Aktiv-Gräben A benachbart ist, ist mit der Emitterelektrode 1 verbunden. Ein anderer Teil der Basisschicht 5, der einem zweiteiligen Dummy-Aktiv-Graben D/A benachchbart ist, ist nicht mit der Emitterelektrode 1 verbunden. Dementsprechend sind in der Basisschicht 5 ein Teil, der zwischen zweiteiligen Dummy-Aktiv-Gräben D/A sandwichartig angeordnet ist, und ein Teil, der sowohl einem Aktiv-Graben A als auch einem zweiteiligen Dummy-Aktiv-Graben D/A benachbart ist, nicht mit der Emitterelektrode 1 verbunden. Ein Teil der Basisschicht 5, der mit der Emitterelektrode 1 nicht verbunden ist, kann ein Floating-Potential aufweisen oder kann mit der Emitterelektrode 1 über einen Widerstand mit hohem Widerstandswert an einer anderen Sektion elektrisch verbunden sein.
  • Mit diesen Konfigurationen kann ein Anteil der Basisschicht 5 vom p-Typ, der mit der Emitterelektrode 1 verbunden ist, zu der Löcher abgeleitet werden, reduziert werden. Wenn es unwahrscheinlich wird, dass Löcher zur Emitterelektrode 1 abgeleitet werden, nimmt die Zahl an in der Driftschicht 9 akkumulierten Löchern zu und wird eine Einschaltspannung, bei der eine Leitfähigkeitsmodulation gefördert wird, abgesenkt. Außerdem fließt ein Verschiebungsstrom von der Basisschicht 5 vom p-Typ in einem schwebenden bzw. Floating-Zustand in den nicht mit der Gateelektrode 15 verbundenen oberen Dummy-Teil 13 und wird zur Emitterelektrode 1 abgeleitet. Dementsprechend kann eine Oszillation des Gatepotentials, die typischerweise ein besorgniserregender Umstand ist, wenn ein Verschiebungsstrom von der Basisschicht 5 vom p-Typ im Floating-Zustand durch einen Aktiv-Graben zur Gateelektrode fließt, reduziert werden.
  • Modifikation 1
  • 24B ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 1. Ein Teil der Basisschicht 5, der zwischen zwei zweiteiligen Dummy-Aktiv-Gräben D/A sandwichartig angeordnet ist, ist mit der Emitterelektrode 1 verbunden.
  • Modifikation 2
  • 24C ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 2. Die Basisschicht 5 ist in eine Vielzahl von Basisteilen unterteilt, da eine Vielzahl zweiteiliger Dummy-Aktiv-Gräben D/A angeordnet ist. Die Vielzahl von Basisteilen umfasst einen mit der Emitterelektrode 1 verbundenen Basisteil 5a und einen mit der Emitterelektrode 1 nicht verbundenen Basisteil 5b.
  • Modifikation 3
  • 24D ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 3. Die Halbleitervorrichtung enthält zumindest zwei Dummy-Gräben D. Ein Teil der Basisschicht 5, der zwischen zwei Dummy-Gräben D sandwichartig angeordnet ist, ist nicht mit der Emitterelektrode 1 verbunden, und ein Teil der Basisschicht 5, der zwischen zwei zweiteiligen Dummy-Aktiv-Gräben D/A sandwichartig angeordnet ist, ist mit der Emitterelektrode 1 verbunden.
  • In den Modifikationen 1 und 3 ist zumindest ein Teil der Basisschicht 5, der zwischen zwei zweiteiligen Dummy-Aktiv-Gräben D/A sandwichartig angeordnet ist, mit der Emitterelektrode 1 verbunden. Beim Abschalten wird eine Inversionsschicht um den unteren Aktiv-Teil 14 jedes zweiteiligen Dummy-Aktiv-Grabens D/A ausgebildet und dient als Lochableitungspfad. Wenn die zwischen zweiteiligen Dummy-Aktiv-Gräben D/A sandwichartig angeordnete Basisschicht 5 vom p-Typ mit der Emitterelektrode 1 verbunden ist, können entlang dem unteren Aktiv-Teil 14 fließende Löcher abgeleitet werden, um einen Abschaltverlust zu reduzieren. Wenn die Basisschicht 5 vom p-Typ teilweise im Floating-Zustand ist, können Träger akkumuliert werden, um die Einschaltspannung zu senken, und können Träger über die Basisschicht 5 vom p-Typ, die geerdet ist, abgeleitet werden, wodurch der Abschaltverlust reduziert wird. Außerdem ist ein Effekt des Lochableitungspfads an einer Stelle hoch, wo ein zweiteiliger Dummy-Aktiv-Graben D/A angeordnet ist, und somit kann die Einschaltspannung abgesenkt werden, wenn die Basisschicht 5 vom p-Typ zwischen Dummy-Gräben D im Floating-Zustand ist, um Träger zu akkumulieren, und kann der Abschaltverlust reduziert werden, wenn die Basisschicht 5 vom p-Typ zwischen zweiteiligen Dummy-Aktiv-Gräben D/A geerdet ist.
  • Fünfte Ausführungsform
  • 26 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform. Die Halbleitervorrichtung enthält einen zweitteiligen Aktiv-Graben A/A und einen zweiteiligen Dummy-Graben D/D. Im zweiteiligen Aktiv-Graben A/A ist ein Aktiv-Teil durch einen mittleren Isolierfilm 30A in zwei Teile oberer und unterer Teile unterteilt. Im zweiteiligen Dummy-Graben D/D ist ein Dummy-Graben durch den mittleren Isolierfilm 30A in zwei Teile oberer und unterer Teile unterteilt. Ähnlich einem Isolierfilm, der den oberen Dummy-Teil 13 und den unteren Aktiv-Teil 14 eines zweiteiligen Dummy-Aktiv-Grabens D/A trennt, ist der mittlere Isolierfilm 30A beispielsweise ein Oxidfilm.
  • 27 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel. Ein Teil des Aktiv-Teils eines zweiteiligen Aktiv-Grabens A/A auf der oberen Seite des mittleren Isolierfilms 30A ist von einem ersten Isolierfilm 30a bedeckt, und ein Teil des Aktiv-Teils auf der unteren Seite des mittleren Isolierfilms 30A ist von einem Isolierfilm 30b bedeckt. Der erste Isolierfilm 30a ist dicker als der zweite Isolierfilm 30b.
  • Wenn der erste Isolierfilm 30a dicker als der zweite Isolierfilm 30b ist, ist die am oberen Aktiv-Teil 18 des zweiteiligen Aktiv-Grabens A/A erzeugte Cge kleiner und wird die Cgc am unteren Aktiv-Teil 14 erzeugt. Dementsprechend kann das Verhältnis Cgc/Cge weiter erhöht werden.
  • Modifikation 1
  • 28 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 1. Die Halbleitervorrichtung enthält den ersten Isolierfilm 30a, der einen Teil des Aktiv-Teils auf der oberen Seite des mittleren Isolierfilms 30A bedeckt, und den zweiten Isolierfilm 30b, der den Teil des Aktiv-Teils auf der unteren Seite des mittleren Isolierfilms 30A bedeckt. Seitenwand- und Bodenteile des zweiten Isolierfilms 30b sind dicker als der erste Isolierfilm 30a. Die Halbleitervorrichtung enthält auch einen dritten Isolierfilm 31a, der den oberen Dummy-Teil 13 bedeckt. Seitenwand- und Bodenteile des Isolierfilms, der den unteren Aktiv-Teil 14 bedeckt, sind dicker als der dritte Isolierfilm 31a.
  • Auf diese Weise ist in jedem zweiteiligen Aktiv-Graben A/A und jedem zweiteiligen Dummy-Aktiv-Graben D/A der auf dem Seitenwand- und Bodenteil des Grabens 7 beim unteren Aktiv-Teil 14 ausgebildete Gate-Isolierfilm 8 dicker als ein Gate-Oxidfilm, der den oberen Aktiv-Teil 18 oder den oberen Dummy-Teil 13 bedeckt.
  • In einem anderen Beispiel kann die Dicke des Gate-Isolierfilms 8 auf der Seitenwand des Grabens 7 beim unteren Aktiv-Teil 14 gleich der oder geringfügig kleiner als die Dicke des Gate-Isolierfilms 8 beim oberen Aktiv-Teil 18 sein, um die Cgc zu erhöhen, und die Dicke des Gate-Isolierfilms 8 auf dem Bodenteil und einem Bodeneckteil des Grabens 7 beim unteren Aktiv-Teil 14 kann kleiner als die Dicke des Gate-Isolierfilms 8 beim oberen Aktiv-Teil 18 sein, um eine Verschlechterung von Gate-Charakteristiken bei einer Konzentration eines elektrischen Feldes am Bodenteil des Grabens zu reduzieren.
  • Wenn die Dicke des Gate-Isolierfilms 8, der auf der Grabenseitenwand und dem Bodenteil des unteren Aktiv-Teils 14 des zweiteiligen Aktiv-Grabens A/A ausgebildet ist, groß ist, ist es möglich, eine Verschlechterung von Gate-Charakteristiken aufgrund einer Injektion heißer Träger in den unteren Aktiv-Teil 14 zu reduzieren, welche durch eine dynamische Lawine hervorgerufen wird, die aufgrund einer Konzentration eines elektrischen Feldes am Bodenteil des Grabens beim Abschalten erzeugt wird.
  • Modifikation 2
  • 29 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 2. Die Halbleitervorrichtung enthält einen dreiteiligen Graben. Der dreiteilige Graben ist ein Graben des Halbleitersubstrats, in dem ein erster Dummy-Teil 161, der mit der Emitterelektrode verbunden ist, bei einem oberen Teil angeordnet ist, ein mit der Gateelektrode verbundener Aktiv-Teil 14 bei einem mittleren Teil angeordnet ist und ein mit der Emitterelektrode verbundener zweiter Dummy-Teil 19 bei einem unteren Teil angeordnet ist. Der erste Dummy-Teil 161, der Aktiv-Teil 14 und der zweite Dummy-Teil 19 sind durch beispielsweise Polysilizium innerhalb des Grabens 7 voneinander isoliert.
  • Da der untere Teil des dreiteiligen Grabens der zweite Dummy-Teil 19 auf Dummy-Potential ist, werden heiße Träger aufgrund einer dynamischen Lawine nicht in den Aktiv-Teil 14, sondern den zweiten Dummy-Teil 19 injiziert, der mit der Gateelektrode 15 nicht elektrisch verbunden ist. Dementsprechend kann eine Verschlechterung von Gate-Charakteristiken reduziert werden. Da der Aktiv-Teil 14 vorgesehen ist, können die gleichen Effekte wie jene der ersten Ausführungsform erzielt werden.
  • Sechste Ausführungsform
  • Eine Doppel-Gateansteuerung wird als ein Verfahren, um einen Einschaltwiderstand zu verringern und einen Schaltverlust zu reduzieren, offenbart. Die Doppel-Gateansteuerung ist eine Technologie, bei der zwei Gate-Ansteuerungssysteme angeordnet sind und Ansteuerungszeitpunkte von zwei Gates geändert werden, um die Schaltzeit eines IGBT zu reduzieren und den Schaltverlust zu reduzieren. Konkret wird vor einem Abschalten das Gate eines Systems abgeschaltet, um einen Kanal zu schließen, wodurch die Anzahl an Trägern in der Driftschicht vor einer Abtrennung bzw. einem Cut-Off reduziert wird. Somit ist es möglich, den Einschaltverlust zu verringern und den Schaltverlust zu reduzieren. In der vorliegenden Ausführungsform wird eine Halbleitervorrichtung mit Doppel-Gateansteuerung offenbart.
  • 30 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform. Die Gateelektrode umfasst eine erste Gateelektrode 15 und eine zweite Gateelektrode 20 eines Systems, das von jenem der ersten Gateelektrode 15 verschieden ist. Der Aktiv-Teil 29 ist mit der ersten Gateelektrode 15 verbunden, und ein unterer Aktiv-Teil 142 ist mit der zweiten Gateelektrode 20 verbunden.
  • 33 ist ein Diagramm, das eine beispielhafte Konfiguration einer Dreiphasen-Inverterschaltung veranschaulicht. Die Inverterschaltung enthält p-seitige Halbleitervorrichtungen T1, T3 und T5 und n-seitige Halbleitervorrichtungen T2, T4 und T6. In einem Beispiel kann die Halbleitervorrichtung in 30 als eine beliebige der p-seitigen Halbleitervorrichtungen T1, T3 und T5 und der n-seitigen Halbleitervorrichtungen T2, T4 und T6 vorgesehen werden.
  • Wenn in einem Beispiel die Halbleitervorrichtung vom Ein-Zustand in den Aus-Zustand umgeschaltet werden soll, wird eine Spannung (aus), die gleich einer oder niedriger als eine Schwellenwertspannung ist, an die zweite Gateelektrode 20 angelegt und wird danach eine Spannung, die gleich der oder niedriger als die Schwellenwertspannung ist, an die erste Gateelektrode 15 angelegt. Dementsprechend kann die Cgc durch die Cgc des unteren Aktiv-Teils 142 vor einem Abschalten reduziert werden, und somit ist die Cgc beim Abschalten, wenn eine Spannung, die gleich der oder niedriger als die Schwellenwertspannung ist, an die Gateelektrode 15 angelegt wird, nur die zum Aktiv-Graben A parasitäre Cgc. Dies verkürzt die Schaltzeit, wodurch der Einschaltverlust reduziert wird.
  • Man beachte, dass beim Einschalten, wenn eine Spannung, die gleich der oder höher als die Schwellenwertspannung ist, an die erste Gateelektrode 15 und die zweite Gateelektrode 20 zum gleichen Zeitpunkt angelegt wird (ein), ein Schaltvorgang durchgeführt werden kann, ohne die Cgc beim Einschalten zu verringern, und somit können Zwecke und Effekte, die gleich jenen sind, die in der ersten Ausführungsform beschrieben wurden, erzielt werden.
  • Modifikation 1
  • 31 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 1. Die Gateelektrode umfasst die erste Gateelektrode 15 und die zweite Gateelektrode 20 eines Systems, das von jenem der ersten Gateelektrode 15 verschieden ist. Der Aktiv-Graben A umfasst einen ersten Aktiv-Graben A1 und einen zweiten Aktiv-Graben A2. Ein Aktiv-Teil des ersten Aktiv-Grabens A1 ist mit der ersten Gateelektrode 15 verbunden, und ein Aktiv-Teil des zweiten Aktiv-Grabens A2 und der untere Aktiv-Teil 142 sind mit der zweiten Gateelektrode 20 verbunden.
  • 32 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem anderen Beispiel. Ein Teil des Aktiv-Teils des Aktiv-Grabens A auf der oberen Seite eines mittleren Isolierfilms ist mit der ersten Gateelektrode 15 verbunden, und ein Teil des Aktiv-Teils auf der unteren Seite des mittleren Isolierfilms ist mit der zweiten Gateelektrode 20 verbunden. Teile des Aktiv-Teils des Aktiv-Grabens A2 auf den oberen und unteren Seiten des mittleren Isolierfilms sind mit der zweiten Gateelektrode 20 verbunden. Mit der Konfiguration in 32 können die Funktion eines Kanalausbildungsteils beim oberen Teil eines Aktiv-Teils und die Funktion eines Cgc-Teils beim Aktiv-Teil 14 beim unteren Teil getrennt werden und dementsprechend zu optimalen Zeitpunkten geschaltet werden.
  • Die Cgc des unteren Aktiv-Teils 142 kann verringert werden, indem die zweite Gateelektrode 20 vor einem Abschalten der Halbleitervorrichtung abgeschaltet wird. Da ein Teil des Aktiv-Grabens A mit der zweiten Gateelektrode 20 verbunden ist, kann außerdem der Aktiv-Graben A2 oder der untere Aktiv-Teil 142, die mit der zweiten Gateelektrode verbunden sind, vor einem Abschalten eines Kanals eines Aktiv-Teils, der mit der ersten Gateelektrode verbunden ist, geschlossen werden. Dementsprechend kann die Anzahl an Trägern in der Driftschicht 9 reduziert werden und kann der Abschaltverlust reduziert werden.
  • Modifikation 2
  • Wenngleich ein Betrieb der zweiten Gateelektrode 20 beim Einschalten in der sechsten Ausführungsform nicht sonderlich eingeschränkt ist, kann eine Spannung, die gleich der oder höher als die Schwellenwertspannung ist, an die zweite Gateelektrode 20 nur beim Einschalten mit einem niedrigen Strom angelegt werden (ein). In einem Beispiel kann die zweite Gateelektrode 20 beim Einschalten nur eingeschaltet werden, wenn der Stromwert gleich 20 % des Nennstroms oder kleiner ist.
  • 33 veranschaulicht erste Halbleitervorrichtungen T1, T3 und T5, deren Kollektoren mit der Hochpotentialseite einer Stromquelle verbunden sind, und zweite Halbleitervorrichtungen T2, T4 und T6, deren Emitter mit der Niederpotentialseite der Stromquelle verbunden sind und deren Kollektoren mit den Emittern der ersten Halbleitervorrichtungen T1, T3 und T5 verbunden sind. Die in jeder der 30 bis 32 veranschaulichte Halbleitervorrichtung kann als die zweiten Halbleitervorrichtungen T2, T4 und T6 verwendet werden. In einem Beispiel wird irgendeine der zweiten Halbleitervorrichtungen T2, T4 und T6 durch eine in 31 und 32 veranschaulichte Gate-Ansteuerungsschaltung 40 gesteuert. Die Gate-Ansteuerungsschaltung 40 legt über jeweilige Systeme eine Gatespannung an die erste Gateelektrode 15 und die zweite Gateelektrode 20 an. Wenn der Kollektorstrom einer ersten Halbleitervorrichtung größer als ein vorbestimmter Wert ist, legt dann die Gate-Ansteuerungsschaltung eine Spannung, die gleich einem oder höher als ein Schwellenwert ist, an die erste Gateelektrode 15 an, legt aber keine Spannung, die gleich dem oder höher als der Schwellenwert ist, an die zweite Gateelektrode 20 an. Wenn der Kollektorstrom der ersten Halbleitervorrichtung kleiner als der vorbestimmte Wert ist, legt die Gate-Ansteuerungsschaltung eine Spannung, die gleich dem oder höher als der Schwellenwert ist, an die erste Gateelektrode 15 und die zweite Gateelektrode 20 an. Der „vorbestimmte Wert“ des Kollektorstroms ist ein Wert bei einem niedrigen Strom, und die Erholung-dV/dt einer Diode bei niedrigem Strom ist größer als die Erholung-dV/dt beim Nennstrom. Dies ist beispielsweise in 34 veranschaulicht. Die Cgc muss erhöht werden, um die Erholung-dV/dt bei niedrigem Strom zu reduzieren, und somit wird eine Spannung, die gleich dem oder höher als der Schwellenwert ist, an die erste Gateelektrode 15 und die zweite Gateelektrode 20 angelegt. Beim Nennstrom muss die Cgc nicht erhöht werden, da die Erholung-dV/dt klein ist, und somit wird eine Spannung, die gleich dem oder höher als der Schwellenwert ist, an die erste Gateelektrode 15 angelegt, wird aber eine Spannung, die gleich dem oder höher als der Schwellenwert ist, nicht an die zweite Gateelektrode 20 angelegt.
  • Mit dieser Steuerung wird beim Einschalten mit niedrigem Strom die zweite Gateelektrode 20 eingeschaltet, und somit kann die Cgc erhöht werden, um dV/dt bei niedrigem Strom zu verringern. Beim Nennstrom wird die zweite Gateelektrode 20 nicht eingeschaltet, und somit wird die Cgc verringert, um die Schaltzeit zu verkürzen, wodurch dV/dt erhöht wird. Als Ergebnis kann die Stromabhängigkeit von dV/dt reduziert werden.
  • Siebte Ausführungsform
  • 35 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer siebten Ausführungsform. Die Halbleitervorrichtung ist ein rückwärtsleitender IGBT (RC-IGBT) mit den oben beschriebenen technologischen Charakteristiken. Die Halbleitervorrichtung enthält einen IGBT-Bereich, der auf einer linken Seite die Kollektorschicht 11 vom p-Typ enthält, und enthält einen Diodenbereich, der auf einer rechten Seite eine Kathodenschicht 21 vom n-Typ enthält. In einem Beispiel ist eine Vielzahl zweiteiliger Dummy-Aktiv-Gräben D/A angeordnet und ist im Diodenbereich eine größere Anzahl zweiteiliger Dummy-Aktiv-Gräben D/A als im IGBT-Bereich angeordnet.
  • Wenn das Verhältnis bzw. der Anteil zweiteiliger Dummy-Aktiv-Gräben D/A, die im IGBT-Bereich angeordnet sind, kleiner ist als das Verhältnis bzw. der Anteil zweiteiliger Dummy-Aktiv-Gräben D/A ist, die im Diodenbereich angeordnet sind, kann die Dichte von Aktiv-Gräben A im IGBT-Bereich höher sein, um eine höhere Kanaldichte zu haben. Dementsprechend kann die Leitfähigkeit verbessert werden.
  • Modifikation 1
  • 36 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 1. Die Halbleitervorrichtung in 36 enthält einen IGBT-Bereich und einen Diodenbereich und ist somit als RC-IGBT konfiguriert. Eine Vielzahl zweiteiliger Dummy-Aktiv-Gräben D/A ist im Diodenbereich angeordnet. Eine Vielzahl zweiteiliger Aktiv-Dummy-Gräben A/D ist im IGBT-Bereich angeordnet. Jeder zweiteilige Aktiv-Dummy-Graben A/D ist ein Graben des Halbleitersubstrats, worin der obere Aktiv-Teil 18, der mit der Gateelektrode verbunden ist, bei einem oberen Teil angeordnet ist und ein unterer Dummy-Teil 39, der mit der Gateelektrode nicht verbunden und durch den Gate-Isolierfilm 8 als Isolierfilm bedeckt ist, bei einem unteren Teil angeordnet ist.
  • Gate-Charakteristiken verschlechtern sich durch eine Injektion heißer Träger in einen Gate-Oxidfilm auf einem Bodenteil des Grabens des IGBT-Bereichs, die durch eine dynamische Lawine beim Abschalten verursacht wird. Wenn jeder Graben im IGBT-Bereich ein zweiteiliger Aktiv-Dummy-Graben A/D ist, ist der untere Teil des Grabens ein Dummy und verschlechtern sich somit Gate-Charakteristiken durch eine Injektion heißer Träger aufgrund einer dynamischen Lawine nicht. Außerdem wird die Cgc zur Reduzierung von Einschaltverlusten bei jedem im Diodenbereich angeordneten zweiteiligen Dummy-Aktiv-Graben D/A erhöht. Dementsprechend werden eine Reduzierung der Verschlechterung von Gate-Charakteristiken aufgrund einer dynamischen Lawine und eine Reduzierung des Einschaltverlustes erreicht.
  • Achte Ausführungsform
  • 37 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer achten Ausführungsform. Zwei oder mehr zweiteilige Dummy-Aktiv-Gräben D/A sind nebeneinander angeordnet, und das Intervall zwischen zwei zweiteiligen Dummy-Aktiv-Gräben D/A ist kleiner als das Intervall zwischen einem Aktiv-Graben und einem dem Aktiv-Graben benachbarten Graben. 37 veranschaulicht einen zweiteiligen Dummy-Aktiv-Graben D/A als einen „einem Aktiv-Graben benachbarten Graben“; jedoch kann der „einem Aktiv-Graben benachbarte Graben“ ein Aktiv-Graben oder ein Dummy-Graben sein.
  • Auf diese Weise ist die Dichte zweiteiliger Dummy-Aktiv-Gräben D/A im gleichen Zellen-Pitch innerhalb der Halbleitervorrichtung gemäß der achten Ausführungsform höher, und somit wird die Fläche einer Oberfläche vergrößert, bei der der untere Aktiv-Teil 14 jedes zweiteiligen Dummy-Aktiv-Grabens D/A der Driftschicht 9 gegenüberliegt. Dementsprechend kann die Cgc erhöht werden.
  • Modifikation 1
  • 38 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation 1. Die Breite eines zweiteiligen Dummy-Aktiv-Grabens D/A ist kleiner als die Breite eines Aktiv-Grabens A. In einem anderen Beispiel ist die Breite eines zweiteiligen Dummy-Aktiv-Grabens D/A kleiner als die Breite eines Dummy-Grabens. In einem Beispiel ist, wie man aus 38 versteht, der Abstand von Mitte zu Mitte bzw. der Pitch zwischen zweiteiligen Dummy-Aktiv-Gräben D/A, die einander benachbart sind, kürzer als der Pitch zwischen einem Aktiv-Graben A und einem zweiteiligen Dummy-Aktiv-Graben D/A. Wenn die Breite jedes zweiteiligen Dummy-Aktiv-Grabens D/A in dieser Art und Weise kleiner ist, ist die Dichte zweiteiliger Dummy-Aktiv-Gräben D/A beim gleichen Zellen-Pitch höher. Dementsprechend wird die Oberfläche jedes zweiteiligen Dummy-Aktiv-Graben D/A vergrößert und kann die Cgc erhöht werden.
  • Modifikation 2
  • 39 bis 41 sind Diagramme, die eine Halbleitervorrichtung gemäß einer Modifikation 2 veranschaulichen. 39 ist eine Querschnittsansicht, und 40 ist eine entlang einer Linie z-z in 39 genommene Querschnittsansicht. Jeder zweiteilige Dummy-Aktiv-Graben D/A weist in Draufsicht eine aufgespaltete Form auf. 40 veranschaulicht, dass der zweiteilige Dummy-Aktiv-Graben D/A in Draufsicht in drei Teile aufgespaltet ist.
  • 41 ist eine Draufsicht eines zweiteiligen Dummy-Aktiv-Grabens D/A gemäß einem anderen Beispiel. 41 entspricht einer entlang einer Linie z-z in 39 genommenen Querschnittsansicht. In einem Beispiel von 41 enthält der zweiteilige Dummy-Aktiv-Graben D/A einen Teil, der eine im Wesentlichen konstante Breite aufweist und in Draufsicht in einer Ringform ausgebildet ist. Die Driftschicht 9 ist an einer vom ringförmigen Teil des zweiteiligen Dummy-Aktiv-Grabens D/A umgebenen Position vorhanden. Mit anderen Worten hat der zweiteilige Dummy-Aktiv-Graben D/A als Ganzes eine im Wesentlichen konstante Breite, ist aber teilweise schmaler ausgebildet, sodass er einen aufgespalteten Teil aufweist. In einem Beispiel kann der schmaler ausgebildete Teil bei einem zentralen Teil des zweiteiligen Dummy-Aktiv-Grabens D/A angeordnet sein.
  • In der mit Verweis auf 39 bis 41 beschriebenen Konfiguration ist der zweiteilige Dummy-Aktiv-Graben D/A teilweise aufgespaltet, um die Oberfläche des zweiteiligen Dummy-Aktiv-Grabens D/A zu vergrößern. Dementsprechend kann die Cgc erhöht werden.
  • Modifikation 3
  • 42 ist ein Diagramm, das eine Halbleitervorrichtung gemäß einer Modifikation 1 veranschaulicht. Ein zweiteiliger Dummy-Aktiv-Graben D/A weist einen Rumpfteil 14A und einen Vorsprungsteil 14B auf, der in longitudinalen und vertikalen Richtungen des Rumpfteils 14A in Draufsicht vorragt. 42 veranschaulicht, dass eine Vielzahl von Vorsprungsteilen 14B an rechten und linken Seiten des Rumpfteils 14A angeordnet sind.
  • 43 ist eine Draufsicht eines zweiteiligen Dummy-Aktiv-Grabens D/A gemäß einem anderen Beispiel. Der zweiteilige Dummy-Aktiv-Graben D/A weist den Rumpfteil 14A und einen vertieften Teil 14C auf, der in den longitudinalen und vertikalen Richtungen des Rumpfteils 14A in Draufsicht vertieft ist.
  • Wenn der Vorsprungsteil 14B oder der vertiefte Teil 14C in dieser Art und Weise vorgesehen ist, kann die Oberfläche des zweiteiligen Dummy-Aktiv-Grabens D/A im Vergleich mit einem Fall, in dem der Teil nicht vorhanden ist, vergrößert werden. Dementsprechend kann die Cgc erhöht werden.
  • In einem Beispiel kann der Vorsprungsteil 14B oder der vertiefte Teil 14C verfeinert werden, um die Oberfläche des zweiteiligen Dummy-Aktiv-Grabens D/A zu vergrößern. Wie in 42 veranschaulicht ist, kann in Draufsicht z. B. eine Breite W1 des Vorsprungteils 14B kleiner sein als eine Breite W2 des Rumpfteils 14A. Alternativ dazu kann, wie in 43 veranschaulicht ist, die Breite W1 des vertieften Teils 14C in Draufsicht kleiner sein als die Breite W2 des Rumpfteils 14A. Außerdem kann das Intervall einer Vielzahl ausgebildeter Vorsprungsteile 14B kürzer sein als der Abstand zwischen einem zweiteiligen Dummy-Aktiv-Graben D/A und einem dem zweiteiligen Dummy-Aktiv-Graben D/A benachbarten Graben. Ähnlich kann das Intervall einer Vielzahl ausgebildeter vertiefter Teile 14C kürzer sein als der Abstand zwischen einem zweiteiligen Dummy-Aktiv-Graben D/A und einem dem zweiteiligen Dummy-Aktiv-Graben D/A benachbarten Graben.
  • Modifikation 4
  • 44 ist ein Diagramm, das eine Halbleitervorrichtung gemäß einer Modifikation 4 veranschaulicht. Der zweiteilige Dummy-Aktiv-Graben D/A weist in Draufsicht eine Vielzahl von Biegungsteilen 14D auf. In einem Beispiel weist der zweiteilige Dummy-Aktiv-Graben D/A in Draufsicht eine Vielzahl von Biegungsteilen 14D auf und ist als Ganzes parallel zum Aktiv-Graben A angeordnet. Wenn eine Vielzahl von Biegungsteilen 14D in dieser Art und Weise vorgesehen wird, wird die Oberfläche des zweiteiligen Dummy-Aktiv-Grabens D/A vergrößert. Dementsprechend kann die Cgc erhöht werden.
  • In den Ausführungsformen oben beschriebene Merkmale können kombiniert werden. Oben in den Ausführungsformen beschriebene Technologien sind auch anwendbar auf einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET). Außerdem kann das Halbleitersubstrat aus einem Halbleiter mit breiter Bandlücke geschaffen sein. Der Halbleiter mit breiter Bandlücke ist beispielsweise Siliziumcarbid, ein Galliumnitridmaterial oder Diamant.
  • Offensichtlich sind im Lichte der obigen Lehren viele Modifikationen und Variationen der vorliegenden Offenbarung möglich. Es versteht sich daher, dass innerhalb des Umfangs der beigefügten Ansprüche die Erfindung anders als konkret beschrieben in die Praxis umgesetzt werden kann.
  • Die gesamte Offenbarung der am 13. November 2020 eingereichten japanischen Patentanmeldung Nr. 2020-189650 , einschließlich Beschreibung, Ansprüche, Zeichnungen und Zusammenfassung, worauf die Priorität gemäß Übereinkommen der vorliegenden Anmeldung basiert, ist in ihrer Gesamtheit hierin durch Verweis einbezogen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2017147431 [0002]
    • JP 2020189650 [0140]

Claims (57)

  1. Halbleitervorrichtung (100), aufweisend: ein Halbleitersubstrat; eine Emitterelektrode (1), die auf dem Halbleitersubstrat angeordnet ist; eine Gateelektrode (15), die auf dem Halbleitersubstrat angeordnet ist; eine Driftschicht (9) eines ersten Leitungstyps, die im Halbleitersubstrat angeordnet ist; eine Sourceschicht (4) des ersten Leitungstyps, die auf einer Seite einer oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine Basisschicht (5) eines zweiten Leitungstyps, die auf der Seite der oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine Kollektorelektrode (12), die unter dem Halbleitersubstrat angeordnet ist; und einen zweiteiligen Dummy-Aktiv-Graben (D/A), der bei einem oberen Teil einen oberen Dummy-Teil (13), der mit der Gateelektrode (15) nicht verbunden ist, enthält und bei einem unteren Teil einen unteren Aktiv-Teil (14) enthält, der mit der Gateelektrode (15) verbunden und durch einen Isolierfilm (8) bedeckt ist, in einem Graben des Halbleitersubstrats, wobei eine longitudinale Länge (La) des unteren Aktiv-Teils (14) größer ist als eine Breite (Wa) des unteren Aktiv-Teils (14).
  2. Halbleitervorrichtung (100) nach Anspruch 1, aufweisend einen Aktiv-Graben (A), der einen Gate-Isolierfilm (8), der entlang einem Graben des Halbleitersubstrats angeordnet ist, und einen Aktiv-Teil (29) enthält, der in Kontakt mit dem Gate-Isolierfilm (8) angeordnet und mit der Gateelektrode (15) verbunden ist.
  3. Halbleitervorrichtung (100) nach Anspruch 2, wobei der zweiteilige Dummy-Aktiv-Graben (D/A) und der Aktiv-Graben (A) in einem Zellenbereich (23) ausgebildet sind, in dem in Draufsicht die Basisschicht (5) ausgebildet ist.
  4. Halbleitervorrichtung (100) nach Anspruch 2, wobei der Aktiv-Graben (A) in einem Zellenbereich (23) ausgebildet ist, in dem in Draufsicht die Basisschicht (5) ausgebildet ist, und der zweiteilige Dummy-Aktiv-Graben (D/A) in einem in Draufsicht den Zellenbereich (23) umgebenden Abschluss-Endbereich (24), einem den Abschluss-Endbereich (24) umgebenden äußeren peripheren Bereich (25) oder einem Gate-Pad-Bereich ausgebildet ist.
  5. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 4, wobei eine longitudinale Länge des unteren Aktiv-Teils (14) länger als eine longitudinale Länge des oberen Dummy-Teils (13) ist.
  6. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 5, wobei eine longitudinale Länge (La) des unteren Aktiv-Teils (14) größer als eine Dicke (Lp) der Basisschicht (5) ist.
  7. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 6, wobei ein oberes Ende des unteren Aktiv-Teils (14) innerhalb der Basisschicht (5) positioniert ist.
  8. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 7, aufweisend eine Trägerakkumulierungsschicht (6), die zwischen der Basisschicht (5) und der Driftschicht (9) angeordnet ist, eine niedrigere Störstellenkonzentration des ersten Leitungstyps als jene der Sourceschicht (4) aufweist und eine höhere Störstellenkonzentration des ersten Leitungstyps als jene der Driftschicht (9) aufweist.
  9. Halbleitervorrichtung (100) nach Anspruch 8, wobei ein oberes Ende des unteren Aktiv-Teils (14) tiefer als ein unteres Ende der Trägerakkumulierungsschicht (6) positioniert ist.
  10. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 9, wobei der obere Dummy-Teil (13) mit der Emitterelektrode (1) verbunden ist.
  11. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 9, wobei der obere Dummy-Teil (13) ein Oxid (16) oder ein Metall (17) ist.
  12. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 9, wobei der obere Dummy-Teil (13) mit der Basisschicht (5) in Kontakt ist.
  13. Halbleitervorrichtung (100) nach Anspruch 2, wobei eine erste Struktur, in der zwei oder mehr Aktiv-Gräben (A) angeordnet sind, und eine zweite Struktur, in der zwei oder mehr zweiteilige Dummy-Aktiv-Gräben (D/A) angeordnet sind, abwechselnd angeordnet sind.
  14. Halbleitervorrichtung (100) nach Anspruch 2, wobei eine erste Struktur, in der drei oder mehr Aktiv-Gräben (A) angeordnet sind, und eine zweite Struktur, in der drei oder mehr zweiteilige Dummy-Aktiv-Gräben (D/A) angeordnet sind, abwechselnd angeordnet sind.
  15. Halbleitervorrichtung (100) nach Anspruch 13 oder 14, wobei die Anzahl der zweiteiligen Dummy-Aktiv-Gräben (D/A) größer als die Anzahl der Aktiv-Gräben (A) ist.
  16. Halbleitervorrichtung (100) nach Anspruch 2, aufweisend einen Dummy-Graben (D).
  17. Halbleitervorrichtung (100) nach Anspruch 16, aufweisend eine erste Struktur, in der ein oder mehr Aktiv-Gräben (A) angeordnet sind, eine zweite Struktur, in der zwei oder mehr zweiteilige Dummy-Aktiv-Gräben (D/A) angeordnet sind, und eine dritte Struktur, in der ein oder mehr Dummy-Gräben (D) angeordnet sind, wobei die zweite Struktur zwischen zwei dritten Strukturen sandwichartig angeordnet ist.
  18. Halbleitervorrichtung (100) nach Anspruch 16, aufweisend eine erste Struktur, in der ein oder mehr Aktiv-Gräben (A) angeordnet sind, eine zweite Struktur, in der ein oder mehr zweiteilige Dummy-Aktiv-Gräben (D/A) angeordnet sind, und eine dritte Struktur, in der ein oder mehr Dummy-Gräben (D) angeordnet sind, wobei die zweite Struktur zwischen der ersten Struktur und der dritten Struktur sandwichartig angeordnet ist.
  19. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 18, wobei der obere Dummy-Teil (13f) ein Floating-Potential hat.
  20. Halbleitervorrichtung (100) nach Anspruch 2, wobei der zweiteilige Dummy-Aktiv-Graben (D/A) einen ersten Graben, in dem der obere Dummy-Teil (13) mit der Emitterelektrode (1) verbunden ist, und einen zweiten Graben, in dem der obere Dummy-Teil (13) ein Floating-Potential hat, aufweist und der zweite Graben zwischen dem ersten Graben und dem Aktiv-Graben (A) sandwichartig angeordnet ist.
  21. Halbleitervorrichtung (100) nach Anspruch 2, aufweisend einen Dummy-Graben (D), wobei der obere Dummy-Graben (13f) ein Floating-Potential hat und der zweiteilige Dummy-Aktiv-Graben (D/A) zwischen dem Dummy-Graben (D) und dem Aktiv-Graben (A) sandwichartig angeordnet ist.
  22. Halbleitervorrichtung (100) nach Anspruch 2, wobei ein Abstand zwischen einer ersten Struktur, in der zwei oder mehr zweiteilige Dummy-Aktiv-Gräben (D/A) angeordnet sind, und einer zweiten Struktur, in der zwei oder mehr Aktiv-Gräben (A) angeordnet sind, länger als ein Abstand zwischen zwei zweiteiligen aktiven Dummy-Gräben (D/A) und länger als ein Abstand zwischen zwei Aktiv-Gräben (A) ist.
  23. Halbleitervorrichtung (100) nach Anspruch 2, aufweisend: eine erste Struktur, in der zwei oder mehr Aktiv-Gräben (A) angeordnet sind; eine zweite Struktur, die der ersten Struktur benachbart ist und in der zwei oder mehr zweiteilige Dummy-Aktiv-Gräben (D/A) angeordnet sind; und einen Dummy-Graben (D), der der zweiten Struktur benachbart ist, wobei ein Abstand zwischen der zweiten Struktur und dem Dummy-Graben (D) länger als ein Abstand zwischen zwei Aktiv-Gräben (A), ein Abstand zwischen der ersten Struktur und der zweiten Struktur oder ein Abstand zwischen zwei zweiteiligen Dummy-Aktiv-Gräben (D/A) ist.
  24. Halbleitervorrichtung (100) nach Anspruch 2, wobei ein Teil der Basisschicht (5), der dem Aktiv-Graben (A) benachbart ist, mit der Emitterelektrode (1) verbunden ist und ein Teil der Basisschicht (5), der zwischen zwei zweiteiligen Dummy-Aktiv-Gräben (D/A) sandwichartig angeordnet ist, mit der Emitterelektrode (1) nicht verbunden ist.
  25. Halbleitervorrichtung (100) nach Anspruch 2, aufweisend zumindest einen Dummy-Graben (D), wobei ein Teil der Basisschicht (5), die zwischen den zwei Dummy-Gräben (D) oder zwischen dem Dummy-Graben (D) und dem zweiteiligen Dummy-Aktiv-Graben (D/A) sandwichartig angeordnet ist, mit der Emitterelektrode (1) nicht verbunden ist.
  26. Halbleitervorrichtung (100) nach Anspruch 2, wobei ein Teil der Basisschicht (5), der zwei Aktiv-Gräben (A) benachbart ist, mit der Emitterelektrode (1) verbunden ist und ein Teil der Basisschicht (5), der dem zweiteiligen Dummy-Aktiv-Graben (D/A) benachbart ist, mit der Emitterelektrode (1) nicht verbunden ist.
  27. Halbleitervorrichtung (100) nach Anspruch 2, wobei der Aktiv-Teil durch einen mittleren Isolierfilm (30A) in zwei Teile oberer und unterer Teile (14, 18) unterteilt ist.
  28. Halbleitervorrichtung (100) nach Anspruch 16, wobei der Dummy-Graben (D) durch einen mittleren Isolierfilm (30A) in zwei Teile oberer und unterer Teile (13, 19) unterteilt ist.
  29. Halbleitervorrichtung (100) nach Anspruch 27, aufweisend: einen ersten Isolierfilm (30a), der einen Teil (18) des Aktiv-Teils auf einer oberen Seite des mittleren Isolierfilms (30A) bedeckt; und einen zweiten Isolierfilm (30b), der einen Teil (14) des Aktiv-Teils auf einer unteren Seite des mittleren Isolierfilms (30A) bedeckt, wobei der erste Isolierfilm (30a) dicker als der zweite Isolierfilm (30b) ist.
  30. Halbleitervorrichtung (100) nach Anspruch 27, aufweisend: einen ersten Isolierfilm (30a), der einen Teil (18) des Aktiv-Teils auf einer oberen Seite des mittleren Isolierfilms (30A) bedeckt; und einen zweiten Isolierfilm (30b), der einen Teil (14) des Aktiv-Teils auf einer unteren Seite des mittleren Isolierfilms (30A) bedeckt, wobei Seitenwand- und Bodenteile des zweiten Isolierfilms (30b) dicker als der erste Isolierfilm (30a) sind.
  31. Halbleitervorrichtung (100) nach Anspruch 1, aufweisend einen dritten Isolierfilm (31a), der den oberen Dummy-Teil (13) bedeckt, wobei Seitenwand- und Bodenteile eines Isolierfilms (31b), der den unteren Aktiv-Teil (14) bedeckt, dicker als der dritte Isolierfilm (31 a) sind.
  32. Halbleitervorrichtung (100) nach Anspruch 2, wobei die Gateelektrode (15) eine erste Gateelektrode (15) und eine zweite Gateelektrode (20) eines Systems umfasst, das von jenem der ersten Gateelektrode (15) verschieden ist, der Aktiv-Teil (29) mit der ersten Gateelektrode (15) verbunden ist und der untere Aktiv-Teil (142) mit der zweiten Gateelektrode (20) verbunden ist.
  33. Halbleitervorrichtung (100) nach Anspruch 2, wobei die Gateelektrode (15) eine erste Gateelektrode (15) und eine zweite Gateelektrode (20) eines Systems umfasst, das von jenem der ersten Gateelektrode (15) verschieden ist, der Aktiv-Graben (A) einen ersten Aktiv-Graben (A1) und einen zweiten Aktiv-Graben (A2) umfasst, der Aktiv-Teil des ersten Aktiv-Grabens (A1) mit der ersten Gateelektrode (15) verbunden ist und der Aktiv-Teil des zweiten Aktiv-Grabens (A2) und der untere Aktiv-Teil (142) mit der zweiten Gateelektrode (20) verbunden sind.
  34. Halbleitervorrichtung (100) nach Anspruch 27, wobei die Gateelektrode (15) eine erste Gateelektrode (15) und eine zweite Gateelektrode (20) eines Systems umfasst, das von jenem der ersten Gateelektrode (15) verschieden ist, ein Teil (18) des Aktiv-Teils auf einer oberen Seite des mittleren Isolierfilms (30A) mit der ersten Gateelektrode (15) verbunden ist und ein Teil (14) des Aktiv-Teils auf einer unteren Seite des mittleren Isolierfilms (30A) mit der zweiten Gateelektrode (20) verbunden ist.
  35. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 34, wobei die Halbleitervorrichtung (100) einen IGBT-Bereich und einen Diodenbereich aufweist und als ein RC-IGBT konfiguriert ist, eine Vielzahl zweiteiliger Dummy-Aktiv-Gräben (D/A) angeordnet ist und eine größere Anzahl zweiteiliger Dummy-Aktiv-Gräben (D/A) im Diodenbereich als im IGBT-Bereich angeordnet ist.
  36. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 34, wobei die Halbleitervorrichtung (100) als MOSFET konfiguriert ist.
  37. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 36, wobei das Halbleitersubstrat (100) aus einem Halbleiter mit breiter Bandlücke gebildet ist.
  38. Halbleitervorrichtung (100) nach Anspruch 37, wobei der Halbleiter mit breiter Bandlücke Siliziumcarbid, ein Galliumnitridmaterial oder Diamant ist.
  39. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 4, wobei eine longitudinale Länge (La) des unteren Aktiv-Teils (14) kürzer ist als eine longitudinale Länge (Ld) des oberen Dummy-Teils (13).
  40. Halbleitervorrichtung (100) nach Anspruch 2, wobei zwei oder mehr zweiteilige Dummy-Aktiv-Gräben (D/A) nebeneinander angeordnet sind und ein Intervall zwischen den zwei zweiteiligen Dummy-Aktiv-Gräben (D/A) kleiner als ein Intervall zwischen dem Aktiv-Graben (A) und einem dem Aktiv-Graben (A) benachbarten Graben ist.
  41. Halbleitervorrichtung (100) nach Anspruch 40, wobei eine Breite des zweiteiligen Dummy-Aktiv-Grabens (D/A) kleiner als eine Breite des Aktiv-Grabens (A) ist.
  42. Halbleitervorrichtung (100) nach Anspruch 40, aufweisend einen Dummy-Graben (D), wobei eine Breite des zweiteiligen Dummy-Aktiv-Grabens (D/A) kleiner als eine Breite des Dummy-Grabens (D) ist.
  43. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 42, wobei der zweiteilige Dummy-Aktiv-Graben (D/A) in Draufsicht eine aufgespaltete Form hat.
  44. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 42, wobei der zweiteilige Dummy-Aktiv-Graben (D/A) einen Teil aufweist, der eine im Wesentlichen konstante Breite hat und in Draufsicht in einer Ringform ausgebildet ist.
  45. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 42, wobei der zweiteilige Dummy-Aktiv-Graben (D/A) einen Rumpfteil (14A) und ein Vorsprungsteil (14B), der in Draufsicht senkrecht zu einer longitudinalen Richtung des Rumpfteils (14A) vorragt, oder einen vertieften Teil (14C) aufweist, der in Draufsicht senkrecht zu einer longitudinalen Richtung des Rumpfteils (14A) vertieft ist.
  46. Halbleitervorrichtung (100) nach Anspruch 45, wobei in Draufsicht eine Breite (W1) des Vorsprungsteils (14B) oder des vertieften Teils (14C) kleiner als eine Breite (W2) des Rumpfteils (14A) ist.
  47. Halbleitervorrichtung (100) nach Anspruch 46, wobei in Draufsicht eine Vielzahl der Vorsprungsteile (14B) ausgebildet ist und ein Intervall der Vorsprungsteile (14B) kürzer als ein Abstand zwischen dem zweiteiligen Dummy-Aktiv-Graben (D/A) und einem dem zweiteiligen Dummy-Aktiv-Graben (D/A) benachbarten Graben ist.
  48. Halbleitervorrichtung (100) nach Anspruch 46, wobei in Draufsicht eine Vielzahl der vertieften Teile (14C) ausgebildet ist und ein Intervall der vertieften Teile (14C) kürzer als ein Abstand zwischen dem zweiteiligen Dummy-Aktiv-Graben (D/A) und einem dem zweiteiligen Dummy-Aktiv-Graben (D/A) benachbarten Graben ist.
  49. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 42, wobei der zweiteilige Dummy-Aktiv-Graben (D/A) in Draufsicht eine Vielzahl von Biegungsteilen (14D) aufweist.
  50. Halbleitervorrichtung (100) nach Anspruch 1, wobei ein Teil der Basisschicht (5), der zwischen zwei zweiteiligen Dummy-Aktiv-Gräben (D/A) sandwichartig angeordnet ist, mit der Emitterelektrode (1) verbunden ist.
  51. Halbleitervorrichtung (100) nach Anspruch 1, wobei eine Vielzahl der zweiteiligen Dummy-Aktiv-Gräben (D/A) angeordnet ist, die Basisschicht (5) in eine Vielzahl von Basisteilen (5a, 5b) unterteilt ist und die Vielzahl von Basisteilen (5a, 5b) einen mit der Emitterelektrode (1) verbundenen Basisteil (5a) und einen mit der Emitterelektrode (1) nicht verbundenen Basisteil (5b) aufweist.
  52. Halbleitervorrichtung (100) nach Anspruch 1, aufweisend zwei Dummy-Gräben (D), wobei ein Teil der Basisschicht (5), der zwischen zwei Dummy-Gräben (D) sandwichartig angeordnet ist, mit der Emitterelektrode (1) nicht verbunden ist und ein Teil der Basisschicht (5), der zwischen zwei zweiteiligen Dummy-Aktiv-Gräben (D/A) sandwichartig angeordnet ist, mit der Emitterelektrode (1) verbunden ist.
  53. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 34, wobei die Halbleitervorrichtung (100) einen IGBT-Bereich und einen Diodenbereich aufweist und als ein RC-IGBT ausgebildet ist, eine Vielzahl der zweiteiligen Dummy-Aktiv-Gräben (D/A) im Diodenbereich angeordnet ist und eine Vielzahl zweiteiliger Aktiv-Dummy-Gräben (A/D), die bei einem oberen Teil einen mit der Gateelektrode (15) verbundenen oberen Aktiv-Teil (18) enthalten und bei einem unteren Teil einen unteren Dummy-Teil (39) enthalten, der mit der Gateelektrode (15) nicht verbunden und durch einen Isolierfilm (8) bedeckt ist, in einem Graben des Halbleitersubstrats im IGBT-Bereich.
  54. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 6, wobei ein oberes Ende des unteren Aktiv-Teils (14) tiefer als ein unteres Ende der Basisschicht (5) positioniert ist.
  55. Halbleitervorrichtung (100) nach Anspruch 8, wobei eine longitudinale Länge des unteren Aktiv-Teils (14) in der Trägerakkumulierungsschicht (6) kürzer als eine longitudinale Länge des unteren Aktiv-Teils (14) in der Driftschicht (9) ist.
  56. Halbleitervorrichtung (100), aufweisend: ein Halbleitersubstrat; eine Emitterelektrode (1), die auf dem Halbleitersubstrat angeordnet ist; eine Gateelektrode (15), die auf dem Halbleitersubstrat angeordnet ist; eine Driftschicht (9) eines ersten Leitungstyps, die im Halbleitersubstrat angeordnet ist; eine Sourceschicht (4) des ersten Leitungstyps, die auf einer Seite einer oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine Basisschicht (5) eines zweiten Leitungstyps, die auf der Seite der oberen Oberfläche des Halbleitersubstrats angeordnet ist; eine Kollektorelektrode (12), die unter dem Halbleitersubstrat angeordnet ist; und einen dreiteiligen Graben, der ein Graben des Halbleitersubstrats ist, worin ein mit der Emitterelektrode (1) verbundener erster Dummy-Teil (161) bei einem oberen Teil angeordnet ist, ein mit der Gateelektrode (15) verbundener Aktiv-Teil (14) bei einem mittleren Teil angeordnet ist und ein mit der Emitterelektrode (1) verbundener zweiter Dummy-Teil (19) bei einem unteren Teil angeordnet ist.
  57. Halbleitereinrichtung, aufweisend: eine erste Halbleitervorrichtung (T1, T3, T5), die einen Kollektor aufweist, der mit einer Hochpotentialseite einer Stromquelle verbunden ist; eine zweite Halbleitervorrichtung (T2, T4, T6), die einen Emitter, der mit einer Niederpotentialseite der Stromquelle verbunden ist, und einen Kollektor, der mit einem Emitter der ersten Halbleitervorrichtung (T1, T3, T5) verbunden sind, aufweist und die gleiche Struktur wie die Halbleitervorrichtung (100) nach einem der Ansprüche 32 bis 34 hat; und eine Gate-Ansteuerungsschaltung (40), die über jeweilige Systeme eine Gatespannung an die erste Gateelektrode (15) und die zweite Gateelektrode (20) anlegt, wobei, wenn ein Kollektorstrom der ersten Halbleitervorrichtung (T1, T3, T5) größer als ein vorbestimmter Wert ist, die Gate-Ansteuerungsschaltung (40) eine Spannung, die gleich einem oder höher als ein Schwellenwert ist, an die erste Gateelektrode (15) anlegt, aber eine Spannung, die gleich dem oder höher als der Schwellenwert ist, an die zweite Gateelektrode (20) nicht anlegt und, wenn ein Kollektorstrom der ersten Halbleitervorrichtung (T1, T3, T5) kleiner als der vorbestimmte Wert ist, die Gate-Ansteuerungsschaltung (40) eine Spannung, die gleich dem oder höher als der Schwellenwert ist, an die erste Gateelektrode (15) und die zweite Gateelektrode (20) anlegt.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538934B2 (en) * 2021-01-12 2022-12-27 Sanken Electric Co., Ltd. Semiconductor device having a group of trenches in an active region and a mesa portion
CN115377213B (zh) * 2022-10-25 2023-02-28 烟台台芯电子科技有限公司 一种沟槽型半导体装置及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017147431A (ja) 2016-02-12 2017-08-24 富士電機株式会社 半導体装置
JP2020189650A (ja) 2019-05-21 2020-11-26 凸版印刷株式会社 飲料水容器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
JP2006093506A (ja) 2004-09-27 2006-04-06 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
US8581341B2 (en) 2010-04-20 2013-11-12 Maxpower Semiconductor, Inc. Power MOSFET with embedded recessed field plate and methods of fabrication
JP5674530B2 (ja) 2010-09-10 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置の制御装置
US10686062B2 (en) * 2010-10-31 2020-06-16 Alpha And Omega Semiconductor Incorporated Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
JP6302767B2 (ja) 2014-06-27 2018-03-28 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
JP6666671B2 (ja) 2015-08-24 2020-03-18 ローム株式会社 半導体装置
KR102066310B1 (ko) * 2015-09-08 2020-01-15 매그나칩 반도체 유한회사 전력용 반도체 소자
JP6540906B2 (ja) 2016-10-17 2019-07-10 富士電機株式会社 半導体装置
CN109524396B (zh) 2017-09-20 2023-05-12 株式会社东芝 半导体装置
JP6929804B2 (ja) 2017-09-20 2021-09-01 株式会社東芝 半導体装置
JP7158317B2 (ja) 2019-03-07 2022-10-21 三菱電機株式会社 半導体装置
JP7199270B2 (ja) 2019-03-20 2023-01-05 株式会社東芝 半導体装置及び半導体回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017147431A (ja) 2016-02-12 2017-08-24 富士電機株式会社 半導体装置
JP2020189650A (ja) 2019-05-21 2020-11-26 凸版印刷株式会社 飲料水容器

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Publication number Publication date
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JP7447769B2 (ja) 2024-03-12

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