JP2022059487A - 半導体装置 - Google Patents
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Abstract
【課題】逆バイアス安全動作領域の低下を抑制した半導体装置を提供する。【解決手段】トランジスタとダイオードとが共通の半導体基板に形成され、半導体基板は、トランジスタ領域とダイオード領域と、トランジスタ領域およびダイオード領域を囲む外周領域と、を有し、トランジスタ領域は、ストライプ状の複数のゲート電極によって、複数のトランジスタユニットセル領域に区分され、ダイオード領域は、複数のゲート電極によって、複数のダイオードユニットセル領域に区分され、複数のトランジスタユニットセル領域は、半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、第３半導体層の上層部に選択的に設けられた第２導電型の第４半導体層および第５半導体層を有し、第５半導体層は、外周領域に設けられた第１導電型の不純物層と接するか、または不純物層内に侵入するように設けられている。【選択図】図２
Description
本開示は半導体装置に関し、リカバリ損失を低減した半導体装置に関する。
一般にパワーデバイスには、耐圧保持能力、動作時にデバイスが破壊に至らないための安全動作領域の保証などの様々な要求がされるが、その中の１つに低損失化がある。パワーデバイスの低損失化にはデバイスの小型化、軽量化などの効果があり、広い意味ではエネルギー消費低減による地球環境の保全につながる効果がある。さらに、これらの効果を奏するパワーデバイスをできる限り低コストで実現することが要求されている。
上記の要求を満たす手段として、例えば非特許文献１に開示されるように、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と還流ダイオード（ＦＷＤ：Free Wheeling Diode）の特性を１つの構造で達成する逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ： Reverse-Conducting ＩＧＢＴ）が提案されている。
このＲＣ－ＩＧＢＴには幾つかの技術的課題があり、その１つはダイオード動作時のリカバリ損失が大きい点である。ＲＣ－ＩＧＢＴでは、ＦＷＤ動作時にダイオード部のアノード部分（ｐ型アノード）およびｐ＋型コンタクトと、ｎ－型ドリフト層とで形成されるｐｎ接合が順バイアスになり、ｎ－型ドリフト層に正孔が流れ込み導電率変調を起こすことで順方向の電圧降下を下げることができるが、反面、アノード領域のｐ型不純物濃度が高い場合、大量の過剰キャリアが存在すると、デバイス内部のキャリアが排出されにくくなり、リカバリ損失が増大する問題があった。
特許文献１には、これらの問題を解決した構成の幾つかが開示されている。特許文献１は、外周領域のガードリングとカソード層とを一定距離以上離すことによってダイオード動作時のリカバリ耐量を向上させている。
Proceedings of International symposium on Power Semiconductor devices 2004 pp.133-136
特許文献１の開示では、一般的に高濃度で深いｐ型拡散層を持つ外周領域からの正孔流入による対策がなされておらず、逆バイアス安全動作領域（ＲＢＳＯＡ）の低下については、対策が不十分であった。
本開示は上記のような問題を解決するためになされたものであり、逆バイアス安全動作領域の低下を抑制した半導体装置を提供することを目的とする。
本開示に係る半導体装置は、トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、前記半導体基板は、前記トランジスタが形成されたトランジスタ領域と、前記ダイオードが形成されたダイオード領域と、前記トランジスタ領域および前記ダイオード領域を含むセル領域を囲む外周領域と、を有し、前記トランジスタ領域は、ストライプ状の複数のゲート電極によって、複数のトランジスタユニットセル領域に区分され、前記ダイオード領域は、前記複数のゲート電極によって、複数のダイオードユニットセル領域に区分され、前記複数のトランジスタユニットセル領域は、前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、前記第３半導体層の上層部に選択的に設けられた第２導電型の第４半導体層と、前記第４半導体層と側面どうしが接するように選択的に設けられた第１導電型の第５半導体層と、前記第１半導体層に電気的に接続された第１電極と、コンタクトホールを介して、前記第４半導体層および前記第５半導体層に電気的に接続された第２電極と、を有し、前記複数のダイオードユニットセル領域は、前記半導体基板の第２主面側に設けられた第２導電型の第６半導体層と、前記第６半導体層上に設けられた前記第２半導体層と、前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第７半導体層と、前記第７半導体層の上層部に選択的に設けられた第１導電型の第８半導体層と、前記第６半導体層に電気的に接続された前記第１電極と、前記コンタクトホールを介して、前記第７半導体層および前記第８半導体層に電気的に接続された前記第２電極と、を有し、前記トランジスタ領域の前記第５半導体層は、前記外周領域に設けられ前記セル領域との境界を規定する第１導電型の不純物層と接するか、または前記不純物層内に侵入するように設けられ、前記コンタクトホールは、前記外周領域の前記不純物層の上部まで延在するように設けられている。
本開示に係る半導体装置によれば、第５半導体層が、外周領域に設けられた不純物層と接するか、または不純物層内に侵入するように設けられるので、ダイオード領域近傍には第４半導体層が配置されていないため、ラッチアップしにくい構成となり、かつ、正孔電流の流入が増加しても電位が増加しにくく、第４半導体層への正孔電流の流入が低減し、逆バイアス安全動作領域の低下を最小限にすることができる。また、コンタクトホールが、外周領域の不純物層の上部まで延在するので、トランジスタ領域の近傍の外周領域でも効率的に正孔を引き抜くことができ、逆バイアス安全動作領域の低下を抑制することができる。
＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としてもよい。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としてもよい。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「おもて」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
＜実施の形態１＞
＜装置構成＞
図１は、実施の形態１に係るＲＣ－ＩＧＢＴ１００のチップ全体を示す平面図であり、図２は、図１中の破線で囲まれた領域Ｘを示す平面図である。図１に示すＲＣ－ＩＧＢＴ１００は、ＩＧＢＴ領域１０１（トランジスタ領域）とＦＷＤ領域１０２（ダイオード領域）とがストライプ状に並んで設けられたものであり、「ストライプ型」と呼称される。
＜装置構成＞
図１は、実施の形態１に係るＲＣ－ＩＧＢＴ１００のチップ全体を示す平面図であり、図２は、図１中の破線で囲まれた領域Ｘを示す平面図である。図１に示すＲＣ－ＩＧＢＴ１００は、ＩＧＢＴ領域１０１（トランジスタ領域）とＦＷＤ領域１０２（ダイオード領域）とがストライプ状に並んで設けられたものであり、「ストライプ型」と呼称される。
図１に示されるように、ＩＧＢＴ領域１０１およびＦＷＤ領域１０２を囲むように外周領域１０３が設けられ、ＩＧＢＴ領域１０１の１つにはゲートパッド領域１０４が部分的に設けられている。なお、後に説明する実施の形態２～１２のＲＣ－ＩＧＢＴ２００～１２００においてもチップ全体を示す平面図は同じである。
図２に示されるように、ＩＧＢＴ領域１０１は、トレンチ構造を有する複数のストライプ状の埋め込みゲート電極８によって複数のＩＧＢＴユニットセル領域１０５（トランジスタユニットセル領域）に区分されている。同様にＦＷＤ領域１０２は、埋め込みゲート電極８によって複数のＦＷＤユニットセル領域１０６（ダイオードユニットセル領域）に区分されている。また、ＩＧＢＴ領域１０１とＦＷＤ領域１０２とを合わせてセル領域と呼称する。
ＩＧＢＴユニットセル領域１０５は、埋め込みゲート電極８を間に挟んで、埋め込みゲート電極８の配列方向であるＸ方向（水平方向）に繰り返すように設けられており、各ＩＧＢＴユニットセル領域１０５には、何れもコンタクトホール１５が設けられている。コンタクトホール１５は、ＩＧＢＴユニットセル領域１０５上だけでなく、外周領域１０３のｐ型ウェル層１６（不純物層）上にも及ぶように設けられている。これを実施の形態１の第２の特徴と呼称する。
ＩＧＢＴユニットセル領域１０５では、埋め込みゲート電極８の延在方向であるＹ方向（垂直方向）において、ｎ＋型エミッタ層３（第４半導体層）とｐ＋型コンタクト層４（第５半導体層）とが交互に形成されている。
ＩＧＢＴユニットセル領域１０５では、外周領域１０３のｐ型ウェル層１６との境界にはｐ＋型コンタクト層４が設けられるように構成され、ｐ＋型コンタクト層４がｐ型ウェル層１６と接続されている。
ＦＷＤユニットセル領域１０６は、埋め込みゲート電極８を間に挟んで、埋め込みゲート電極８の配列方向であるＸ方向（水平方向）に繰り返すように設けられており、各ＦＷＤユニットセル領域１０６は、ｐ型アノード層５（第７半導体層）とＹ方向に延在するストライプ状のｐ＋型コンタクト層６（第８半導体層）を備え、ｐ＋型コンタクト層６は、埋め込みゲート電極８に並行して延在する連続した一本のライン状に形成されている。これを実施の形態１の第４の特徴と呼称する。
なお、ＦＷＤ領域１０２全体においてｐ＋型コンタクト層６は、ｐ型アノード層５より面積比率が低くなるように設けられている。ここで、面積比率とは、ｐ＋型コンタクト層６とｐ型アノード層５の平面視での合計面積に対する面積比率である。これを実施の形態１の第５の特徴と呼称する。
また、ＦＷＤ領域１０２におけるｐ＋型コンタクト層６は、ＩＧＢＴ領域１０１におけるｐ＋型コンタクト層４より面積比率が低くなるように設けられている。これを実施の形態１の第６の特徴と呼称する。
また、複数のＦＷＤユニットセル領域１０６に跨がるようにコンタクトホール１５が設けられている。ｐ＋型コンタクト層６は、外周領域１０３側の端部が、ｐ＋型コンタクト層４の外周領域１０３側の端部と比較して、外周領域１０３から離れた位置となるように設けられている。これを実施の形態１の第３の特徴と呼称する。
図２に示すＡ－Ａ線での矢示方向断面図を図３に、Ｂ－Ｂ線での矢示方向断面図を図４に、Ｃ－Ｃ線での矢示方向断面図を図５に、Ｄ－Ｄ線での矢示方向断面図を図６に示す。
図３～図６に示されるように、ＲＣ－ＩＧＢＴ１００は、シリコン（Ｓｉ）基板等の半導体基板からなるｎ－型ドリフト層１（第２半導体層）を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有しており、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。
半導体基板は、ＩＧＢＴ領域１０１においては、ｎ＋型エミッタ層３およびｐ＋型コンタクト層４からｐ型コレクタ層１１（第１半導体層）までの範囲であり、ＦＷＤ領域１０２においては、ｐ＋型コンタクト層６からｎ＋型カソード層１２（第６半導体層）までの範囲である。
図３～図６において、ＩＧＢＴ領域１０１のｎ＋型エミッタ層３およびｐ＋型コンタクト層４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１１の紙面下端を半導体基板の第２主面と呼ぶ。また、図３～図６において、ＦＷＤ領域１０２のｐ＋型コンタクト層６の紙面上端を半導体基板の第１主面、ｎ＋型カソード層１２の紙面下端を半導体基板の第２主面と呼ぶ。ＦＷＤ領域１０２の第１主面とＩＧＢＴ領域１０１の第１主面は同一面であり、ＦＷＤ領域１０２の第２主面とＩＧＢＴ領域１０１の第２主面は同一面である。
図３～図６に示すように、ＩＧＢＴ領域１０１では、ｎ－型ドリフト層１の第１主面側に、ｐ型チャネルドープ層２（第３半導体層）が設けられ、ＦＷＤ領域１０２では、ｎ－型ドリフト層１の第１主面側に、ｐ型アノード層５が設けられている。ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。
ｐ型チャネルドープ層２の第１主面側には、図３においては、埋め込みゲート電極８のゲート絶縁膜７に接してｎ＋型エミッタ層３が設けられ、図４においては、ｐ＋型コンタクト層４が設けられている。ｎ＋型エミッタ層３およびｐ＋型コンタクト層４は半導体基板の第１主面を構成している。
ｎ＋型エミッタ層３は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。
ｐ＋型コンタクト層４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。
また、図３～図６に示されるように、ＲＣ－ＩＧＢＴ１００は、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層１０が設けられている。ｎ型バッファ層１０は、ＲＣ－ＩＧＢＴ１００がオフ状態のときにｐ型チャネルドープ層２から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層１０は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層１０のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１８／ｃｍ３である。
また、図３～図６に示されるように、ＩＧＢＴ領域１０１およびＦＷＤ領域１０２の第１主面上にはコレクタ電極１４（第１電極）が設けられている。コレクタ電極１４は、ＦＷＤ領域１０２ではカソード電極として機能する。コレクタ電極１４上には、ＩＧＢＴ領域１０１においてはｐ型コレクタ層１１が設けられ、ＦＷＤ領域１０２においてはｎ＋型カソード層１２が設けられている。
ｐ型コレクタ層１１は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。
ｎ＋型カソード層１２は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。
また、図５に示されるように、外周領域１０３においては、ｎ－型ドリフト層１の第１主面側に、ｐ型ウェル層１６が設けられている。ｐ型ウェル層１６は、ＩＧＢＴ領域１０１とＦＷＤ領域１０２を囲むように設けられ、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有し、ＩＧＢＴ領域１０１のｐ型チャネルドープ層２の側面と接している。そして、ＩＧＢＴ領域１０１のｐ＋型コンタクト層４は、ｐ型ウェル層１６内に侵入するように形成されており、ｐ型チャネルドープ層２およびｎ＋型エミッタ層３はｐ型ウェル層１６に侵入していない。これを実施の形態１の第１の特徴と呼称する。ｐ型ウェル層１６の紙面上端は、半導体基板の第１主面となっており、ｐ型ウェル層１６上には層間絶縁膜９が設けられている。
ｐ型ウェル層１６のさらに外周には、図示は省略するが、ｐ型のウェル層（終端ウェル層）でセル領域を囲ったＦＬＲ（Field Limiting Ring）または濃度勾配をつけたｐ型のウェル層でセル領域を囲ったＶＬＤ（Variation of Lateral Doping）を設けることができ、ＦＬＲに用いられるリング状のｐ型のウェル層の数およびＶＬＤに用いられるｐ型のウェル層の濃度分布は、ＲＣ－ＩＧＢＴ１００の耐圧設計によって適宜選択することができる。
また、図３および図４に示されるように、ＩＧＢＴ領域１０１では、半導体基板の第１主面からｐ型チャネルドープ層２を貫通し、ｎ－型ドリフト層１に達するトレンチが形成され、トレンチ内にゲート絶縁膜７を介して埋め込みゲート電極８が設けられている。ゲート絶縁膜７および埋め込みゲート電極８上は層間絶縁膜９で覆われ、埋め込みゲート電極８がエミッタ電極１３（第２電極）に接続されない構成としている。なお、ＩＧＢＴ領域１０１内の埋め込みゲート電極８は、ＩＧＢＴ領域１０１内部に形成された、図示されないゲート配線を介してゲートパッド領域１０４に電気的に接続され、アクティブトレンチゲートとして機能する。
また、図３および図４に示されるように、ＦＷＤ領域１０２においても半導体基板の第１主面からｐ型チャネルドープ層２を貫通し、ｎ－型ドリフト層１に達するトレンチが形成され、トレンチ内にゲート絶縁膜７を介して埋め込みゲート電極８が設けられている。ＦＷＤ領域１０２内のゲート絶縁膜７および埋め込みゲート電極８はエミッタ電極１３に接続されており、埋め込みゲート電極８は、ダミートレンチゲートとして機能する。
また、図３～図６に示されるように、半導体基板の第１主面の層間絶縁膜９が設けられていない領域の上、および層間絶縁膜９の上にはバリアメタル１８が形成されている。バリアメタル１８は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとＳｉを合金化させたＴｉＳｉであってよい。図３に示すように、バリアメタル１８は、ｎ＋型エミッタ層３、ｐ＋型コンタクト層６およびＦＷＤ領域１０２内の埋め込みゲート電極８にオーミック接触し、ｎ＋型エミッタ層３、ｐ＋型コンタクト層６およびＦＷＤ領域１０２内の埋め込みゲート電極８と電気的に接続されている。バリアメタル１８の上には、エミッタ電極１３が設けられる。エミッタ電極１３は、例えば、アルミニウムシリコン合金（Ａｌ-Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。
図１に示したゲートパッド領域１０４は、ＩＧＢＴ領域１０１内部に形成された、ゲート配線と接続されており、ゲートパッド領域１０４の直下には、酸化膜が形成され、ゲートパッド領域１０４とエミッタ電極１３とは電気的に分離されている。なお、酸化膜の直下は、ｎ－型ドリフト層１であってもよく、ｐ型の終端ウェル層を設けてもよい。
以上説明した実施の形態１のＲＣ－ＩＧＢＴ１００の製造方法については、一般的なＩＧＢＴの製造技術を使い、リソグラフィ処理時のマスクパターンを変えることで、ＩＧＢＴ領域１０１およびＦＷＤ領域１０２の不純物層の配置パターンを変えることで製造できるため、詳細な説明は省略する。
＜動作＞
ＲＣ－ＩＧＢＴ１００の動作について説明する。まず、ＲＣ－ＩＧＢＴ１００がＩＧＢＴとして動作する場合を説明する。ＩＧＢＴのオン状態は、埋め込みゲート電極８に正の電圧が印加され、ｎ－型ドリフト層１、ｐ型チャネルドープ層２、ｎ＋型エミッタ層３、ゲート絶縁膜７および埋め込みゲート電極８で構成されるｎチャネルＭＯＳＦＥＴがオンすることにより開始される。すなわち、ｎ＋型エミッタ層３から電子が注入され、ｐ＋型コレクタ層１１から正孔が流れ込み、ｎ－型ドリフト層１で導電率変調が起こることで、エミッタ－コレクタ間電圧が下がりＩＧＢＴのオン状態が実現する。
ＲＣ－ＩＧＢＴ１００の動作について説明する。まず、ＲＣ－ＩＧＢＴ１００がＩＧＢＴとして動作する場合を説明する。ＩＧＢＴのオン状態は、埋め込みゲート電極８に正の電圧が印加され、ｎ－型ドリフト層１、ｐ型チャネルドープ層２、ｎ＋型エミッタ層３、ゲート絶縁膜７および埋め込みゲート電極８で構成されるｎチャネルＭＯＳＦＥＴがオンすることにより開始される。すなわち、ｎ＋型エミッタ層３から電子が注入され、ｐ＋型コレクタ層１１から正孔が流れ込み、ｎ－型ドリフト層１で導電率変調が起こることで、エミッタ－コレクタ間電圧が下がりＩＧＢＴのオン状態が実現する。
ＩＧＢＴのオフ状態は、埋め込みゲート電極８に負の電圧を印加することで実現する。すなわち、ｎチャネルＭＯＳＦＥＴがオフすると、ｎ－型ドリフト層１に溜まっていた少数キャリアがエミッタ電極１３とコレクタ電極１４から排出され、ｎ－型ドリフト層１が徐々に空乏化する。空乏化した領域に電圧が分担されることで、エミッタ－コレクタ間の電圧が増加し、オフ状態が実現する。
次に、ＲＣ－ＩＧＢＴ１００がダイオードとして動作する場合を説明する。ｐ型アノード層５、ｐ＋型コンタクト層６、ｎ－型ドリフト層１およびｎ＋型カソード層１２でダイオード構造が形成され、ＦＷＤ動作時のオン状態は、対となるＩＧＢＴがオフ状態で、コレクタ電極１４に対してエミッタ電極１３に正の電圧がかかった状態となり、ｐ型アノード層５とｐ＋型コンタクト層６とで構成されるアノード領域から正孔が流れ込み、ｎ＋型カソード層１２で構成されるカソード領域から電子が流入することで導電率変調が起こり、ダイオードが導通状態になる。
次に、対となるＩＧＢＴがオン状態に変わると、エミッタ電極１３にコレクタ電極１４に対して負の電圧がかかった状態となり、ｎ－型ドリフト層１の正孔がｐ型アノード層５とｐ＋型コンタクト層６からエミッタ電極１３に抜けて、電子がｎ＋型カソード層１２からコレクタ電極に抜ける。ただし、アノード領域近傍の過剰キャリアがなくなり、ｐ型アノード層５とｐ＋型コンタクト層６とｎ－型ドリフト層１とで形成されるｐｎ接合が逆バイアスになるまでは電流が流れ続ける。
そして、アノード領域近傍の過剰キャリアが抜けて、ｐ型アノード層５とｐ＋型コンタクト層６とｎ－型ドリフト層１とで形成されるｐｎ接合が逆バイアスになると逆回復電流が減少し始め、ｎ－型ドリフト層１内の過剰キャリアが排出されるとリカバリの工程が完了し、遮断状態になる。
ＲＣ－ＩＧＢＴ１００では、ＩＧＢＴ領域１０１に隣接してＦＷＤ領域１０２が形成されており、ＩＧＢＴ動作時にはｐ＋型コレクタ層１１から正孔が、ＩＧＢＴ領域１０１だけでなく、ＦＷＤ領域１０２にも拡散により流れ込む。このため、ＩＧＢＴ動作時のターンオフ時はＩＧＢＴ領域１０１に加えて、ＦＷＤ領域１０２の一部に流れ込んだ正孔をエミッタ電極１３から排出することになる。
このためＦＷＤ領域１０２の近傍にあるＩＧＢＴ領域１０１には正孔電流が集中し、ｐ型チャネルドープ層２電位が高くなり、ｎ＋型エミッタ層３とｎ＋型エミッタ層３とｐｎ接合をなすｐ型チャネルドープ層２に内蔵電位（built-in potential）を打ち消す電圧がかかると、ｎ＋型エミッタ層３、ｐ型チャネルドープ層２、ｎ－型ドリフト層１およびｐ＋型コレクタ層１１で形成されるサイリスタがオンし、ゲート電極による制御が不可能となり、場合によりデバイスが損傷する状況に陥ることになる。これを、逆バイアス安全動作領域（ＲＢＳＯＡ）の低下と言う。さらに外周領域１０３の近傍では外周部分に拡散した正孔成分も含まれるためさらにＲＢＳＯＡの低下が起こり得る状況となる。
しかし、ＲＣ－ＩＧＢＴ１００では、先に説明した第１の特徴、第２の特徴および第３の特徴を持つため、ＩＧＢＴ動作時の逆バイアス安全動作領域の低下を抑制することができる。
第１の特徴は、ＩＧＢＴ領域１０１のｐ＋型コンタクト層４が、ｐ型ウェル層１６内に侵入するように形成されており、ｐ型チャネルドープ層２およびｎ＋型エミッタ層３がｐ型ウェル層１６に侵入していないことにある。
このためＦＷＤ領域１０２近傍にはｎ＋型エミッタ層３が配置されていないため、ラッチアップしにくい構成となり、かつ、ｐ型ウェル層１６内に侵入するようにｐ＋型コンタクト層４を形成することで、ｎ＋型エミッタ層３とｐｎ接合を形成するｐ型不純物層、この場合はｐ型ウェル層１６とｐ＋型コンタクト層４とが重なった部分が低抵抗となるため、正孔電流の流入が増加しても電位が増加しにくく、ｎ＋型エミッタ層３への正孔電流の流入が低減し、逆バイアス安全動作領域（ＲＢＳＯＡ）の低下を最小限にすることができる。
第２の特徴は、ＩＧＢＴ領域１０１のコンタクトホール１５が、ＩＧＢＴユニットセル領域１０５上だけでなく、外周領域１０３のｐ型ウェル層１６上にも及ぶように設けられていることにある。
このため、ＩＧＢＴ領域１０１の近傍の外周領域１０３でも効率的に正孔を引き抜くことができ、ＲＢＳＯＡの低下を抑制することができる。
第３の特徴は、ｐ＋型コンタクト層６の外周領域１０３側の端部が、ｐ＋型コンタクト層４の外周領域１０３側の端部と比較して、外周領域１０３から離れた位置となるように設けられていることにある。
このため、ＦＷＤ領域１０２と外周領域１０３との境界部分のｐ型不純物濃度が下がり、正孔の排出経路が減るので、ＩＧＢＴ領域１０１およびＦＷＤ領域１０２と外周領域１０３との境界部分のＲＢＳＯＡの低下を抑制することができる。
なお、第１の特徴としてｐ＋型コンタクト層４が、ｐ型ウェル層１６内に侵入する構成を挙げているが、ｐ＋型コンタクト層４とｐ型ウェル層１６とが接するだけでも第１の特徴による効果は得られる。さらに先に説明した第３の特徴、第５の特徴および第６の特徴を持つため、ＦＷＤ動作時のリカバリ損失を低減することが可能となる。
第３の特徴は、ｐ＋型コンタクト層６の外周領域１０３側の端部が、ｐ＋型コンタクト層４の外周領域１０３側の端部と比較して、外周領域１０３から離れた位置となるように設けられていることにあり、ＦＷＤ領域１０２のアノード領域のｐ型不純物平均濃度を下げることとなり、リカバリ損失を低減できる。
第５の特徴は、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の面積比率を、ｐ型アノード層５の面積比率より低くなるように設定することにあり、これによりリカバリ損失をさらに低減できる。
第６の特徴は、ＦＷＤ領域１０２におけるｐ＋型コンタクト層６の面積比率を、ＩＧＢＴ領域１０１におけるｐ＋型コンタクト層４の面積比率より低くなるように設定するこにあり、これにより、ＩＧＢＴ領域１０１との境界の過剰キャリア濃度を下げ、ＦＷＤ動作時のリカバリ損失を低減することができる。
また、先に説明した第４の特徴では、ｐ＋型コンタクト層６を、埋め込みゲート電極８に並行して延在する連続した一本のライン状に形成しているため、パターンサイズが大きくなり、製造時の寸法ばらつきを抑制し、コンタクト幅を安定させることができる。これによりＦＷＤ領域１０２のアノード領域のｐ型不純物濃度を安定させることができ、リカバリ特性の改善を安定して図ることができる。
＜実施の形態２＞
次に、図７～図１０を用いて、実施の形態２に係るＲＣ－ＩＧＢＴ２００について説明する。なお、ＲＣ－ＩＧＢＴ２００のチップ全体を示す平面図は図１と同じであり、図７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図７に示すＡ－Ａ線での矢示方向断面図を図８に、Ｂ－Ｂ線での矢示方向断面図を図９に、Ｃ－Ｃ線での矢示方向断面図を図１０に、Ｄ－Ｄ線での矢示方向断面図を図１１に示す。なお、図７～図１０においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図７～図１０を用いて、実施の形態２に係るＲＣ－ＩＧＢＴ２００について説明する。なお、ＲＣ－ＩＧＢＴ２００のチップ全体を示す平面図は図１と同じであり、図７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図７に示すＡ－Ａ線での矢示方向断面図を図８に、Ｂ－Ｂ線での矢示方向断面図を図９に、Ｃ－Ｃ線での矢示方向断面図を図１０に、Ｄ－Ｄ線での矢示方向断面図を図１１に示す。なお、図７～図１０においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図７に示されるように、ＲＣ－ＩＧＢＴ２００においては、ＦＷＤ領域１０２の一部のＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６が外周領域１０３のｐ型ウェル層１６と繋がる長さに形成されている。図７では、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６のｐ＋型コンタクト層６が、他のｐ＋型コンタクト層６よりも長く形成されており、端部がｐ型ウェル層１６と繋がっている構成を示しているが、これに限定されるものではなく、複数のＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６が外周領域１０３のｐ型ウェル層１６と繋がる長さに形成されていても良い。
キャリア周波数が低い低速動作に応じた構造の場合、ＩＧＢＴのコレクタ－エミッタ間電圧降下（ＶＣＥｓａｔ）とダイオードの順方向電圧降下（ＶＦ）を比較的低くすることが要求される。このような要求に対しては、ｐ＋型コレクタ層１１およびｐ型アノード層５などの不純物濃度を高めるなどして、オン状態での導電率変調を高める手段を採る必要がある。このような場合は、実施の形態１で説明したように、ＩＧＢＴ動作時のターンオフ時にＩＧＢＴ領域１０１およびＦＷＤ領域１０２と外周領域１０３との境界で正孔電流が集中する傾向が高まる。
一方、本実施の形態２のＲＣ－ＩＧＢＴ２００では、ＩＧＢＴ領域１０１と外周領域１０３との境界近傍のＦＷＤユニットセル領域１０６のｐ＋型コンタクト層６が、外周領域１０３のｐ型ウェル層１６に接し、かつ、コンタクトホール１５がｐ＋型コンタクト層６の上部から外周領域１０３のｐ型ウェル層１６の上部にかけて形成されている。これによって、ｐ型ウェル層１６とｐ＋型コンタクト層６が配置された領域が低抵抗となり、正孔電流が増加しても電位が増加しにくくなり、ＲＢＳＯＡの低下を抑制することができる。
＜実施の形態３＞
次に、図１２～図１６を用いて、実施の形態３に係るＲＣ－ＩＧＢＴ３００について説明する。なお、ＲＣ－ＩＧＢＴ３００のチップ全体を示す平面図は図１と同じであり、図１２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図１２に示すＡ－Ａ線での矢示方向断面図を図１３に、Ｂ－Ｂ線での矢示方向断面図を図１４に、Ｃ－Ｃ線での矢示方向断面図を図１５に、Ｄ－Ｄ線での矢示方向断面図を図１６に示す。なお、図１２～図１６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図１２～図１６を用いて、実施の形態３に係るＲＣ－ＩＧＢＴ３００について説明する。なお、ＲＣ－ＩＧＢＴ３００のチップ全体を示す平面図は図１と同じであり、図１２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図１２に示すＡ－Ａ線での矢示方向断面図を図１３に、Ｂ－Ｂ線での矢示方向断面図を図１４に、Ｃ－Ｃ線での矢示方向断面図を図１５に、Ｄ－Ｄ線での矢示方向断面図を図１６に示す。なお、図１２～図１６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１２に示されるように、ＲＣ－ＩＧＢＴ３００においては、第１の特徴として、ＦＷＤ領域１０２に形成されたｐ＋型コンタクト層６は、平面視形状が、Ｙ方向に延在する細長い矩形状を有して複数設けられ、その長手方向に一列となるように間隔を開けて不連続に配置されている。その配置間隔Ｗ１は、長手方向の長さＬ１より短く（Ｌ１＞Ｗ１）なるようにしている。
これにより、パターンサイズが大きくなり、製造時の寸法ばらつきを抑制し、コンタクト幅を安定させることができ、ＦＷＤ領域１０２のアノード領域のｐ型不純物濃度を安定させることができ、リカバリ特性の改善を安定して図ることができる。
また、第２の特徴として、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の面積比率を、ｐ型アノード層５の面積比率より低くなるように設定している。これによりリカバリ損失をさらに低減できる。
＜実施の形態４＞
次に、図１７～図２１を用いて、実施の形態４に係るＲＣ－ＩＧＢＴ４００について説明する。なお、ＲＣ－ＩＧＢＴ４００のチップ全体を示す平面図は図１と同じであり、図１７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図１７に示すＡ－Ａ線での矢示方向断面図を図１８に、Ｂ－Ｂ線での矢示方向断面図を図１９に、Ｃ－Ｃ線での矢示方向断面図を図２１に、Ｄ－Ｄ線での矢示方向断面図を図２１に示す。なお、図１７～図２１においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図１７～図２１を用いて、実施の形態４に係るＲＣ－ＩＧＢＴ４００について説明する。なお、ＲＣ－ＩＧＢＴ４００のチップ全体を示す平面図は図１と同じであり、図１７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図１７に示すＡ－Ａ線での矢示方向断面図を図１８に、Ｂ－Ｂ線での矢示方向断面図を図１９に、Ｃ－Ｃ線での矢示方向断面図を図２１に、Ｄ－Ｄ線での矢示方向断面図を図２１に示す。なお、図１７～図２１においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１７に示されるように、ＲＣ－ＩＧＢＴ４００においては、第１の特徴として、ＦＷＤ領域１０２の複数のＦＷＤユニットセル領域１０６が、ｐ＋型コンタクト層６とｐ型アノード層５とが埋め込みゲート電極８の延在方向（Ｙ方向）において、交互に形成されたユニットセル領域（第１ダイオードユニットセル領域）と、ｐ＋型コンタクト層６が形成されずｐ型アノード層５だけのユニットセル領域（第２ダイオードユニットセル領域）で構成されている。そして、ｐ＋型コンタクト層６が設けられたユニットセル領域では、ｐ＋型コンタクト層６の面積比率は、どのユニットセル領域でも同じとされ、ｐ＋型コンタクト層６が設けられたユニットセル領域とｐ型アノード層５だけのユニットセル領域とが交互に配置された構成となっている。
これにより、隣り合う２つのユニットセル領域では、ｐ型アノード層５に対するｐ＋型コンタクト層６の面積比率が、他の隣り合う２つのユニットセル領域でのｐ型アノード層５に対するｐ＋型コンタクト層６の面積比率と同じとなるので、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の面積比率が同じとなり、かつ、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の面積比率がｐ型アノード層５の面積比率より低くなるので、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の総面積をｐ型アノード層５の総面積より減らすことができ、リカバリ損失をさらに低減できる。
また、ｐ＋型コンタクト層６のパターンサイズが大きくなり、製造時の寸法ばらつきを抑制し、コンタクト幅を安定させることができ、ＦＷＤ領域１０２のアノード領域のｐ型不純物濃度を安定させることができ、リカバリ特性の改善を安定して図ることができる。
また、第２の特徴として、図１７に示されるように、ｐ型アノード層５だけのユニットセル領域を間に介するｐ＋型コンタクト層６が設けられた２つのユニットセル領域は、ｐ＋型コンタクト層６の配置位置がＹ方向で互いに異なるように形成されており、千鳥配置となっている。これにより、ｐ＋型コンタクト層６の２次元的な配置の均一性を向上させることが可能となる。
なお、第２の特徴を有さず、ｐ＋型コンタクト層６が設けられた２つのユニットセル領域において、ｐ＋型コンタクト層６の配置位置がＹ方向で同じとなるように形成されていても良い。
＜実施の形態５＞
次に、図２２～図２６を用いて、実施の形態５に係るＲＣ－ＩＧＢＴ５００について説明する。なお、ＲＣ－ＩＧＢＴ５００のチップ全体を示す平面図は図１と同じであり、図２２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図２２に示すＡ－Ａ線での矢示方向断面図を図２３に、Ｂ－Ｂ線での矢示方向断面図を図２４に、Ｃ－Ｃ線での矢示方向断面図を図２５に、Ｄ－Ｄ線での矢示方向断面図を図２６に示す。なお、図２２～図２６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図２２～図２６を用いて、実施の形態５に係るＲＣ－ＩＧＢＴ５００について説明する。なお、ＲＣ－ＩＧＢＴ５００のチップ全体を示す平面図は図１と同じであり、図２２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図２２に示すＡ－Ａ線での矢示方向断面図を図２３に、Ｂ－Ｂ線での矢示方向断面図を図２４に、Ｃ－Ｃ線での矢示方向断面図を図２５に、Ｄ－Ｄ線での矢示方向断面図を図２６に示す。なお、図２２～図２６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２２に示されるように、ＲＣ－ＩＧＢＴ５００においては、ＦＷＤ領域１０２のＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６とｐ型アノード層５とが埋め込みゲート電極８の延在方向（Ｙ方向）において、交互に形成され、かつ、ｐ＋型コンタクト層６の面積比率がｐ型アノード層５の面積比率より低くなるように形成されている。
これにより、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の総面積をｐ型アノード層５の総面積より減らすことができ、リカバリ損失をさらに低減できる。
また、ｐ＋型コンタクト層６のパターンサイズが大きくなり、製造時の寸法ばらつきを抑制し、コンタクト幅を安定させることができ、ＦＷＤ領域１０２のアノード領域のｐ型不純物濃度を安定させることができ、リカバリ特性の改善を安定して図ることができる。
＜実施の形態６＞
次に、図２７～図３１を用いて、実施の形態６に係るＲＣ－ＩＧＢＴ６００について説明する。なお、ＲＣ－ＩＧＢＴ６００のチップ全体を示す平面図は図１と同じであり、図２７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図２７に示すＡ－Ａ線での矢示方向断面図を図２８に、Ｂ－Ｂ線での矢示方向断面図を図２９に、Ｃ－Ｃ線での矢示方向断面図を図３０に、Ｄ－Ｄ線での矢示方向断面図を図３１に示す。なお、図２７～図３１においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図２７～図３１を用いて、実施の形態６に係るＲＣ－ＩＧＢＴ６００について説明する。なお、ＲＣ－ＩＧＢＴ６００のチップ全体を示す平面図は図１と同じであり、図２７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図２７に示すＡ－Ａ線での矢示方向断面図を図２８に、Ｂ－Ｂ線での矢示方向断面図を図２９に、Ｃ－Ｃ線での矢示方向断面図を図３０に、Ｄ－Ｄ線での矢示方向断面図を図３１に示す。なお、図２７～図３１においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２７に示されるように、ＲＣ－ＩＧＢＴ６００においては、ＦＷＤ領域１０２が、トレンチ構造を有するメッシュ状の埋め込みゲート電極８１によって複数の矩形状のＦＷＤユニットセル領域１０７に区分されている。メッシュ状の埋め込みゲート電極８１は、ストライプ状の埋め込みゲート電極がＹ方向だけでなくＸ方向にも設けられて、いわゆるマトリクスを構成している。メッシュ状の埋め込みゲート電極８１の断面形状は、Ｘ方向およびＹ方向で埋め込みゲート電極８と同じであり、図２８および図３１に示されるように、埋め込みゲート電極８１の側面および底面にはゲート絶縁膜７１が設けられている。
ＦＷＤユニットセル領域１０７は、領域の中央部分に矩形のｐ＋型コンタクト層６が設けられ、その周囲にｐ型アノード層５が設けられている。ＦＷＤユニットセル領域１０７におけるｐ＋型コンタクト層６の面積比率は、ｐ型アノード層５の面積比率よりも低くなるように形成されている。
これにより、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の総面積をｐ型アノード層５の総面積より減らすことができ、リカバリ損失をさらに低減できる。
また、ｐ＋型コンタクト層６のパターンサイズが大きくなり、製造時の寸法ばらつきを抑制し、コンタクト幅を安定させることができ、ＦＷＤ領域１０２のアノード領域のｐ型不純物濃度を安定させることができ、リカバリ特性の改善を安定して図ることができる。
＜実施の形態７＞
次に、図３２～図３６を用いて、実施の形態７に係るＲＣ－ＩＧＢＴ７００について説明する。なお、ＲＣ－ＩＧＢＴ７００のチップ全体を示す平面図は図１と同じであり、図３２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図３２に示すＡ－Ａ線での矢示方向断面図を図３３に、Ｂ－Ｂ線での矢示方向断面図を図３４に、Ｃ－Ｃ線での矢示方向断面図を図３５に、Ｄ－Ｄ線での矢示方向断面図を図３６に示す。なお、図３２～図３６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図３２～図３６を用いて、実施の形態７に係るＲＣ－ＩＧＢＴ７００について説明する。なお、ＲＣ－ＩＧＢＴ７００のチップ全体を示す平面図は図１と同じであり、図３２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図３２に示すＡ－Ａ線での矢示方向断面図を図３３に、Ｂ－Ｂ線での矢示方向断面図を図３４に、Ｃ－Ｃ線での矢示方向断面図を図３５に、Ｄ－Ｄ線での矢示方向断面図を図３６に示す。なお、図３２～図３６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図３２に示されるように、ＲＣ－ＩＧＢＴ７００においては、ＦＷＤ領域１０２のＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６とｐ型アノード層５とが埋め込みゲート電極８の延在方向（Ｙ方向）において、交互に形成されている。
ここで、ＦＷＤユニットセル領域１０６におけるｐ＋型コンタクト層６の配置位置は、ＩＧＢＴユニットセル領域１０５のｎ＋型エミッタ層３に対し、埋め込みゲート電極８を介して平面視で対向する位置となっている。
これにより、ＦＷＤユニットセル領域１０６の近傍のＩＧＢＴユニットセル領域１０５のｎ＋型エミッタ層３が形成されたｐ型チャネルドープ層２に正孔電流が流入しにくい構造となり、ＩＧＢＴ動作時の安全動作領域の低下を抑制することができる。
また、ＦＷＤユニットセル領域１０６のｐ＋型コンタクト層６の面積比率がｐ型アノード層５の面積比率より低くなるように形成されている。
これにより、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の総面積をｐ型アノード層５の総面積より減らすことができ、リカバリ損失をさらに低減できる。
＜実施の形態８＞
次に、図３７～図４１を用いて、実施の形態８に係るＲＣ－ＩＧＢＴ８００について説明する。なお、ＲＣ－ＩＧＢＴ８００のチップ全体を示す平面図は図１と同じであり、図３７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図３７に示すＡ－Ａ線での矢示方向断面図を図３８に、Ｂ－Ｂ線での矢示方向断面図を図３９に、Ｃ－Ｃ線での矢示方向断面図を図４０に、Ｄ－Ｄ線での矢示方向断面図を図４１に示す。なお、図３７～図４１においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図３７～図４１を用いて、実施の形態８に係るＲＣ－ＩＧＢＴ８００について説明する。なお、ＲＣ－ＩＧＢＴ８００のチップ全体を示す平面図は図１と同じであり、図３７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図３７に示すＡ－Ａ線での矢示方向断面図を図３８に、Ｂ－Ｂ線での矢示方向断面図を図３９に、Ｃ－Ｃ線での矢示方向断面図を図４０に、Ｄ－Ｄ線での矢示方向断面図を図４１に示す。なお、図３７～図４１においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図３７に示されるように、ＲＣ－ＩＧＢＴ８００においては、ＦＷＤ領域１０２における埋め込みゲート電極８の配置間隔がＩＧＢＴ領域１０１における埋め込みゲート電極８の配置間隔より広く設定されている。
これは、ＩＧＢＴ動作におけるオフ状態でエミッタ－コレクタ間に電圧がかかっている状態において、ＩＧＢＴ領域１０１の埋め込みゲート電極８の直下より、ＦＷＤ領域１０２の埋め込みゲート電極８の直下の方が電界が強くなることを意図しているためである。
これによりアバランシェ降伏時にＩＧＢＴ領域１０１ではなく、ＦＷＤ領域１０２でアバランシェ降伏させることが可能となり、過電圧破壊を抑制することができる。
なお、ＦＷＤ領域１０２における埋め込みゲート電極８の配置間隔が広くなった分だけ、ＦＷＤユニットセル領域１０６の幅（Ｘ方向の長さ）も広くなっているが、ｐ＋型コンタクト層６の面積比率はｐ型アノード層５の面積比率より低くなるように形成されている。
これにより、ＦＷＤ領域１０２全体におけるｐ＋型コンタクト層６の総面積をｐ型アノード層５の総面積より減らすことができ、リカバリ損失をさらに低減できる。
＜実施の形態９＞
次に、図４２～図４６を用いて、実施の形態９に係るＲＣ－ＩＧＢＴ９００について説明する。なお、ＲＣ－ＩＧＢＴ９００のチップ全体を示す平面図は図１と同じであり、図４２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図４２に示すＡ－Ａ線での矢示方向断面図を図４３に、Ｂ－Ｂ線での矢示方向断面図を図４４に、Ｃ－Ｃ線での矢示方向断面図を図４５に、Ｄ－Ｄ線での矢示方向断面図を図４６に示す。なお、図４２～図４６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図４２～図４６を用いて、実施の形態９に係るＲＣ－ＩＧＢＴ９００について説明する。なお、ＲＣ－ＩＧＢＴ９００のチップ全体を示す平面図は図１と同じであり、図４２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図４２に示すＡ－Ａ線での矢示方向断面図を図４３に、Ｂ－Ｂ線での矢示方向断面図を図４４に、Ｃ－Ｃ線での矢示方向断面図を図４５に、Ｄ－Ｄ線での矢示方向断面図を図４６に示す。なお、図４２～図４６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図４２に示されるように、ＲＣ－ＩＧＢＴ９００においては、ＦＷＤ領域１０２の複数のＦＷＤユニットセル領域１０６のうち、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６の幅（Ｘ方向の長さ）が、他のＦＷＤユニットセル領域１０６のｐ＋型コンタクト層６の幅より広くなっている。この結果、局所的にアノード領域のｐ型不純物濃度が高くなった構成となっている。
このようにＲＣ－ＩＧＢＴ９００においては、ＩＧＢＴ領域１０１の近傍のアノード領域のｐ型不純物濃度が高く保たれるため、ＩＧＢＴ領域１０１の近傍のアノード領域が低抵抗となるため、正孔電流が増加しても電位が増加しにくくなり、ＲＢＳＯＡの低下を抑制することができる。
＜変形例＞
なお、図４２では、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６の幅を広くした構成を示したが、これに限定されるものではなく、複数のＦＷＤユニットセル領域１０６においてｐ＋型コンタクト層６の幅を広くしても良い。また、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６のｐ＋型コンタクト層６の幅を最も広くし、ＩＧＢＴ領域１０１から離れる方向（Ｘ方向）において、ｐ＋型コンタクト層６の幅を段階的に狭くするようにしてもよい。
なお、図４２では、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６の幅を広くした構成を示したが、これに限定されるものではなく、複数のＦＷＤユニットセル領域１０６においてｐ＋型コンタクト層６の幅を広くしても良い。また、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６のｐ＋型コンタクト層６の幅を最も広くし、ＩＧＢＴ領域１０１から離れる方向（Ｘ方向）において、ｐ＋型コンタクト層６の幅を段階的に狭くするようにしてもよい。
ｐ＋型コンタクト層６の幅を広げるとリカバリ損失の増大につながるが、ｐ＋型コンタクト層６の幅を広げるとＲＢＳＯＡの低下を抑制できるので、上述した変形例の方法により、リカバリ損失の増大とＲＢＳＯＡの低下を抑制とのトレードオフ関係を考慮した設計が可能となる。
＜実施の形態１０＞
次に、図４７～図５１を用いて、実施の形態１０に係るＲＣ－ＩＧＢＴ１０００について説明する。なお、ＲＣ－ＩＧＢＴ１０００のチップ全体を示す平面図は図１と同じであり、図４７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図４７に示すＡ－Ａ線での矢示方向断面図を図４８に、Ｂ－Ｂ線での矢示方向断面図を図４９に、Ｃ－Ｃ線での矢示方向断面図を図５０に、Ｄ－Ｄ線での矢示方向断面図を図５１に示す。なお、図４７～図５１においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図４７～図５１を用いて、実施の形態１０に係るＲＣ－ＩＧＢＴ１０００について説明する。なお、ＲＣ－ＩＧＢＴ１０００のチップ全体を示す平面図は図１と同じであり、図４７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図４７に示すＡ－Ａ線での矢示方向断面図を図４８に、Ｂ－Ｂ線での矢示方向断面図を図４９に、Ｃ－Ｃ線での矢示方向断面図を図５０に、Ｄ－Ｄ線での矢示方向断面図を図５１に示す。なお、図４７～図５１においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図４７に示されるように、ＲＣ－ＩＧＢＴ１０００においては、ＦＷＤ領域１０２の複数のＦＷＤユニットセル領域１０６のうち、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６の幅（Ｘ方向の長さ）が、他のＦＷＤユニットセル領域１０６のｐ＋型コンタクト層６の幅より狭くなっている。この結果、局所的にアノード領域のｐ型不純物濃度が低くなった構成となっている。
このようにＲＣ－ＩＧＢＴ１０００においては、ＩＧＢＴ領域１０１の近傍のアノード領域の平均不純物濃度を下げることで、リカバリ損失を効果的に下げることが可能である。
＜変形例＞
なお、図４７では、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６の幅を狭くした構成を示したが、これに限定されるものではなく、複数のＦＷＤユニットセル領域１０６においてｐ＋型コンタクト層６の幅を狭くしても良い。ＩＧＢＴ領域１０１との境界にあるダイオードがＩＧＢＴ領域１０１の寄生ダイオードの影響を受けるのは、平面的距離で、境界から基板厚み程度から基板厚みの１．５倍程度の距離であるので、この範囲のｐ＋型コンタクト層６の幅を、この範囲外のｐ＋型コンタクト層６の幅１０～３０％程度狭くすることで、寄生ダイオードからの影響を低減できる。
なお、図４７では、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６において、ｐ＋型コンタクト層６の幅を狭くした構成を示したが、これに限定されるものではなく、複数のＦＷＤユニットセル領域１０６においてｐ＋型コンタクト層６の幅を狭くしても良い。ＩＧＢＴ領域１０１との境界にあるダイオードがＩＧＢＴ領域１０１の寄生ダイオードの影響を受けるのは、平面的距離で、境界から基板厚み程度から基板厚みの１．５倍程度の距離であるので、この範囲のｐ＋型コンタクト層６の幅を、この範囲外のｐ＋型コンタクト層６の幅１０～３０％程度狭くすることで、寄生ダイオードからの影響を低減できる。
また、ＩＧＢＴ領域１０１に隣接するＦＷＤユニットセル領域１０６のｐ＋型コンタクト層６の幅を最も狭くし、ＩＧＢＴ領域１０１から離れる方向（Ｘ方向）において、ｐ＋型コンタクト層６の幅を段階的に広くするようにしてもよい。
＜実施の形態１１＞
次に、図５２～図５７を用いて、実施の形態１１に係るＲＣ－ＩＧＢＴ１１００について説明する。なお、ＲＣ－ＩＧＢＴ１１００のチップ全体を示す平面図は図１と同じであり、図５２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図５２に示すＡ－Ａ線での矢示方向断面図を図５３に、Ｂ－Ｂ線での矢示方向断面図を図５４に、Ｃ－Ｃ線での矢示方向断面図を図５５に、Ｄ－Ｄ線での矢示方向断面図を図５６に、Ｅ－Ｅ線での矢示方向断面図を図５７に示す。なお、図５２～図５７６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図５２～図５７を用いて、実施の形態１１に係るＲＣ－ＩＧＢＴ１１００について説明する。なお、ＲＣ－ＩＧＢＴ１１００のチップ全体を示す平面図は図１と同じであり、図５２は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図５２に示すＡ－Ａ線での矢示方向断面図を図５３に、Ｂ－Ｂ線での矢示方向断面図を図５４に、Ｃ－Ｃ線での矢示方向断面図を図５５に、Ｄ－Ｄ線での矢示方向断面図を図５６に、Ｅ－Ｅ線での矢示方向断面図を図５７に示す。なお、図５２～図５７６においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図５２に示されるように、ＲＣ－ＩＧＢＴ１１００においては、ＩＧＢＴ領域１０１の複数のＩＧＢＴユニットセル領域１０５のうち、ＦＷＤ領域１０２に隣接するＩＧＢＴユニットセル領域１０５が、ｎ＋型エミッタ層３、ｐ＋型コンタクト層４およびｐ型チャネルドープ層２で構成されている。
すなわち、ｎ＋型エミッタ層３を挟むようにｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４の外側にはｐ型チャネルドープ層２が露出した構成となっている。これにより、ＦＷＤ領域１０２の近傍のＩＧＢＴ領域１０１のｐ型不純物の平均濃度が下がり、ＦＷＤ動作時のオン状態時のＩＧＢＴ領域１０１の正孔拡散が減り、リカバリ損失を低減することが可能となる。
＜変形例＞
なお、図５２では、ＦＷＤ領域１０２に隣接するＩＧＢＴユニットセル領域１０５がｎ＋型エミッタ層３、ｐ＋型コンタクト層４およびｐ型チャネルドープ層２で構成された例を示したが、これに限定されるものではなく、複数のＩＧＢＴユニットセル領域１０５において同様の構成としても良い。
なお、図５２では、ＦＷＤ領域１０２に隣接するＩＧＢＴユニットセル領域１０５がｎ＋型エミッタ層３、ｐ＋型コンタクト層４およびｐ型チャネルドープ層２で構成された例を示したが、これに限定されるものではなく、複数のＩＧＢＴユニットセル領域１０５において同様の構成としても良い。
また、実効的なｐ型不純物濃度が徐々に変わるよう設定することで、ＦＷＤ領域１０２近傍のＩＧＢＴユニットセル領域１０５の平均不純物濃度を調整することが可能となる。
具体的には、図５２に示されるように、ｐ＋型コンタクト層４の配設間隔Ｗを増やすことでｐ型チャネルドープ層２を増やし、ｐ＋型コンタクト層４を減らすことで、ＩＧＢＴユニットセル領域１０５の平均不純物濃度を調整することができる。
＜実施の形態１２＞
次に、図５８～図６２を用いて、実施の形態１２に係るＲＣ－ＩＧＢＴ１２００について説明する。なお、ＲＣ－ＩＧＢＴ１２００のチップ全体を示す平面図は図１と同じであり、図５８は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図５８に示すＡ－Ａ線での矢示方向断面図を図５９に、Ｂ－Ｂ線での矢示方向断面図を図６０に、Ｃ－Ｃ線での矢示方向断面図を図６１に、Ｄ－Ｄ線での矢示方向断面図を図６２に示す。なお、図５８～図６２においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図５８～図６２を用いて、実施の形態１２に係るＲＣ－ＩＧＢＴ１２００について説明する。なお、ＲＣ－ＩＧＢＴ１２００のチップ全体を示す平面図は図１と同じであり、図５８は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図５８に示すＡ－Ａ線での矢示方向断面図を図５９に、Ｂ－Ｂ線での矢示方向断面図を図６０に、Ｃ－Ｃ線での矢示方向断面図を図６１に、Ｄ－Ｄ線での矢示方向断面図を図６２に示す。なお、図５８～図６２においては、図２～図６を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図５８に示されるように、ＲＣ－ＩＧＢＴ１２００においては、ＩＧＢＴ領域１０１の複数のＩＧＢＴユニットセル領域１０５のうち、ＦＷＤ領域１０２に隣接するＩＧＢＴユニットセル領域１０５におけるｐ＋型コンタクト層４の面積比率を、他のＩＧＢＴユニットセル領域１０５よりも増やした構成となっている。
すなわち、外周領域１０３のｐ型ウェル層１６に接するｐ＋型コンタクト層４の面積を増やしている。これにより、ＦＷＤ領域１０２近傍のＩＧＢＴ領域１０１のｐ型不純物の平均濃度が上がることなり、ＩＧＢＴ動作時のＲＢＳＯＡの低下を抑制する効果を高めることができる。
＜変形例＞
なお、図５８では、ＦＷＤ領域１０２に隣接するＩＧＢＴユニットセル領域１０５のうち、ｐ型ウェル層１６に接するｐ＋型コンタクト層４の面積を増やしているが、当該ＩＧＢＴユニットセル領域１０５の領域全体で、ｎ＋型エミッタ層３の面積を減らし、ｐ＋型コンタクト層４の面積を増やすことも可能である。
なお、図５８では、ＦＷＤ領域１０２に隣接するＩＧＢＴユニットセル領域１０５のうち、ｐ型ウェル層１６に接するｐ＋型コンタクト層４の面積を増やしているが、当該ＩＧＢＴユニットセル領域１０５の領域全体で、ｎ＋型エミッタ層３の面積を減らし、ｐ＋型コンタクト層４の面積を増やすことも可能である。
なお、以上説明した実施の形態１～１２では、ＲＣ－ＩＧＢＴについて適用する例を説明をしたが、ＭＯＳＦＥＴなどに適用することも可能である。
また、製造方法の一例としてＳｉ基板を用いた製造方法を説明したが、炭化珪素（ＳｉＣ）など異なる素材の半導体基板を用いることも可能である。
また、図２等では、トレンチ構造を有するストライプ状の埋め込みゲート電極８を有するストライプ状のセルを例示したが、本開示は、縦横に伸びるメッシュ型と言われるセルにも適用可能であり、プレーナーゲートを有するプレーナー型と呼ばれるセル構造にも適用可能である。
＜ＲＣ－ＩＧＢＴの他の構成例＞
以下、ＲＣ－ＩＧＢＴの他の構成例について示す。図６３は、ＲＣ－ＩＧＢＴである半導体装置２０００を示す平面図である。また、図６４は、ＲＣ－ＩＧＢＴである半導体装置２００１を示す平面図である。図６３に示す半導体装置２０００は、ＩＧＢＴ領域１１０とダイオード領域１２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図６４に示す半導体装置２００１は、ダイオード領域１２０が縦方向と横方向に複数設けられ、ダイオード領域１２０の周囲にＩＧＢＴ領域１１０が設けられたものであり、単に「アイランド型」と呼んでよい。
以下、ＲＣ－ＩＧＢＴの他の構成例について示す。図６３は、ＲＣ－ＩＧＢＴである半導体装置２０００を示す平面図である。また、図６４は、ＲＣ－ＩＧＢＴである半導体装置２００１を示す平面図である。図６３に示す半導体装置２０００は、ＩＧＢＴ領域１１０とダイオード領域１２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図６４に示す半導体装置２００１は、ダイオード領域１２０が縦方向と横方向に複数設けられ、ダイオード領域１２０の周囲にＩＧＢＴ領域１１０が設けられたものであり、単に「アイランド型」と呼んでよい。
＜ストライプ型の全体平面構造＞
図６３において、半導体装置２０００は、１つの半導体装置内にＩＧＢＴ領域１１０とダイオード領域１２０とを備えている。ＩＧＢＴ領域１１０およびダイオード領域１２０は、半導体装置２０００の一端側から他端側に延伸し、ＩＧＢＴ領域１１０およびダイオード領域１２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図６３では、ＩＧＢＴ領域１１０を３個、ダイオード領域１２０を２個で示し、全てのダイオード領域１２０がＩＧＢＴ領域１１０で挟まれた構成で示しているが、ＩＧＢＴ領域１１０とダイオード領域１２０の数はこれに限るものでなく、ＩＧＢＴ領域１１０の数は３個以上でも３個以下でもよく、ダイオード領域１２０の数も２個以上でも２個以下でもよい。また、図６３のＩＧＢＴ領域１１０とダイオード領域１２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１１０がダイオード領域１２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１１０とダイオード領域１２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図６３において、半導体装置２０００は、１つの半導体装置内にＩＧＢＴ領域１１０とダイオード領域１２０とを備えている。ＩＧＢＴ領域１１０およびダイオード領域１２０は、半導体装置２０００の一端側から他端側に延伸し、ＩＧＢＴ領域１１０およびダイオード領域１２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図６３では、ＩＧＢＴ領域１１０を３個、ダイオード領域１２０を２個で示し、全てのダイオード領域１２０がＩＧＢＴ領域１１０で挟まれた構成で示しているが、ＩＧＢＴ領域１１０とダイオード領域１２０の数はこれに限るものでなく、ＩＧＢＴ領域１１０の数は３個以上でも３個以下でもよく、ダイオード領域１２０の数も２個以上でも２個以下でもよい。また、図６３のＩＧＢＴ領域１１０とダイオード領域１２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１１０がダイオード領域１２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１１０とダイオード領域１２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図６３に示すように、紙面下側のＩＧＢＴ領域１１０に隣接してパッド領域１４０が設けられている。パッド領域１４０は半導体装置２０００を制御するための制御パッド１４１が設けられる領域である。ＩＧＢＴ領域１１０およびダイオード領域１２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域１４０を合わせた領域の周囲には半導体装置２０００の耐圧保持のために終端領域１３０が設けられている。終端領域１３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置２０００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲおよび濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤを設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置２０００の耐圧設計によって適宜選択してよい。また、パッド領域１４０のほぼ全域に渡ってｐ型終端ウェル層を設けてもよく、パッド領域１４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。制御パッド１４１は、例えば、電流センスパッド１４１ａ、ケルビンエミッタパッド１４１ｂ、ゲートパッド１４１ｃ、温度センスダイオードパッド１４１ｄ、１４１ｅであってよい。電流センスパッド１４１ａは、半導体装置２０００のセル領域に流れる電流を検知するための制御パッドで、半導体装置２０００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド１４１ｂおよびゲートパッド１４１ｃは、半導体装置２０００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド１４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド１４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド１４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド１４１ｄ、１４１ｅは、半導体装置２０００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置２０００の温度を測定する。
＜アイランド型の全体平面構造＞
図６４において、半導体装置２００１は、１つの半導体装置内にＩＧＢＴ領域１１０とダイオード領域１２０とを備えている。ダイオード領域１２０は、半導体装置内に平面視で縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域１２０は周囲をＩＧＢＴ領域１１０に取り囲まれている。つまり、ＩＧＢＴ領域１１０内に複数のダイオード領域１２０がアイランド状に設けられている。図６４では、ダイオード領域１２０は紙面左右方向に４列、紙面上下方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域１２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１１０内に１つまたは複数のダイオード領域１２０が点在して設けられ、それぞれのダイオード領域１２０が周囲をＩＧＢＴ領域１１０に囲まれた構成であればよい。
図６４において、半導体装置２００１は、１つの半導体装置内にＩＧＢＴ領域１１０とダイオード領域１２０とを備えている。ダイオード領域１２０は、半導体装置内に平面視で縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域１２０は周囲をＩＧＢＴ領域１１０に取り囲まれている。つまり、ＩＧＢＴ領域１１０内に複数のダイオード領域１２０がアイランド状に設けられている。図６４では、ダイオード領域１２０は紙面左右方向に４列、紙面上下方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域１２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１１０内に１つまたは複数のダイオード領域１２０が点在して設けられ、それぞれのダイオード領域１２０が周囲をＩＧＢＴ領域１１０に囲まれた構成であればよい。
図６４に示すように、ＩＧＢＴ領域１１０の紙面下側に隣接してパッド領域４０が設けられている。パッド領域１４０は半導体装置２００１を制御するための制御パッド１４１が設けられる領域である。ＩＧＢＴ領域１１０およびダイオード領域１２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域１４０を合わせた領域の周囲には半導体装置２００１の耐圧保持のために終端領域１３０が設けられている。終端領域１３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置２００１のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域およびパッド領域４０を合わせた領域を囲ったＦＬＲおよび濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤを設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置２００１の耐圧設計によって適宜選択してよい。また、パッド領域１４０のほぼ全域に渡ってｐ型終端ウェル層を設けてもよく、パッド領域１４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。
制御パッド１４１は、例えば、電流センスパッド１４１ａ、ケルビンエミッタパッド１４１ｂ、ゲートパッド１４１ｃ、温度センスダイオードパッド１４１ｄ、１４１ｅであってよい。電流センスパッド１４１ａは、半導体装置２００１のセル領域に流れる電流を検知するための制御パッドで、半導体装置２００１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド１４１ｂおよびゲートパッド１４１ｃは、半導体装置２００１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド１４１ｂはＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層に電気的に接続され、ゲートパッド１４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド１４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド１４１ｄ、１４１ｅは、半導体装置２００１に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置２００１の温度を測定する。
＜部分平面構成＞
図６５は、図６３に示した半導体装置２０００または図６４に示した半導体装置２００１におけるＩＧＢＴ領域１１０の破線で囲った領域１８２を拡大して示す部分平面図である。図６５に示すように、ＩＧＢＴ領域１１０には、アクティブトレンチゲート１１１とダミートレンチゲート１１２とがストライプ状に設けられている。半導体装置２０００では、アクティブトレンチゲート１１１およびダミートレンチゲート１１２は、ＩＧＢＴ領域１１０の長手方向に延伸しておりＩＧＢＴ領域１１０の長手方向がアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向となっている。一方、半導体装置２００１では、ＩＧＢＴ領域１１０に長手方向と短手方向の区別が特段にないが、紙面左右方向をアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向としてもよい。
図６５は、図６３に示した半導体装置２０００または図６４に示した半導体装置２００１におけるＩＧＢＴ領域１１０の破線で囲った領域１８２を拡大して示す部分平面図である。図６５に示すように、ＩＧＢＴ領域１１０には、アクティブトレンチゲート１１１とダミートレンチゲート１１２とがストライプ状に設けられている。半導体装置２０００では、アクティブトレンチゲート１１１およびダミートレンチゲート１１２は、ＩＧＢＴ領域１１０の長手方向に延伸しておりＩＧＢＴ領域１１０の長手方向がアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向となっている。一方、半導体装置２００１では、ＩＧＢＴ領域１１０に長手方向と短手方向の区別が特段にないが、紙面左右方向をアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向としてもよい。
アクティブトレンチゲート１１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１１ｂを介してゲートトレンチ電極１１１ａが設けられて構成されている。ダミートレンチゲート１１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１１２ｂを介してダミートレンチ電極１１２ａが設けられて構成されている。アクティブトレンチゲート１１１のゲートトレンチ電極１１１ａは、ゲートパッド１４１ｃ（図６３、図６４）に電気的に接続される。ダミートレンチゲート１１２のダミートレンチ電極１１２ａは、半導体装置２０００または半導体装置２００１の第１主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型ソース層１１３が、アクティブトレンチゲート１１１の幅方向の両側にゲートトレンチ絶縁膜１１１ｂに接して設けられる。ｎ＋型ソース層１１３は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。ｎ＋型ソース層１１３は、アクティブトレンチゲート１１１の延伸方向に沿って、ｐ＋型コンタクト層１１４と交互に設けられる。ｐ＋型コンタクト層１１４は、隣り合った２つのダミートレンチゲート１１２の間にも設けられる。ｐ＋型コンタクト層１１４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。
図６５に示すように半導体装置２０００または半導体装置２００１のＩＧＢＴ領域１１０では、アクティブトレンチゲート１１１が３本並んだ隣に、ダミートレンチゲート１１２が３本並び、ダミートレンチゲート１１２が３本並んだ隣に、アクティブトレンチゲート１１１が３本並んだ構成となっている。ＩＧＢＴ領域１１０は、このようにアクティブトレンチゲート１１１の組とダミートレンチゲート１１２の組が交互に並んだ構成をしている。図６５では、１つのアクティブトレンチゲート１１１の組に含まれるアクティブトレンチゲート１１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１１２の組に含まれるダミートレンチゲート１１２の数は１以上であってよく、ダミートレンチゲート１１２の数はゼロであってもよい。すなわち、ＩＧＢＴ領域１１０に設けられるトレンチの全てをアクティブトレンチゲート１１１としてもよい。
＜部分断面構成＞
図６６は図６５におけるＡ－Ａ線での矢示方向断面図である。図６６に示すように、半導体装置２０００または半導体装置２００１は、半導体基板からなるｎ－型ドリフト層９１を有している。ｎ－型ドリフト層９１は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。半導体基板は、図６６においては、ＩＧＢＴ領域１１０においては、ｎ＋型ソース層１１３およびｐ＋型コンタクト層１１４からｐ型コレクタ層１１６までの範囲である。
図６６は図６５におけるＡ－Ａ線での矢示方向断面図である。図６６に示すように、半導体装置２０００または半導体装置２００１は、半導体基板からなるｎ－型ドリフト層９１を有している。ｎ－型ドリフト層９１は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。半導体基板は、図６６においては、ＩＧＢＴ領域１１０においては、ｎ＋型ソース層１１３およびｐ＋型コンタクト層１１４からｐ型コレクタ層１１６までの範囲である。
図６６においてＩＧＢＴ領域１１０のｎ＋型ソース層１１３およびｐ＋型コンタクト層１１４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１１６の紙面下端を半導体基板の第２主面と呼ぶ。
半導体基板の第１主面は、半導体装置２０００または半導体装置２００１のおもて面側の主面であり、半導体基板の第２主面は、半導体装置２０００または半導体装置２００１の裏面側の主面である。半導体装置２０００または半導体装置２００１は、セル領域であるＩＧＢＴ領域１１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層９１を有している。
図６６に示すように、ＩＧＢＴ領域１１０では、ｎ－型ドリフト層９１の第１主面側に、ｎ－型ドリフト層９１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層９２が設けられている。ｎ型キャリア蓄積層９２は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１３／ｃｍ３～１．０×１０１７／ｃｍ３である。なお、半導体装置２０００および半導体装置２００１は、ｎ型キャリア蓄積層９２が設けられずに、ｎ型キャリア蓄積層９２の領域にもｎ－型ドリフト層９１が設けられた構成であってもよい。ｎ型キャリア蓄積層９２を設けることによって、ＩＧＢＴ領域１１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層９２とｎ－型ドリフト層９１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層９２は、ｎ－型ドリフト層９１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層９１である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層９２の第１主面側には、ｐ型ベース層１１５が設けられている。ｐ型ベース層１１５は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型ベース層１１５はアクティブトレンチゲート１１１のゲートトレンチ絶縁膜１１１ｂに接している。ｐ型ベース層１１５の第１主面側には、アクティブトレンチゲート１１１のゲートトレンチ絶縁膜１１１ｂに接してｎ＋型ソース層１１３が設けられ、残りの領域にｐ＋型コンタクト層１１４が設けられている。ｎ＋型ソース層１１３およびｐ＋型コンタクト層１１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１１４は、ｐ型ベース層１１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１１４とｐ型ベース層１１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１１４とｐ型ベース層１１５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体装置２０００または半導体装置２００１は、ｎ－型ドリフト層９１の第２主面側に、ｎ－型ドリフト層９１よりもｎ型不純物の濃度が高いｎ型バッファ層９３が設けられている。ｎ型バッファ層９３は、半導体装置２０００または半導体装置２００１がオフ状態のときにｐ型ベース層１１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層９３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層９３のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１８／ｃｍ３である。
なお、半導体装置２０００または半導体装置２００１は、ｎ型バッファ層９３が設けられずに、ｎ型バッファ層９３の領域にもｎ－型ドリフト層９１が設けられた構成であってもよい。ｎ型バッファ層９３とｎ－型ドリフト層９１とを合わせてドリフト層と呼んでもよい。
半導体装置２０００または半導体装置２００１は、ｎ型バッファ層９３の第２主面側に、ｐ型コレクタ層１１６が設けられている。すなわち、ｎ－型ドリフト層９１と第２主面との間に、ｐ型コレクタ層１１６が設けられている。ｐ型コレクタ層１１６は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型コレクタ層１１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１１６は、ＩＧＢＴ領域１１０だけでなく、図示されない終端領域１３０にも設けられており、ｐ型コレクタ層１１６のうち終端領域１３０に設けられた部分はｐ型終端コレクタ層１１６ａを構成している。また、ｐ型コレクタ層１１６はＩＧＢＴ領域１１０からダイオード領域１２０に一部がはみ出して設けられてもよい。
図６６に示すように、ＩＧＢＴ領域１１０では、半導体基板の第１主面からｐ型ベース層１１５を貫通し、ｎ－型ドリフト層９１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１１ｂを介してゲートトレンチ電極１１１ａが設けられることでアクティブトレンチゲート１１１が構成されている。ゲートトレンチ電極１１１ａは、ゲートトレンチ絶縁膜１１１ｂを介してｎ－型ドリフト層９１に対向している。また、トレンチ内にダミートレンチ絶縁膜１１２ｂを介してダミートレンチ電極１１２ａが設けられることでダミートレンチゲート１１２が構成されている。ダミートレンチ電極１１２ａは、ダミートレンチ絶縁膜１１２ｂを介してｎ－型ドリフト層９１に対向している。アクティブトレンチゲート１１１のゲートトレンチ絶縁膜１１１ｂは、ｐ型ベース層１１５およびｎ＋型ソース層１１３に接している。ゲートトレンチ電極１１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１１のゲートトレンチ絶縁膜１１１ｂに接するｐ型ベース層１１５にチャネルが形成される。
図６６に示すように、アクティブトレンチゲート１１１のゲートトレンチ電極１１１ａの上には層間絶縁膜９４が設けられている。半導体基板の第１主面の層間絶縁膜９４が設けられていない領域の上、および層間絶縁膜９４の上にはバリアメタル９５が形成されている。バリアメタル９５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図６６に示すように、バリアメタル９５は、ｎ＋型ソース層１１３、ｐ＋型コンタクト層１１４およびダミートレンチ電極１１２ａにオーミック接触し、ｎ＋型ソース層１１３、ｐ＋型コンタクト層１１４およびダミートレンチ電極１１２ａと電気的に接続されている。バリアメタル９５の上には、エミッタ電極９６が設けられる。エミッタ電極９６は、例えば、アルミニウムシリコン合金（Ａｌ-Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜９４間等の微細な領域であって、エミッタ電極９６では良好な埋め込みが得られない領域がある場合には、エミッタ電極９６よりも埋め込み性が良好なタングステン（Ｗ）を微細な領域に配置して、タングステンの上にエミッタ電極９６を設けてもよい。なお、バリアメタル９５を設けずに、ｎ＋型ソース層１１３、ｐ＋型コンタクト層１１４およびダミートレンチ電極１１２ａの上にエミッタ電極９６を設けてもよい。また、ｎ＋型ソース層１１３などのｎ型の半導体層の上のみにバリアメタル９５を設けてもよい。バリアメタル９５とエミッタ電極８６とを合わせてエミッタ電極と呼んでよい。なお、図６６では、ダミートレンチゲート１１２のダミートレンチ電極１１２ａの上には層間絶縁膜９４が設けられない図を示したが、層間絶縁膜９４をダミートレンチゲート１１２のダミートレンチ電極１１２ａの上に形成してもよい。層間絶縁膜９４をダミートレンチゲート１１２のダミートレンチ電極１１２ａの上に形成した場合には、別の断面においてエミッタ電極９６とダミートレンチ電極１１２ａとを電気的に接続すればよい。
ｐ型コレクタ層１１６の第２主面側には、コレクタ電極９７が設けられる。コレクタ電極９７は、エミッタ電極９６と同様、アルミ合金またはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極９７はエミッタ電極９６と異なる構成であってもよい。コレクタ電極９７は、ｐ型コレクタ層１１６にオーミック接触し、ｐ型コレクタ層１１６と電気的に接続されている。
図６７は図６５におけるＢ－Ｂ線での矢示方向断面図である。図６７に示すＩＧＢＴ領域１１０の断面構成は、ｐ＋型コンタクト層１１４の配列方向に沿った断面構成であるので、ｐ型ベース層１１５の第１主面側には、全てｐ＋型コンタクト層１１４が設けられており、ｎ＋型ソース層１１３が見られない点で図６６とは異なる。つまり、図６５に示したように、ｎ＋型ソース層１１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１１５とｐ＋型コンタクト層１１４とを合わせて呼ぶ場合のｐ型ベース層のことである。
＜ダイオード領域の構造＞
＜部分平面構成＞
図６８は、図６３に示した半導体装置２０００または図５４に示した半導体装置２００１におけるダイオード領域１２０の破線で囲った領域１８３を拡大して示す部分平面図である。図６８に示すように、ダイオード領域１２０には、ダイオードトレンチゲート１２１が、半導体装置２０００または半導体装置２００１の第１主面に沿ってセル領域であるダイオード領域１２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート１２１は、ダイオード領域１２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜１２１ｂを介してダイオードトレンチ電極１２１ａが設けられることで構成される。ダイオードトレンチ電極１２１ａはダイオードトレンチ絶縁膜１２１ｂを介してｎ－型ドリフト層９１に対向している。隣接する２つのダイオードトレンチゲート１２１の間には、ｐ＋型コンタクト層１２４およびｐ型アノード層１２５が設けられている。
＜部分平面構成＞
図６８は、図６３に示した半導体装置２０００または図５４に示した半導体装置２００１におけるダイオード領域１２０の破線で囲った領域１８３を拡大して示す部分平面図である。図６８に示すように、ダイオード領域１２０には、ダイオードトレンチゲート１２１が、半導体装置２０００または半導体装置２００１の第１主面に沿ってセル領域であるダイオード領域１２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート１２１は、ダイオード領域１２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜１２１ｂを介してダイオードトレンチ電極１２１ａが設けられることで構成される。ダイオードトレンチ電極１２１ａはダイオードトレンチ絶縁膜１２１ｂを介してｎ－型ドリフト層９１に対向している。隣接する２つのダイオードトレンチゲート１２１の間には、ｐ＋型コンタクト層１２４およびｐ型アノード層１２５が設けられている。
ｐ＋型コンタクト層１２４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型アノード層１２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ＋型コンタクト層１２４とｐ型アノード層１２５とはダイオードトレンチゲート１２１の長手方向に交互に設けられている。
＜部分断面構成＞
図６９は図６８におけるＣ－Ｃ線での矢示方向断面図である。図６９に示すように半導体装置２０００または半導体装置２００１は、ダイオード領域１２０においてもＩＧＢＴ領域１１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域１２０のｎ－型ドリフト層１とＩＧＢＴ領域１１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図６９において半導体基板は、ｐ＋型コンタクト層１２４からｎ＋型カソード層１２６までの範囲である。図６９においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層１２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域１２０の第１主面とＩＧＢＴ領域１１０の第１主面は同一面であり、ダイオード領域１２０の第２主面とＩＧＢＴ領域１１０の第２主面は同一面である。
図６９は図６８におけるＣ－Ｃ線での矢示方向断面図である。図６９に示すように半導体装置２０００または半導体装置２００１は、ダイオード領域１２０においてもＩＧＢＴ領域１１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域１２０のｎ－型ドリフト層１とＩＧＢＴ領域１１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図６９において半導体基板は、ｐ＋型コンタクト層１２４からｎ＋型カソード層１２６までの範囲である。図６９においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層１２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域１２０の第１主面とＩＧＢＴ領域１１０の第１主面は同一面であり、ダイオード領域１２０の第２主面とＩＧＢＴ領域１１０の第２主面は同一面である。
図６９に示すように、ダイオード領域１２０においてもＩＧＢＴ領域１１０と同様に、ｎ－型ドリフト層９１の第１主面側にｎ型キャリア蓄積層９２が設けられ、ｎ－型ドリフト層９１の第２主面側にｎ型バッファ層９３が設けられている。ダイオード領域１２０に設けられるｎ型キャリア蓄積層９２およびｎ型バッファ層９３は、ＩＧＢＴ領域１１０に設けられるｎ型キャリア蓄積層９２およびｎ型バッファ層９３と同一の構成である。なお、ＩＧＢＴ領域１１０およびダイオード領域１２０にｎ型キャリア蓄積層９２は必ずしも設ける必要はなく、ＩＧＢＴ領域１１０にｎ型キャリア蓄積層９２を設ける場合であっても、ダイオード領域１２０にはｎ型キャリア蓄積層９２を設けない構成としてもよい。また、ＩＧＢＴ領域１１０と同じく、ｎ－型ドリフト層９１、ｎ型キャリア蓄積層９２およびｎ型バッファ層９３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層９２の第１主面側には、ｐ型アノード層１２５が設けられている。ｐ型アノード層１２５は、ｎ－型ドリフト層９１と第１主面との間に設けられている。ｐ型アノード層１２５は、ＩＧＢＴ領域１１０のｐ型ベース層１１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層１２５とｐ型ベース層１１５とを同時に形成してもよい。また、ｐ型アノード層１２５のｐ型不純物の濃度を、ＩＧＢＴ領域１１０のｐ型ベース層１１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域１２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
ｐ型アノード層１２５の第１主面側には、ｐ＋型コンタクト層１２４が設けられている。ｐ＋型コンタクト層１２４のｐ型不純物の濃度は、ＩＧＢＴ領域１１０のｐ＋型コンタクト層１１４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ＋型コンタクト層１２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１２４は、ｐ型アノード層１２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１２４とｐ型アノード層１２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１２４とｐ型アノード層１２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域１２０には、ｎ型バッファ層９３の第２主面側に、ｎ＋型カソード層１２６が設けられている。ｎ＋型カソード層１２６は、ｎ－型ドリフト層９１と第２主面との間に設けられている。ｎ＋型カソード層１２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。図６９で示したように、ｎ＋型カソード層１２６は、ダイオード領域１２０の一部または全部に設けられる。ｎ＋型カソード層１２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層１２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層１２６を形成した領域の一部をｐ型半導体としてｐ型カソード層を設けてもよい。このように、ｎ＋型カソード層とｐ＋型カソード層とを半導体基板の第２主面に沿って交互に配置したダイオードは、ＲＦＣ（Relaxed Field of Cathode）ダイオードと呼称される。
図６９に示すように、半導体装置２０００または半導体装置２００１のダイオード領域１２０には、半導体基板の第１主面からｐ型アノード層１２５を貫通し、ｎ－型ドリフト層９１に達するトレンチが形成されている。ダイオード領域１２０のトレンチ内にダイオードトレンチ絶縁膜１２１ｂを介してダイオードトレンチ電極１２１ａが設けられることでダイオードトレンチゲート１２１が構成されている。ダイオードトレンチ電極１２１ａはダイオードトレンチ絶縁膜１２１ｂを介してｎ－型ドリフト層９１に対向している。
図６９に示すように、ダイオードトレンチ電極１２１ａ、およびｐ＋型コンタクト層１２４の上にはバリアメタル９５が設けられている。バリアメタル９５は、ダイオードトレンチ電極１２１ａおよびｐ＋型コンタクト層１２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層１２４に電気的に接続されている。バリアメタル９５は、ＩＧＢＴ領域１１０のバリアメタル９５と同一の構成であってよい。バリアメタル９５の上には、エミッタ電極９６が設けられる。ダイオード領域１２０に設けられるエミッタ電極９６は、ＩＧＢＴ領域１１０に設けられたエミッタ電極９６と連続して形成されている。なお、ＩＧＢＴ領域１１０の場合と同様に、バリアメタル９５を設けずに、ダイオードトレンチ電極１２１ａおよびｐ＋型コンタクト層１２４とエミッタ電極９６とをオーミック接触させてもよい。なお、図６９では、ダイオードトレンチゲート１２１のダイオードトレンチ電極１２１ａの上には層間絶縁膜９４が設けられない図を示したが、層間絶縁膜９４をダイオードトレンチゲート１２１のダイオードトレンチ電極１２１ａの上に形成してもよい。層間絶縁膜９４をダイオードトレンチゲート１２１のダイオードトレンチ電極１２１ａの上に形成した場合には、別の断面においてエミッタ電極９６とダイオードトレンチ電極１２１ａとを電気的に接続すればよい。
ｎ＋型カソード層１２６の第２主面側には、コレクタ電極９７が設けられる。エミッタ電極９６と同様、ダイオード領域１２０のコレクタ電極９７は、ＩＧＢＴ領域１１０に設けられたコレクタ電極９７と連続して形成されている。コレクタ電極９７は、ｎ＋型カソード層１２６にオーミック接触し、ｎ＋型カソード層１２６に電気的に接続されている。
図７０は図６８におけるＤ－Ｄ線での矢示方向断面図である。図７０に示すダイオード領域１２０の断面構成は、ｐ型アノード層１２５の配列方向に沿った断面構成であるので、ｐ型アノード層１２５とバリアメタル９５との間に、ｐ＋型コンタクト層１２４が設けられておらず、ｐ型アノード層１２５が半導体基板の第１主面を構成している点で図６９とは異なる。つまり、図６８で示したように、ｐ＋型コンタクト層１２４は、ｐ型アノード層１２５の第１主面側に選択的に設けられている。
図７１は図６３に示した半導体装置２０００または図６４に示した半導体装置２００１におけるＧ－Ｇ線での矢示方向断面図であり、ＩＧＢＴ領域１１０とダイオード領域１２０の境界部分の構成を示している。
図７１に示すように、ＩＧＢＴ領域１１０の第２主面側に設けられたｐ型コレクタ層１１６が、ＩＧＢＴ領域１１０とダイオード領域１２０との境界から距離Ｕ１だけダイオード領域１２０にはみ出して設けられている。このように、ｐ型コレクタ層１１６をダイオード領域１２０にはみ出して設けることにより、ダイオード領域１２０のｎ＋型カソード層１２６とアクティブトレンチゲート１１１との距離を大きくすることができ、還流ダイオード動作時にアクティブトレンチゲート１１１にゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１１０のアクティブトレンチゲート１１１に隣接して形成されるチャネルからｎ＋型カソード層１２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置２０００または半導体装置２００１の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
＜終端領域の構造＞
図７２は、図６３に示した半導体装置２０００または図６４に示した半導体装置２００１におけるＥ－Ｅ線での矢示方向断面図であり、ＩＧＢＴ領域１１０と終端領域１３０の境界部分の構成を示している。
図７２は、図６３に示した半導体装置２０００または図６４に示した半導体装置２００１におけるＥ－Ｅ線での矢示方向断面図であり、ＩＧＢＴ領域１１０と終端領域１３０の境界部分の構成を示している。
図７２に示すように、半導体装置２０００または半導体装置２００１の終端領域１３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層９１を有している。終端領域１３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１１０およびダイオード領域１２０の第１主面および第２主面と同一面である。また、終端領域１３０のｎ－型ドリフト層９１は、それぞれＩＧＢＴ領域１１０およびダイオード領域１２０のｎ－型ドリフト層９１と同一構成であり連続して一体的に形成されている。
ｎ－型ドリフト層９１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層９１との間にｐ型終端ウェル層１３１が設けられている。ｐ型終端ウェル層１３１は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１４／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型終端ウェル層１３１は、ＩＧＢＴ領域１１０およびダイオード領域１２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層１３１は複数のリング状に設けられており、ｐ型終端ウェル層１３１が設けられる数は、半導体装置２０００または半導体装置２００１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層１３１のさらに外縁側にはｎ＋型チャネルストッパ層１３２が設けられており、ｎ＋型チャネルストッパ層１３２はｐ型終端ウェル層１３１を取り囲んでいる。
ｎ－型ドリフト層９１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１１６ａが設けられている。ｐ型終端コレクタ層１１６ａは、セル領域に設けられるｐ型コレクタ層１１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１１６ａを含めてｐ型コレクタ層１１６と呼んでもよい。
半導体基板の第２主面上にはコレクタ電極９７が設けられている。コレクタ電極９７は、ＩＧＢＴ領域１１０およびダイオード領域１２０を含むセル領域から終端領域１３０まで連続して一体的に形成されている。一方、終端領域１３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極９６と、エミッタ電極９６とは分離された終端電極９６ａとが設けられる。
エミッタ電極９６と終端電極９６ａとは、半絶縁性膜１３３を介して電気的に接続されている。半絶縁性膜１３３は、例えば、ｓｉｎＳｉＮ（semi-insulating Silicon Nitride：半絶縁性シリコン窒化膜）であってよい。終端電極９６ａとｐ型終端ウェル層１３１およびｎ＋型チャネルストッパ層１３２とは、終端領域１３０の第１主面上に設けられた層間絶縁膜９４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域１３０には、エミッタ電極９６、終端電極９６ａおよび半絶縁性膜１３３を覆って終端保護膜１３４が設けられている。終端保護膜１３４は、例えば、ポリイミドで形成してよい。
図７３は図６３に示した半導体装置２０００または図６４に示した半導体装置２００１におけるＦ－Ｆ線での矢示方向断面図であり、ＩＧＢＴ領域１１０と終端領域１３０の境界部分の構成を示している。
図７２に示すように、ｐ型終端コレクタ層１１６ａは、ダイオード領域１２０側の端部が距離Ｕ２だけダイオード領域１２０にはみ出して設けられている。このように、ｐ型終端コレクタ層１１６ａをダイオード領域１２０にはみ出して設けることにより、ダイオード領域１２０のｎ＋型カソード層１２６とｐ型終端ウェル層１３１との距離を大きくすることができ、ｐ型終端ウェル層１３１がダイオードのアノードとして動作するのを抑制することができる。距離Ｕ２は、例えば１００μｍであってよい。
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ｎ－型ドリフト層、２ ｐ型チャネルドープ層、３ ｎ＋型ソース層、４，６ ｐ＋型コンタクト層、５ ｐ型アノード層、８ 埋め込みゲート電極、１０ ｎ型バッファ層、１１ ｐ型コレクタ層、１３ エミッタ電極、１４ コレクタ電極、１５ コンタクトホール、１６ ｐ型ウェル層、１０１ ＩＧＢＴ領域、１０２ ＦＷＤ領域、１０３ 外周領域、１０５ ＩＧＢＴユニットセル領域、１０６ ＦＷＤユニットセル領域。
Claims (16)
- トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成されたダイオード領域と、
前記トランジスタ領域および前記ダイオード領域を含むセル領域を囲む外周領域と、を有し、
前記トランジスタ領域は、
ストライプ状の複数のゲート電極によって、複数のトランジスタユニットセル領域に区分され、
前記ダイオード領域は、
前記複数のゲート電極によって、複数のダイオードユニットセル領域に区分され、
前記複数のトランジスタユニットセル領域は、
前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層の上層部に選択的に設けられた第２導電型の第４半導体層と、
前記第４半導体層と側面どうしが接するように選択的に設けられた第１導電型の第５半導体層と、
前記第１半導体層に電気的に接続された第１電極と、
コンタクトホールを介して、前記第４半導体層および前記第５半導体層に電気的に接続された第２電極と、を有し、
前記複数のダイオードユニットセル領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第６半導体層と、
前記第６半導体層上に設けられた前記第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第７半導体層と、
前記第７半導体層の上層部に選択的に設けられた第１導電型の第８半導体層と、
前記第６半導体層に電気的に接続された前記第１電極と、
前記コンタクトホールを介して、前記第７半導体層および前記第８半導体層に電気的に接続された前記第２電極と、を有し、
前記トランジスタ領域の前記第５半導体層は、前記外周領域に設けられ前記セル領域との境界を規定する第１導電型の不純物層と接するか、または前記不純物層内に侵入するように設けられ、前記コンタクトホールは、前記外周領域の前記不純物層の上部まで延在するように設けられる、半導体装置。 - トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成されたダイオード領域と、
前記トランジスタ領域および前記ダイオード領域を含むセル領域を囲む外周領域と、を有し、
前記トランジスタ領域は、
ストライプ状の複数のゲート電極によって、複数のトランジスタユニットセル領域に区分され、
前記ダイオード領域は、
メッシュ状のゲート電極によって、矩形状の複数のダイオードユニットセル領域に区分され、
前記複数のトランジスタユニットセル領域は、
前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層の上層部に選択的に設けられた第２導電型の第４半導体層と、
前記第４半導体層と側面どうしが接するように選択的に設けられた第１導電型の第５半導体層と、
前記第１半導体層に電気的に接続された第１電極と、
コンタクトホールを介して、前記第４半導体層および前記第５半導体層に電気的に接続された第２電極と、を有し、
前記複数のダイオードユニットセル領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第６半導体層と、
前記第６半導体層上に設けられた前記第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第７半導体層と、
前記第７半導体層の上層部に選択的に設けられた第１導電型の第８半導体層と、
前記第６半導体層に電気的に接続された前記第１電極と、
前記コンタクトホールを介して、前記第７半導体層および前記第８半導体層に電気的に接続された前記第２電極と、を有し、
前記トランジスタ領域の前記第５半導体層は、前記外周領域に設けられ前記セル領域との境界を規定する第１導電型の不純物層と接するか、または前記不純物層内に侵入するように設けられ、前記コンタクトホールは、前記外周領域の前記不純物層の上部まで延在するように設けられる、半導体装置。 - 前記ダイオード領域の前記第８半導体層は、
前記外周領域の前記不純物層に接しないように設けられ、前記コンタクトホールは、前記外周領域の前記不純物層の上部まで延在するように設けられる、請求項１または請求項２記載の半導体装置。 - 前記ダイオード領域の前記第８半導体層は、
前記外周領域の前記不純物層と接するように設けられ、前記コンタクトホールは、前記外周領域の前記不純物層の上部まで延在するように設けられる、請求項１記載の半導体装置。 - 前記ダイオード領域の前記第８半導体層は、
平面視形状が、前記複数のゲート電極の延在方向に延在する連続した一本のライン状となるように設けられる、請求項１記載の半導体装置。 - 前記ダイオード領域の前記第８半導体層は、
平面視形状が、前記複数のゲート電極の延在方向に延在する細長い矩形状を有して複数設けられ、その長手方向に一列となるように間隔を開けて配置され、
前記間隔は、前記長手方向の長さより短くなるように設定される、請求項１記載の半導体装置。 - 前記複数のダイオードユニットセル領域は、
前記第８半導体層を有さない第１ダイオードユニットセル領域と、
前記第８半導体層を有する第２ダイオードユニットセル領域と、を含み、
前記第１ダイオードユニットセル領域と前記第２ダイオードユニットセル領域とが、前記複数のゲート電極の配列方向において交互に配置され、
前記第２ダイオードユニットセル領域は、
前記第７半導体層と前記第８半導体層とが、前記複数のゲート電極の延在方向において交互に配置される、請求項１記載の半導体装置。 - 前記第１ダイオードユニットセル領域の両側の前記第２ダイオードユニットセル領域は、前記第８半導体層の配置位置が前記複数のゲート電極の延在方向で互いに異なる、請求項７記載の半導体装置。
- 前記複数のダイオードユニットセル領域は、
それぞれのダイオードユニットセル領域において、前記第７半導体層と前記第８半導体層とが、前記複数のゲート電極の延在方向において交互に配置される、請求項１記載の半導体装置。 - 前記第８半導体層は、
前記複数のダイオードユニットセル領域のそれぞれのダイオードユニットセル領域における前記第７半導体層および前記第８半導体層の平面視での合計面積に対する平面視での面積の比率が、前記第７半導体層の平面視での面積の比率より小さい、請求項１または請求項２記載の半導体装置。 - 前記複数のダイオードユニットセル領域のそれぞれのダイオードユニットセル領域における前記第７半導体層および前記第８半導体層の平面視での合計面積に対する前記第８半導体層の平面視での面積の比率は、
前記複数のトランジスタユニットセル領域のそれぞれのトランジスタユニットセル領域における前記第４半導体層および前記第５半導体層の平面視での合計面積に対する前記第５半導体層の平面視での面積の比率より小さい、請求項１０記載の半導体装置。 - 前記ダイオード領域の前記複数のゲート電極の配設間隔は、
前記トランジスタ領域の前記複数のゲート電極の配設間隔よりも広い、請求項１記載の半導体装置。 - 前記複数のダイオードユニットセル領域のうち、前記トランジスタ領域と隣接するダイオードユニットセル領域における前記第７半導体層および前記第８半導体層の平面視での合計面積に対する前記第８半導体層の平面視での面積の比率は、
前記トランジスタ領域と隣接していないダイオードユニットセル領域における前記第７半導体層および前記第８半導体層の平面視での合計面積に対する前記第８半導体層の平面視での面積の比率よりも大きい、請求項１記載の半導体装置。 - 前記複数のダイオードユニットセル領域のうち、前記トランジスタ領域と隣接するダイオードユニットセル領域における前記第７半導体層および前記第８半導体層の平面視での合計面積に対する前記第８半導体層の平面視での面積の比率は、
前記トランジスタ領域と隣接していないダイオードユニットセル領域における前記第７半導体層および前記第８半導体層の平面視での合計面積に対する前記第８半導体層の平面視での面積の比率よりも小さい、請求項１記載の半導体装置。 - 前記複数のトランジスタユニットセル領域のうち、前記ダイオード領域と隣接するトランジスタユニットセル領域における前記第４半導体層および前記第５半導体層の平面視での合計面積に対する前記第５半導体層の平面視での面積の比率は、
前記ダイオード領域と隣接していないトランジスタユニットセル領域における前記第４半導体層および前記第５半導体層の平面視での合計面積に対する前記第５半導体層の平面視での面積の比率よりも小さい、請求項１記載の半導体装置。 - 前記複数のトランジスタユニットセル領域のうち、前記ダイオード領域と隣接するトランジスタユニットセル領域における前記第４半導体層および前記第５半導体層の平面視での合計面積に対する前記第５半導体層の平面視での面積の比率は、
前記ダイオード領域と隣接していないトランジスタユニットセル領域における前記第４半導体層および前記第５半導体層の平面視での合計面積に対する前記第５半導体層の平面視での面積の比率より大きい、請求項１記載の半導体装置。
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