JP6165271B2 - 電力用半導体装置 - Google Patents
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Description
(IGBT900Bについて)
図1を参照して、IGBT900B(電力用半導体装置)は、アクティブエリアAR1と、アクティブエリアAR1の外周に設けられたインタフェースエリアAR2と、インタフェースエリアAR2の外周に設けられたエッジターミネーションエリアAR3とを含むものである。アクティブエリアAR1は、電力用半導体装置の基本的な機能を担う部分であり、本実施の形態においてはIGBTの基本的な機能を担う部分である。エッジターミネーションエリアAR3は、電力用半導体装置の静的状態における耐圧特性の向上、安定化および信頼性向上と、動的状態における破壊耐量の確保のための部分である。インタフェースエリアAR2は、アクティブエリアAR1およびエッジターミネーションエリアAR3とを互いに接合する部分であり、動的状態における破壊耐量の確保のために特に重要な部分である。
図4を参照して、比較例のIGBT900Aには、上記IGBT900Bと異なり、アクティブエリアAR1以外にもpコレクタ層3が設けられている。具体的には、基板SBの下面S2全体にpコレクタ層3が設けられている。これら以外の構成は、上述したIGBT900Bとほぼ同様である。
IGBT900Aと異なり、図2に示すIGBT900Bによれば、pコレクタ層3がエッジターミネーションエリアAR3およびインタフェースエリアAR2に設けられていない。これにより、IGBT900Bの遮断動作において、矢印WSでの温度上昇が抑制される。またアクティブエリアAR1の構成についてはIGBT900Aと同様であるため、オン電圧が上昇するような悪影響はない。以上から、IGBT900Bは、低いオン電圧と高い遮断能力との両方を有する。
図5を参照して、IGBT900Cにおいては、pウエル領域9aへの電極13cのコンタクト(図4参照)が設けられていない。pウエル領域9aは、上面S1においてエミッタ電極13aとpウエル領域9aの端部(図中、矢印WS)との間をp型の領域でつなぐ電気的経路を構成している。この電気的経路は、アクティブエリアAR1およびエッジターミネーションエリアAR3の間でインタフェースエリアAR2を横断しており、幅LEEBRを有する抵抗領域を有する。この抵抗領域はその全体が層間絶縁膜12bに覆われている。詳しくは後述するが、幅LEEBRは、IGBTの遮断動作時に抵抗領域の両端にて温度上昇を分担することで両端の一方での局所的な温度上昇を抑制するように定められている。IGBT900A(図4)では矢印WSの箇所にて局所的な温度上昇が発生するところを、IGBT900Cにおいては上記抵抗領域が設けられることで、抵抗領域の両端にて温度上昇が分担される。このような効果をバラスト抵抗と称し、また上記抵抗領域のことをバラスト抵抗領域とも称する。
図6を参照して、IGBT900Dは、上述したIGBT900Bおよび900Cの各々の特徴を有している。具体的には、IGBT900Bと同様に、pコレクタ層3がアクティブエリアAR1にのみ設けられている。またIGBT900Cと同様に、幅LEEBRを有するバラスト抵抗領域が設けられている。これら以外の構成は、上述したIGBT900Bまたは900Cとほぼ同様である。IGBT900Dによれば、上述したIGBT900Bおよび900Cの各々の作用によって、低いオン電圧と高い遮断能力との両方が得られる。
図7は、4500VクラスIGBTのターンオフ動作のシミュレーションに用いた回路図である。図8は、図7の回路を用いて得られたターンオフ波形、すなわち時間tとコレクタ・エミッタ電圧VCEとの関係を示す。図9は、比較例としてのIGBT900A(破線)と、LEEBR=200μmの実施例としてのIGBT900C(実線)の各々について、コレクタ電流密度JCが急激に低下する直前(図8の矢印に示す時点)での、線D−D´(図4および図5)に沿う座標Xにおける温度分布を示す。図10は、デバイス内部のピーク温度TmaxとLEEBRとの関係を示す。
図11は、比較例としてのIGBT900A(破線)と、実施例としてのIGBT900D(実線)との各々のターンオフ波形の例を示す。図12Aは、比較例のオン状態時(図11のtON)における電流ポテンシャルおよびホール濃度を図4の視野で示す。図12Bは、比較例のターンオフ中のコレクタ・エミッタ電圧VCEのピーク時(図11の破線のtpeak)における電流ポテンシャルおよびホール濃度を図4の視野で示す。図13Aは、実施例のオン状態時(図11のtON)における電流ポテンシャルおよびホール濃度を図6の視野で示す。図13Bは、実施例のターンオフ中のコレクタ・エミッタ電圧VCEのピーク時(図11の実線のtpeak)における電流ポテンシャルおよびホール濃度を図4の視野で示す。図14Aおよび図14Bのそれぞれは、比較例および実施例のt=tON(図11)におけるデバイス内部のキャリア濃度を示す。図15Aおよび図15Bのそれぞれは、比較例および実施例のt=tpeak(図11)におけるデバイス内部のキャリア濃度を示す。図16Aおよび図16Bのそれぞれは、比較例および実施例のt=ttail(図11)におけるデバイス内部のキャリア濃度を示す。図17Aおよび図17Bのそれぞれは、比較例および実施例のt=tON(図11)におけるデバイス内部の電界強度を示す。図18Aおよび図18Bのそれぞれは、比較例および実施例のt=tpeak(図11)におけるデバイス内部の電界強度を示す。図19Aおよび図19Bのそれぞれは、比較例および実施例のt=ttail(図11)におけるデバイス内部の電界強度を示す。
図25を参照して、IGBT900D(図6)の変形例のIGBT900Eにおいては、nバッファ層2がアクティブエリアAR1にのみ設けられており、インタフェースエリアAR2およびエッジターミネーションエリアAR3には設けられていない。nバッファ層2のパターンはpコレクタ層3のパターンと同じであってもよい。なおこのような構造がIGBT900Dに代わりIGBT900Bと組み合わされてもよい。
図27を参照して、本実施の形態のIGBT900Gが有する構造(構造Gと称する)について説明する。
本実施の形態においては、実施の形態1で説明したバラスト抵抗領域(図5:IGBT900Cにおけるpウエル領域9aの幅LEEBRを有する部分)と同様の構成を有するダイオードについて説明する。なおIGBT900Cと同様の構成については、一部、説明を繰り返さない。
2% ≦ γ ≦ 40%
WGR > Wp0
本実施の形態においては、実施の形態2で説明したIGBT900G(図28)が有する単位構造USと同様の構成を有するダイオードについて説明する。なおこのIGBT900G、または前述したダイオード800A(図37)と同様の構成については、一部、説明を繰り返さない。
Claims (18)
- アクティブエリアと、前記アクティブエリアの外周に設けられたインタフェースエリアと、前記インタフェースエリアの外周に設けられたエッジターミネーションエリアと、を含む電力用半導体装置であって、
第1の面と前記第1の面と反対の第2の面とを有する半導体基板を備え、前記第1および第2の面の各々は前記アクティブエリアと前記インタフェースエリアと前記エッジターミネーションエリアとに跨っており、前記半導体基板は、前記アクティブエリアと前記インタフェースエリアと前記エッジターミネーションエリアとに跨って設けられ第1の導電型を有するドリフト領域と、前記アクティブエリアにのみ設けられ前記第2の面を部分的に成し前記第1の導電型と異なる第2の導電型を有するコレクタ領域と、前記アクティブエリアにおいて前記ドリフト領域と前記コレクタ領域との間に位置する部分を有し、かつ前記第1の導電型を有し、かつ前記ドリフト領域の不純物濃度に比して高い不純物濃度を有するバッファ層と、前記ドリフト領域と前記第1の面との間に設けられ前記第2の導電型を有するウエル領域とを含み、さらに
前記アクティブエリアに設けられ前記半導体基板の前記第1の面に接するエミッタ電極と、
前記半導体基板の前記第2の面に設けられ前記コレクタ領域に接するコレクタ電極とを備え、
前記アクティブエリアは断面視において、MIS構造セルが配置されたMIS構造部分と、MIS構造セルが配置されておらず、かつ前記MIS構造部分に挟まれており、かつ前記ウエル領域が前記エミッタ電極から隔てられて配置されている非MIS構造部分とを有し、前記非MIS構造部分において前記半導体基板の前記第2の面で前記バッファ層と前記コレクタ電極とが接している、電力用半導体装置。 - 前記断面視において、前記MIS構造部分に、前記MIS構造セルを構成するゲート絶縁膜およびゲート電極が設けられており、前記非MIS構造部分に、前記半導体基板の前記第1の面上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられたゲート配線部とが配置されている、請求項1に記載の電力用半導体装置。
- 前記半導体基板の前記第2の面において前記コレクタ領域は55%以上70%以下の割合の面積を占めている、請求項1に記載の電力用半導体装置。
- 前記コレクタ電極は前記半導体基板の前記第2の面において、前記アクティブエリアでは前記コレクタ領域に接しており、前記インタフェースエリアおよび前記エッジターミネーションエリアでは前記バッファ層に接している、請求項1に記載の電力用半導体装置。
- 前記バッファ層は、前記アクティブエリアと前記インタフェースエリアと前記エッジターミネーションエリアとにおいて前記アクティブエリアにのみ設けられており、
前記コレクタ電極は前記半導体基板の前記第2の面において、前記アクティブエリアでは前記コレクタ領域に接しており、前記インタフェースエリアおよび前記エッジターミネーションエリアでは前記ドリフト領域に接している、請求項1に記載の電力用半導体装置。 - 前記半導体基板は、前記第1の面に設けられ少なくとも部分的に前記インタフェースエリアに含まれ前記第1の面において前記インタフェースエリアと前記エッジターミネーションエリアとの間に端部を有し前記第2の導電型を有するウエル領域を含む、請求項1に記載の電力用半導体装置。
- 前記第1の面において前記エミッタ電極と前記ウエル領域の前記端部との間を前記第2の導電型の領域でつなぐ電気的経路が構成されており、前記電気的経路は、前記ウエル領域によって構成され幅Lを有する抵抗領域を有し、幅Lは前記電力用半導体装置の遮断動作時に前記抵抗領域の両端にて温度上昇を分担することで前記両端の一方での局所的な温度上昇を抑制するように定められている、請求項6に記載の電力用半導体装置。
- 前記Lは100μm以上である、請求項7に記載の電力用半導体装置。
- アクティブエリアと、前記アクティブエリアの外周に設けられたインタフェースエリアと、前記インタフェースエリアの外周に設けられたエッジターミネーションエリアと、を含む電力用半導体装置であって、
第1の面と前記第1の面と反対の第2の面とを有する半導体基板を備え、前記第1および第2の面の各々は前記アクティブエリアと前記インタフェースエリアと前記エッジターミネーションエリアとに跨っており、前記半導体基板は、前記アクティブエリアと前記インタフェースエリアと前記エッジターミネーションエリアとに跨って設けられ第1の導電型を有するドリフト領域と、前記第1の面に設けられ少なくとも部分的に前記インタフェースエリアに含まれ前記第1の面において前記インタフェースエリアと前記エッジターミネーションエリアとの間に端部を有し前記第1の導電型と異なる第2の導電型を有するウエル領域とを含み、前記電力用半導体装置はさらに
前記アクティブエリアに設けられ前記半導体基板の前記第1の面に接する第1の電極を備え、前記第1の面において前記第1の電極と前記ウエル領域の前記端部との間を前記第2の導電型の領域でつなぐ電気的経路が構成されており、前記電気的経路は、前記ウエル領域によって構成され幅Lを有する抵抗領域を有し、幅Lは前記電力用半導体装置の動作時に前記抵抗領域の両端にて温度上昇を分担することで前記両端の一方での局所的な温度上昇を抑制するように定められており、さらに
前記半導体基板の前記第2の面に接する第2の電極を備える、電力用半導体装置。 - 前記第1の電極と、前記ウエル領域の端部との間において、前記第1の面をなす前記ウエル領域の全体を覆う層間絶縁膜をさらに備える、請求項9に記載の電力用半導体装置。
- ゲート電極と、前記ゲート電極を前記半導体基板から絶縁するゲート絶縁膜とをさらに備え、前記層間絶縁膜の厚みは前記ゲート絶縁膜の厚みよりも大きい、請求項10に記載の電力用半導体装置。
- 幅Lは100μm以上である、請求項9に記載の電力用半導体装置。
- 前記アクティブエリアにおいて前記半導体基板の前記第1の面は面積Sactを有し、前記インタフェースエリアにおいて前記半導体基板の前記第1の面で前記抵抗領域は面積Sabrを有し、面積Sabrは面積Sactの2%以上40%以下である、請求項9に記載の電力用半導体装置。
- 前記半導体基板は、前記アクティブエリアにのみ設けられ前記第2の面を部分的に成し前記第1の導電型と異なる第2の導電型を有するコレクタ領域と、前記アクティブエリアにおいて前記ドリフト領域と前記コレクタ領域との間に位置する部分を有し、かつ前記第1の導電型を有し、かつ前記ドリフト領域の不純物濃度に比して高い不純物濃度を有するバッファ層とを含む、請求項9に記載の電力用半導体装置。
- 前記第2の電極は前記半導体基板の前記第2の面において、前記アクティブエリアでは前記コレクタ領域に接しており、前記インタフェースエリアおよび前記エッジターミネーションエリアでは前記バッファ層に接している、請求項14に記載の電力用半導体装置。
- 前記バッファ層は、前記アクティブエリアと前記インタフェースエリアと前記エッジターミネーションエリアとにおいて前記アクティブエリアにのみ設けられており、
前記第2の電極は前記半導体基板の前記第2の面において、前記アクティブエリアでは前記コレクタ領域に接しており、前記インタフェースエリアおよび前記エッジターミネーションエリアでは前記ドリフト領域に接している、請求項14に記載の電力用半導体装置。 - 前記アクティブエリアはMIS構造セルが配置されたMIS構造部分とMIS構造セルが配置されていない非MIS構造部分とを有し、前記非MIS構造部分において前記半導体基板の前記第2の面で前記バッファ層と前記第2の電極とが接している、請求項14に記載の電力用半導体装置。
- 前記インタフェースエリアにおいて、前記ウエル領域への、前記第1の電極と同電位になるコンタクトが設けられていない、請求項9に記載の電力用半導体装置。
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