KR101917485B1 - 전력용 반도체 장치 - Google Patents

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KR101917485B1
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가츠미 나카무라
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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 기판(SB)은 드리프트 영역(1) 및 콜렉터 영역(3)을 포함한다. 드리프트 영역(1)은, 액티브 에리어(AR1)와 인터페이스 에리어(AR2)와 에지 터미네이션 에리어(AR3)에 걸쳐 마련된다. 콜렉터 영역(3)은, 액티브 에리어(AR1)에만 마련되고, 제 2 면(S2)을 부분적으로 이룬다. 이미터 전극(13a)은, 액티브 에리어(AR1)에 마련되고, 반도체 기판(SB)의 제 1 면(S1)에 접한다. 콜렉터 전극(4)은, 반도체 기판(SB)의 제 2 면(S2)에 마련되고, 콜렉터 영역(3)에 접한다.

Description

전력용 반도체 장치{POWER SEMICONDUCTOR DEVICE}
본 발명은, 전력용 반도체 장치에 관한 것이다.
일본 특허 공개 2012-231011호 공보(특허 문헌 1)에 의하면, IGBT(Insulated Gate Bipolar Transistor)에 있어서, 트랜지스터 영역과 그 주위에 배치된 종단 영역의 사이에 추출 영역이 배치되어 있다. 추출 영역에 있어서, n-형 드리프트층상에 p형 층이 마련되어 있다. p형 층은 이미터 전극에 접속되어 있다. p형 층상에 절연막을 사이에 두고 더미 게이트 전극이 마련되어 있다. 더미 게이트 전극은 게이트 전극에 접속되어 있다. 추출 영역과 종단 영역의 경계, 즉 p형 층의 외측단은, IGBT의 턴오프 동작시에 전류 밀도가 증가하기 쉽고, 그 결과, 열파괴가 생길 수 있다. 이 현상에 의해, 턴오프 동작시의 전류 차단 능력이 제한을 받는다.
상기 공보의 기재에 의하면, 종단 영역에 격자 결함이 도입된다. 이것에 의해, 종단 영역에 존재하는 캐리어가 소멸하기 쉬워지기 때문에, IGBT의 턴오프 동작시에 추출 영역의 캐리어 농도가 내려간다. 따라서, p형 층으로부터 콜렉터측으로의 공핍화가 촉진되고, 전계 강도가 저하한다. 이 결과, IGBT의 턴오프 동작시의 전류 차단 능력이 향상된다. 한편, 격자 결함은 추출 영역에는 도입되지 않는다. 이것은, 온 전압이 올라가는 것을 피하는 것을 의도한 것이다. 이상과 같이, 상기 공보의 기술은, IGBT의 온 전압으로의 악영향 없이, 턴오프 동작시의 차단 능력을 향상시키는 것을 의도하고 있다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 2012-231011호 공보
상기 기술에 의해, 낮은 온 전압과 높은 차단 능력의 양쪽을, 어느 정도 확보할 수 있다. 그렇지만 양자 사이의 트레이드오프 관계는 IGBT에 있어서 여전히 개선이 요구되고 있는 것이고, 새로운 기술이 요구되고 있다. 또한, 유사한 과제가 다른 전력용 반도체 장치에 있어서도 존재하고 있고, 예컨대 다이오드에 있어서, 낮은 온 전압과, 리커버리 동작시의 높은 차단 능력의 사이의 트레이드오프 관계의 개선이 요구되고 있다.
본 발명은, 이상과 같은 과제를 해결하기 위해 이루어진 것이고, 그 목적은, 낮은 온 전압과 높은 차단 능력의 양쪽을 갖는 전력용 반도체 장치를 제공하는 것이다.
본 발명의 일 국면에 따르는 전력용 반도체 장치는, 액티브 에리어와, 액티브 에리어의 외주에 마련된 인터페이스 에리어와, 인터페이스 에리어의 외주에 마련된 에지 터미네이션 에리어를 포함하는 것이다. 전력용 반도체 장치는, 반도체 기판과, 이미터 전극과, 콜렉터 전극을 갖는다. 반도체 기판은, 제 1 면과 제 1 면과 반대의 제 2 면을 갖고, 제 1 및 제 2 면의 각각은 액티브 에리어와 인터페이스 에리어와 에지 터미네이션 에리어에 걸쳐 있다. 반도체 기판은 드리프트 영역과 콜렉터 영역과 버퍼층을 포함한다. 드리프트 영역은, 액티브 에리어와 인터페이스 에리어와 에지 터미네이션 에리어에 걸쳐 마련되고, 제 1 도전형을 갖는다. 콜렉터 영역은, 액티브 에리어에만 마련되고, 제 2 면을 부분적으로 이루고, 제 1 도전형과 상이한 제 2 도전형을 갖는다. 버퍼층은, 액티브 에리어에 있어서 드리프트 영역과 콜렉터 영역의 사이에 위치하는 부분을 갖고, 또한 제 1 도전형을 갖고, 또한 드리프트 영역의 불순물 농도에 비하여 높은 불순물 농도를 갖는다. 이미터 전극은, 액티브 에리어에 마련되고, 반도체 기판의 제 1 면에 접한다. 콜렉터 전극은, 반도체 기판의 제 2 면에 마련되고, 콜렉터 영역에 접한다.
본 발명의 다른 국면에 따르는 전력용 반도체 장치는, 액티브 에리어와, 액티브 에리어의 외주에 마련된 인터페이스 에리어와, 인터페이스 에리어의 외주에 마련된 에지 터미네이션 에리어를 포함하는 것이다. 전력용 반도체 장치는, 반도체 기판과, 제 1 전극과, 제 2 전극을 갖는다. 반도체 기판은, 제 1 면과 제 1 면과 반대의 제 2 면을 갖고, 제 1 및 제 2 면의 각각은 액티브 에리어와 인터페이스 에리어와 에지 터미네이션 에리어에 걸쳐 있다. 반도체 기판은, 드리프트 영역 및 웰 영역을 갖는다. 드리프트 영역은, 액티브 에리어와 인터페이스 에리어와 에지 터미네이션 에리어에 걸쳐 마련되고, 제 1 도전형을 갖는다. 웰 영역은, 제 1 면에 마련되고, 적어도 부분적으로 인터페이스 에리어에 포함되고, 제 1 면에 있어서 인터페이스 에리어와 에지 터미네이션 에리어의 사이에 단부를 갖고, 제 1 도전형과 상이한 제 2 도전형을 갖는다. 제 1 전극은, 액티브 에리어에 마련되고, 반도체 기판의 제 1 면에 접한다. 제 1 면에 있어서 제 1 전극과 웰 영역의 단부의 사이를 제 2 도전형의 영역으로 연결하는 전기적 경로가 구성되어 있고, 전기적 경로는, 웰 영역에 의해 구성되고 폭 L을 갖는 저항 영역을 갖는다. 폭 L은, 전력용 반도체 장치의 차단 동작시에 저항 영역의 양단에서 온도 상승을 분담하는 것에 의해 양단의 한쪽에서의 국소적인 온도 상승을 억제하도록 정해져 있다. 제 2 전극은 반도체 기판의 제 2 면에 접한다.
본 발명의 일 국면에 따르는 전력용 반도체 장치에 의하면, 콜렉터 영역이 액티브 에리어에만 마련되어 있다. 바꾸어 말하면, 콜렉터 영역은 에지 터미네이션 에리어 및 인터페이스 에리어에 마련되어 있지 않다. 이것에 의해, 전력용 반도체 장치의 다이나믹한 차단 동작에 있어서, 반도체 기판의 제 1 면에 있어서의 인터페이스 에리어와 에지 터미네이션 에리어의 경계에서의 국소적인 온도 상승이 억제된다. 이때, 액티브 에리어의 구성은 크게 변경할 필요가 없으므로, 온 전압을 상승시키는 악영향은 없다. 이상으로부터, 전력용 반도체 장치는 낮은 온 전압과 높은 차단 능력의 양쪽을 갖는다.
본 발명의 다른 국면에 따르는 전력용 반도체 장치에 의하면, 전력용 반도체 장치의 턴오프 동작시에, 저항 영역의 양단에서 온도 상승을 분담하는 것에 의해 양단의 한쪽에서의 국소적인 온도 상승을 억제한다. 이것에 의해 온도 상승이 분산되므로, 인터페이스 에리어 및 에지 터미네이션 에리어의 경계에서의 국소적인 온도 상승을 완화할 수 있다. 이때, 액티브 에리어의 구성은 크게 변경할 필요가 없으므로, 온 전압을 상승시키는 온 전압으로의 악영향은 없다. 이상으로부터, 낮은 온 전압과 높은 차단 능력의 양쪽을 가질 수 있다.
본 발명의 목적, 특징 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해, 보다 명백해진다.
도 1은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치로서의 IGBT의 구조 B를 개략적으로 나타내는 평면도이다.
도 2는 도 1의 선 Ⅱ-Ⅱ에 따르는 개략 부분 단면도이다(IGBT(900B), 구조 B).
도 3은 도 2에 있어서의 반도체 기판의 제 2 면의 구성을 개략적으로 나타내는 평면도이다.
도 4는 비교예의 IGBT의 구조 A를 도 2와 동일한 시야에서 나타내는 부분 단면도이다(IGBT(900A), 구조 A).
도 5는 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치로서의 IGBT의 구조 C를 도 2와 동일한 시야에서 개략적으로 나타내는 부분 단면도이다(IGBT(900C), 구조 C).
도 6은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 장치로서의 IGBT의 구조 D를 도 2와 동일한 시야에서 개략적으로 나타내는 부분 단면도이다(IGBT(900D), 구조 D).
도 7은 IGBT의 턴오프 동작의 시뮬레이션에 이용한 회로도이다.
도 8은 도 7의 회로를 이용한 시뮬레이션에 의해 얻어진 턴오프 파형을 나타내는 그래프도이다.
도 9는 비교예의 구조 A(파선) 및 실시예의 구조 C(실선) 중의 선 D-D′에 있어서의 디바이스 상면 S1의 온도 분포를 나타내는 그래프도이다.
도 10은 도 9의 피크 온도 Tmax와 밸러스트 저항 영역 폭(LEEBR)의 관계를 나타내는 그래프도이다.
도 11은 구조 A를 갖는 비교예(파선)와, 구조 D를 갖는 실시예(실선)에 있어서의, 콜렉터ㆍ이미터 전압 VCE 및 콜렉터 전류 IC의 각각의 턴오프 파형을 나타내는 그래프도이다.
도 12a는 비교예로서의 구조 A의 t=tON(도 11)에 있어서의 전류 포텐셜 및 홀 농도를 나타내는 분포도이다.
도 12b는 비교예로서의 구조 A의 t=tpeak(도 11)에 있어서의 전류 포텐셜 및 홀 농도를 나타내는 분포도이다.
도 13a는 실시예로서의 구조 D의 t=tON(도 11)에 있어서의 전류 포텐셜 및 홀 농도를 나타내는 분포도이다.
도 13b는 실시예로서의 구조 D의 t=tpeak(도 11)에 있어서의 전류 포텐셜 및 홀 농도를 나타내는 분포도이다.
도 14a는 비교예로서의 구조 A의 t=tON(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타내는 분포도이다.
도 14b는 실시예로서의 구조 D의 t=tON(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타내는 분포도이다.
도 15a는 비교예로서의 구조 A의 t=tpeak(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타내는 분포도이다.
도 15b는 실시예로서의 구조 D의 t=tpeak(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타내는 분포도이다.
도 16a는 비교예로서의 구조 A의 t=ttail(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타내는 분포도이다.
도 16b는 실시예로서의 구조 D의 t=ttail(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타내는 분포도이다.
도 17a는 비교예로서의 구조 A의 t=tON(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타내는 분포도이다.
도 17b는 실시예로서의 구조 D의 t=tON(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타내는 분포도이다.
도 18a는 비교예로서의 구조 A의 t=tpeak(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타내는 분포도이다.
도 18b는 실시예로서의 구조 D의 t=tpeak(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타내는 분포도이다.
도 19a는 비교예로서의 구조 A의 t=ttail(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타내는 분포도이다.
도 19b는 실시예로서의 구조 D의 t=ttail(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타내는 분포도이다.
도 20은 구조 D에 있어서의 p 콜렉터층의 비율 λ와, 다양한 전기 특성, 즉, 포화 전류 밀도 JC(sat), 온 전압 VCE(sat), 턴오프시 최대 차단 전류 밀도 JC(break) 및 단락시의 최대 차단 에너지 ESC의 관계의 예를 나타내는 그래프도이다.
도 21은 비교예로서의 구조 A(파선) 및 실시예로서의 구조 D(실선)에 있어서의, 콜렉터의 도즈량과 턴오프시 최대 차단 전류 밀도 JC(break)의 관계를 나타내는 그래프도이다.
도 22는 비교예로서의 구조 A(파선) 및 실시예로서의 구조 D(실선)의 RBSOA(Reverse Bias Safe Operating Area)를 나타내는 그래프도이다.
도 23은 다른 비교예로서의 플레이너형 IGBT의 구성을, 선 Ⅱ-Ⅱ(도 1)에 대응하는 단면에서 나타내는 부분 단면도이다(IGBT(900Z)).
도 24는 실시예로서의 구조 D(실선), 비교예로서의 구조 A(파선), 및 다른 비교예로서의 플레이너형 IGBT(일점쇄선)에 있어서의, 온 전압 VCE(sat)와 턴오프 손실 EOFF의 사이의 트레이드오프 특성을 나타내는 그래프도이다.
도 25는 변형예의 구조 E를 도 2와 동일한 시야에서 개략적으로 나타내는 부분 단면도이다(IGBT(900E), 구조 E).
도 26은 변형예의 구조 F를 개략적으로 나타내는 부분 단면도이다(IGBT(900F), 구조 F).
도 27은 본 발명의 실시의 형태 2에 있어서의 전력용 반도체 장치로서의 IGBT의 구조 G를 개략적으로 나타내는 부분 단면도이다(IGBT(900G), 구조 G).
도 28은 도 27의 영역 ⅩⅩⅧ을 보다 상세하게 나타내는 부분 단면도이다.
도 29는 도 28의 필드 리미팅 링에 의한 의사적 웰의 구성을 개략적으로 나타내는 부분 단면도이다.
도 30a는 구조 A를 갖는 비교예(파선)와, 구조 G를 갖는 실시예(실선)에 있어서의, 콜렉터ㆍ이미터 전압 VCE 및 콜렉터 전류 밀도 JC의 각각의 턴오프 파형의 시뮬레이션 결과를 나타내는 그래프도이다.
도 30b는 구조 A를 갖는 비교예(파선)와, 구조 G를 갖는 실시예(실선)에 있어서의, 디바이스 내부의 피크 온도의 시뮬레이션 결과를 나타내는 그래프도이다.
도 31a는 구조 A를 갖는 비교예와, 구조 G를 갖는 실시예에 있어서의, 디바이스 내부의 온도의 시뮬레이션 결과를 나타내는 분포도이다.
도 31b는 구조 A를 갖는 비교예와, 구조 G를 갖는 실시예에 있어서의, 디바이스 내부의 임팩트 이온화율(impact ionization rate)의 시뮬레이션 결과를 나타내는 분포도이다.
도 32a는 구조 A를 갖는 비교예에 있어서의, 위치 X와, 기판의 상면에서의 전계 강도 Eedge의 관계를, 동적 상태(실선) 및 정적 상태(파선)의 각각에 대하여 나타내는 그래프도이다.
도 32b는 구조 G를 갖는 실시예에 있어서의, 위치 X와, 기판의 상면에서의 전계 강도 Eedge의 관계를, 동적 상태(실선) 및 정적 상태(파선)의 각각에 대하여 나타내는 그래프도이다.
도 33은 구조 A(도 4)를 갖는 비교예(파선)와, 구조 G(도 27)를 갖는 실시예(실선)에 있어서의, 선 F-F′에 따르는 위치 Xedge와, 정적 상태에서의 전계 강도 E의 관계를 나타내는 그래프도이다.
도 34는 구조 A를 갖는 비교예와, 구조 G를 갖는 실시예에 있어서의, 내압 클래스 Vclass와 에지 터미네이션 에리어의 필요 폭 Wedge의 관계를 나타내는 그래프도이다.
도 35는 도 28의 변형예의 구조 H를 개략적으로 나타내는 부분 단면도이다(IGBT(900H), 구조 H).
도 36a는 도 28의 변형예의 구조 I를 개략적으로 나타내는 부분 단면도이다(IGBT(900I), 구조 I).
도 36b는 도 28의 변형예의 구조 J를 개략적으로 나타내는 부분 단면도이다(IGBT(900J), 구조 J).
도 37은 본 발명의 실시의 형태 3에 있어서의 전력용 반도체 장치로서의 다이오드의 구성을 개략적으로 나타내는 부분 단면도이다(다이오드(800A)).
도 38은 비교예의 다이오드의 구성을 나타내는 부분 단면도이다(다이오드(800Z)).
도 39는 실시예(실선) 및 비교예(파선)의 각각에 대하여, 리커버리 동작시의 전압 VAK 및 전류 밀도 JA의 파형과, 디바이스 내부의 피크 온도 T를 나타내는 그래프도이다.
도 40a는 실시예(실선) 및 비교예(파선)의 각각에 대하여, 시각 td(도 39)에서의, 선 G-G′(도 37 및 도 38)에 따르는 위치 X와, 전류 밀도 JA의 관계를 나타내는 그래프도이다.
도 40b는 실시예(실선) 및 비교예(파선)의 각각에 대하여, 시각 td(도 39)에서의, 선 G-G′(도 37 및 도 38)에 따르는 위치 X와, 디바이스 상면 S1의 온도 T의 관계를 나타내는 그래프도이다.
도 41은 도 37의 폭 LABR 및 Wp0과, 시각 td(도 39)에서의 디바이스 내부의 온도의 관계를 나타내는 분포도이다.
도 42a는 도 37의 폭 LABR 및 Wp0과, 시각 td(도 39)에서의 디바이스 내부의 전류 밀도의 관계를 나타내는 분포도이다.
도 42b는 도 42a의 각 파선 영역의 확대도이다.
도 43은 액티브 에리어의 면적 Sactive cell에 대한 밸러스트 저항 영역의 면적 Sabr의 비율 γ와, 리커버리 동작시의 최대 차단 전류 밀도 JA(break) 및 디바이스 내부 최대 온도 Tmax의 관계를 나타내는 그래프도이다.
도 44는 액티브 에리어의 면적 Sactive cell 및 밸러스트 저항 영역의 면적 Sabr에 대하여 설명하는 평면도이다.
도 45a는 본 발명의 실시의 형태 4에 있어서의 전력용 반도체 장치로서의 다이오드의 구성을 개략적으로 나타내는 부분 단면도이다(다이오드(800B)).
도 45b는 도 45a의 변형예의 구성을 나타내는 부분 단면도이다(다이오드(800C)).
도 45c는 도 45a의 변형예의 구성을 나타내는 부분 단면도이다(다이오드(800D)).
도 45d는 도 45a의 변형예의 구성을 나타내는 부분 단면도이다(다이오드(800E)).
도 46a는 실시예(실선) 및 비교예(파선)의 각각에 대하여, 리커버리 동작시의 전압 VAK 및 전류 밀도 JA의 파형의 시뮬레이션 결과를 나타내는 그래프도이다.
도 46b는 실시예(실선) 및 비교예(파선)의 각각에 대하여, 리커버리 동작시의 디바이스 내부의 피크 온도 T의 시뮬레이션 결과를 나타내는 그래프도이다.
도 47a는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t1(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 47b는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t2(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 47c는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t3(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 47d는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t4(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 48a는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t1(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 48b는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t2(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 48c는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t3(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 48d는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t4(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 48e는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t5(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 48f는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전계 강도 Esurface의 관계를 t=t6(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 49a는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t1(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 49b는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t2(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 49c는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t3(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 49d는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t4(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 50a는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t1(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 50b는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t2(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 50c는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t3(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 50d는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t4(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 50e는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t5(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 50f는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t6(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 51a는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t1(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 51b는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t2(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 51c는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t3(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 51d는 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t4(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 52a는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t1(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 52b는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t2(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 52c는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t3(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 52d는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t4(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 52e는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t5(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 52f는 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t6(도 46a 및 도 46b)에 있어서 나타내는 그래프도이다.
도 53은 비교예(삼각형의 점으로 표기) 및 실시예(원형의 점으로 표기)에 있어서의 리커버리 안전 동작 영역을 설명하는 그래프도이다.
이하, 도면에 근거하여 본 발명의 실시의 형태에 대하여 설명한다. 도면에 있어서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고 그 설명은 반복하지 않는다.
<실시의 형태 1>
(IGBT(900B)에 대하여)
도 1을 참조하여, IGBT(900B)(전력용 반도체 장치)는, 액티브 에리어 AR1과, 액티브 에리어 AR1의 외주에 마련된 인터페이스 에리어 AR2와, 인터페이스 에리어 AR2의 외주에 마련된 에지 터미네이션 에리어 AR3을 포함하는 것이다. 액티브 에리어 AR1은, 전력용 반도체 장치의 기본적인 기능을 담당하는 부분이고, 본 실시의 형태에 있어서는 IGBT의 기본적인 기능을 담당하는 부분이다. 에지 터미네이션 에리어 AR3은, 전력용 반도체 장치의 정적 상태에 있어서의 내압 특성의 향상, 안정화 및 신뢰성 향상과, 동적 상태에 있어서의 파괴 내량의 확보를 위한 부분이다. 인터페이스 에리어 AR2는, 액티브 에리어 AR1 및 에지 터미네이션 에리어 AR3을 서로 접합하는 부분이고, 동적 상태에 있어서의 파괴 내량의 확보를 위해 특히 중요한 부분이다.
IGBT(900B)의 액티브 에리어 AR1은, 이미터 전위의 이미터 전극(13a)과, 게이트 전위의 게이트 패드(29)와, 게이트 패드(29)로부터 연장되는 게이트 배선부(28)를 갖는다.
도 2를 참조하여, IGBT(900B)가 갖는 구조(구조 B라고 칭한다)에 대하여 설명한다. 도 2는 도 1의 선 Ⅱ-Ⅱ에 따르는 단면 구조를 나타낸다. IGBT(900B)는, 기판 SB(반도체 기판)와, 이미터 전극(13a)(제 1 전극)과, 게이트 접속 전극(13b)과, 전극(13c, 13d)과, 콜렉터 전극(4)(제 2 전극)과, 게이트 전극(22)과, 게이트 배선층(22w)과, 커패시터 전극(23, 32)과, 트렌치 절연막(10)과, 층간 절연막(12a, 12b)과, 패시베이션막(14, 15)을 갖는다. 본 실시의 형태에 있어서는 기판 SB는 실리콘(Si)으로 만들어져 있다. 기판 SB는 상면 S1(제 1 면) 및 하면 S2(제 1 면과 반대의 제 2 면)를 갖는다. 상면 S1 및 하면 S2의 각각은 액티브 에리어 AR1과 인터페이스 에리어 AR2와 에지 터미네이션 에리어 AR3에 걸쳐 있다. 기판 SB는, n- 드리프트층(1)(드리프트 영역)과, n 버퍼층(2)과, p 콜렉터층(3)(콜렉터 영역)과, n+ 이미터층(5)과, p+ 층(6)과, p 베이스층(8)과 n 층(24)과, p 가드 링(9)을 포함한다.
n- 드리프트층(1)은 액티브 에리어 AR1과 인터페이스 에리어 AR2와 에지 터미네이션 에리어 AR3에 걸쳐 마련되어 있다. n- 드리프트층(1)은, n형(제 1 도전형)을 갖고, 예컨대 1×1012~1×1015㎝-3 정도의 불순물 농도를 갖는다. n- 드리프트층(1)은, 플로팅 존(FZ)법으로 제조하는 FZ 웨이퍼, 또는 에피택셜법으로 제조하는 에피택셜 웨이퍼에 의해 준비될 수 있다. 이 경우, 기판 SB 중 n- 드리프트층(1) 이외의 부분은 이온 주입 및 어닐링 기술에 의해 형성될 수 있다.
n 층(24)은 n- 드리프트층(1) 및 p 베이스층(8)의 사이에 마련되어 있다. n 층(24)은, n형을 갖고, n- 드리프트층(1)의 불순물 농도에 비하여 고농도이고 p 베이스층(8)에 비하여 저농도인 불순물 피크 농도를 갖고, 예컨대 1×1015~1×1017㎝-3 정도의 불순물 피크 농도를 갖는다. n 층(24)이 도달하는 기판 SB에 있어서의 상면 S1로부터의 깊이 위치는, p 베이스층(8)보다 깊고, 예컨대 0.5~1.0㎛ 정도 깊다.
n 버퍼층(2)은, 액티브 에리어 AR1에 있어서 n- 드리프트층(1) 및 p 콜렉터층(3)의 사이에 위치하는 부분을 갖고, 또한 본 실시의 형태에 있어서는 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3에 있어서 n- 드리프트층(1) 및 콜렉터 전극(4)의 사이에 위치하는 부분을 갖는다. n 버퍼층(2)은, n형을 갖고, 또한 n- 드리프트층(1)의 불순물 농도에 비하여 높은 불순물 농도를 갖고, 예컨대 1×1015~1×1017㎝-3 정도의 불순물 피크 농도를 갖는다. n 버퍼층(2)이 도달하는 기판 SB에 있어서의 하면 S2로부터의 깊이 위치는, 예컨대 1.5~50㎛ 정도이다.
상술한 n- 드리프트층(1), n 층(24) 및 n 버퍼층(2)은, 전체적으로, n형을 갖는 영역(제 1 영역)을 구성하고 있다. 또 n 층(24) 및 n 버퍼층(2)의 한쪽 또는 양쪽은 생략되더라도 좋다.
p 베이스층(8)(제 2 영역)은, n- 드리프트층(1) 및 n 층(24)을 갖는 영역(제 1 영역)상에 마련되어 있고, 본 실시의 형태에 있어서는 n 층(24)의 바로 위에 마련되어 있다. p 베이스층(8)이 도달하는 기판 SB에 있어서의 상면 S1로부터의 깊이 위치는, n+ 이미터층(5)보다 깊고, n 층(24)보다 얕다. p 베이스층(8)은, p형(제 1 도전형과 상이한 제 2 도전형)을 갖고, 예컨대 불순물 피크 농도 1×1016~1×1018㎝-3 정도를 갖는다.
n+ 이미터층(5)(제 3 영역)은, p 베이스층(8)상에 마련되어 있고, 상면 S1에 배치되어 있다. n+ 이미터층(5)은, 예컨대 0.2~1.0㎛ 정도의 깊이를 갖는다. n+ 이미터층(5)은, n형을 갖고, 예컨대 1×1018~1×1021㎝-3 정도의 불순물 피크 농도를 갖는다.
p+ 층(6)은, p 베이스층(8)상에 마련되어 있고, 상면 S1에 배치되어 있다. p+ 층(6)은, 예컨대 표면 불순물 농도 1×1018~1×1021㎝-3 정도를 갖는다. p+ 층(6)이 도달하는 기판 SB에 있어서의 상면 S1로부터의 깊이 위치는, n+ 이미터층(5)과 동일하거나 또는 보다 깊은 것이 바람직하다.
p 콜렉터층(3)은, 액티브 에리어 AR1에만 마련되고, 하면 S2를 부분적으로 이루고 있다. p 콜렉터층(3)은, p형을 갖고, 예컨대 1×1016~1×1020㎝-3 정도의 표면 불순물 농도를 갖는다. p 콜렉터층(3)의, 기판 SB에 있어서의 하면 S2로부터의 깊이는, 예컨대 0.3~1.0㎛ 정도이다.
p 가드 링(9)은, 상면 S1에 마련되고, p형을 갖는다. p 가드 링(9)은, p 웰 영역(9a) 및 p 에지 영역(9b)을 갖는다. p 웰 영역(9a)은, 액티브 에리어 AR1에 있어서 상면 S1에 마련된 p+ 층(6)을 사이에 두고 이미터 전극(13a)에 접속되어 있다. p 웰 영역(9a)은, 적어도 부분적으로 인터페이스 에리어 AR2에 포함되고, 상면 S1에 있어서 인터페이스 에리어 AR2와 에지 터미네이션 에리어 AR3의 사이에 단부를 갖는다. p 웰 영역(9a)에 의해, IGBT(900B)의 차단 능력이 보다 높여진다.
p 에지 영역(9b)은, 에지 터미네이션 에리어 AR3에 포함되어 있고, 인터페이스 에리어 AR2로부터 떨어져 있다. 또 도 2에 있어서는 p 에지 영역(9b)은 모식적으로 1개만 나타나 있지만, 유지하는 전압에 따라 복수의 p 에지 영역(9b)이 서로 떨어져 배치되는 설계가 이루어진다.
액티브 에리어 AR1에 있어서 기판 SB의 상면 S1상에 게이트 트렌치 TG 및 커패시터 트렌치 TC가 마련되어 있다. 게이트 트렌치 TG의 측벽은, n- 드리프트층(1) 및 n 층(24)(제 1 영역)과, p 베이스층(8)과, n+ 이미터층(5)의 각각에 면하고 있다. 커패시터 트렌치 TC의 측벽은, 본 실시의 형태에 있어서는, n- 드리프트층(1)과 n 층(24)과 p 베이스층(8)의 각각에 면하고 있다. 또한 액티브 에리어 AR1에 있어서 가장 바깥쪽에 위치하는 커패시터 트렌치 TC는, p 가드 링(9)의 p 웰 영역(9a) 내에 이르고 있다. 트렌치 절연막(10)은 기판 SB의 게이트 트렌치 TG 및 커패시터 트렌치 TC를 덮고 있다.
게이트 전극(22)은, 트렌치 절연막(10)을 사이에 두고 게이트 트렌치 TG에 매립된 부분을 갖고, 트렌치 절연막(10)을 사이에 두고 n+ 이미터층(5) 및 n 층(24)(제 1 영역)의 사이의 p 베이스층(8)에 대향하고 있다. 커패시터 전극(23)은, 트렌치 절연막(10)을 사이에 두고 커패시터 트렌치 TC에 매립된 부분을 갖는다. 커패시터 전극(23)이 마련되는 것에 의해, IGBT(900B)의 포화 전류 밀도가 억제되고, 또한, IGBT(900B)의 부하가 단락된 경우의 게이트 전압의 발진 현상이 억제된다. 또 커패시터 트렌치 TC 및 커패시터 전극(23)은 생략되더라도 좋다.
층간 절연막(12a)은 기판 SB의 상면 S1상에 마련되어 있다. 층간 절연막(12a)상에는, 이미터 전극(13a)과, 게이트 접속 전극(13b)과, 전극(13c, 13d)이 마련되어 있다. 이미터 전극(13a)은, 액티브 에리어 AR1에 마련되고, 기판 SB의 상면 S1에 접하고 있다. 구체적으로는, 이미터 전극(13a)은, 층간 절연막(12a)에 마련된 콘택트 홀을 통해서, n+ 이미터층(5) 및 p+ 층(6)의 각각에 접하고 있다. 게이트 접속 전극(13b)은 콘택트 홀을 통해서 게이트 배선층(22w)에 접하고 있다. 따라서 게이트 접속 전극(13b)은 게이트 전극(22)과 단락되어 있고 게이트 전위를 갖는다. 전극(13c)은 콘택트 홀을 통해서 p 웰 영역(9a)에 접하고 있다. 전극(13c)은 이미터 전극(13a)과 단락되어 있더라도 좋다. 전극(13d)은, 플로팅 전극이고, IGBT(900B)에 있어서 콘택트 홀을 통해서 p 에지 영역(9b)에 접하고 있다.
층간 절연막(12b)은 기판 SB의 상면 S1상에 마련되어 있다. 층간 절연막(12b)은 기판 SB와 게이트 배선층(22w)을 서로 절연하고 있다. 층간 절연막(12b)은, 층간 절연막(12a)의 일부와 기판 SB의 사이에 위치하는 부분을 갖더라도 좋다.
콜렉터 전극(4)은 기판 SB의 하면 S2에 마련되어 있다. 콜렉터 전극(4)은 액티브 에리어 AR1에 있어서 p 콜렉터층(3)에 접하고 있다. 콜렉터 전극(4)은, 도 2에 나타내는 바와 같이, 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3에 있어서, n 버퍼층(2)(보다 일반적으로는, 전술한 제 1 영역)에 접하고 있더라도 좋다.
에지 터미네이션 에리어 AR3에는 채널 스톱 구조 CS가 마련되는 것이 바람직하다. 본 실시의 형태에 있어서는, 기판 SB의 상면 S1에, n 영역(34)과, p 영역(38)과, n+ 영역(35)이 차례로 형성되어 있다. 또한 상면 S1에, 이들 영역을 관통하여 n- 드리프트층(1)에 이르는 채널 스톱 트렌치 TS가 마련되어 있다. 채널 스톱 트렌치 TS 내에는, 트렌치 절연막(10)을 사이에 두고 채널 스톱 전극(32)이 마련되어 있다. 채널 스톱 전극(32)상에 플로팅 전위의 전극(13d)이 마련되더라도 좋다. 또 상술한 채널 스톱 구조 CS 대신에 다른 구조가 이용되더라도 좋고, 예컨대 단순하게 n+ 영역(35)으로 이루어지는 구조가 이용되더라도 좋다.
도 3을 참조하여, 기판 SB의 하면 S2에 있어서 p 콜렉터층(3)이 차지하는 면적의 비율을 λ로 하면, λ는 55% 이상 70% 이하인 것이 바람직하다. 다시 말해, 55≤100×(Xp×Yp)/(Xn×Yn)≤70이 만족되는 것이 바람직하다. 여기서, Xn 및 Yn이 IGBT(900B)의 칩 사이즈를 나타낸다. λ<55%가 되면, IGBT의 액티브 에리어 AR1의 p 콜렉터층(3)으로부터의 홀 주입이 불충분하게 되고, 온 전압(VCE(sat))이 상승한다. λ>70%가 되면, 후술하는 바와 같이 IGBT의 턴오프 동작시의 국소적인 온도 상승에 의한 위크 스폿(도 2의 화살표 WS)의 전계 강도가, IGBT의 온 상태에서 p 콜렉터층(3)으로부터의 캐리어 주입이 일어나고, 화살표 WS 부분에 캐리어가 존재하기 때문에 완화되지 않고, 차단 능력이 저하된다. 이상으로부터, λ값에는 IGBT의 성능 밸런스에 따른 적절한 영역이 존재한다. 또 하면 S2에 있어서 액티브 에리어 AR1 및 인터페이스 에리어 AR2가 차지하는 비율의 합계는, 70%를 넘는 것이 바람직하고, 예컨대 75% 정도이다.
(IGBT(900A)에 대하여)
도 4를 참조하여, 비교예의 IGBT(900A)에는, 상기 IGBT(900B)와 달리, 액티브 에리어 AR1 이외에도 p 콜렉터층(3)이 마련되어 있다. 구체적으로는, 기판 SB의 하면 S2 전체에 p 콜렉터층(3)이 마련되어 있다. 이들 이외의 구성은, 상술한 IGBT(900B)와 거의 동일하다.
IGBT(900A)는, 턴오프 동작을 반복하면, 기판 SB의 상면 S1에 있어서의 액티브 에리어 AR1과 인터페이스 에리어 AR2의 경계, 즉 화살표 WS(도 2)의 국소적 온도 상승이 특히 생기기 쉽다. 이 현상이 IGBT(900A)의 차단 능력을 제한할 수 있다.
(IGBT(900B)의 작용 효과에 대하여)
IGBT(900A)와 달리, 도 2에 나타내는 IGBT(900B)에 의하면, p 콜렉터층(3)이 에지 터미네이션 에리어 AR3 및 인터페이스 에리어 AR2에 마련되어 있지 않다. 이것에 의해, IGBT(900B)의 차단 동작에 있어서, 화살표 WS에서의 온도 상승이 억제된다. 또한 액티브 에리어 AR1의 구성에 대해서는 IGBT(900A)와 동일하기 때문에, 온 전압이 상승하는 악영향은 없다. 이상으로부터, IGBT(900B)는, 낮은 온 전압과 높은 차단 능력의 양쪽을 갖는다.
(IGBT(900C)에 대하여)
도 5를 참조하여, IGBT(900C)에 있어서는, p 웰 영역(9a)으로의 전극(13c)의 콘택트(도 4 참조)가 마련되어 있지 않다. p 웰 영역(9a)은, 상면 S1에 있어서 이미터 전극(13a)과 p 웰 영역(9a)의 단부(도면 중, 화살표 WS)의 사이를 p형의 영역으로 연결하는 전기적 경로를 구성하고 있다. 이 전기적 경로는, 액티브 에리어 AR1 및 에지 터미네이션 에리어 AR3의 사이에서 인터페이스 에리어 AR2를 횡단하고 있고, 폭 LEEBR을 갖는 저항 영역을 갖는다. 이 저항 영역은 그 전체가 층간 절연막(12b)에 덮여 있다. 자세하게는 후술하지만, 폭 LEEBR은, IGBT의 차단 동작시에 저항 영역의 양단에서 온도 상승을 분담하는 것에 의해 양단의 한쪽에서의 국소적인 온도 상승을 억제하도록 정해져 있다. IGBT(900A)(도 4)에서는 화살표 WS의 부분에서 국소적인 온도 상승이 발생하지만, IGBT(900C)에 있어서는 상기 저항 영역이 마련되는 것에 의해, 저항 영역의 양단에서 온도 상승이 분담된다. 이와 같은 효과를 밸러스트 저항이라고 칭하고, 또한 상기 저항 영역을 밸러스트 저항 영역이라고도 칭한다.
또 상기 이외의 구성은, 상술한 IGBT(900B)와 거의 동일하다.
IGBT(900C)에 의하면, 동작시에, 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3의 경계의 위치(도 5의 화살표 WS)에 대응하는 밸러스트 저항 영역의 한쪽 단(도면 중, 폭 LEEBR의 우단)의 위치뿐만 아니라, 다른 쪽 단(도면 중, 폭 LEEBR의 좌단)의 위치에 있어서도 국소적인 온도 상승이 생긴다. 이것에 의해 온도 상승이 분산되므로, 화살표 WS에서의 국소적인 온도 상승을 완화할 수 있다. 여기서, 액티브 에리어 AR1의 구성에 대해서는 IGBT(900A)와 동일하기 때문에, 온 전압으로의 악영향은 보이지 않는다. 이상으로부터, IGBT(900C)는, 낮은 온 전압과 높은 차단 능력의 양쪽을 갖는다.
(IGBT(900D)에 대하여)
도 6을 참조하여, IGBT(900D)는, 상술한 IGBT(900B, 900C)의 각각의 특징을 갖고 있다. 구체적으로는, IGBT(900B)와 마찬가지로, p 콜렉터층(3)이 액티브 에리어 AR1에만 마련되어 있다. 또한 IGBT(900C)와 마찬가지로, 폭 LEEBR을 갖는 밸러스트 저항 영역이 마련되어 있다. 이들 이외의 구성은, 상술한 IGBT(900B 또는 900C)와 거의 동일하다. IGBT(900D)에 의하면, 상술한 IGBT(900B, 900C)의 각각의 작용에 의해, 낮은 온 전압과 높은 차단 능력의 양쪽이 얻어진다.
(IGBT(900C)의 효과의 검증)
도 7은 4500V 클래스 IGBT의 턴오프 동작의 시뮬레이션에 이용한 회로도이다. 도 8은 도 7의 회로를 이용하여 얻어진 턴오프 파형, 즉 시간 t와 콜렉터ㆍ이미터 전압 VCE의 관계를 나타낸다. 도 9는 비교예로서의 IGBT(900A)(파선)와, LEEBR=200㎛의 실시예로서의 IGBT(900C)(실선)의 각각에 대하여, 콜렉터 전류 밀도 JC가 급격하게 저하하기 직전(도 8의 화살표에 나타내는 시점)에서의, 선 D-D′(도 4 및 도 5)에 따르는 좌표 X에 있어서의 온도 분포를 나타낸다. 도 10은 디바이스 내부의 피크 온도 Tmax와 LEEBR의 관계를 나타낸다.
상기 시뮬레이션의 결과로부터, 밸러스트 저항 영역에서 전압 분담이 행해지는 것에 의해, 디바이스 내부의 피크 온도 Tmax를 억제할 수 있고, 특히 LEEBR을 100㎛ 이상으로 하는 것에 의해, Tmax를 800K 이하로 할 수 있었다. 이상과 같이, 밸러스트 저항 영역을 마련하는 것에 의해, 발열에 의한 파괴를 방지할 수 있는 것, 바꾸어 말하면 IGBT의 차단 능력을 높일 수 있는 것을 알 수 있었다.
(IGBT(900B, 900D)의 효과의 검증)
도 11은 비교예로서의 IGBT(900A)(파선)와, 실시예로서의 IGBT(900D)(실선)의 각각의 턴오프 파형의 예를 나타낸다. 도 12a는 비교예의 온 상태시(도 11의 tON)에 있어서의 전류 포텐셜 및 홀 농도를 도 4의 시야에서 나타낸다. 도 12b는 비교예의 턴오프 중의 콜렉터ㆍ이미터 전압 VCE의 피크시(도 11의 파선의 tpeak)에 있어서의 전류 포텐셜 및 홀 농도를 도 4의 시야에서 나타낸다. 도 13a는 실시예의 온 상태시(도 11의 tON)에 있어서의 전류 포텐셜 및 홀 농도를 도 6의 시야에서 나타낸다. 도 13b는 실시예의 턴오프 중의 콜렉터ㆍ이미터 전압 VCE의 피크시(도 11의 실선의 tpeak)에 있어서의 전류 포텐셜 및 홀 농도를 도 6의 시야에서 나타낸다. 도 14a 및 도 14b의 각각은, 비교예 및 실시예의 t=tON(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타낸다. 도 15a 및 도 15b의 각각은, 비교예 및 실시예의 t=tpeak(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타낸다. 도 16a 및 도 16b의 각각은, 비교예 및 실시예의 t=ttail(도 11)에 있어서의 디바이스 내부의 캐리어 농도를 나타낸다. 도 17a 및 도 17b의 각각은, 비교예 및 실시예의 t=tON(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타낸다. 도 18a 및 도 18b의 각각은, 비교예 및 실시예의 t=tpeak(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타낸다. 도 19a 및 도 19b의 각각은, 비교예 및 실시예의 t=ttail(도 11)에 있어서의 디바이스 내부의 전계 강도를 나타낸다.
도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a 및 도 16b로부터, 실시예의 IGBT(900D)(구조 D)의 캐리어 농도는, 액티브 에리어 AR1에 있어서는 비교예의 IGBT(900A)와 동일한 정도이지만, 에지 터미네이션 에리어 AR3에 있어서는 낮아졌다. 이것은 p 콜렉터층(3)으로부터의 홀 주입이 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3에서는 생기지 않기 때문이라고 생각된다. 또 이 작용은, IGBT(900D)와 동일한 콜렉터 구조를 갖는 IGBT(900B)(구조 B)에 있어서도 마찬가지라고 생각된다.
또한 상기 작용으로부터, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a 및 도 19b에 나타내는 바와 같이, 턴오프 동작 중의 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3에 있어서의 전계 완화 및 공핍화가 촉진된다. 특히 도 19a 및 도 19b를 참조하여, 상면 S1에 있어서의 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3의 경계에서의 전계 완화는, 차단 능력의 향상에 기여한다.
도 20을 참조하여, 높은 차단 능력과 낮은 온 전압의 적절한 균형을 취하려면, 기판 SB의 하면 S2에 있어서 p 콜렉터층(3)이 갖는 면적의 비율 λ가 적절할 필요가 있다. 도면 중, λ=100%는, 비교예의 IGBT(900A)의 콜렉터 구조에 대응한다. 도시된 결과로부터, λ는 55% 이상 70% 이하인 것이 바람직하다. λ값을 55~70%로 하는 것에 의해, 온 전압 VCE(sat)를 상승시키는 악영향이 없는 것과, 높은 턴오프시 최대 차단 전류 밀도 JC(break)의 양쪽을 실현할 수 있다.
또 그래프에 있어서의 λ=75%의 결과는, p 콜렉터층(3)이 액티브 에리어 AR1 및 인터페이스 에리어 AR2에 마련되고 에지 터미네이션 에리어 AR3에는 마련되지 않는 구조에 대응하고 있다. λ가 75%까지 증대하면, 턴오프시 최대 차단 전류 밀도 JC(break)의 현저한 저하를 볼 수 있었다. 이것으로부터, p 콜렉터층(3)을 인터페이스 에리어 AR2에 마련하지 않는 것이, JC(break)를 높이는데 있어서 중요한 것을 알 수 있었다.
도 21은 비교예로서의 IGBT(900A)(파선) 및 실시예로서의 IGBT(900D)(실선)에 있어서의, p 콜렉터층(3)의 형성을 위한 이온 주입의 도즈량과 턴오프시 최대 차단 전류 밀도 JC(break)의 관계의 예를 나타낸다. 도 22는 비교예(파선) 및 실시예(실선)의 RBSOA로서, 전원 전압 VCC와, 포화 전류 밀도 JC(sat) 및 최대 파워 밀도 Pmax의 사이의 관계를 나타낸다. 도 22 중의 각 선으로 둘러싸이는 영역이 리커버리 안전 동작 영역(Safe Operating Area : SOA)이라고 하는 영역이다. IGBT의 턴오프시의 차단 능력에는, p 콜렉터층(3)으로부터의 홀 주입 효율이 영향을 준다. 또한 p 콜렉터층(3)의 도즈량은, IGBT에 있어서의 온 전압 VCE(sat)와 턴오프 손실 EOFF의 사이의 트레이드오프 특성을 제어하는 파라미터이다. 이 VCE(sat)와 EOFF의 트레이드오프 특성의 제어를 위해 p 콜렉터층(3)의 도즈량이 조정되는 경우에도, 도 21로부터, 비교예(파선)보다 실시예(실선) 쪽이 높은 JC(break)를 확보할 수 있고, 또한 Jc(break)에 대한 p 콜렉터층(3)의 도즈량 의존성이 작아서 우수한 IGBT이다. 게다가, 도 22에서, 실시예는 RBSOA를 확대시키고, 또한 턴오프시의 차단하는 파워 밀도가 향상되어, 우수한 효과를 나타낸다.
하기의 표 1에, IGBT(900A~900D)(구조 A~D)의 구조상의 특징과, 정격 전류 밀도 Jc(rated)를 기준으로 한 턴오프시 최대 차단 전류 밀도 JC(break)의 관계를 정리한다.
[표 1]
Figure 112016073328723-pct00001
상기와 같이, 구조 A(IGBT(900A))에 비하여 구조 B~D(IGBT(900B~900D))는, 높은 JC(break), 즉 높은 턴오프 차단 능력을 갖고, 특히 구조 D(IGBT(900D))는 현저하게 높은 턴오프 차단 능력을 갖는다.
도 23은 다른 비교예로서의 IGBT(900Z)의 구성을 나타낸다. IGBT(900Z)는, 상술한 IGBT(900A~900D)와 달리, 플레이너형의 게이트 전극(11)을 갖는다. 도 24는 실시예로서의 IGBT(900D)(실선), 비교예로서의 IGBT(900A)(파선) 및 IGBT(900Z)(일점쇄선)에 있어서의, 온 전압 VCE(sat)와 턴오프 손실 EOFF의 사이의 트레이드오프 특성을 나타낸다. 이 결과로부터, IGBT(900D)는, 도 21 및 표 1에서 설명한 바와 같이 높은 턴오프 차단 능력을 가지면서, 온 전압 VCE(sat) 및 턴오프 손실 EOFF 사이의 트레이드오프 특성에 있어서도 우수한 것인 것을 알 수 있다.
(IGBT(900E, 900F)에 대하여)
도 25를 참조하여, IGBT(900D)(도 6)의 변형예의 IGBT(900E)에 있어서는, n 버퍼층(2)이 액티브 에리어 AR1에만 마련되어 있고, 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3에는 마련되어 있지 않다. n 버퍼층(2)의 패턴은 p 콜렉터층(3)의 패턴과 동일하더라도 좋다. 또 이와 같은 구조가 IGBT(900D) 대신에 IGBT(900B)와 조합되더라도 좋다.
도 26을 참조하여, IGBT(900B)(도 2)의 변형예의 IGBT(900F)에 있어서는, 액티브 에리어 AR1은, MIS(Metal Insulator Semiconductor) 구조 셀이 배치된 MIS 구조 부분(도면 중, 좌부 및 우부)과, MIS 구조 셀이 배치되어 있지 않은 비 MIS 구조 부분(도면 중, 중앙부)을 갖는다. 도면 중, 중앙부는, 액티브 에리어 AR1에 있어서의 게이트 배선부(28) 및 게이트 패드(29)(도 1)가 마련된 부분 AR1g이다. 부분 AR1g에는 p 콜렉터층(3)이 마련되어 있지 않고, 이 결과, 하면 S2에서 버퍼층(2)과 콜렉터 전극(4)이 접하고 있다. MIS 구조는 전형적으로는 MOS(Metal Oxide Semiconductor) 구조이다. 이와 같은 구조도, IGBT(900D)에 따른 것과 동일한 효과를 나타낸다.
<실시의 형태 2>
도 27을 참조하여, 본 실시의 형태의 IGBT(900G)가 갖는 구조(구조 G라고 칭한다)에 대하여 설명한다.
구조 G에 있어서 기판 SB는, n- 드리프트층(1)과, n 버퍼층(2)과, p 콜렉터층(3)과, n+ 이미터층(5)과, p+ 층(6)과, p 베이스층(8)과, n 층(24)과, p 웰 영역(9a)과, p- 연장 영역(9j)과, 복수의 p- 필드 리미팅 링(9g)을 포함한다. p 웰 영역(9a)은 인터페이스 에리어 AR2에 있어서 층간 절연막(12b)에 덮여 있다.
p- 연장 영역(9j)은, 상면 S1에 있어서 p 웰 영역(9a)으로부터 바깥쪽(도면 중, 우측)으로 연장되고, p 웰 영역(9a)보다 얕다. p- 연장 영역(9j)은, p형을 갖고, p 웰에 비하여 낮은 피크 불순물 농도 및 표면 불순물 농도를 갖는다.
또한 도 28을 참조하여, p- 필드 리미팅 링(9g)은 p형을 갖는다. p- 필드 리미팅 링(9g)은, 에지 터미네이션 에리어 AR3에 있어서 p- 연장 영역(9j)의 바깥쪽에 상면 S1에 마련되어 있다. 상면 S1상에 있어서 p- 필드 리미팅 링(9g)의 각각의 안쪽에는 n- 드리프트층(1)이 위치하고, p- 필드 리미팅 링(9g)의 각각은, 안쪽에 위치하는 n- 드리프트층(1)과 함께 단위 구조 US1~US6(총칭하여 US라고도 한다)을 구성하고 있다. 또한 단위 구조 US의 폭 Wcellpitch는 일정한 값이다. p- 필드 리미팅 링(9g)은 보다 바깥쪽(도면 중, 우측)의 것일수록 상면 S1상에 있어서 단위 구조 US의 폭 Wcellpitch에 비하여 보다 작은 비율의 p- 필드 리미팅 링(9g)의 폭 Wp -를 갖는다. 단위 구조 US는 보다 바깥쪽의 것일수록 보다 작은 평균 도즈량을 갖는다. 여기서 단위 구조 US의 평균 도즈량이란, 특정한 단위 구조 US의 p- 필드 리미팅 링(9g)의 형성을 위해 주입된 이온의 수를, 해당 단위 구조 US가 상면 S1상에 있어서 갖는 면적으로 나눈 수치이다. 바꾸어 말하면, 단위 구조 US의 평균 도즈량은, 단위 구조 US의 내부 구조를 무시한, 보다 거시적인 관점에서의 도즈량이다.
도 28에서 예시한 구조에 있어서는, 기판 SB의 상면 S1상에 있어서 단위 구조 US의 각각은 일정한 폭 Wcellpitch를 갖는다. 또한 p- 필드 리미팅 링(9g)은 보다 바깥쪽(도면 중, 우측)의 것일수록 상면 S1상에 있어서 작은 폭 Wp-를 갖는다. 이와 같은 단위 구조 US를 얻으려면, 예컨대, p- 필드 리미팅 링(9g)을 형성하기 위한 이온 주입 공정에 있어서, 바깥쪽의 것일수록 보다 작은 폭을 갖는 복수의 개구가 일정 피치로 마련된 이온 주입 마스크를 이용하면 된다. 또, 이온 주입이 보다 좁은 폭으로 이루어진 p- 필드 리미팅 링(9g)일수록, 활성화 어닐 후, 즉 확산 후의 최종적인 깊이는 작아진다. 또 도 28에서는 p- 필드 리미팅 링(9g)은 각각 존재하도록 나타내고 있지만, 불순물 영역으로서 당초 형성되어 있던 복수의 p- 필드 리미팅 링(9g) 중 1/3~1/2 정도가 활성화 어닐에 기인하여 p- 연장 영역(9j)과 연결된다.
바람직하게는, 폭 Wp-는, 바깥쪽으로 향해 단위 구조 US마다 일정 치수만큼 감소되고 있다. 이 경우, 폭 Wcellpitch는 일정하다고 하는 조건하에서는, 단위 구조 US의 평균 도즈량은, 바깥쪽으로 향해 단위 구조 US마다 선형으로 변화한다. 단위 구조 US의 내부 구조를 무시한, 보다 거시적인 관점에서는, 도 29에 나타내는 바와 같이, 도면 중 화살표 방향으로 일정한 농도 기울기로 불순물 농도가 감소하는 의사적 p- 웰(9p)이 마련되어 있게 된다. 이 구성에서는, 상면 S1상에 있어서, p- 연장 영역(9j)(도 27)에서는 불순물 농도가 대체로 일정한 것에 비하여, 그 바깥쪽에 위치하는 의사적 p- 웰(9p)에서는 바깥쪽으로 향해 불순물 농도가 선형으로 작아진다.
또, 상기 이외의 구성에 대해서는, 상술한 실시의 형태 1의 IGBT(900D)의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대하여 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시의 형태에 의하면, 에지 터미네이션 에리어 AR3에 마련되는 p- 필드 리미팅 링(9g)에 의해 구성되는 단위 구조 US는, 보다 바깥쪽의 것일수록 보다 작은 평균 도즈량을 갖는다. 이 구성에 의해, 상술한 바와 같은 평균 도즈량의 제어가 이루어지고 있지 않은 것에 비하여 보다 작은 에지 터미네이션 에리어 AR3이더라도, 인터페이스 에리어 AR2에 있어서의 전계 강도를 충분히 억제할 수 있다. 따라서, 액티브 에리어 AR1의 면적을 크게 희생하는 일 없이, 액티브 에리어 AR1과 인터페이스 에리어 AR2의 경계에서의 온도 상승을 억제할 수 있다. 즉, 낮은 온 전압과 높은 차단 능력의 양쪽을 가질 수 있다. 특히, 단위 구조 US의 각각이 일정한 폭 Wcellpitch를 갖는 경우, 낮은 온 전압과 높은 차단 능력의 양쪽을, 보다 확실히 얻을 수 있다.
다음으로 상술한 작용 효과의 검증 결과에 대하여, 이하에 설명한다.
도 30a는 비교예(파선)로서의 IGBT(900A)(도 4)와, 실시예(실선)로서의 IGBT(900G)(도 27)에 있어서의, 콜렉터ㆍ이미터 전압 VCE 및 콜렉터 전류 밀도 JC의 각각의 턴오프 파형의 시뮬레이션 결과를 나타낸다. 도 30b는 이들 비교예(파선) 및 실시예(실선)에 있어서의, 디바이스 내부의 피크 온도의 시뮬레이션 결과를 나타내는 그래프도이다. 도 30a 및 도 30b에 있어서의 「×」는 디바이스의 파괴를 의미한다. 도 30a의 화살표로 나타내는 시점에서의 디바이스 내부 상태에 관한 보다 자세한 시뮬레이션 결과를 도 31a 및 도 31b에 나타낸다. 도 31a는 비교예 및 실시예에 있어서의, 디바이스 내부의 온도를 나타낸다. 도 31b는 비교예 및 실시예에 있어서의 디바이스 내부의 임팩트 이온화율을 나타낸다. 도 31a 및 도 31b에 있어서, 화살표로 나타내는 파선부가, 인터페이스 에리어 AR2에 대응하고 있다. 이 시뮬레이션 결과로부터, 비교예에 비하여 실시예 쪽이 인터페이스 에리어 AR2의 국소적 온도 상승이 작다. 따라서 실시예 쪽이, IGBT의 턴오프 동작시의 디바이스 내부 온도 상승이 작고, 높은 차단 능력을 갖는다고 생각된다.
도 32a는 비교예로서의 IGBT(900A)(도 4)에 있어서의, 위치 X와, 기판의 상면에서의 전계 강도 Eedge의 관계를, 동적 상태(실선) 및 정적 상태(파선)의 각각에 대하여 나타낸다. 도 32b는 실시예로서의 IGBT(900G)(도 27)에 있어서의, 위치 X와, 기판의 상면에서의 전계 강도 Eedge의 관계를, 동적 상태(실선) 및 정적 상태(파선)의 각각에 대하여 나타낸다. 여기서 정적 상태의 조건으로서는, 콜렉터ㆍ이미터 전압 VCES=3600V, 게이트 전압 VG=0V, 온도 T=423K를 이용했다. 동적 상태로서는, 도 30a에 있어서 화살표로 나타내는 상태를 이용했다. 이 결과로부터, IGBT(900A)에 비하여 IGBT(900G) 쪽이, 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3의 경계 근방에 있어서, 전계 강도 Eedge가, 정적 상태뿐만 아니라 동적 상태에 있어서도 작아진다. 이와 같이 IGBT(900G)에서는 IGBT(900A)보다 전계 강도가 억제됨으로써, 임팩트 이온화가 억제되는 것에 의해(도 31b), 국소적 온도 상승이 억제된다(도 31a)고 생각된다.
상술한 바와 같이 본 실시의 형태에 의하면 턴오프 차단 능력을 높일 수 있다. 게다가, 액티브 에리어 AR1의 구성은, 비교예의 IGBT(900A)(도 4)와 동일하게 할 수 있으므로, 다른 특성으로의 특별한 악영향은 없다. 따라서 본 실시의 형태에 있어서도, 전술한 IGBT(900D)(도 6)와 동일한 정도의 다양한 특성을 확보할 수 있다.
또한 본 실시의 형태에 의하면, 에지 터미네이션 에리어 AR3의 폭을 작게 할 수 있다. 시뮬레이션에 의한 추정에서는, 폭 치수를 40~50% 정도 저감하는 것이 가능하다. 이것에 대하여, 이하에 설명한다.
도 33은 콜렉터ㆍ이미터 전압 VCES=4500V 또한 온도 T=298K의 아래에서의, 비교예(파선)로서의 IGBT(900A)(도 4)와, 실시예(실선)로서의 IGBT(900G)(도 27)에 있어서의, 선 F-F′에 따르는 위치 Xedge와, 전계 강도 E의 관계를 나타낸다. 이 결과로부터, 동일한 콜렉터ㆍ이미터 전압 VCES의 유지시에, 비교예에 비하여 실시예 쪽이, 전계 강도 E를 보다 억제하면서(도면 중, 하향 화살표 참조), 위치 Xedge에 필요한 치수가 억제된다(도면 중, 좌향 화살표 참조).
도 34는 상기 비교예(파선) 및 실시예(실선)에 있어서의, 내압 클래스 Vclass와 에지 터미네이션 에리어 AR3의 필요 폭 Wedge의 관계를 나타내는 그래프도이다. 비교예에 비하여 실시예 쪽이, 내압 클래스 Vclass에 관계없이, 에지 터미네이션 에리어 AR3의 필요 폭 Wedge를 40~50% 작게 할 수 있다. 다시 말해 본 실시예의 도 27의 디바이스 구조에 의해, 반도체 장치에서 차지하는 액티브 에리어 AR1의 사이즈를 바꾸는 일 없이, 도 3에 나타내는 반도체 장치의 칩 사이즈인 Xn 및 Yn을 작게 하는, 칩 사이즈의 감소 효과가 전망된다. 다시 말해, 본 실시예에 의해 반도체 장치를 만드는 웨이퍼 1매당 반도체 장치의 수(이론 칩수)를 늘릴 수 있고, 칩 비용을 저감할 수 있다.
다음으로 변형예에 대하여 설명한다. 도 35를 참조하여, IGBT(900H)는, p- 필드 리미팅 링(9g)의 각각의 위에 층간 절연막(12a, 12b)을 사이에 두고 플로팅 전극(13e)을 갖는다. 플로팅 전극(13e)의 각각은, 폭 방향(도 35에 있어서의 가로 방향)에 있어서, 층간 절연막(12a, 12b)을 사이에 두고 바로 아래에 있는 p- 필드 리미팅 링(9g)의 안쪽에 배치되어 있다. 도 36a를 참조하여, IGBT(900I)에 있어서는, 게이트 접속 전극(13b)(도 27 참조)이, p- 연장 영역(9j)을 덮는 층간 절연막(12a, 12b)을 사이에 두고, p- 연장 영역(9j)상에까지 연장되고 있다. 단 폭 방향(도면 중, 가로 방향)에 있어서, 게이트 접속 전극(13b)은 p- 연장 영역(9j)의 안쪽에 위치하도록 형성되고, 또한 플로팅 전극(13e)은 전술한 바와 같이 p- 필드 리미팅 링(9g)의 안쪽에 위치하도록 형성된다. 도 36b를 참조하여, IGBT(900J)는, IGBT(900I)(도 36a)에 있어서 플로팅 전극(13e)이 생략된 구조를 갖는다. 이들 구조는, 도 32b, 도 33 중의 IGBT(900G)에 의한 특징적인 에지 터미네이션 에리어 AR3의 전계 강도 분포가, IGBT의 성능을 보장하는 동작 온도 범위에서, 전기적인 스트레스가 인가되더라도 시간에 따라 변화하지 않고 안정화될 뿐만 아니라, 보다 높은 내압 및 보다 높은 차단 능력을 얻을 수 있다.
<실시의 형태 3>
본 실시의 형태에 있어서는, 실시의 형태 1에서 설명한 밸러스트 저항 영역(도 5 : IGBT(900C)에 있어서의 p 웰 영역(9a)의 폭 LEEBR을 갖는 부분)과 동일한 구성을 갖는 다이오드에 대하여 설명한다. 또 IGBT(900C)와 동일한 구성에 대해서는, 일부, 설명을 반복하지 않는다.
도 37을 참조하여, 본 실시의 형태의 다이오드(800A)(전력용 반도체 장치)는, 도 5에 나타내는 IGBT와 마찬가지로, 액티브 에리어 AR1과, 액티브 에리어의 외주에 마련된 인터페이스 에리어 AR2와, 인터페이스 에리어 AR2의 외주에 마련된 에지 터미네이션 에리어 AR3을 포함하는 것이다. 액티브 에리어 AR1은, 본 실시의 형태에 있어서는 다이오드의 기본적인 기능을 담당하는 부분이다.
다이오드(800A)는, 기판 SB(반도체 기판)와, 애노드 전극(13)(제 1 전극)과, 캐소드 전극(4D)(제 2 전극)과, 층간 절연막(12)을 갖는다. 기판 SB는, n- 드리프트층(1)(드리프트 영역)과, n 버퍼층(2)과, 애노드층(8D)과, p 가드 링(9)과, p 층(26)과, n+ 층(27)과, n+ 영역(35)을 포함한다. 애노드 전극(13)은, 액티브 에리어 AR1에 마련되고, 기판 SB의 상면 S1에 있어서 애노드층(8D)에 접하고 있다. 애노드층(8D)은 n- 드리프트층(1)상에 마련되어 있다. 캐소드 전극(4D)은 기판 SB의 하면 S2에 있어서, p 층(26) 및 n+ 층(27)으로 이루어지는 반도체층에 접하고 있다. n+ 층(27)은 액티브 에리어 AR1에만 마련되어 있다. n 버퍼층(2)은, 상기 반도체층과, n- 드리프트층(1)의 사이에 마련되어 있다. 층간 절연막(12)은, 액티브 에리어 AR1에 개구를 갖는다.
애노드층(8D)은, 예컨대 0.5~10㎛ 정도의 깊이를 갖는다. 애노드층(8D)은, p형을 갖고, 예컨대 1×1016~1×1020㎝-3 정도의 피크 불순물 농도를 갖는다. p 가드 링(9)은, 예컨대 5~10㎛ 정도의 깊이를 갖는다. p 가드 링(9)은, 예컨대 1×1016~1×1020㎝-3 정도의 피크 불순물 농도를 갖는다. n+ 영역(35)은, 예컨대 0.2~1㎛ 정도의 깊이를 갖는다. n+ 영역(35)은, n형을 갖고, 예컨대 1×1018~1×1021㎝-3 정도의 피크 불순물 농도를 갖는다. p 층(26)은, 예컨대 0.3~5㎛ 정도의 깊이를 갖는다. p 층(26)은, 예컨대 1×1016~1×1020㎝-3 정도의 표면 불순물 농도를 갖는다. n+ 층(27)은, 예컨대 0.3~5㎛ 정도의 깊이를 갖는다. n+ 층(27)은, 예컨대 1×1018~1×1020㎝-3 정도의 표면 불순물 농도를 갖는다.
다이오드(800A)에 있어서 p 웰 영역(9a)은, 상면 S1에 있어서 애노드 전극(13)과 p 웰 영역(9a)의 단부(도면 중, 우단)의 사이를 p형의 영역으로 연결하는 전기적 경로를 구성하고 있다. 이 전기적 경로는, 액티브 에리어 AR1 및 에지 터미네이션 에리어 AR3의 사이에서 인터페이스 에리어 AR2를 횡단하고 있고, 폭 LABR을 갖는 저항 영역을 갖는다. 이 저항 영역은 그 전체가 층간 절연막(12)에 덮여 있다. p 웰 영역(9a)은 폭 Wp0을 갖는다. 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3의 경계와, n+ 층(27)의 외주단은, 폭 WGR의 간격을 갖는다.
폭 LABR, Wp0 및 WGR은, 다이오드(800A)의 설계상, 중요한 파라미터이다. 폭 LABR은, 다이오드의 리커버리 동작시에 저항 영역의 양단에서 온도 상승을 분담하는 것에 의해 양단의 한쪽에서의 국소적인 온도 상승을 억제하는, 밸러스트 저항 효과를 얻을 수 있도록 정해져 있다. 구체적으로는, 도 37에 나타내는 화살표 WS에서의 국소적인 전류 집중에 의한 온도 상승이 분담되는 것에 의해, 국소적인 온도 상승이 억제된다. 이 관점에서 폭 LABR은, 구체적으로는 100㎛ 이상으로 되어 있다.
비교예의 다이오드(800Z)(도 38)에는, 상술한 밸러스트 저항 영역이 마련되어 있지 않다. 또 도 38에 있어서는 모식적으로 1개의 p 에지 영역(9b)이 나타나 있지만, 도 37과 동일한 복수의 p 에지 영역(9b)이 존재한다. 다이오드(800Z)는, 리커버리 동작시, 기판 SB의 상면 S1에 있어서의 인터페이스 에리어 AR2와 에지 터미네이션 에리어 AR3의 경계, 즉 화살표 WS의 국소적 온도 상승이 생기기 쉽다. 이 현상이 다이오드(800Z)의 차단 능력을 제한한다.
이것에 비하여 본 실시의 형태에 의하면, 다이오드의 리커버리 동작시에, 후술하는 도 40a와 같이, 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3의 경계의 위치에 대응하는 밸러스트 저항 영역에서 전류 분산하는 것에 의해, 인터페이스 에리어 AR2와 에지 터미네이션 에리어 AR3의 경계에서의 전류 집중에 의한 국소적인 온도 상승을 억제한다. 여기서, 액티브 에리어 AR1의 구성에 대해서는 종래의 다이오드와 동일하게 할 수 있기 때문에, 온 전압 상승과 같은 악영향은 볼 수 없다. 이상과 같이, IGBT(900C)와 마찬가지로, 다이오드(800A)도, 낮은 온 전압과 높은 차단 능력의 양쪽을 갖는다.
다음으로 상술한 작용 효과의 검증 결과에 대하여, 이하에 설명한다.
도 39는 실시예(실선)로서의 다이오드(800A) 및 비교예(파선)로서의 다이오드(800Z)의 각각에 대하여, 리커버리 동작시의 전압 VAK 및 전류 밀도 JA의 파형과, 디바이스 내부의 피크 온도 T를 나타낸다. 도 40a는 실시예(실선) 및 비교예(파선)의 각각에 대하여, 시각 td(도 39)에서의, 선 G-G′(도 37 및 도 38)에 따르는 위치 X와, 전류 밀도 JA의 관계를 나타내고, 도 40b는 위치 X와 온도 T의 관계를 나타낸다. 밸러스트 저항 영역을 마련하고 있지 않은 비교예(파선)에서는, 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3의 경계 근방에 위치하는 인터페이스 에리어 AR2의 단부에서, 전류 밀도 JA의 집중이 생기고, 또한 온도 T의 국소적 상승이 생긴다. 그 결과, 도 39에 나타내는 바와 같이, 다이오드(800Z)는 차단 동작을 완료하지 못하고 파괴에 이른다. 이것에 비하여 다이오드(800A)는, 전류 밀도 JA가 인터페이스 에리어 AR2 내에서 극단적인 집중 없이 분산되고, 또한 디바이스 파괴의 기준이 되는 800K 이상의 온도 상승이 생긴 부분도 존재하지 않는다. 다이오드(800A)는, 밸러스트 저항 영역이 전류를 분담하는 것에 의해, 파괴되는 일 없이 차단 동작을 행한다. 따라서 실시예의 다이오드의 차단 능력이 향상된다.
도 41, 도 42a 및 도 42b는 다이오드(800A)의 폭 LABR 및 Wp0(도 37)과, 시각 td(도 39)에서의 디바이스 내부의 온도 및 전류 밀도의 관계를 나타낸다. 이 결과로부터, 다이오드의 차단 능력 향상을 위해 전류 밀도의 집중 및 국소적 온도 상승을 억제하려면, LABR<Wp0으로 할 필요가 있다.
도 43은 액티브 에리어 AR1(도 37)의 면적 Sactive cell(즉 애노드 전극(13)의 면적)에 대한 밸러스트 저항 영역의 면적 Sabr의 비율 γ와, 리커버리 동작시의 최대 차단 전류 밀도 JA(break) 및 디바이스 내부 최대 온도 Tmax의 관계를 나타낸다. 도 37의 예에서는, 도 44에 나타내는 바와 같이, 면적 Sabr은 실질적으로 인터페이스 에리어 AR2의 면적과 동일하다. JA(break)는 실제 디바이스에서의 실험 결과이고, Tmax는 시뮬레이션 결과이다. 시뮬레이션에 의해 Tmax가 800K 이하가 되는 γ가 선택되면(도면 중, 안전 영역 SZ), 높은 JA(break)를 갖는 실제 디바이스를 얻을 수 있다. 구체적으로는, γ가 2% 이상 40% 이하인 것에 의해, 높은 JA(break)를 얻을 수 있는 것을 알 수 있다.
또한 도 37을 참조하여, 폭 WGR은 폭 Wp0보다 크게 되는 것이 바람직하다. 다양한 파라미터의 논의를 정리하면, 다이오드(800A)의 차단 능력을 높이기 위해서는, 이하의 관계를 만족시킬 필요가 있다.
Figure 112016073328723-pct00002
<실시의 형태 4>
본 실시의 형태에 있어서는, 실시의 형태 2에서 설명한 IGBT(900G)(도 28)가 갖는 단위 구조 US와 동일한 구성을 갖는 다이오드에 대하여 설명한다. 또 이 IGBT(900G), 또는 전술한 다이오드(800A)(도 37)와 동일한 구성에 대해서는, 일부, 설명을 반복하지 않는다.
도 45a를 참조하여, 본 실시의 형태의 다이오드(800B)는, 기판 SB의 상면 S1상에 층간 절연막(12a, 12b)을 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3에 있어서 갖는다. 또한 기판 SB는, 상면 S1에 마련되고 p형을 갖는 애노드층(8D)(불순물층)을 갖는다. 또한 기판 SB는, 에지 터미네이션 에리어 AR3에 있어서 상면 S1에 p- 연장 영역(9j) 및 복수의 p- 필드 리미팅 링(9g)을 갖는다. 실시의 형태 3과 마찬가지로, 상면 S1상에 있어서 p- 필드 리미팅 링(9g)의 각각의 안쪽에는 n- 드리프트층(1)이 위치하고, p- 필드 리미팅 링(9g)의 각각은, 안쪽에 위치하는 n- 드리프트층(1)과 함께 단위 구조 US(도 28)를 구성하고 있다. 또 도 45b~도 45d의 각각은 변형예의 다이오드(800C~800E)를 나타낸다. 다이오드(800C)(도 45b)는 IGBT(900H)(도 35)와 마찬가지로 플로팅 전극(13e)을 갖는다. 다이오드(800D)(도 45c)에 있어서는, IGBT(900I)(도 36a)의 게이트 접속 전극(13b)과 마찬가지로, 애노드 전극(13)이 층간 절연막(12a, 12b)을 사이에 두고 p- 연장 영역(9j)상에까지 연장되고 있다. 다이오드(800E)(도 45d)는, 다이오드(800D)(도 45c)에 있어서 플로팅 전극(13e)이 생략된 구조를 갖는다.
도 46a는 실시예(실선)로서의 다이오드(800B)와, 비교예(파선)로서의 다이오드(800Z)(도 38)의 각각에 대하여, 리커버리 동작시의 전압 VAK 및 전류 밀도 JA의 파형을 나타내고, 도 46b는 리커버리 동작시의 디바이스 내부의 피크 온도 T를 나타낸다. 비교예에 있어서는, t=5.5㎲에서 VAK의 급격한 저하와 T>800K로의 급격한 온도 상승이 생기고 있다. 즉 리커버리 동작 도중에 다이오드의 파괴가 생기고 있다. 이것에 비하여 실시예에 있어서는 파괴 없이 차단이 완료되고 있다.
도 47a~도 47d의 각각은, 비교예의 선 H-H′(도 38)에 있어서의 위치 X와 표면 전계 강도 Esurface의 관계를 t=t1~t4(도 46a 및 도 46b)에 있어서 나타낸다. 도 48a~도 48f의 각각은, 실시예의 선 H-H′(도 45a)에 있어서의 위치 X와 표면 전계 강도 Esurface의 관계를 t=t1~t6(도 46a 및 도 46b)에 있어서 나타낸다. 도 49a~도 49d의 각각은, 비교예의 선 H-H′에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t1~t4에 있어서 나타낸다. 도 50a~도 50f의 각각은, 실시예의 선 H-H′에 있어서의 위치 X와 전류 밀도 jsurface의 관계를 t=t1~t6에 있어서 나타낸다. 도 51a~도 51d의 각각은, 비교예의 선 H-H′에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t1~t4에 있어서 나타낸다. 도 52a~도 52f의 각각은, 실시예의 선 H-H′에 있어서의 위치 X와 디바이스 상면 S1의 온도 Tsurface의 관계를 t=t1~t6에 있어서 나타낸다.
이들 결과에서, 비교예에 비하여 실시예에 있어서는, 리커버리 동작 중에 인터페이스 에리어 AR2 및 에지 터미네이션 에리어 AR3, 특히 인터페이스 에리어 AR2의 전계 강도가 낮고, 또한 인터페이스 에리어 AR2의 온도 상승이 억제되었다. 따라서 다이오드(800B)는, IGBT(900G)와 마찬가지로, 높은 차단 능력을 갖는다고 생각된다. 이 결과, SOA를 확대하는 효과를 얻을 수 있다.
도 53은 비교예(삼각형으로 표기) 및 실시예(원형으로 표기)에 있어서의 리커버리 SOA를 설명하는 그래프도이다. 여기서, (dj/dt)max는, 차단시에 허용되는 전류 밀도의 시간 미분의 최대값이고, Pmax는 최대 파워 밀도이다. dj/dt값은, 예컨대 도 46a에 나타내는 바와 같은 영역에서의 전류 밀도 파형의 기울기이고, 이 값이 클수록 다이오드는 고속으로 리커버리 동작이 가능하다(다시 말해, 다이오드의 리커버리 동작시의 차단 능력이 크다). 이 결과로부터, 실시예에 의하면, 종래예보다 약 3배 큰 dj/dt값에 의해 고속의 리커버리 동작이 가능하고 또한 50배 이상 큰 파워 밀도의 차단이 가능하기 때문에, 리커버리 SOA가 향상되는 것을 알 수 있다.
상기 각 실시의 형태의 전력용 반도체 장치는 3300~6500V 정도의 고내압 클래스에 특히 적합한 것이지만, 전력용 반도체 장치의 내압의 크기는 특별히 한정되는 것이 아니고, 예컨대 600V 정도 이상이더라도 좋다. 또한 반도체 기판의 재료는 실리콘으로 한정되는 것이 아니고, 예컨대, 탄화규소(SiC) 또는 질화갈륨(GaN) 등의 와이드 밴드 갭 재료이더라도 좋다. 또한 반도체 기판의 제 1 및 제 2 도전형으로서의 n형 및 p형은 서로 교체되더라도 좋다.
본 발명은, 그 발명의 범위 내에 있어서, 실시의 형태를 적당히, 변형, 생략하는 것이 가능하다. 본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예시로서, 본 발명이 그것으로 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일 없이 상정될 수 있는 것으로 해석된다.
1 : n- 드리프트층(드리프트 영역)
2 : n 버퍼층(버퍼층)
3 : p 콜렉터층(콜렉터 영역)
4 : 콜렉터 전극(제 2 전극)
4D : 캐소드 전극(제 2 전극)
5 : n+ 이미터층
6 : p+ 층
8 : p 베이스층
8D : 애노드층(불순물층)
9 : p 가드 링
9a : p 웰 영역
9b : p 에지 영역
9g : p- 필드 리미팅 링
9j : p- 연장 영역
10 : 트렌치 절연막
11 : 게이트 전극
12, 12a, 12b : 층간 절연막
13 : 애노드 전극(제 1 전극)
13a : 이미터 전극(제 1 전극)
13b : 게이트 접속 전극
13c, 13d : 전극
13e : 플로팅 전극
14, 15 : 패시베이션막
22 : 게이트 전극
22w : 게이트 배선층
23 : 커패시터 전극
24 : n 층
26 : p 층
27 : n+ 층
28 : 게이트 배선부
29 : 게이트 패드
32 : 채널 스톱 전극
34 : n 영역
35 : n+ 영역
38 : p 영역
800A, 800B : 다이오드
900A~900I : IGBT
AR1 : 액티브 에리어
AR2 : 인터페이스 에리어
AR3 : 에지 터미네이션 에리어
CS : 채널 스톱 구조
S1 : 상면(제 1 면)
S2 : 하면(제 2 면)
SB : 기판(반도체 기판)
TC : 커패시터 트렌치
TG : 게이트 트렌치
TS : 채널 스톱 트렌치
US, US1~US6 : 단위 구조

Claims (15)

  1. 액티브 에리어와, 상기 액티브 에리어의 외주에 마련된 인터페이스 에리어와, 상기 인터페이스 에리어의 외주에 마련된 에지 터미네이션 에리어를 포함하는 전력용 반도체 장치로서,
    제 1 면과 상기 제 1 면과 반대의 제 2 면을 갖는 반도체 기판을 구비하고, 상기 제 1 및 제 2 면의 각각은 상기 액티브 에리어와 상기 인터페이스 에리어와 상기 에지 터미네이션 에리어에 걸쳐 있고,
    상기 반도체 기판은,
    상기 액티브 에리어와 상기 인터페이스 에리어와 상기 에지 터미네이션 에리어에 걸쳐 마련되고 제 1 도전형을 갖는 드리프트 영역과,
    상기 액티브 에리어에만 마련되고 상기 제 2 면을 부분적으로 이루고 상기 제 1 도전형과 상이한 제 2 도전형을 갖는 콜렉터 영역과,
    상기 액티브 에리어에 있어서 상기 드리프트 영역과 상기 콜렉터 영역의 사이에 위치하는 부분을 갖고, 또한 상기 제 1 도전형을 갖고, 또한 상기 드리프트 영역의 불순물 농도에 비하여 높은 불순물 농도를 갖는 버퍼층과,
    상기 드리프트 영역과 상기 제 1 면과의 사이에 마련되고 상기 제 2 도전형을 갖는 웰 영역
    을 포함하고,
    상기 액티브 에리어에 마련되고 상기 반도체 기판의 상기 제 1 면에 접하는 이미터 전극과,
    상기 반도체 기판의 상기 제 2 면에 마련되고 상기 콜렉터 영역에 접하는 콜렉터 전극
    을 더 구비하고,
    상기 액티브 에리어는 단면에서 볼 때, MIS 구조 셀이 배치된 MIS 구조 부분과, MIS 구조 셀이 배치되어 있지 않고, 또한 상기 MIS 구조 부분 사이에 위치되어 있고, 또한 상기 웰 영역이 상기 이미터 전극으로부터 떨어져 배치되어 있는 비 MIS 구조 부분을 갖고, 상기 비 MIS 구조 부분에 있어서 상기 반도체 기판의 상기 제 2 면에서 상기 버퍼층과 상기 콜렉터 전극이 접하고 있는
    전력용 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 상기 제 2 면에 있어서 상기 콜렉터 영역은 55% 이상 70% 이하의 비율의 면적을 차지하고 있는 전력용 반도체 장치.
  3. 제 1 항에 있어서,
    상기 콜렉터 전극은 상기 반도체 기판의 상기 제 2 면에 있어서, 상기 액티브 에리어에서는 상기 콜렉터 영역에 접하고 있고, 상기 인터페이스 에리어 및 상기 에지 터미네이션 에리어에서는 상기 버퍼층에 접하고 있는 전력용 반도체 장치.
  4. 제 1 항에 있어서,
    상기 버퍼층은, 상기 액티브 에리어와 상기 인터페이스 에리어와 상기 에지 터미네이션 에리어에 있어서 상기 액티브 에리어에만 마련되어 있고,
    상기 콜렉터 전극은 상기 반도체 기판의 상기 제 2 면에 있어서, 상기 액티브 에리어에서는 상기 콜렉터 영역에 접하고 있고, 상기 인터페이스 에리어 및 상기 에지 터미네이션 에리어에서는 상기 드리프트 영역에 접하고 있는
    전력용 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 기판은, 상기 제 1 면에 마련되고 적어도 부분적으로 상기 인터페이스 에리어에 포함되고 상기 제 1 면에 있어서 상기 인터페이스 에리어와 상기 에지 터미네이션 에리어의 사이에 단부를 갖고 상기 제 2 도전형을 갖는 웰 영역을 포함하는 전력용 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 면에 있어서 상기 이미터 전극과 상기 웰 영역의 상기 단부의 사이를 상기 제 2 도전형의 영역으로 연결하는 전기적 경로가 구성되어 있고, 상기 전기적 경로는, 상기 웰 영역에 의해 구성되고 폭 L을 갖는 저항 영역을 갖고, 폭 L은 상기 전력용 반도체 장치의 차단 동작시에 상기 저항 영역의 양단에서 온도 상승을 분담하는 것에 의해 상기 양단의 한쪽에서의 국소적인 온도 상승을 억제하도록 정해져 있는 전력용 반도체 장치.
  7. 제 6 항에 있어서,
    상기 L은 100㎛ 이상인 전력용 반도체 장치.
  8. 액티브 에리어와, 상기 액티브 에리어의 외주에 마련된 인터페이스 에리어와, 상기 인터페이스 에리어의 외주에 마련된 에지 터미네이션 에리어를 포함하는 전력용 반도체 장치로서,
    제 1 면과 상기 제 1 면과 반대의 제 2 면을 갖는 반도체 기판을 구비하고, 상기 제 1 및 제 2 면의 각각은 상기 액티브 에리어와 상기 인터페이스 에리어와 상기 에지 터미네이션 에리어에 걸쳐 있고,
    상기 반도체 기판은,
    상기 액티브 에리어와 상기 인터페이스 에리어와 상기 에지 터미네이션 에리어에 걸쳐 마련되고 제 1 도전형을 갖는 드리프트 영역과,
    상기 제 1 면에 마련되고 적어도 부분적으로 상기 인터페이스 에리어에 포함되고 상기 제 1 면에 있어서 상기 인터페이스 에리어와 상기 에지 터미네이션 에리어의 사이에 단부를 갖고 상기 제 1 도전형과 상이한 제 2 도전형을 갖는 웰 영역
    을 포함하고,
    상기 전력용 반도체 장치는, 상기 액티브 에리어에 마련되고 상기 반도체 기판의 상기 제 1 면에 접하는 제 1 전극을 더 구비하고, 상기 제 1 면에 있어서 상기 제 1 전극과 상기 웰 영역의 상기 단부의 사이를 상기 제 2 도전형의 영역으로 연결하는 전기적 경로가 구성되어 있고, 상기 전기적 경로는, 상기 웰 영역에 의해 구성되고 폭 L을 갖는 저항 영역을 갖고, 폭 L은 상기 전력용 반도체 장치의 동작시에 상기 저항 영역의 양단에서 온도 상승을 분담하는 것에 의해 상기 양단의 한쪽에서의 국소적인 온도 상승을 억제하도록 정해져 있고,
    상기 반도체 기판의 상기 제 2 면에 접하는 제 2 전극을 더 구비하는
    전력용 반도체 장치.
  9. 제 8 항에 있어서,
    폭 L은 100㎛ 이상인 전력용 반도체 장치.
  10. 제 8 항에 있어서,
    상기 액티브 에리어에 있어서 상기 반도체 기판의 상기 제 1 면은 면적 Sact를 갖고, 상기 인터페이스 에리어에 있어서 상기 반도체 기판의 상기 제 1 면에서 상기 저항 영역은 면적 Sabr을 갖고, 면적 Sabr은 면적 Sact의 2% 이상 40% 이하인 전력용 반도체 장치.
  11. 제 8 항에 있어서,
    상기 반도체 기판은, 상기 액티브 에리어에만 마련되고 상기 제 2 면을 부분적으로 이루고 상기 제 1 도전형과 상이한 제 2 도전형을 갖는 콜렉터 영역과, 상기 액티브 에리어에 있어서 상기 드리프트 영역과 상기 콜렉터 영역의 사이에 위치하는 부분을 갖고, 또한 상기 제 1 도전형을 갖고, 또한 상기 드리프트 영역의 불순물 농도에 비하여 높은 불순물 농도를 갖는 버퍼층을 포함하는 전력용 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 전극은 상기 반도체 기판의 상기 제 2 면에 있어서, 상기 액티브 에리어에서는 상기 콜렉터 영역에 접하고 있고, 상기 인터페이스 에리어 및 상기 에지 터미네이션 에리어에서는 상기 버퍼층에 접하고 있는 전력용 반도체 장치.
  13. 제 11 항에 있어서,
    상기 버퍼층은, 상기 액티브 에리어와 상기 인터페이스 에리어와 상기 에지 터미네이션 에리어에 있어서 상기 액티브 에리어에만 마련되어 있고,
    상기 제 2 전극은 상기 반도체 기판의 상기 제 2 면에 있어서, 상기 액티브 에리어에서는 상기 콜렉터 영역에 접하고 있고, 상기 인터페이스 에리어 및 상기 에지 터미네이션 에리어에서는 상기 드리프트 영역에 접하고 있는
    전력용 반도체 장치.
  14. 제 11 항에 있어서,
    상기 액티브 에리어는 MIS 구조 셀이 배치된 MIS 구조 부분과 MIS 구조 셀이 배치되어 있지 않은 비 MIS 구조 부분을 갖고, 상기 비 MIS 구조 부분에 있어서 상기 반도체 기판의 상기 제 2 면에서 상기 버퍼층과 상기 제 2 전극이 접하고 있는 전력용 반도체 장치.
  15. 제 8 항에 있어서,
    상기 인터페이스 에리어에 있어서, 상기 웰 영역으로의, 상기 제 1 전극과 동일한 전위가 되는 콘택트가 마련되어 있지 않은
    전력용 반도체 장치.
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